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KR101887414B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101887414B1
KR101887414B1 KR1020120028305A KR20120028305A KR101887414B1 KR 101887414 B1 KR101887414 B1 KR 101887414B1 KR 1020120028305 A KR1020120028305 A KR 1020120028305A KR 20120028305 A KR20120028305 A KR 20120028305A KR 101887414 B1 KR101887414 B1 KR 101887414B1
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spacer
gate
interlayer insulating
gate electrode
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강홍성
김윤해
윤종식
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삼성전자 주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 반도체 기판 상에 형성된 게이트 절연막 패턴, 게이트 절연막 패턴 상에 형성된 게이트 전극, 및 게이트 전극 및 게이트 절연막 패턴의 적어도 일측에 형성된 스페이서 구조물을 포함하되, 스페이서 구조물은, 게이트 절연막 패턴과 접촉하는 제1 절연막 스페이서와, 제1 절연막 스페이서의 외측에 순차적으로 형성된 에어갭(air gap) 스페이서 및 제2 절연막 스페이서를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라, 반도체 소자 내에 포함되는 배선의 사이즈 및 배선들 간의 간격이 급격하게 감소되고 있다. 일반적으로, 배선들은 저저항을 갖는 금속 물질로 형성할 수 있는데, 이렇게 저저항을 갖는 금속 물질로 이루어진 배선들이 좁은 간격으로 배치되는 경우, 배선들 사이에서 기생 커패시턴스가 매우 높아질 수 있다. 따라서, 배선들 사이의 기생 커패시턴스를 감소시키기 위한 여러 방법이 연구되고 있으며, 그 해결책 중의 하나로 에어갭(air gap) 스페이서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 컨택과 게이트 구조물 간의 기생 커패시턴스가 낮아짐으로써 동작 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 컨택과 게이트 구조물 간의 기생 커패시턴스가 낮아짐으로써 동작 성능이 향상된 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판 상에 형성된 게이트 절연막 패턴, 게이트 절연막 패턴 상에 형성된 게이트 전극, 및 게이트 전극 및 게이트 절연막 패턴의 적어도 일측에 형성된 스페이서 구조물을 포함하되, 스페이서 구조물은, 게이트 절연막 패턴과 접촉하는 제1 절연막 스페이서와, 제1 절연막 스페이서의 외측에 순차적으로 형성된 에어갭(air gap) 스페이서 및 제2 절연막 스페이서를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 및 제2 로직 영역을 포함하는 반도체 기판, 제1 로직 영역 상에 형성된 제1 게이트 구조물, 제2 로직 영역 상에 형성된 제2 게이트 구조물, 및 제1 및 제2 게이트 구조물 각각의 적어도 일측에 형성된 스페이서 구조물을 포함하되, 스페이서 구조물은, 제1 및 제2 게이트 구조물의 외측으로부터 순차적으로 형성된 제1 절연막 스페이서와, 에어갭 스페이서와, 제2 절연막 스페이서를 포함하고, 제1 게이트 구조물은, 반도체 기판 상에 형성된 제1 고유전율(High-K)막 패턴과, 제1 고유전율막 패턴 상에 제1 절연막 스페이서의 측벽을 따라 연장되어 형성된 제1 워크 펑션 메탈과, 제1 워크 펑션 메탈 상에 형성된 제1 메탈 게이트 전극을 포함하고, 제2 게이트 구조물은, 반도체 기판 상에 형성된 제2 고유전율막 패턴과, 제2 고유전율막 패턴 상에 형성된 제2 워크 펑션 메탈과, 제2 워크 펑션 메탈 상에 제1 절연막 스페이서와 접촉하며 형성된 제2 메탈 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 게이트 절연막 패턴과, 게이트 절연막 패턴 상에 형성된 게이트 전극을 포함하는 게이트 구조물을 준비하고, 게이트 구조물의 적어도 일측에 게이트 절연막 패턴과 접촉되어 형성되는 제1 절연막 스페이서와, 제1 절연막 스페이서의 외측에 순차적으로 형성된 제3 및 제2 절연막 스페이서를 포함하는 스페이서 구조물을 준비하고, 반도체 기판 상에 제1 층간 절연막을 형성하고, 제1 및 제2 절연막 스페이서와 제3 절연막 스페이서 간의 식각 선택비를 이용하여 제3 절연막 스페이서를 선택적으로 제거하고, 스페이서 구조물 상에 제2 층간 절연막을 형성하여 에어갭 스페이서를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 도 1의 A영역을 확대한 도면이다.
도 3 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 18 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 2는 도 1의 A영역을 확대한 도면이다.
도 1 및 도 2를 참조하면, 반도체 장치는 게이트 구조물(300)과, 게이트 구조물(300) 양측에 형성된 스페이서 구조물(310)을 포함한다.
게이트 구조물(300)은, 게이트 절연막 패턴(110), 워크 펑션 메탈(182), 게이트 전극(192), 및 마스크막 패턴(202)을 포함할 수 있다.
반도체 기판(100) 상에 형성된 게이트 절연막 패턴(110)은 예를 들어, 고유전율(high-K)을 갖는 물질로 이루어진 고유전율막 패턴일 수 있다. 구체적으로, 게이트 절연막 패턴(110)은 고유전율을 갖는 메탈 산화막 패턴일 수 있다. 더욱 구체적으로, 게이트 절연막 패턴(110)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어진 메탈 산화막 패턴일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막 패턴(110) 상에는 게이트 전극(192)의 워크 펑션(work function) 향상을 위한 워크 펑션 메탈(182)이 형성될 수 있다. 이러한 워크 펑션 메탈(182)은 메탈로 이루어진 단일막, 메탈 질화막으로 이루어진 단일막, 메탈과 메탈 질화막으로 이루어진 다중막, 또는 이들의 조합으로 이루어질 수 있다. 이러한 워크 펑션 메탈(182)의 조성은 반도체 기판(100)의 채널 영역에 존재하는 캐리어의 종류에 따라 다양하게 변형될 수 있으며, 본 발명의 다른 몇몇 실시예에서, 필요에 따라 이러한 워크 펑션 메탈(182)은 생략하는 것도 가능하다.
본 발명의 몇몇 실시예에서, 워크 펑션 메탈(182)은 도시된 것과 같이 게이트 전극(192)의 양 측벽을 따라 상부로 연장되도록 형성될 수 있다. 구체적으로, 워크 펑션 메탈(182)은 게이트 전극(192)과 제1 절연막 스페이서(140) 사이에서 게이트 전극(192)과 제1 절연막 스페이서(140)의 측벽을 따라 상부로 연장되는 형상으로 형성될 수 있다. 이 때, 워크 펑션 메탈(182)과 게이트 전극(192) 상면은 도시된 것과 같이 동일 높이에 배치될 수 있다.
워크 펑션 메탈(182) 상에는 게이트 전극(192)이 형성될 수 있다. 본 발명의 몇몇 실시에에서, 이러한 게이트 전극(192)은 예를 들어, 대체 메탈 게이트(RMG, Replacement Metal Gate) 전극일 수 있다. 이러한 게이트 전극(192)은 예를 들어, 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 이러한 게이트 전극(192)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(192) 상에는 마스크막 패턴(202)이 형성될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 마스크막 패턴(202)은 도시된 것과 같이 워크 펑션 메탈(182)과 오버랩(overlap)되어 워크 펑션 메탈(182) 상에도 형성될 수 있다.
이러한 마스크막 패턴(202)은 후술할 자기-정렬 컨택(self-aligned contact)(222) 형성 과정에서 게이트 구조물(300)을 보호하는 역할을 할 수 있다. 따라서, 마스크막 패턴(202)은 단단한 막질로 이루어질 수 있으며, 본 발명의 몇몇 실시예에서, 마스크막 패턴(202)은 실리콘 질화막(SiN)을 포함할 수 있다.
게이트 구조물(300) 양측에, 게이트 구조물(300)과 인접하여 형성된 스페이서 구조물(310)은, 제1 절연막 스페이서(140)와, 에어갭 스페이서(152)와, 제2 절연막 스페이서(160)를 포함할 수 있다.
게이트 구조물(300)에 가장 인접하게 배치되어, 게이트 절연막 패턴(110) 및 워크 펑션 메탈(182)과 접촉하는 제1 절연막 스페이서(140)는, 후술할 에어갭 스페이서(152) 형성 과정에서 게이트 절연막 패턴(110)이 같이 제거되는 것을 막는 역할을 할 수 있다. 즉, 제1 절연막 스페이서(140)는 에어갭 스페이서(152) 형성 과정에서 게이트 절연막 패턴(110)을 보호하는 역할을 할 수 있다.
비록, 도면에서는 마스크막 패턴(202)과 제1 절연막 스페이서(140)를 서로 구분되게 도시하였으나, 마스크막 패턴(202)과 제1 절연막 스페이서(140)는 실질적으로 동일한 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 마스크막 패턴(202)과 제1 절연막 스페이서(140)는 각각 실리콘 질화막(SiN)으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 절연막 스페이서(140)의 외측에는 순차적으로 에어갭 스페이서(152)와 제2 절연막 스페이서(160)가 형성될 수 있다. 여기서, 에어갭 스페이서(152)의 두께(W2)와 제1 및 제2 절연막 스페이서(140, 160)의 두께(W1, W3)는 자기-정렬 컨택(222)과 게이트 구조물(300) 간의 기생 커패시턴스를 낮추기 위해 필요에 따라 조절될 수 있다.
본 발명의 몇몇 실시예에서, 에어갭 스페이서(152)의 두께(W2)는 제1 및 제2 절연막 스페이서(140, 160)의 두께(W1, W3)와 다를 수 있다. 구체적으로, 에어갭 스페이서(152)의 두께(W2)는 제1 및 제2 절연막 스페이서(140, 160)의 두께(W1, W3)보다 클 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 제1 절연막 스페이서(140)의 두께(W1)와 제2 절연막 스페이서(160)의 두께(W3)는 도시된 것과 같이 실질적으로 동일하게 형성될 수 있다. 하지만, 본 발명이 도시된 형상에 제한되는 것은 아니며, 제1 절연막 스페이서(140)의 두께(W1)와 제2 절연막 스페이서(160)의 두께(W3)는 필요에 따라 도시된 것과 달리 서로 다르게 형성되는 것도 가능하다.
에어갭 스페이서(152)의 외측에 형성된 제2 절연막 스페이서(160)는 후술할 자기-정렬 컨택(222) 형성 과정에서 게이트 구조물(300) 및 스페이서 구조물(310)을 보호하는 역할을 할 수 있다. 따라서, 제2 절연막 스페이서(160)는 제1 층간 절연막(170)에 대해 식각 선택비(etching selectivity)를 갖는 단단한 막질로 이루어질 수 있다.
본 발명의 몇몇 실시에에서, 제2 절연막 스페이서(160)는 제1 절연막 스페이서(140) 및 마스크막 패턴(202)과 동일한 물질을 포함할 수 있다. 예를 들어, 마스크막 패턴(202)과 제1 및 제2 절연막 스페이서(140, 160)는 모두 실리콘 질화막(SiN)으로 이루어질 수 있다.
게이트 구조물(300)과 스페이서 구조물(310)의 양측에는 반도체 기판(100)에 형성된 소오스 및 드레인 영역(105)과 연결 배선(242)을 전기적으로 접속하기 위한 자기-정렬 컨택(222)이 제1 층간 절연막(170)을 관통하도록 형성될 수 있다. 그리고, 자기-정렬 컨택(222) 상에는 외부 소자에 전기적으로 접속되는 상부 컨택(미도시)과 전기적으로 접속되는 연결 배선(242)이 제2 층간 절연막(230)을 관통하도록 형성될 수 있다.
비록, 도면에서는 제1 층간 절연막(170)과 제2 층간 절연막(230)이 서로 분리되어 도시되어 있으나, 본 발명의 몇몇 실시예에서, 제1 층간 절연막(170)과 제2 층간 절연막(230)은 서로 동일한 물질로 이루어질 수 있다. 구체적으로, 제1 층간 절연막(170)과 제2 층간 절연막(230)은 예를 들어, 실리콘 산화막(SiO2)으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이처럼, 본 실시예에 따른 반도체 장치는, 게이트 구조물(300) 양측에 제1 절연막 스페이서(140), 에어갭 스페이서(152), 및 제2 절연막 스페이서(160)를 포함하는 스페이서 구조물(310)을 형성함으로써, 자기-정렬 컨택(222)과 게이트 구조물(300) 간의 기생 커패시턴스를 낮출 수 있어, 반도체 장치의 동작 성능을 향상시킬 수 있다. 나아가, 본 실시예에 따른 반도체 장치는, 제1 절연막 스페이서(140), 에어갭 스페이서(152), 및 제2 절연막 스페이서(160)의 두께(W1~W3)를 필요에 따라 적절히 조절할 수 있기 때문에, 주변 환경에 따라 자기-정렬 컨택(222)과 게이트 구조물(300) 간의 기생 커패시턴스를 조절할 수 있는 장점이 있다.
이하, 이와 같은 본 발명의 일 실시예에 따른 반도체 장치를 제조할 수 있는 예시적인 방법에 대해 설명하도록 한다.
도 3 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 3을 참조하면, 반도체 기판(100) 상에 프리(pre) 게이트 구조물(110, 120, 130)과 프리(pre) 스페이서 구조물(140, 150, 160)을 형성한다. 여기서, 프리 게이트 구조물(110, 120, 130)은, 반도체 기판(100) 상에 형성된 게이트 절연막 패턴(110)과, 게이트 절연막 패턴(110) 상에 형성된 더미(dummy) 게이트 전극(120)과, 더미 게이트 전극(120) 상에 형성된 식각 정지막 패턴(130)을 포함할 수 있다. 그리고, 프리 스페이서 구조물(140, 150, 160)은, 프리 게이트 구조물(110, 120, 130)의 양측에 게이트 절연막 패턴(110)과 접촉되어 형성되는 제1 절연막 스페이서(140)와, 제1 절연막 스페이서(140)의 외측에 순차적으로 형성된 제3 절연막 스페이서(150), 제2 절연막 스페이서(160)을 포함할 수 있다.
이러한 프리 게이트 구조물(110, 120, 130)과 프리 스페이서 구조물(140, 150, 160)을 형성하기 위해서는 다양한 방법이 이용될 수 있다. 이하에서는, 예시적으로 그 중 하나의 방법에 대해 설명하도록 한다.
먼저, 반도체 기판(100) 상에 게이트 절연막(미도시), 게이트 전극막(미도시), 및 식각 정지막(미도시)을 순차적으로 적층한다. 그리고, 이를 패터닝(patterning)하여, 도시된 것과 같이 게이트 절연막 패턴(110), 더미 게이트 전극(120) 및 식각 정지막 패턴(130)을 포함하는 프리 게이트 구조물(110, 120, 130)을 형성한다.
여기서, 게이트 절연막(미도시)으로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등으로 이루어진 메탈 산화막이 사용될 수 있고, 게이트 전극막(미도시)으로는 예를 들어, 폴리 실리콘막이 사용될 수 있다. 그리고, 식각 정지막(미도시)으로는 예를 들어, 실리콘 질화막(SiN)이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 반도체 기판(100)과 프리 게이트 구조물(110, 120, 130) 상에 제1 절연막(미도시)을 컨포멀하게(conformally) 증착하고 이를 식각하여, 프리 게이트 구조물(110, 120, 130)의 양 측벽에 제1 절연막 스페이서(140)를 형성한다. 그리고, 반도체 기판(100), 제1 절연막 스페이서(140), 및 프리 게이트 구조물(110, 120, 130) 상에 제3 절연막(미도시)을 컨포멀하게 증착하고 이를 식각하여, 제1 절연막 스페이서(140) 상에 제3 절연막 스페이서(150)를 형성한다. 이어서, 반도체 기판(100), 제3 절연막 스페이서(150), 및 프리 게이트 구조물(110, 120, 130) 상에 제2 절연막(미도시)을 컨포멀하게 증착하고 이를 식각하여, 제3 절연막 스페이서(150) 상에 제2 절연막 스페이서(160)를 형성한다.
여기서, 제3 절연막(미도시)으로는 제1 및 제2 절연막(미도시)에 대해 식각 선택비를 갖는 물질이 사용될 수 있다. 구체적으로, 제3 절연막(미도시)으로는 예를 들어, 실리콘 산화막(SiO2)이 사용될 수 있고, 제1 및 제2 절연막(미도시)으로는 예를 들어, 실리콘 질화막(SiN)이 사용될 수 있다. 본 발명의 몇몇 실시예에서, 제3 절연막(미도시)의 두께는 제1 및 제2 절연막(미도시)에 비해 두껍게 형성될 수 있다.
다음 도 4를 참조하면, 반도체 기판(100) 상에 제1 층간 절연막(170)을 증착한다. 구체적으로 먼저, 반도체 기판(100) 상에 제1 층간 절연막(170)을 예를 들어, CVD(Chemical Vapor Depostion), PECVD(Plasma Enhanced CVD) 등의 방법을 이용하여 컨포멀하게 증착한다. 그리고, 증착된 제1 층간 절연막(170)을 식각 정지막 패턴(130)이 노출될 때까지 평탄화한다. 본 발명의 몇몇 실시예에서, 이러한 제1 층간 절연막(170)으로는 예를 들어, 실리콘 산화막(SiO2)이 사용될 수 있다.
다음 도 5 내지 도 8을 참조하면, 더미 게이트 전극(120)을 메탈 게이트 전극(192)으로 대체한다.
구체적으로 먼저 도 5를 참조하면, 노출된 식각 정지막 패턴(도 4의 130)을 예를 들어, 건식 식각(dry etching) 등을 이용하여 제거한다. 이 때, 건식 식각은 식각 정지막 패턴(도 4의 130)과 제1 층간 절연막(170) 및 더미 게이트 전극(120) 간의 식각 선택비를 이용하여 수행될 수 있다. 한편, 여기서 식각 정지막 패턴(도 4의 130)과 제1 및 제2 절연막 스페이서(140, 160)가 서로 동일한 물질로 이루어졌다면, 도시된 것과 같이 제1 및 제2 절연막 스페이서(140, 160)의 상단 일부가 함께 제거될 수 있다.
이어서 도 6을 참조하면, 더미 게이트 전극(도 5의 120)을 예를 들어, 습식 식각(wet etching) 등을 이용하여 제거한다. 이 때, 더미 게이트 전극(도 5의 120)이 제거되면 그 하부에 형성된 게이트 절연막 패턴(110)이 노출될 수 있다.
다음 도 7을 참조하면, 노출된 게이트 절연막 패턴(110) 상에 워크 펑션 메탈막(180)을 형성한다. 이 때, 증착된 워크 펑션 메탈막(180)은 제1 절연막 스페이서(140)의 측벽을 따라 상부로 연장되어 제1 층간 절연막(170) 상에 형성될 수 있다. 본 실시예에서, 이러한 워크 펑션 메탈막(180)은 메탈로 이루어진 단일막, 메탈 질화막으로 이루어진 단일막, 메탈과 메탈 질화막으로 이루어진 다중막, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이이서, 워크 펑션 메탈막(180) 상에 메탈 도전막(190)을 형성한다. 이러한 메탈 도전막(190)으로는 저저항 메탈이 사용될 수 있다. 본 발명의 몇몇 실시예에서, 메탈 도전막(190)으로는 예를 들어, Al, W 등이 사용될 수 있으나 본 발명이 이에 제한되는 것은 아니다.
다음 도 8을 참조하면, 예를 들어, 에치-백(etch-back) 공정 등을 이용하여 워크 펑션 메탈막(도 7의 180)과 메탈 도전막(도 7의 190)을 도시된 것과 같이 일부만 남겨두고 제거함으로써, 워크 펑션 메탈(182)과 메탈 게이트 전극(192)을 형성한다. 이 때, 에치-백 공정은 워크 펑션 메탈(182)과 메탈 게이트 전극(192)의 높이가 인접한 제1 내지 제3 절연막 스페이서(140, 160, 150)의 높이보다 낮아지도록 충분한 시간 동안 수행될 수 있다.
다음 도 9 내지 도 14를 참조하면, 프리 스페이서 구조물(140, 150, 160)에 인접하는 자기-정렬 컨택(222)을 형성한다.
구체적으로 먼저 도 9를 참조하면, 메탈 게이트 전극(192)과 제1 층간 절연막(170) 상에 마스크막(200)을 형성한다. 본 실시예에서, 이러한 마스크막(200)은 제1 및 제2 절연막 스페이서(140, 160)와 실질적으로 동일한 물질로 이루어질 수 있다. 구체적으로, 이러한 마스크막(200)으로는 예를 들어, 실리콘 질화막(SiN)이 사용될 수 있다.
다음 도 10을 참조하면, 마스크막(200)을 평탄화하여 메탈 게이트 전극(192) 상에 마스크막 패턴(202)을 형성한다. 이 때, 도시된 것과 같이 제1 층간 절연막(170)과 제3 절연막 스페이서(150)의 상부 일부가 같이 제거될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 마스크막 패턴(202)은 도시된 것과 같이 제1 절연막 스페이서(140)와, 워크 펑션 메탈(182) 상부에도 형성될 수 있다.
다음 도 11을 참조하면, 제1 층간 절연막(170)과 마스크막 패턴(202) 상에 식각 마스크(210)를 형성한다. 이어서, 도 12를 참조하면, 마스크막 패턴(202) 및 식각 마스크(도 11의 210)를 마스크로 하여 반도체 기판(100)이 노출되도록 제1 층간 절연막(170)을 식각한다. 이에 따라, 반도체 기판(100) 상에는 제1 층간 절연막(170)과 프리 스페이서 구조물(140, 150, 160)로 둘러쌓인 컨택 트렌치(172)가 형성되며, 제2 절연막 스페이서(160)의 측벽이 노출되게 된다.
이이서, 노출된 반도체 기판(100)에 소정 불순물을 주입하여 소오스 및 드레인 영역(105)을 형성한다. 또한, 필요에 따라 반도체 기판(100)에 실리사이드(미도시)를 추가적으로 형성한다.
다음 도 13을 참조하면, 컨택 트렌치(도 12의 172)를 도전 물질(220)로 채운다. 본 실시예에서, 이러한 도전 물질(220)로는 예를 들어 W과 같은 메탈이 사용될 수 있다. 이처럼 도전 물질(220)로 메탈이 사용되는 경우 비록 도시하지는 않았으나, 도전 물질(220)이 형성되기 전에 컨택 트렌치(도 12의 172) 내에 차단막(미도시)이 먼저 형성될 수 있다.
다음 도 14를 참조하면, 도전 물질(도 13의 220)을 예를 들어, CMP(Chemical Mechanical Polishing) 등의 공정을 이용하여 평탄화함으로써, 프리 스페이서 구조물(140, 150, 160)에 인접하는 자기-정렬 컨택(222)을 형성한다. 이 때, 제1 층간 절연막(170), 프리 스페이서 구조물(140, 150, 160), 및 마스크막 패턴(202)의 상부 일부는 도시된 것과 같이 함께 제거될 수 있다.
다음 도 15를 참조하면, 제1 및 제2 절연막 스페이서(140, 160)와 제3 절연막 스페이서(도 14의 150) 간의 식각 선택비를 이용하여 제3 절연막 스페이서(도 14의 150)를 선택적으로 제거한다. 이 때, 이러한 제3 절연막 스페이서(도 14의 150)의 선택적 제거에는 예를 들어, 습식 식각 공정이 이용될 수 있다. 이 경우, 제3 절연막 스페이서(도 14의 150)는 반도체 기판(100)이 노출될 때까지 충분한 시간 동안 식각될 수 있다.
한편, 제1 층간 절연막(170)과 제3 절연막 스페이서(도 14의 150)가 동일한 물질로 이루어지는 경우, 제3 절연막 스페이서(도 14의 150)가 식각되는 동안, 제1 층간 절연막(170)도 도시된 것과 같이 동시에 식각될 수 있다.
다음 도 16을 참조하면, 제1 층간 절연막(170) 상에 제2 층간 절연막(230)을 형성한다. 이 때, 제2 층간 절연막(230)은 스텝 커버리지(step coverage)가 불량한 증착 방법을 사용하여 제1 층간 절연막(170) 상에 증착될 수 있다. 이에 따라, 제1 절연막 스페이서(140)와 제2 절연막 스페이서(160) 사이에는 도시된 것과 같이 제2 층간 절연막(230)이 형성되지 않고 에어갭 스페이서(152)가 형성될 수 있다.
비록 도면에서는, 제1 층간 절연막(170)과 제2 층간 절연막(230)을 구분되게 도시하였으나, 제1 층간 절연막(170)과 제2 층간 절연막(230)은 서로 동일한 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제1 층간 절연막(170)과 제2 층간 절연막(230)으로는 예를 들어, 실리콘 산화막(SiO2)이 사용될 수 있다.
이어서, 제2 층간 절연막(230)에 연결 배선 트렌치(미도시)를 형성하고, 연결 배선 트렌치(미도시)를 도전 물질(미도시)로 채우면, 도 1에 도시된 연결 배선(242)을 형성할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
이하, 도 17을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명하도록 한다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 17을 참조하면, 본 실시예에 따른 반도체 장치의 게이트 구조물(302)은 게이트 절연막 패턴(110), 워크 펑션 메탈(184), 게이트 전극(194), 및 마스크막 패턴(202)을 포함하나, 워크 펑션 메탈(184)이 게이트 전극(194)의 측벽을 따라 상부로 연장되지 않고, 게이트 전극(194)의 하부에만 형성된다.
이에 따라, 제1 절연막 스페이서(140)는 도시된 것과 같이 게이트 절연막 패턴(110), 워크 펑션 메탈(184) 및 게이트 전극(194)과 모두 접촉하는 형태로 게이트 구조물(302)의 양측에 형성될 수 있다. 이와 같이 워크 펑션 메탈(184)과 게이트 전극(194)의 형상이 앞서 설명한 실시예와 다른 반도체 장치도 다양한 방법을 통해 제조하는 것이 가능하다.
이하에서는, 이와 같은 본 발명의 다른 실시예에 따른 반도체 장치를 제조할 수 있는 예시적인 방법에 대해 설명하도록 한다.
도 18 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 18을 참조하면, 반도체 기판(100) 상에 게이트 구조물(110, 184, 194, 202)과 프리 스페이서 구조물(140, 150, 160)을 형성한다. 본 실시예에서, 게이트 구조물(110, 184, 194, 202)은, 반도체 기판(100) 상에 형성된 고유전율 게이트 절연막 패턴(110)과, 게이트 절연막 패턴(110) 상에 형성된 워크 펑션 메탈(184)과, 워크 펑션 메탈(184) 상에 형성된 메탈 게이트 전극(194)과, 메탈 게이트 전극(194) 상에 형성된 마스크막 패턴(202)을 포함할 수 있다. 즉, 본 실시예에서는, 게이트 구조물(110, 184, 194, 202)이 예를 들어, 폴리 실리콘으로 이루어진 더미 게이트 전극(도 3의 120)을 포함하지 않고 메탈 게이트 전극(194)을 포함한다.
게이트 구조물(110, 184, 194, 202) 양측에 형성되는 프리 스페이서 구조물(140, 150, 160)에 대해서는 앞서 충분히 설명한바, 중복된 설명은 생략하도록 한다.
다음 도 19를 참조하면, 반도체 기판(100) 상에 제1 층간 절연막(170)을 예를 들어, CVD(Chemical Vapor Depostion), PECVD(Plasma Enhanced CVD) 등의 방법을 이용하여 컨포멀하게 증착한다. 이어서, 증착된 제1 층간 절연막(170)을 식각 정지막 패턴(130)이 노출될 때까지 평탄화한다. 본 발명의 몇몇 실시예에서, 이러한 제1 층간 절연막(170)으로는 예를 들어, 실리콘 산화막(SiO2)이 사용될 수 있다.
다음 도 20을 참조하면, 제1 층간 절연막(170)과 마스크막 패턴(202) 상에 식각 마스크(210)를 형성한다. 이어서, 도 21를 참조하면, 마스크막 패턴(202) 및 식각 마스크(도 20의 210)를 마스크로 하여 반도체 기판(100)이 노출되도록 제1 층간 절연막(170)을 식각한다. 이에 따라, 반도체 기판(100) 상에는 제1 층간 절연막(170)과 프리 스페이서 구조물(140, 150, 160)로 둘러쌓인 컨택 트렌치(172)가 형성되며, 노출된 반도체 기판(100)에 소정 불순물을 주입하여 소오스 및 드레인 영역(105)을 형성한다.
다음 도 22를 참조하면, 컨택 트렌치(도 21의 172)를 도전 물질(미도시)로 채우고, 이를 예를 들어, CMP(Chemical Mechanical Polishing) 등의 공정을 이용하여 평탄화함으로써, 프리 스페이서 구조물(140, 150, 160)에 인접하는 자기-정렬 컨택(222)을 형성한다.
다음 도 23을 참조하면, 제1 및 제2 절연막 스페이서(140, 160)와 제3 절연막 스페이서(도 22의 150) 간의 식각 선택비를 이용하여 제3 절연막 스페이서(도 22의 150)를 선택적으로 제거한다. 이어서, 도 24를 참조하면, 제1 층간 절연막(170) 상에 스텝 커버리지(step coverage)가 불량한 증착 방법을 사용하여 제2 층간 절연막(230)을 형성함으로써, 제1 절연막 스페이서(140)와 제2 절연막 스페이서(160) 사이에 에어갭 스페이서(152)를 형성한다.
이후, 제2 층간 절연막(230)에 연결 배선 트렌치(미도시)를 형성하고, 연결 배선 트렌치(미도시)를 도전 물질(미도시)로 채우면, 도 17에 도시된 연결 배선(242)을 형성할 수 있다.
다음 도 25 및 도 26을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념적인 레이아웃도이다. 도 26은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 25 및 도 26을 참조하면, 본 실시예에 따른 반도체 장치의 반도체 기판(100)은 메모리 셀 어레이 영역(500), 및 메모리 셀 어레이 영역(500)에 전기적으로 접속된 주변 회로 영역(600)을 포함할 수 있다. 즉, 본 실시예에 따른 반도체 장치는 예를 들어, 메모리 셀 어레이 영역(500)과 주변 회로 영역(600)을 포함하는 메모리 장치일 수 있다. 이 때, 주변 회로 영역(600)은 각각 메모리 셀 어레이 영역(500)과 전기적으로 접속된 제1 및 제2 로직 영역(610, 620)을 포함할 수 있다.
본 실시예에서, 제1 로직 영역(610)에는 제1 게이트 구조물(300)이 형성될 수 있고, 제2 로직 영역(620)에는 제2 게이트 구조물(302)이 형성될 수 있다. 그리고, 제1 게이트 구조물(300)과 제2 게이트 구조물(302)의 양측에는 도시된 것과 같이, 제1 및 제2 게이트 구조물(300, 302)의 외측으로부터 순차적으로 형성된 제1 절연막 스페이서(140)와, 에어갭 스페이서(152)와, 제2 절연막 스페이서(160)을 포함하는 스페이서 구조물(310)이 형성될 수 있다.
제1 게이트 구조물(300)은, 반도체 기판(100) 상에 형성된 고유전율막 패턴(110)과, 고유전율막 패턴(110) 상에 제1 절연막 스페이서(140)의 측벽을 따라 연장되어 형성된 제1 워크 펑션 메탈(182)과, 제1 워크 펑션 메탈(182) 상에 형성된 제1 메탈 게이트 전극(192)과, 제1 메탈 게이트 전극(192) 상에 형성된 마스크막 패턴(202)를 포함할 수 있다.
제2 게이트 구조물(302)은, 반도체 기판(100) 상에 형성된 고유전율막 패턴(110)과, 고유전율막 패턴(110) 상에 형성된 제2 워크 펑션 메탈(184)과, 제2 워크 펑션 메탈(184) 상에 제1 절연막 스페이서(140)와 접촉하며 형성된 제2 메탈 게이트 전극(194)과, 제2 메탈 게이트 전극(194) 상에 형성된 마스크막 패턴(202)을 포함할 수 있다.
기타 다른 구성요소에 대한 설명은 앞서 설명한 실시예들과 동일한바 자세한 설명은 생략하도록 한다.
도 27은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
도 27을 참조하면, 전자 시스템은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다. 이러한 전자 시스템의 예로는 모바일 기기나 컴퓨터 등을 들 수 있다.
메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다.
여기서, 프로세서(914), 램(916), 또는 메모리 시스템(912) 중 적어도 어느 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 프로세서(914)와 램(916)은 하나의 패키지에 포함될 수도 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 110: 게이트 절연막 패턴
120: 더미 게이트 130: 식각 정지막 패턴
140: 제1 절연막 스페이서 150: 제3 절연막 스페이서
152: 에어갭 스페이서 160: 제2 절연막 스페이서
182, 184: 워크 펑션 메탈 192, 194: 게이트 전극
202: 마스크막 패턴 170, 230: 층간 절연막
300, 302: 게이트 구조물 310: 스페이서 구조물

Claims (10)

  1. 반도체 기판 상에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성된 게이트 전극;
    상기 게이트 전극 및 게이트 절연막 패턴의 적어도 일측에 형성된 스페이서 구조물;
    상기 스페이서 구조물에 인접하여 형성된 자기-정렬 컨택(self-aligned contact);
    상기 반도체 기판 상에 형성되고, 상기 자기 정렬 컨택의 측면과 접하는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막을 포함하되,
    상기 스페이서 구조물은,
    상기 게이트 절연막 패턴과 접촉하는 제1 절연막 스페이서와,
    상기 제1 절연막 스페이서의 외측에 순차적으로 형성된 에어갭(air gap) 스페이서 및 제2 절연막 스페이서를 포함하고,
    상기 제2 절연막 스페이서는 상기 제1 층간 절연막과 식각 선택비를 가지고,
    상기 제1 층간 절연막의 상면의 높이는 상기 스페이서 구조물의 상면의 높이보다 낮고,
    상기 제2 층간 절연막은 상기 스페이서 구조물의 상면을 덮는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 절연막 스페이서와 상기 에어갭 스페이서의 두께는 서로 다른 반도체 장치.
  3. 제 2항에 있어서,
    상기 에어갭 스페이서의 두께는 상기 제1 및 제2 절연막 스페이서의 두께보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 게이트 전극 상에 형성된 마스크막 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 마스크막 패턴과 상기 제1 절연막 스페이서는 서로 동일한 물질을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 게이트 전극은 메탈 게이트 전극을 포함하고,
    상기 게이트 절연막 패턴과 상기 메탈 게이트 전극 사이에 형성된 워크 펑션(work function) 메탈을 더 포함하는 반도체 장치.
  7. 제1 및 제2 로직 영역을 포함하는 반도체 기판;
    상기 제1 로직 영역 상에 형성된 제1 게이트 구조물;
    상기 제2 로직 영역 상에 형성된 제2 게이트 구조물;
    상기 제1 및 제2 게이트 구조물 각각의 적어도 일측에 형성된 스페이서 구조물;
    상기 스페이서 구조물에 인접하여 형성된 자기-정렬 컨택;
    상기 반도체 기판 상에 형성되고, 상기 자기 정렬 컨택의 측면과 접하는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 형성되고, 상기 자기 정렬 컨택의 측면과 접하는 제2 층간 절연막을 포함하되,
    상기 스페이서 구조물은,
    상기 제1 및 제2 게이트 구조물의 외측으로부터 순차적으로 형성된 제1 절연막 스페이서와, 에어갭 스페이서와, 제2 절연막 스페이서를 포함하고,
    상기 제1 게이트 구조물은,
    상기 반도체 기판 상에 형성된 제1 고유전율(High-K)막 패턴과, 상기 제1 고유전율막 패턴 상에 상기 제1 절연막 스페이서의 측벽을 따라 연장되어 형성된 제1 워크 펑션 메탈과, 상기 제1 워크 펑션 메탈 상에 형성된 제1 메탈 게이트 전극을 포함하고,
    상기 제2 게이트 구조물은,
    상기 반도체 기판 상에 형성된 제2 고유전율막 패턴과, 상기 제2 고유전율막 패턴 상에 형성된 제2 워크 펑션 메탈과, 상기 제2 워크 펑션 메탈 상에 상기 제1 절연막 스페이서와 접촉하며 형성된 제2 메탈 게이트 전극을 포함하고,
    상기 제2 절연막 스페이서는 상기 제1 층간 절연막과 식각 선택비를 가지고,
    상기 제1 층간 절연막의 상면의 높이는 상기 스페이서 구조물의 상면의 높이보다 낮고,
    상기 제2 층간 절연막은 상기 스페이서 구조물의 상면을 덮는 반도체 장치.
  8. 반도체 기판 상에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 형성된 게이트 전극을 포함하는 게이트 구조물을 준비하고,
    상기 게이트 구조물의 적어도 일측에 상기 게이트 절연막 패턴과 접촉되어 형성되는 제1 절연막 스페이서와, 상기 제1 절연막 스페이서의 외측에 순차적으로 형성된 제3 및 제2 절연막 스페이서를 포함하는 스페이서 구조물을 준비하고,
    상기 반도체 기판 상에 상기 제2 절연막 스페이서와 식각 선택비를 가지는 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막을 식각하여 상기 스페이서 구조물에 접하는 컨택 트렌치를 형성하고,
    상기 컨택 트렌치를 채우는 자기-정렬 컨택을 형성하고,
    상기 제1 및 제2 절연막 스페이서와 상기 제3 절연막 스페이서 간의 식각 선택비를 이용하여 상기 제3 절연막 스페이서의 전부 및 상기 제1 층간 절연막의 일부를 선택적으로 제거하고,
    상기 스페이서 구조물 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하여 에어갭 스페이서를 형성하는 것을 포함하되,
    상기 제1 층간 절연막의 상면의 높이는 상기 스페이서 구조물의 상면의 높이보다 낮은 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제3 절연막 스페이서를 식각할 시, 상기 제1 층간 절연막과 상기 제3 절연막 스페이서는 동시에 식각되는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 절연막 스페이서와 상기 제2 절연막 스페이서는 동일한 물질을 포함하는 반도체 장치의 제조 방법.
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