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JP2002329861A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002329861A
JP2002329861A JP2001133841A JP2001133841A JP2002329861A JP 2002329861 A JP2002329861 A JP 2002329861A JP 2001133841 A JP2001133841 A JP 2001133841A JP 2001133841 A JP2001133841 A JP 2001133841A JP 2002329861 A JP2002329861 A JP 2002329861A
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JP
Japan
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insulating film
gate electrode
sidewall insulating
semiconductor device
forming
Prior art date
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Withdrawn
Application number
JP2001133841A
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Inventor
Narihisa Miura
成久 三浦
Toshiyuki Oishi
敏之 大石
Yuji Abe
雄次 阿部
Kohei Sugihara
浩平 杉原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001133841A priority Critical patent/JP2002329861A/ja
Priority to US09/953,960 priority patent/US6633070B2/en
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Abstract

(57)【要約】 【課題】 高速化を図ることのできる電界効果型トラン
ジスタを備えた半導体装置を提供する。 【解決手段】 シリコン基板1の表面に、ゲート電極
5、シリコン層11a、11bおよびソース/ドレイン
領域12a、12bを含む電界効果型トランジスタが形
成されている。ゲート電極5の両側面上に形成されるサ
イドウォール絶縁膜13において、ゲート電極5とシリ
コン層11a、11bとの間に位置する部分に空洞14
が形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に高速化が図られる電界効果型
トランジスタを備えた半導体装置とその製造方法に関す
るものである。
【0002】
【従来の技術】電界効果型トランジスタを備えた従来の
半導体装置の製造方法について説明する。まず、図32
に示すように、シリコン基板101またはSOI(Sili
con onInsulator)に素子分離領域103およびウェル
102を形成する。そのシリコン基板101上にゲート
絶縁膜となるシリコン酸化膜104を形成する。
【0003】そのシリコン酸化膜104上にゲート電極
となるポリシリコン膜(図示せず)を形成する。そのポ
リシリコン膜上にシリコン酸化膜(図示せず)を形成す
る。そのシリコン酸化膜に所定の写真製版および加工を
施すことにより、ハードマスク106を形成する。その
ハードマスク106をマスクとしてポリシリコン膜に異
方性エッチングを施すことによりゲート電極105を形
成する。
【0004】次に図33に示すように、ハードマスク1
06およびゲート電極105をマスクとしてウェル10
2に所定導電型のイオンを注入することにより、ポケッ
ト領域108a、108bおよびエクステンション領域
107a、107bをそれぞれ形成する。その後、所定
の熱処理を施す。次に、ハードマスク106およびゲー
ト電極105を覆うようにシリコン基板101上にシリ
コン酸化膜およびシリコン窒化膜を順次形成する。
【0005】次に、図34に示すように、そのシリコン
酸化膜およびシリコン窒化膜に異方性エッチングを施す
ことにより、ゲート電極105およびハードマスク10
6の側面上にサイドウォール絶縁膜としてのシリコン酸
化膜109およびシリコン窒化膜110を形成する。
【0006】次に、図35に示すように、露出している
各エクステンション領域107a、107bの表面に、
シリコン選択エピタキシャル成長法によりシリコン層1
11a、111bをそれぞれ形成する。次に、図36に
示すように、シリコン層111a、111bに所定導電
型の不純物をイオン注入法により注入する。その後、熱
処理を施すことにより、ウェル102にソース/ドレイ
ン領域112a、112bをそれぞれ形成する。
【0007】このようにして、電界効果型トランジスタ
を備えた半導体装置の主要部分が形成される。上述した
半導体装置の製造方法では、シリコン層111a、11
1bにそれぞれ注入された不純物を熱処理によりシリコ
ン基板101(ウェル102)の領域に拡散させること
でソース/ドレイン領域112a、112bが形成され
る。これにより、ソース/ドレイン領域112a、11
2bは比較的浅く形成されこれにより電界効果型トラン
ジスタトランジスタにおける短チャネル特性の向上を図
ることができる。
【0008】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、次のような問題があっ
た。すなわち、シリコン基板102(各エクステンショ
ン領域107a、107b)の表面上にシリコン層11
1a、111bが形成されるため、シリコン層111
a、111bとゲート電極105とのフリンジング容量
(寄生容量)が増加することになった。その結果、電界
効果型トランジスタにおけるさらなる高速化を図ること
が困難になった。
【0009】本発明は、上記問題点を解決するためにな
されたものであり、1つの目的はより高速化を図ること
のできる半導体装置を提供することであり、他の目的は
そのような半導体装置の製造方法を提供することであ
る。
【0010】
【課題を解決するための手段】本発明の1つの局面にお
ける半導体装置は、ゲート電極と側壁絶縁膜とソース/
ドレイン領域とを備えている。ゲート電極は、半導体基
板の表面上にゲート絶縁膜を介在させて形成されてい
る。側壁絶縁膜は、ゲート電極の両側面上にそれぞれ形
成されている。ソース/ドレイン領域は、ゲート電極お
よび側壁絶縁膜を挟んで半導体基板の一方の領域と他方
の領域とにそれぞれ形成され、半導体基板の表面に形成
される部分およびその表面上に形成されるせり上げ部を
含んでいる。側壁絶縁膜には、せり上げ部とゲート電極
とによって挟まれた部分に空洞が設けられている。
【0011】この構成によれば、電界効果型トランジス
タにおけるソース/ドレイン領域のせり上げ部とゲート
電極との間に位置する側壁絶縁膜の部分に空洞が設けら
れる。空洞部分の誘電率は側壁絶縁膜のバルクの誘電率
に比べて十分に低いため、側壁絶縁膜に空洞がない場合
と比べると、ソース/ドレイン領域とゲート電極との間
の寄生容量(フリンジング容量)が低減する。その結
果、電界効果型トランジスタの高速化を図ることができ
る。
【0012】好ましくは、せり上げ部の高さは側壁絶縁
膜の半導体基板の表面における厚さの略2倍以上であ
る。
【0013】これにより、側壁絶縁膜となる膜を形成す
る際に、せり上げ部とゲート電極との間の隙間の奥の方
へ原料ガスが到達しにくくなり、この部分に空洞を容易
に形成することができる。
【0014】また好ましくは、ゲート電極は、せり上げ
部の側に近づいている幅広部を含んでいる。
【0015】これにより、せり上げ部とゲート電極の幅
広部との間隔がより狭まって、せり上げ部の下部とゲー
ト電極の下部との間に容易に空洞を形成することができ
る。
【0016】さらに好ましくは、ゲート電極部は少なく
とも2層から形成され、その2層のうち上の層が幅広部
を含んでいる。
【0017】この場合には、ゲート電極をエッチング特
性の異なる2層の膜から形成することで、容易に幅広部
を形成することができる。
【0018】これには、ゲート電極における上の層はシ
リコンからなり、下の層はシリコンゲルマニウムからな
ること、あるいは、ゲート電極における上の層は金属を
含み、下の層は半導体層を含んでいることが好ましい。
【0019】さらに好ましくは、幅広部の下端は、せり
上げ部の上面と略同じ高さかそれよりも低い位置にあ
る。
【0020】これにより、幅広部の下端より下方の位置
に空洞を容易に形成することができる。
【0021】好ましくは、側壁絶縁膜およびソース/ド
レイン領域を覆うように半導体基板上に形成された層間
絶縁膜を含み、その層間絶縁膜の上面部分がゲート電極
の側に近づいている。
【0022】これにより、層間絶縁膜の上面部分とゲー
ト電極との間隔がより狭まって、側壁絶縁膜を形成する
際にゲート電極の下部から上部にわたって比較的大きな
空洞を容易に形成することができる。
【0023】また好ましくは、ゲート電極は金属からな
る。これにより、ゲート電極の抵抗を低減することがで
きる。
【0024】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の表面上
にゲート電極を形成する。そのゲート電極の両側面上に
それぞれダミー側壁絶縁膜を形成する。ゲート電極およ
びダミー側壁絶縁膜を挟んで半導体基板の一方の領域と
他方の領域とにソース/ドレイン領域の一部となる不純
物領域をそれぞれ形成する。その不純物領域のそれぞれ
の表面上にソース/ドレイン領域の一部となるせり上げ
部をそれぞれ形成する。そのせり上げ部を形成した後に
ダミー側壁絶縁膜を除去する。ダミー側壁絶縁膜を除去
した後にゲート電極の側面上に側壁絶縁膜をそれぞれ形
成する。そして、側壁絶縁膜を形成する工程は、せり上
げ部とゲート電極とによって挟まれた領域に側壁絶縁膜
となる原料を供給するのを抑制することによりこの部分
に空洞を設ける。
【0025】この製造方法によれば、せり上げ部とゲー
ト電極とによって挟まれた領域に側壁絶縁膜となる原料
を供給するのを抑制することで、側壁絶縁膜のこの部分
に容易に空洞を設けることができて、電界効果型トラン
ジスタにおけるソース/ドレイン領域とゲート電極との
間の寄生容量(フリンジング容量)が低減する。その結
果、電界効果型トランジスタの高速化が図られる。
【0026】好ましくは、ダミー側壁絶縁膜を形成する
工程では、半導体基板の表面から所定の高さにわたっ
て、ダミー側壁絶縁膜の膜厚が他の部分よりも厚い裾広
部を形成し、せり上げ部を形成する工程では、裾広部を
越えてせり上げ部を形成する。
【0027】これにより、せり上げ部の上面部分とゲー
ト電極との間隔がより狭まって、側壁絶縁膜を形成する
際にせり上げ部とゲート電極との隙間に空洞を容易に形
成することができる。
【0028】また好ましくは、側壁絶縁膜を形成した後
に、せり上げ部のうち裾広部を越えて位置していた部分
を除去する工程を備えている。
【0029】これにより、せり上げ部のうちゲート電極
の側に近づいていた部分が除去されて、ソース/ドレイ
ン領域とゲート電極との寄生容量をさらに低減すること
ができる。
【0030】好ましくは、せり上げ部を形成する工程の
後ダミー側壁絶縁膜を除去する工程の前に、ゲート電
極、ダミー側壁絶縁膜およびせり上げ部を覆うように、
層間絶縁膜を形成する工程と、その層間絶縁膜に加工を
施すことにより、ゲート電極およびダミー側壁絶縁膜を
露出する工程とを備え、ダミー側壁絶縁膜を除去する工
程では、露出したダミー側壁絶縁膜の部分からエッチン
グを施すことによってダミー側壁絶縁膜が除去される。
【0031】この場合には、ダミー側壁絶縁膜を除去す
ることによって層間絶縁膜とゲート電極との間に形成さ
れる隙間において、層間絶縁膜の上面部分とゲート電極
との間隔がより狭まって、本来の側壁絶縁膜を形成する
際にゲート電極の下部から上部にわたって比較的大きな
空洞を容易に形成することができる。
【0032】また好ましくは、ゲート電極およびダミー
側壁絶縁膜を露出する工程の後ダミー側壁絶縁膜を除去
する工程の前に、ゲート電極を除去して半導体基板の表
面を露出する工程と、露出した半導体基板の表面上に金
属膜を含む新たなゲート電極を形成する工程とを備え、
ダミー側壁絶縁膜を除去する工程では、その新たに形成
されたゲート電極と層間絶縁膜との間に位置して露出す
るダミー側壁絶縁膜の部分からエッチングを施すことに
よってダミー側壁絶縁膜が除去される。
【0033】この場合には、最初に形成されるゲート電
極はダミーであり、後に形成されるゲート電極が本来の
ゲート電極となる。ダミー側壁絶縁膜を除去することに
よって層間絶縁膜と本来のゲート電極との間に形成され
る隙間において、層間絶縁膜の上面部分とゲート電極と
の間隔がより狭まって、本来の側壁絶縁膜を形成する際
に本来のゲート電極の下部から上部にわたって比較的大
きな空洞を容易に形成することができる。また、ソース
/ドレイン領域を形成した後に本来のゲート電極が形成
されることになって、比較的誘電率の高いゲート絶縁膜
を適用することができる。さらに、ゲート電極が金属膜
を含むことで、ゲート電極の抵抗を低減することができ
る。
【0034】
【発明の実施の形態】実施の形態1 本発明の実施の形態1に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図1に示すように、シリコン基板1の表面
に素子分離領域3およびウェル2を形成する。そのシリ
コン基板1の表面上にゲート絶縁膜となるシリコン酸化
膜4を形成する。
【0035】そのシリコン酸化膜4上にゲート電極とな
るポリシリコン膜(図示せず)を形成する。そのポリシ
リコン膜上にシリコン酸化膜をさらに形成する。そのシ
リコン酸化膜に所定の写真製版およびエッチングを施す
ことによりハードマスク6を形成する。そのハードマス
ク6をマスクとしてポリシリコン膜に異方性エッチング
を施すことによりゲート電極5を形成する。
【0036】次に、図2に示すように、ウェル2に所定
導電型の不純物をイオン注入法により注入することによ
りポケット領域8a、8bおよびエクステンション領域
7a、7bをそれぞれ形成する。その後、ハードマスク
6およびゲート電極5を覆うようにシリコン酸化膜およ
びシリコン窒化膜を順次形成する。
【0037】次に、図3に示すように、そのシリコン窒
化膜およびシリコン酸化膜に異方性エッチングを施すこ
とにより、ゲート電極5およびハードマスク6の側面上
にサイドウォール絶縁膜40としてのシリコン酸化膜9
およびシリコン窒化膜10を形成する。
【0038】次に、図4に示すように、表面が露出した
エクステンション領域7a、7b上にシリコン選択エピ
タキシャル成長法により、たとえばシリコン層11a、
11bをそれぞれ形成する。このとき、シリコン層11
a、11bの厚さTはダミーのサイドウォール絶縁膜
9、10の幅Wの2倍以上であることが好ましい。な
お、このシリコン層11a、11bは母材としてゲルマ
ニウムやカーボンを含んでいてもよい。
【0039】次に、図5に示すように、所定導電型の不
純物をイオン注入法によりシリコン層11a、11bに
注入する。その後、熱処理を施すことによりシリコン層
11a、11bに注入された不純物をウェル2に拡散さ
せてソース/ドレイン領域12a、12bをそれぞれ形
成する。このシリコン層11a、11bおよびソース/
ドレイン領域12a、12bが、電界効果型トランジス
タにおける実質的なソース/ドレイン領域となる。
【0040】次に、図6に示すように、ウェットエッチ
ングによりシリコン窒化膜10およびシリコン酸化膜9
を除去する。次に、図7に示すように、シリコン層11
a、11bおよびゲート電極5を覆うようにシリコン酸
化膜13を形成する。このとき、たとえば温度750℃
以上の条件のもとで熱CVD(Chemical Vapor Deposit
ion)法によって形成することが望ましい。
【0041】この方法では、シリコン基板1の水平方向
と垂直方向へのシリコン酸化膜13の堆積速度を変化さ
せることができ、ゲート電極5とシリコン層11a、1
1bとによって挟まれた部分に空洞14を形成すること
ができる。また、シリコン層11a、11bの厚さTが
シリコン層11a、11bとゲート電極との間隔Wの2
倍以上であることで、この隙間の間隔Wに対する高さT
の比(アスペクト比)が比較的大きくなって空洞が形成
されやすくなる。
【0042】その後、シリコン酸化膜13に異方性エッ
チングを施すことにより、図8に示すように、サイドウ
ォール絶縁膜13を形成する。これにより、ゲート電極
5の両側面上に形成されるサイドウォール絶縁膜とし
て、シリコン層11a、11bとゲート電極5との間に
空洞14を有するサイドウォール絶縁膜13が形成され
る。
【0043】シリコン層11a、11bとゲート電極5
との間に位置するサイドウォール絶縁膜13に空洞14
が形成されることで、そのような空洞がない場合と比べ
ると、シリコン層11a、11bとゲート電極5との間
のフリンジング容量が低減する。その結果、電界効果型
トランジスタの高速化をさらに図ることができる。
【0044】また、シリコン層11a、11bに注入さ
れた不純物をウェル2に拡散させることによってソース
/ドレイン領域12a、12bが形成されるため、この
ソース/ドレイン領域12a、12bの深さも比較的浅
く、これによりショートチャネル効果の向上を図ること
ができる。
【0045】なお、上述した半導体装置の製造方法で
は、サイドウォール絶縁膜13としてシリコン酸化膜を
例に挙げて説明した。サイドウォール絶縁膜としては、
シリコン酸化膜の他に、たとえばシリコン窒化膜または
シリコン酸窒化膜を適用してもよい。さらに、シリコン
酸化膜よりも比誘電率の低い材料からなる絶縁膜を適用
してもよい。また、これらの膜を積層させた多層膜を適
用してもよい。
【0046】また、サイドウォール絶縁膜13の形成方
法として熱CVD法を例に挙げて説明したが、このほか
にプラズマCVD法やHDP(High Density Plasma)
CVD法を用いてもよい。また、スピンコート法による
塗布法を用いてもよい。
【0047】実施の形態2 本発明の実施の形態2に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図9に示すように、シリコン基板1に素子
分離領域3を形成する。次に、互いに導電型の異なるウ
ェル2a、2bをそれぞれ形成する。シリコン基板1上
に、ゲート絶縁膜となるシリコン酸化膜4を形成する。
そのシリコン酸化膜4上にゲート電極となるポリシリコ
ン膜15を形成する。
【0048】次に、図10に示すように、nMOSFE
T領域に位置するポリシリコン膜15にリンまたはヒ素
をイオン注入法により注入する。一方、pMOSFET
領域に位置するポリシリコン膜15にボロンまたは二フ
ッ化ボロンをイオン注入法により注入する。
【0049】このとき、リンまたはヒ素を注入する際に
は、pMOSFET領域に位置するポリシリコン膜15
上にレジストマスク(図示せず)が形成され、ボロンま
たは二フッ化ボロンを注入する際には、nMOSFET
領域に位置するポリシリコン膜15にレジストマスク
(図示せず)が形成される。
【0050】それぞれの不純物を注入する条件として
は、注入される不純物濃度のポリシリコン膜15内にお
ける不純物濃度プロファイルにおいて、不純物濃度のピ
ークの位置が後の工程において形成されるシリコン層1
1a〜11d(図12参照)の上面の位置と略同じ位置
となるような注入条件を採用することが望ましい。
【0051】その後、ポリシリコン膜15上にハードマ
スクとなるシリコン酸化膜(図示せず)を形成する。そ
のシリコン酸化膜に所定の写真製版およびエッチングを
施すことにより、ハードマスク6を形成する。
【0052】次に、図11に示すように、そのハードマ
スク6をマスクとしてポリシリコン膜15に所定のエッ
チングを施すことによりゲート電極15a、15bをそ
れぞれ形成する。この所定のエッチングにおいては、ポ
リシリコン膜15における不純物濃度が相対的に高いと
ころではエッチング速度が遅く、一方、不純物濃度が低
いところではエッチング速度が速くなり、その結果、ゲ
ート電極として樽形のゲート電極15a、15bが形成
される。
【0053】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数mTorr(〜0.数Pa)、ハロゲ
ン系化合物および酸素等を含むエッチングガスの流量3
0〜100sccm(0.03〜0.1L/min)、
RFパワー20〜200W程度が望ましい。
【0054】その後、実施の形態1において説明した図
2から図8に示す工程と同様の工程を経ることによっ
て、図12に示すように、シリコン基板1には、nMO
SFET領域にはnチャネル型の電界効果トランジスタ
が形成され、pMOSFET領域にはpチャネル型の電
界効果トランジスタが形成される。
【0055】この半導体装置の製造方法では、特にサイ
ドウォール絶縁膜13を形成する際に、ゲート電極15
a、15bがそれぞれ樽形となっていることでシリコン
層11a〜11dとゲート電極15a、15bとの間隔
がより狭まって、シリコン層11a〜11dの下部とゲ
ート電極15a、15bの下部との間に容易に空洞14
を形成することができる。
【0056】これは、シリコン層11a〜11dの上部
とゲート電極15a、15bの中央部分との間隔がより
狭くなっていることで、サイドウォール絶縁膜13とな
るシリコン酸化膜を形成する際に、原料ガスがシリコン
層11a〜11dとゲート電極15a、15bとの間に
位置する隙間の奥の方へ到達しにくくなる。そして、こ
の隙間の奥の部分がシリコン酸化膜によって充填される
前に間隔が狭くなっている部分がシリコン酸化膜によっ
て覆われるため、原料ガスを隙間の奥へ供給することが
できなくなり、結果として空洞14が形成されることに
なる。
【0057】これにより、実施の形態1において説明し
たように、シリコン層11a〜11dとゲート電極15
a、15bとの間のフリンジング容量を低減することが
でき、電界効果型トランジスタの高速化を図ることがで
きる。
【0058】なお、サイドウォール絶縁膜13として
は、実施の形態1において説明したように、シリコン窒
化膜やシリコン酸窒化膜を提供してもよい。またその形
成方法としてプラズマCVD法やHDPCVD法等を適
用してもよい。
【0059】また、この半導体装置においては、ゲート
電極15a、15bの中央部分が上部と下部とに比べて
その幅が広くなっていることで、ゲート電極の断面積が
増加してゲート電極の抵抗も低減することができる。
【0060】実施の形態3 本発明の実施の形態3に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図13に示すように、シリコン基板1の表
面に素子分離領域3およびウェル2を形成する。次に、
シリコン基板1の表面にゲート絶縁膜となるシリコン酸
化膜4を形成する。シリコン基板1の表面にゲート絶縁
膜となるシリコン酸化膜4を形成する。
【0061】そのシリコン酸化膜4上にシリコンゲルマ
ニウム膜19を形成する。そのシリコンゲルマニウム膜
19上にシリコン膜21を形成する。そのシリコン膜2
1上にさらにシリコンゲルマニウム膜20を形成する。
その後、そのゲルマニウム膜20上にハードマスクとな
るシリコン酸化膜(図示せず)を形成する。そのシリコ
ン酸化膜に所定の写真製版およびエッチングを施すこと
によりハードマスク6を形成する。
【0062】次に、図14に示すように、そのハードマ
スク6をマスクとしてシリコンゲルマニウム膜20、2
1およびシリコン膜20に所定のエッチングを施すこと
によりゲート電極22を形成する。このとき、シリコン
膜21のエッチング速度がシリコンゲルマニウム膜1
9、20のエッチングレートよりも遅くなる条件を採用
することで、形成されるゲート電極22のうち、シリコ
ン膜21aの部分の幅がシリコンゲルマニウム膜19
a、20aの部分の幅よりも大きくなる。
【0063】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数mTorr(〜0.数Pa)、ハロゲ
ン系化合物および酸素等を含むエッチングガスの流量3
0〜100sccm(0.03〜0.1L/min)、
RFパワー20〜200W程度が望ましい。
【0064】その後、実施の形態1において説明した図
2から図8に示す工程と同様の工程を経ることによっ
て、図15に示すように、ゲート電極22の側面上に形
成されるサイドウォール絶縁膜13のうち、シリコン層
11a、11bとゲート電極22との間に位置する部分
に空洞14が形成される。
【0065】特に、シリコン層11a、11bの上面の
位置がゲート電極22のうちシリコン膜21aの部分の
下端と同じ位置か、または、それよりも上方に位置して
いることが望ましい。これにより、シリコン層11a、
11bとシリコン膜21aの部分との間隔が、シリコン
層11a、11bとシリコンゲルマニウム膜19aとの
間隔よりも狭くなる。
【0066】これにより、サイドウォール絶縁膜13を
形成する際に、原料ガスがシリコン層11a、11bと
ゲート電極22との間の隙間の奥の方へ到達しにくくな
る。そして、この隙間の奥の部分がシリコン酸化膜によ
って充填される前にシリコン層11a、11bとシリコ
ン膜21aとの間の部分がシリコン酸化膜で覆われるた
め、原料ガスを隙間の奥の方へ供給することができなく
なり、結果として空洞14が形成されることになる。
【0067】その結果、実施の形態1において説明した
ように、シリコン層11a、11bとゲート電極22と
の間のフリンジング容量を低減することができ、電界効
果トランジスタの高速化を図ることができる。また、ゲ
ート電極22においてより幅の広いシリコン膜21aの
部分が形成されていることで、ゲート電極22の抵抗を
低減することもできる。
【0068】さらに、ゲート電極22として、シリコン
ゲルマニウム膜19a、20aを用いることで、ボロン
の拡散がシリコン中に比べて少なくなるため、特にpチ
ャネル型の電界効果トランジスタにおいてゲート電極中
に存在するボロンがソース/ドレイン領域12a、12
bを形成する際の熱処理によってゲート絶縁膜4を突き
抜けて、電界効果型トランジスタのしきい値電圧を変化
させるという悪影響を低減させることができる。
【0069】実施の形態4 本発明の実施の形態4に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図16に示すように、シリコン基板1の表
面に素子分離領域3およびウェル2を形成する。シリコ
ン基板1の表面にゲート絶縁膜となるシリコン酸化膜4
を形成する。
【0070】そのシリコン酸化膜4上にポリシリコン膜
23を形成する。そのポリシリコン膜23上にたとえば
タングステン膜24を形成する。なお、タングステン膜
の他に銅などの金属膜を形成してもよい。また金属膜に
シリコンや窒素を母材として含んでいてもよい。さら
に、ポリシリコン膜23に母材としてゲルマニウムやカ
ーボンを添加してもよい。
【0071】その後、タングステン膜24上に、ハード
マスクとなるシリコン酸化膜(図示せず)を形成する。
そのシリコン酸化膜に所定の写真製版およびエッチング
を施すことによりハードマスク6を形成する。
【0072】次に、図17に示すように、ハードマスク
6をマスクとしてタングステン膜24およびポリシリコ
ン膜23にエッチングを施すことによりゲート電極25
を形成する。このとき、タングステン膜24のエッチン
グレートがポリシリコン膜23のエッチングレートより
も遅い条件を採用することで、タングステン膜24aの
部分の幅がポリシリコン膜23aの部分の幅よりも大き
くなる。
【0073】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数m〜数Torr(0.数Pa〜数百P
a)、ハロゲン系化合物および酸素等を含むエッチング
ガスの流量30〜200sccm(0.03〜0.2L
/min)、RFパワー20〜500W程度が望まし
い。
【0074】その後、実施の形態1において説明した図
2から図8に示す工程と同様の工程を経ることにより、
図18に示すように、ゲート電極25の側面上に形成さ
れるサイドウォール絶縁膜13においてシリコン層11
a、11bとゲート電極25との間に位置する部分に空
洞14が形成される。
【0075】特に、シリコン層11a、11bの上面部
分がゲート電極25におけるタングステン膜25aの部
分の下端と同じ位置か、または、それよりも上方に位置
していることが望ましい。これにより、シリコン層11
a、11bとゲート電極25との隙間において、上方部
分の間隔が下方部分の間隔よりも狭くなる。
【0076】これにより、サイドウォール絶縁膜13を
形成する際に、原料ガスがシリコン層11a、11bと
ゲート電極25との間の隙間の奥の方へ到達しにくくな
る。そして、この隙間の奥の部分がシリコン酸化膜によ
って充填される前に隙間の上方部分がシリコン酸化膜に
よって覆われるため、原料ガスを隙間の奥の方へ供給す
ることができなくなり、結果として空洞14が形成され
ることになる。
【0077】その結果、実施の形態1において説明した
ように、シリコン層11a、11bとゲート電極25と
の間のフリンジング容量を低減することができ、電界効
果型トランジスタの高速化を図ることができる。また、
ゲート電極25において中央部分がタングステン24に
よって形成されるためゲート電極25の抵抗を低減する
こともできる。
【0078】実施の形態5 本発明の実施の形態5に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、実施の形態1において説明した図1から図
3に示す工程と同様の工程を経ることによりゲート電極
5およびハードマスク6の側面上にダミーのサイドウォ
ール絶縁膜40を形成する。このとき、図19に示すよ
うに、所定のエッチングを行なうことによりシリコン窒
化膜10において上部の部分が下部の部分よりもより多
くエッチングされたサイドウォール絶縁膜40を形成す
る。
【0079】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力100mTorr(〜0.1Pa)、ハ
ロゲン系化合物および酸素等を含むエッチングガスの流
量100〜500sccm(0.1〜0.5L/mi
n)、RFパワー100〜500W程度とし、20〜3
0%のオーバーエッチングを施すことが望ましい。
【0080】次に、図20に示すように、露出したエク
ステンション領域7a、7bの表面に、シリコン選択エ
ピタキシャル成長法によりシリコン層11a、11bを
形成する。このとき、シリコン基板1の水平方向の成長
速度がシリコン基板1の垂直方向の成長速度と同レベル
の成長条件を採用することで、サイドウォール絶縁膜4
0におけるくびれた部分の表面に沿うようにシリコン層
11a、11bをそれぞれ形成することができる。な
お、このシリコン層11a、11bに母材としてゲルマ
ニウムやカーボンを添加していてもよい。
【0081】その後、実施の形態1において説明した図
5から図8に示す工程と同様の工程を経ることによっ
て、図21に示すように、サイドウォール絶縁膜13に
空洞14を形成することができる。
【0082】上述した半導体装置の製造方法では、シリ
コン層11a、11bの上面部分が他の部分よりもゲー
ト電極5に接近して形成される。このため、シリコン層
11a、11bの上面部分とゲート電極5との間隔が他
の部分よりも狭くなる。
【0083】これにより、サイドウォール絶縁膜13と
なるシリコン酸化膜を形成する際に、原料ガスがシリコ
ン層11a、11bとゲート電極5との隙間の奥の方へ
到達しにくくなる。そして、この隙間の奥の部分がシリ
コン酸化膜によって充填される前にシリコン層11a、
11bの上面部分とゲート電極5との間の部分がシリコ
ン酸化膜によって覆われるため、原料ガスを隙間の奥の
方へ供給することができなくなり、結果として空洞14
が形成されることになる。
【0084】その結果、実施の形態1において説明した
ように、シリコン層11a、11bとゲート電極5との
間のフリンジング容量を低減することができ、電界効果
型トランジスタの高速化を図ることができる。
【0085】なお、図22に示すように、シリコン層1
1a、11bがよりゲート電極5に接近している上面部
分を除去することで、シリコン層11a、11bとゲー
ト電極5との間のリーク電流を低減することができると
ともに、両者のフリンジング容量をさらに低減すること
ができる。
【0086】実施の形態6 本発明の実施の形態6に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、実施の形態1において説明した図1から図
4に示す工程と同様の工程を経ることにより、露出した
エクステンション領域7a、7bの表面上にシリコン層
11a、11bを形成する。
【0087】なお、サイドウォール絶縁膜40は、図2
3に示すように、単層のダミーのサイドウォール絶縁膜
26としてもよい。そして、図5に示す工程と同様の工
程を経ることによりソース/ドレイン領域12a、12
bをそれぞれ形成する。
【0088】次に、図23に示すように、シリコン層1
1a、11bおよびゲート電極5とを覆うようにシリコ
ン基板1上に層間絶縁膜27を形成する。その層間絶縁
膜27に化学的機械研磨(CMP:Chemical Mechanica
l Polishing)処理を施すことにより層間絶縁膜27の
表面を平坦化する。このとき、ダミーのサイドウォール
絶縁膜26の上端が若干研磨される程度まで研磨処理を
施す。
【0089】その後、図24に示すようにダミーのサイ
ドウォール絶縁膜26を、たとえばウェットエッチング
により除去する。次に、図25に示すように、たとえば
CVD法により層間絶縁膜27上にシリコン酸化膜13
を形成する。
【0090】このとき、層間絶縁膜27の上面部分が層
間絶縁膜27の他の部分よりもゲート電極5へより接近
している。これにより、シリコン酸化膜13を形成する
際にコンフォーマルにシリコン酸化膜13が形成される
条件を選択することで、シリコン層11a、11bとゲ
ート電極5との隙間において、層間絶縁膜27の上面部
分とゲート電極5との間の部分を他の部分よりも先に覆
うことができ、シリコン層11a、11bとゲート電極
5との間に空洞14が容易に形成される。
【0091】その結果、シリコン層11a、11bとゲ
ート電極5との間のフリンジング容量を低減することが
でき、電界効果型トランジスタの高速化を図ることがで
きる。さらに、この電界効果型トランジスタにおいて
は、前述した半導体装置の場合と比べて、空洞14をゲ
ート電極5の下部から上部にかけて形成することがで
き、これによりフリンジング容量をさらに低減すること
ができる。
【0092】実施の形態7 本発明の実施の形態7に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図26に示すように、シリコン基板1上に
ダミーゲート電極28を形成する。そのダミーゲート電
極28をマスクとして、所定導電型のイオンを注入する
ことによりポケット領域8a、8bおよびエクステンシ
ョン領域7a、7bをそれぞれ形成する。その後、所定
の熱処理を施す。
【0093】次に、ダミーのゲート電極28を覆うよう
に、シリコン基板1上にシリコン窒化膜を形成する。そ
のシリコン窒化膜に異方性エッチングを施すことによ
り、図27に示すように、ダミーのゲート電極28の側
面上にダミーのサイドウォール絶縁膜29を形成する。
【0094】露出したエクステンション領域7a、7b
の表面上に、シリコン選択エピタキシャル成長法により
シリコン層11a、11bをそれぞれ形成する。シリコ
ン層11a、11bの厚さTとしては、ダミーのサイド
ウォール絶縁膜29の幅Wの約2倍以上あることが望ま
しい。
【0095】その後、所定導電型の不純物をシリコン層
11a、11bにイオン注入法により注入し、熱処理を
施すことによりソース/ドレイン領域12a、12bを
それぞれ形成する。
【0096】次に、シリコン層11a、11b、ダミー
のゲート電極28およびダミーのサイドウォール絶縁膜
29を覆うようにシリコン基板1上に、たとえばシリコ
ン酸化膜を形成する。そのシリコン酸化膜に化学的機械
研磨処理を施すことにより、図28に示すように、シリ
コン酸化膜30の表面を平坦化する。なお、このときダ
ミーのゲート電極28の上面が露出する程度に化学的機
械研磨処理を施すことが望ましい。その後、ウェットエ
ッチングによりダミーのゲート電極28を除去する。
【0097】次に、図29に示すように、ゲート絶縁膜
となるシリコン酸化膜4を形成する。そのシリコン酸化
膜4上にゲート電極となるタングステンや銅などの金属
膜31を形成する。その後、化学的機械研磨処理を施す
ことにより、シリコン酸化膜30の上面上に位置する金
属膜31の部分とシリコン酸化膜4の部分とを除去す
る。
【0098】次に、図30に示すように、ウェットエッ
チングを施すことにより、ダミーのサイドウォール絶縁
膜29を除去する。さらに、ゲート電極31の側面上に
形成されているシリコン酸化膜4を除去する。その後、
図31に示すように、シリコン酸化膜30上に、たとえ
ばCVDによりさらにサイドウォール絶縁膜となるシリ
コン酸化膜13を形成する。
【0099】このとき、層間絶縁膜30の上面部分が層
間絶縁膜30の他の部分よりもゲート電極5へより接近
している。これにより、シリコン酸化膜13を形成する
際にコンフォーマルにシリコン酸化膜13が形成される
条件を選択することで、シリコン層11a、11bとゲ
ート電極31との隙間において、層間絶縁膜30の上面
部分とゲート電極31との間の部分を他の部分よりも先
に覆うことができ、シリコン層11a、11bとゲート
電極31との間に空洞14が容易に形成される。
【0100】その結果、シリコン層11a、11bとゲ
ート電極31との間のフリンジング容量が低減されて、
電界効果型トランジスタにおける高速化を図ることが可
能になる。また、空洞14をゲート電極31の下部から
上部にかけて形成することができ、これによりフリンジ
ング容量をさらに低減することができる。
【0101】さらに、上述した製造方法では、ゲート絶
縁膜となるシリコン酸化膜4がソース/ドレイン領域1
2a、12bを形成した後に形成されるため、ゲート絶
縁膜としてより誘電率の高い材料をCVDにより形成す
ることができる。
【0102】また、ゲート電極としてタングステン等の
金属を適用していることで、ゲート電極の抵抗を低減す
ることができるとともに、ゲート空乏化の抑制を図るこ
とができる。
【0103】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0104】
【発明の効果】本発明の1つの局面における半導体装置
によれば、電界効果型トランジスタにおけるソース/ド
レイン領域のせり上げ部とゲート電極との間に位置する
側壁絶縁膜の部分に空洞が設けられる。空洞部分の誘電
率は側壁絶縁膜のバルクの誘電率に比べて十分に低いた
め、側壁絶縁膜に空洞がない場合と比べると、ソース/
ドレイン領域とゲート電極との間の寄生容量(フリンジ
ング容量)が低減する。その結果、電界効果型トランジ
スタの高速化を図ることができる。
【0105】好ましくは、せり上げ部の高さは側壁絶縁
膜の半導体基板の表面における厚さの略2倍以上である
ことで、側壁絶縁膜となる膜を形成する際に、せり上げ
部とゲート電極との間の隙間の奥の方へ原料ガスが到達
しにくくなり、この部分に空洞を容易に形成することが
できる。
【0106】また好ましくは、ゲート電極は、せり上げ
部の側に近づいている幅広部を含んでいることで、せり
上げ部とゲート電極の幅広部との間隔がより狭まって、
せり上げ部の下部とゲート電極の下部との間に容易に空
洞を形成することができる。
【0107】そのゲート電極部は少なくとも2層から形
成され、その2層のうち上の層が幅広部を含んでいるこ
とが好ましく、たとえばエッチング特性の異なる2層の
膜を適用することで、上の層を幅広部として容易に形成
することができる。
【0108】これには、ゲート電極における上の層はシ
リコンからなり、下の層はシリコンゲルマニウムからな
ること、あるいは、ゲート電極における上の層は金属を
含み、下の層は半導体層を含んでいることが好ましい。
【0109】さらに好ましくは、幅広部の下端は、せり
上げ部の上面と略同じ高さかそれよりも低い位置にある
ことで、幅広部の下端より下方の位置に空洞を容易に形
成することができる。
【0110】好ましくは、側壁絶縁膜およびソース/ド
レイン領域を覆うように半導体基板上に形成された層間
絶縁膜を含み、その層間絶縁膜の上面部分がゲート電極
の側に近づいていることで、層間絶縁膜の上面部分とゲ
ート電極との間隔がより狭まって、側壁絶縁膜を形成す
る際にゲート電極の下部から上部にわたって比較的大き
な空洞を容易に形成することができる。
【0111】また好ましくは、ゲート電極は金属からな
ることで、ゲート電極の抵抗を低減することができる。
【0112】本発明の他の局面における半導体装置の製
造方法によれば、せり上げ部とゲート電極とによって挟
まれた領域に側壁絶縁膜となる原料を供給するのを抑制
することで、側壁絶縁膜のこの部分に容易に空洞を設け
ることができて、電界効果型トランジスタにおけるソー
ス/ドレイン領域とゲート電極との間の寄生容量(フリ
ンジング容量)が低減する。その結果、電界効果型トラ
ンジスタの高速化が図られる。
【0113】好ましくは、ダミー側壁絶縁膜を形成する
工程では、半導体基板の表面から所定の高さにわたっ
て、ダミー側壁絶縁膜の膜厚が他の部分よりも厚い裾広
部を形成し、せり上げ部を形成する工程では、裾広部を
越えてせり上げ部を形成することで、せり上げ部の上面
部分とゲート電極との間隔がより狭まって、側壁絶縁膜
を形成する際にせり上げ部とゲート電極との隙間に空洞
を容易に形成することができる。
【0114】また好ましくは、側壁絶縁膜を形成した後
に、せり上げ部のうち裾広部を越えて位置していた部分
を除去する工程を備えていることで、せり上げ部のうち
ゲート電極の側に近づいていた部分が除去されて、ソー
ス/ドレイン領域とゲート電極との寄生容量をさらに低
減することができる。
【0115】好ましくは、せり上げ部を形成する工程の
後ダミー側壁絶縁膜を除去する工程の前に、ゲート電
極、ダミー側壁絶縁膜およびせり上げ部を覆うように、
層間絶縁膜を形成する工程と、その層間絶縁膜に加工を
施すことにより、ゲート電極およびダミー側壁絶縁膜を
露出する工程とを備え、ダミー側壁絶縁膜を除去する工
程では、露出したダミー側壁絶縁膜の部分からエッチン
グを施すことによってダミー側壁絶縁膜が除去される。
これにより、ダミー側壁絶縁膜を除去することによって
層間絶縁膜とゲート電極との間に形成される隙間におい
て、層間絶縁膜の上面部分とゲート電極との間隔がより
狭まって、本来の側壁絶縁膜を形成する際にゲート電極
の下部から上部にわたって比較的大きな空洞を容易に形
成することができる。
【0116】また好ましくは、ゲート電極およびダミー
側壁絶縁膜を露出する工程の後ダミー側壁絶縁膜を除去
する工程の前に、ゲート電極を除去して半導体基板の表
面を露出する工程と、露出した半導体基板の表面上に金
属膜を含む新たなゲート電極を形成する工程とを備え、
ダミー側壁絶縁膜を除去する工程では、その新たに形成
されたゲート電極と層間絶縁膜との間に位置して露出す
るダミー側壁絶縁膜の部分からエッチングを施すことに
よってダミー側壁絶縁膜が除去される。この場合におい
ても、ダミー側壁絶縁膜を除去することによって層間絶
縁膜と本来のゲート電極との間に形成される隙間におい
て、層間絶縁膜の上面部分とゲート電極との間隔がより
狭まって、本来の側壁絶縁膜を形成する際に本来のゲー
ト電極の下部から上部にわたって比較的大きな空洞を容
易に形成することができる。また、ソース/ドレイン領
域を形成した後に本来のゲート電極が形成されることに
なって、比較的誘電率の高いゲート絶縁膜を適用するこ
とができる。さらに、ゲート電極が金属膜を含むこと
で、ゲート電極の抵抗を低減することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る半導体装置の製
造方法の1工程を示す断面図である。
【図2】 同実施の形態において、図1に示す工程の後
に行なわれる工程を示す断面図である。
【図3】 同実施の形態において、図2に示す工程の後
に行なわれる工程を示す断面図である。
【図4】 同実施の形態において、図3に示す工程の後
に行なわれる工程を示す断面図である。
【図5】 同実施の形態において、図4に示す工程の後
に行なわれる工程を示す断面図である。
【図6】 同実施の形態において、図5に示す工程の後
に行なわれる工程を示す断面図である。
【図7】 同実施の形態において、図6に示す工程の後
に行なわれる工程を示す断面図である。
【図8】 同実施の形態において、図7に示す工程の後
に行なわれる工程を示す断面図である。
【図9】 本発明の実施の形態2に係る半導体装置の製
造方法の1工程を示す断面図である。
【図10】 同実施の形態において、図9に示す工程の
後に行なわれる工程を示す断面図である。
【図11】 同実施の形態において、図10に示す工程
の後に行なわれる工程を示す断面図である。
【図12】 同実施の形態において、図11に示す工程
の後に行なわれる工程を示す断面図である。
【図13】 本発明の実施の形態3に係る半導体装置の
製造方法の1工程を示す断面図である。
【図14】 同実施の形態において、図13に示す工程
の後に行なわれる工程を示す断面図である。
【図15】 同実施の形態において、図14に示す工程
の後に行なわれる工程を示す断面図である。
【図16】 本発明の実施の形態4に係る半導体装置の
製造方法の1工程を示す断面図である。
【図17】 同実施の形態において、図16に示す工程
の後に行なわれる工程を示す断面図である。
【図18】 同実施の形態において、図17に示す工程
の後に行なわれる工程を示す断面図である。
【図19】 本発明の実施の形態5に係る半導体装置の
製造方法の1工程を示す断面図である。
【図20】 同実施の形態において、図19に示す工程
の後に行なわれる工程を示す断面図である。
【図21】 同実施の形態において、図20に示す工程
の後に行なわれる工程を示す断面図である。
【図22】 同実施の形態において、図21に示す工程
の後に行なわれる工程を示す断面図である。
【図23】 本発明の実施の形態6に係る半導体装置の
製造方法の1工程を示す断面図である。
【図24】 同実施の形態において、図23に示す工程
の後に行なわれる工程を示す断面図である。
【図25】 同実施の形態において、図24に示す工程
の後に行なわれる工程を示す断面図である。
【図26】 本発明の実施の形態7に係る半導体装置の
製造方法の1工程を示す断面図である。
【図27】 同実施の形態において、図26に示す工程
の後に行なわれる工程を示す断面図である。
【図28】 同実施の形態において、図27に示す工程
の後に行なわれる工程を示す断面図である。
【図29】 同実施の形態において、図28に示す工程
の後に行なわれる工程を示す断面図である。
【図30】 同実施の形態において、図29に示す工程
の後に行なわれる工程を示す断面図である。
【図31】 同実施の形態において、図30に示す工程
の後に行なわれる工程を示す断面図である。
【図32】 従来の半導体装置の製造方法の1工程を示
す断面図である。
【図33】 図32に示す工程の後に行なわれる工程を
示す断面図である。
【図34】 図33に示す工程の後に行なわれる工程を
示す断面図である。
【図35】 図34に示す工程の後に行なわれる工程を
示す断面図である。
【図36】 図35に示す工程の後に行なわれる工程を
示す断面図である。
【符号の説明】
1 シリコン基板、2、2a、2b ウェル、3 素子
分離領域、4 シリコン酸化膜、5 ゲート電極、6
ハードマスク、7a〜7d エクステンション領域、8
a、8b ポケット領域、9 シリコン酸化膜、10
シリコン窒化膜、11a、11b シリコン層、12
a、12b ソース/ドレイン領域、13サイドウォー
ル絶縁膜、14 空洞、15 ポリシリコン膜、15
a、15bゲート電極、16a、16b ポケット領
域、17a、17b エクステンション領域、18a〜
18d ソース/ドレイン領域、19、20 シリコン
ゲルマニウム膜、21 シリコン膜、22 ゲート電
極、23、23a ポリシリコン膜、24、24a タ
ングステン膜、25 ゲート電極、26 シリコン窒化
膜、27 層間絶縁膜、28 ダミーのゲート電極、2
9 シリコン窒化膜、30 シリコン酸化膜、31 金
属膜。
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/092 (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 杉原 浩平 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 4M104 AA01 BB01 CC01 CC05 DD03 DD04 DD50 DD55 DD65 DD66 DD71 EE09 EE12 EE17 GG09 GG10 GG14 HH20 5F048 AC03 BA14 BA16 BB01 BB04 BB05 BB06 BB07 BB09 BB13 BC01 BC05 BC06 BC07 BD04 BE03 DA00 DA23 DA24 DA25 DA27 DA30 5F140 AA01 AA06 AA11 AA13 AA21 AB03 AC01 BA01 BD05 BF01 BF04 BF05 BF07 BF11 BF14 BF17 BF18 BF20 BF21 BF24 BF32 BF38 BF42 BG01 BG08 BG09 BG11 BG12 BG14 BG17 BG32 BG36 BG39 BG40 BG51 BG52 BG53 BG54 BG58 BG60 BH06 BH14 BH22 BH27 BH35 BK05 BK10 BK13 BK16 BK18 BK23 CB04 CB08 CC03 CE07 CE20

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の表面上にゲート絶縁膜を介
    在させて形成されたゲート電極と、 前記ゲート電極の両側面上にそれぞれ形成された側壁絶
    縁膜と、 前記ゲート電極および前記側壁絶縁膜を挟んで前記半導
    体基板の一方の領域と他方の領域とにそれぞれ形成さ
    れ、前記半導体基板の表面に形成される部分およびその
    表面上に形成されるせり上げ部を含むソース/ドレイン
    領域とを備え、 前記側壁絶縁膜には、前記せり上げ部と前記ゲート電極
    とによって挟まれた部分に空洞が設けられた、半導体装
    置。
  2. 【請求項2】 前記せり上げ部の高さは前記側壁絶縁膜
    の前記半導体基板の表面における厚さの略2倍以上であ
    る、請求項1記載の半導体装置。
  3. 【請求項3】 前記ゲート電極は、前記せり上げ部の側
    に近づいている幅広部を含む、請求項1記載の半導体装
    置。
  4. 【請求項4】 前記ゲート電極部は少なくとも2層から
    形成され、 前記2層のうち上の層が前記幅広部を含む、請求項1記
    載の半導体装置。
  5. 【請求項5】 前記ゲート電極における前記上の層はシ
    リコンからなり、前記下の層はシリコンゲルマニウムか
    らなる、請求項4記載の半導体装置。
  6. 【請求項6】 前記ゲート電極における前記上の層は金
    属を含み、前記下の層は半導体層を含む、請求項4記載
    の半導体装置。
  7. 【請求項7】 前記幅広部の下端は、前記せり上げ部の
    上面と略同じ高さかそれよりも低い位置にある、請求項
    3〜6のいずれかに記載の半導体装置。
  8. 【請求項8】 前記側壁絶縁膜および前記ソース/ドレ
    イン領域を覆うように前記半導体基板上に形成された層
    間絶縁膜を含み、 前記層間絶縁膜の上面部分が前記ゲート電極の側に近づ
    いている、請求項1記載の半導体装置。
  9. 【請求項9】 前記ゲート電極は金属からなる、請求項
    8記載の半導体装置。
  10. 【請求項10】 半導体基板の表面上にゲート電極を形
    成する工程と、 前記ゲート電極の両側面上にそれぞれダミー側壁絶縁膜
    を形成する工程と、 前記ゲート電極および前記ダミー側壁絶縁膜を挟んで前
    記半導体基板の一方の領域と他方の領域とにソース/ド
    レイン領域の一部となる不純物領域をそれぞれ形成する
    工程と、 前記不純物領域のそれぞれの表面上に前記ソース/ドレ
    イン領域の一部となるせり上げ部をそれぞれ形成する工
    程と、 前記せり上げ部を形成した後に前記ダミー側壁絶縁膜を
    除去する工程と、 前記ダミー側壁絶縁膜を除去した後に前記ゲート電極の
    側面上に側壁絶縁膜をそれぞれ形成する工程とを備え、 前記側壁絶縁膜を形成する工程は、前記せり上げ部と前
    記ゲート電極とによって挟まれた領域に前記側壁絶縁膜
    となる原料を供給するのを抑制することによりこの部分
    に空洞を設ける、半導体装置の製造方法。
  11. 【請求項11】 前記ダミー側壁絶縁膜を形成する工程
    では、前記半導体基板の表面から所定の高さにわたっ
    て、前記ダミー側壁絶縁膜の膜厚が他の部分よりも厚い
    裾広部を形成し、 前記せり上げ部を形成する工程では、前記裾広部を越え
    て前記せり上げ部を形成する、請求項10記載の半導体
    装置の製造方法。
  12. 【請求項12】 前記側壁絶縁膜を形成した後に、前記
    せり上げ部のうち前記裾広部を越えて位置していた部分
    を除去する工程を備えた、請求項11記載の半導体装置
    の製造方法。
  13. 【請求項13】 前記せり上げ部を形成する工程の後前
    記ダミー側壁絶縁膜を除去する工程の前に、 前記ゲート電極、前記ダミー側壁絶縁膜および前記せり
    上げ部を覆うように、層間絶縁膜を形成する工程と前記
    層間絶縁膜に加工を施すことにより、前記ゲート電極お
    よび前記ダミー側壁絶縁膜を露出する工程ととを備え、 前記ダミー側壁絶縁膜を除去する工程では、前記露出し
    た前記ダミー側壁絶縁膜の部分からエッチングを施すこ
    とによって前記ダミー側壁絶縁膜が除去される、請求項
    10記載の半導体装置の製造方法。
  14. 【請求項14】 前記ゲート電極および前記ダミー側壁
    絶縁膜を露出する工程の後前記ダミー側壁絶縁膜を除去
    する工程の前に、 前記ゲート電極を除去して前記半導体基板の表面を露出
    する工程と、 露出した前記半導体基板の表面上に金属膜を含む新たな
    ゲート電極を形成する工程ととを備え、 前記ダミー側壁絶縁膜を除去する工程では、前記新たに
    形成されたゲート電極と前記層間絶縁膜との間に位置し
    て露出する前記ダミー側壁絶縁膜の部分からエッチング
    を施すことによって前記ダミー側壁絶縁膜が除去され
    る、請求項13記載の半導体装置の製造方法。
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