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JP2002329861A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002329861A
JP2002329861A JP2001133841A JP2001133841A JP2002329861A JP 2002329861 A JP2002329861 A JP 2002329861A JP 2001133841 A JP2001133841 A JP 2001133841A JP 2001133841 A JP2001133841 A JP 2001133841A JP 2002329861 A JP2002329861 A JP 2002329861A
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JP
Japan
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insulating film
gate electrode
sidewall insulating
semiconductor device
forming
Prior art date
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Withdrawn
Application number
JP2001133841A
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English (en)
Inventor
Narihisa Miura
成久 三浦
Toshiyuki Oishi
敏之 大石
Yuji Abe
雄次 阿部
Kohei Sugihara
浩平 杉原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001133841A priority Critical patent/JP2002329861A/ja
Priority to US09/953,960 priority patent/US6633070B2/en
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Abstract

(57)【要約】 【課題】 高速化を図ることのできる電界効果型トラン
ジスタを備えた半導体装置を提供する。 【解決手段】 シリコン基板１の表面に、ゲート電極
５、シリコン層１１ａ、１１ｂおよびソース／ドレイン
領域１２ａ、１２ｂを含む電界効果型トランジスタが形
成されている。ゲート電極５の両側面上に形成されるサ
イドウォール絶縁膜１３において、ゲート電極５とシリ
コン層１１ａ、１１ｂとの間に位置する部分に空洞１４
が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に高速化が図られる電界効果型
トランジスタを備えた半導体装置とその製造方法に関す
るものである。
【０００２】
【従来の技術】電界効果型トランジスタを備えた従来の
半導体装置の製造方法について説明する。まず、図３２
に示すように、シリコン基板１０１またはＳＯＩ（Sili
con onInsulator）に素子分離領域１０３およびウェル
１０２を形成する。そのシリコン基板１０１上にゲート
絶縁膜となるシリコン酸化膜１０４を形成する。
【０００３】そのシリコン酸化膜１０４上にゲート電極
となるポリシリコン膜（図示せず）を形成する。そのポ
リシリコン膜上にシリコン酸化膜（図示せず）を形成す
る。そのシリコン酸化膜に所定の写真製版および加工を
施すことにより、ハードマスク１０６を形成する。その
ハードマスク１０６をマスクとしてポリシリコン膜に異
方性エッチングを施すことによりゲート電極１０５を形
成する。
【０００４】次に図３３に示すように、ハードマスク１
０６およびゲート電極１０５をマスクとしてウェル１０
２に所定導電型のイオンを注入することにより、ポケッ
ト領域１０８ａ、１０８ｂおよびエクステンション領域
１０７ａ、１０７ｂをそれぞれ形成する。その後、所定
の熱処理を施す。次に、ハードマスク１０６およびゲー
ト電極１０５を覆うようにシリコン基板１０１上にシリ
コン酸化膜およびシリコン窒化膜を順次形成する。
【０００５】次に、図３４に示すように、そのシリコン
酸化膜およびシリコン窒化膜に異方性エッチングを施す
ことにより、ゲート電極１０５およびハードマスク１０
６の側面上にサイドウォール絶縁膜としてのシリコン酸
化膜１０９およびシリコン窒化膜１１０を形成する。
【０００６】次に、図３５に示すように、露出している
各エクステンション領域１０７ａ、１０７ｂの表面に、
シリコン選択エピタキシャル成長法によりシリコン層１
１１ａ、１１１ｂをそれぞれ形成する。次に、図３６に
示すように、シリコン層１１１ａ、１１１ｂに所定導電
型の不純物をイオン注入法により注入する。その後、熱
処理を施すことにより、ウェル１０２にソース／ドレイ
ン領域１１２ａ、１１２ｂをそれぞれ形成する。
【０００７】このようにして、電界効果型トランジスタ
を備えた半導体装置の主要部分が形成される。上述した
半導体装置の製造方法では、シリコン層１１１ａ、１１
１ｂにそれぞれ注入された不純物を熱処理によりシリコ
ン基板１０１（ウェル１０２）の領域に拡散させること
でソース／ドレイン領域１１２ａ、１１２ｂが形成され
る。これにより、ソース／ドレイン領域１１２ａ、１１
２ｂは比較的浅く形成されこれにより電界効果型トラン
ジスタトランジスタにおける短チャネル特性の向上を図
ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、次のような問題があっ
た。すなわち、シリコン基板１０２（各エクステンショ
ン領域１０７ａ、１０７ｂ）の表面上にシリコン層１１
１ａ、１１１ｂが形成されるため、シリコン層１１１
ａ、１１１ｂとゲート電極１０５とのフリンジング容量
（寄生容量）が増加することになった。その結果、電界
効果型トランジスタにおけるさらなる高速化を図ること
が困難になった。
【０００９】本発明は、上記問題点を解決するためにな
されたものであり、１つの目的はより高速化を図ること
のできる半導体装置を提供することであり、他の目的は
そのような半導体装置の製造方法を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、ゲート電極と側壁絶縁膜とソース／
ドレイン領域とを備えている。ゲート電極は、半導体基
板の表面上にゲート絶縁膜を介在させて形成されてい
る。側壁絶縁膜は、ゲート電極の両側面上にそれぞれ形
成されている。ソース／ドレイン領域は、ゲート電極お
よび側壁絶縁膜を挟んで半導体基板の一方の領域と他方
の領域とにそれぞれ形成され、半導体基板の表面に形成
される部分およびその表面上に形成されるせり上げ部を
含んでいる。側壁絶縁膜には、せり上げ部とゲート電極
とによって挟まれた部分に空洞が設けられている。
【００１１】この構成によれば、電界効果型トランジス
タにおけるソース／ドレイン領域のせり上げ部とゲート
電極との間に位置する側壁絶縁膜の部分に空洞が設けら
れる。空洞部分の誘電率は側壁絶縁膜のバルクの誘電率
に比べて十分に低いため、側壁絶縁膜に空洞がない場合
と比べると、ソース／ドレイン領域とゲート電極との間
の寄生容量（フリンジング容量）が低減する。その結
果、電界効果型トランジスタの高速化を図ることができ
る。
【００１２】好ましくは、せり上げ部の高さは側壁絶縁
膜の半導体基板の表面における厚さの略２倍以上であ
る。
【００１３】これにより、側壁絶縁膜となる膜を形成す
る際に、せり上げ部とゲート電極との間の隙間の奥の方
へ原料ガスが到達しにくくなり、この部分に空洞を容易
に形成することができる。
【００１４】また好ましくは、ゲート電極は、せり上げ
部の側に近づいている幅広部を含んでいる。
【００１５】これにより、せり上げ部とゲート電極の幅
広部との間隔がより狭まって、せり上げ部の下部とゲー
ト電極の下部との間に容易に空洞を形成することができ
る。
【００１６】さらに好ましくは、ゲート電極部は少なく
とも２層から形成され、その２層のうち上の層が幅広部
を含んでいる。
【００１７】この場合には、ゲート電極をエッチング特
性の異なる２層の膜から形成することで、容易に幅広部
を形成することができる。
【００１８】これには、ゲート電極における上の層はシ
リコンからなり、下の層はシリコンゲルマニウムからな
ること、あるいは、ゲート電極における上の層は金属を
含み、下の層は半導体層を含んでいることが好ましい。
【００１９】さらに好ましくは、幅広部の下端は、せり
上げ部の上面と略同じ高さかそれよりも低い位置にあ
る。
【００２０】これにより、幅広部の下端より下方の位置
に空洞を容易に形成することができる。
【００２１】好ましくは、側壁絶縁膜およびソース／ド
レイン領域を覆うように半導体基板上に形成された層間
絶縁膜を含み、その層間絶縁膜の上面部分がゲート電極
の側に近づいている。
【００２２】これにより、層間絶縁膜の上面部分とゲー
ト電極との間隔がより狭まって、側壁絶縁膜を形成する
際にゲート電極の下部から上部にわたって比較的大きな
空洞を容易に形成することができる。
【００２３】また好ましくは、ゲート電極は金属からな
る。これにより、ゲート電極の抵抗を低減することがで
きる。
【００２４】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の表面上
にゲート電極を形成する。そのゲート電極の両側面上に
それぞれダミー側壁絶縁膜を形成する。ゲート電極およ
びダミー側壁絶縁膜を挟んで半導体基板の一方の領域と
他方の領域とにソース／ドレイン領域の一部となる不純
物領域をそれぞれ形成する。その不純物領域のそれぞれ
の表面上にソース／ドレイン領域の一部となるせり上げ
部をそれぞれ形成する。そのせり上げ部を形成した後に
ダミー側壁絶縁膜を除去する。ダミー側壁絶縁膜を除去
した後にゲート電極の側面上に側壁絶縁膜をそれぞれ形
成する。そして、側壁絶縁膜を形成する工程は、せり上
げ部とゲート電極とによって挟まれた領域に側壁絶縁膜
となる原料を供給するのを抑制することによりこの部分
に空洞を設ける。
【００２５】この製造方法によれば、せり上げ部とゲー
ト電極とによって挟まれた領域に側壁絶縁膜となる原料
を供給するのを抑制することで、側壁絶縁膜のこの部分
に容易に空洞を設けることができて、電界効果型トラン
ジスタにおけるソース／ドレイン領域とゲート電極との
間の寄生容量（フリンジング容量）が低減する。その結
果、電界効果型トランジスタの高速化が図られる。
【００２６】好ましくは、ダミー側壁絶縁膜を形成する
工程では、半導体基板の表面から所定の高さにわたっ
て、ダミー側壁絶縁膜の膜厚が他の部分よりも厚い裾広
部を形成し、せり上げ部を形成する工程では、裾広部を
越えてせり上げ部を形成する。
【００２７】これにより、せり上げ部の上面部分とゲー
ト電極との間隔がより狭まって、側壁絶縁膜を形成する
際にせり上げ部とゲート電極との隙間に空洞を容易に形
成することができる。
【００２８】また好ましくは、側壁絶縁膜を形成した後
に、せり上げ部のうち裾広部を越えて位置していた部分
を除去する工程を備えている。
【００２９】これにより、せり上げ部のうちゲート電極
の側に近づいていた部分が除去されて、ソース／ドレイ
ン領域とゲート電極との寄生容量をさらに低減すること
ができる。
【００３０】好ましくは、せり上げ部を形成する工程の
後ダミー側壁絶縁膜を除去する工程の前に、ゲート電
極、ダミー側壁絶縁膜およびせり上げ部を覆うように、
層間絶縁膜を形成する工程と、その層間絶縁膜に加工を
施すことにより、ゲート電極およびダミー側壁絶縁膜を
露出する工程とを備え、ダミー側壁絶縁膜を除去する工
程では、露出したダミー側壁絶縁膜の部分からエッチン
グを施すことによってダミー側壁絶縁膜が除去される。
【００３１】この場合には、ダミー側壁絶縁膜を除去す
ることによって層間絶縁膜とゲート電極との間に形成さ
れる隙間において、層間絶縁膜の上面部分とゲート電極
との間隔がより狭まって、本来の側壁絶縁膜を形成する
際にゲート電極の下部から上部にわたって比較的大きな
空洞を容易に形成することができる。
【００３２】また好ましくは、ゲート電極およびダミー
側壁絶縁膜を露出する工程の後ダミー側壁絶縁膜を除去
する工程の前に、ゲート電極を除去して半導体基板の表
面を露出する工程と、露出した半導体基板の表面上に金
属膜を含む新たなゲート電極を形成する工程とを備え、
ダミー側壁絶縁膜を除去する工程では、その新たに形成
されたゲート電極と層間絶縁膜との間に位置して露出す
るダミー側壁絶縁膜の部分からエッチングを施すことに
よってダミー側壁絶縁膜が除去される。
【００３３】この場合には、最初に形成されるゲート電
極はダミーであり、後に形成されるゲート電極が本来の
ゲート電極となる。ダミー側壁絶縁膜を除去することに
よって層間絶縁膜と本来のゲート電極との間に形成され
る隙間において、層間絶縁膜の上面部分とゲート電極と
の間隔がより狭まって、本来の側壁絶縁膜を形成する際
に本来のゲート電極の下部から上部にわたって比較的大
きな空洞を容易に形成することができる。また、ソース
／ドレイン領域を形成した後に本来のゲート電極が形成
されることになって、比較的誘電率の高いゲート絶縁膜
を適用することができる。さらに、ゲート電極が金属膜
を含むことで、ゲート電極の抵抗を低減することができ
る。
【００３４】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図１に示すように、シリコン基板１の表面
に素子分離領域３およびウェル２を形成する。そのシリ
コン基板１の表面上にゲート絶縁膜となるシリコン酸化
膜４を形成する。
【００３５】そのシリコン酸化膜４上にゲート電極とな
るポリシリコン膜（図示せず）を形成する。そのポリシ
リコン膜上にシリコン酸化膜をさらに形成する。そのシ
リコン酸化膜に所定の写真製版およびエッチングを施す
ことによりハードマスク６を形成する。そのハードマス
ク６をマスクとしてポリシリコン膜に異方性エッチング
を施すことによりゲート電極５を形成する。
【００３６】次に、図２に示すように、ウェル２に所定
導電型の不純物をイオン注入法により注入することによ
りポケット領域８ａ、８ｂおよびエクステンション領域
７ａ、７ｂをそれぞれ形成する。その後、ハードマスク
６およびゲート電極５を覆うようにシリコン酸化膜およ
びシリコン窒化膜を順次形成する。
【００３７】次に、図３に示すように、そのシリコン窒
化膜およびシリコン酸化膜に異方性エッチングを施すこ
とにより、ゲート電極５およびハードマスク６の側面上
にサイドウォール絶縁膜４０としてのシリコン酸化膜９
およびシリコン窒化膜１０を形成する。
【００３８】次に、図４に示すように、表面が露出した
エクステンション領域７ａ、７ｂ上にシリコン選択エピ
タキシャル成長法により、たとえばシリコン層１１ａ、
１１ｂをそれぞれ形成する。このとき、シリコン層１１
ａ、１１ｂの厚さＴはダミーのサイドウォール絶縁膜
９、１０の幅Ｗの２倍以上であることが好ましい。な
お、このシリコン層１１ａ、１１ｂは母材としてゲルマ
ニウムやカーボンを含んでいてもよい。
【００３９】次に、図５に示すように、所定導電型の不
純物をイオン注入法によりシリコン層１１ａ、１１ｂに
注入する。その後、熱処理を施すことによりシリコン層
１１ａ、１１ｂに注入された不純物をウェル２に拡散さ
せてソース／ドレイン領域１２ａ、１２ｂをそれぞれ形
成する。このシリコン層１１ａ、１１ｂおよびソース／
ドレイン領域１２ａ、１２ｂが、電界効果型トランジス
タにおける実質的なソース／ドレイン領域となる。
【００４０】次に、図６に示すように、ウェットエッチ
ングによりシリコン窒化膜１０およびシリコン酸化膜９
を除去する。次に、図７に示すように、シリコン層１１
ａ、１１ｂおよびゲート電極５を覆うようにシリコン酸
化膜１３を形成する。このとき、たとえば温度７５０℃
以上の条件のもとで熱ＣＶＤ（Chemical Vapor Deposit
ion）法によって形成することが望ましい。
【００４１】この方法では、シリコン基板１の水平方向
と垂直方向へのシリコン酸化膜１３の堆積速度を変化さ
せることができ、ゲート電極５とシリコン層１１ａ、１
１ｂとによって挟まれた部分に空洞１４を形成すること
ができる。また、シリコン層１１ａ、１１ｂの厚さＴが
シリコン層１１ａ、１１ｂとゲート電極との間隔Ｗの２
倍以上であることで、この隙間の間隔Ｗに対する高さＴ
の比（アスペクト比）が比較的大きくなって空洞が形成
されやすくなる。
【００４２】その後、シリコン酸化膜１３に異方性エッ
チングを施すことにより、図８に示すように、サイドウ
ォール絶縁膜１３を形成する。これにより、ゲート電極
５の両側面上に形成されるサイドウォール絶縁膜とし
て、シリコン層１１ａ、１１ｂとゲート電極５との間に
空洞１４を有するサイドウォール絶縁膜１３が形成され
る。
【００４３】シリコン層１１ａ、１１ｂとゲート電極５
との間に位置するサイドウォール絶縁膜１３に空洞１４
が形成されることで、そのような空洞がない場合と比べ
ると、シリコン層１１ａ、１１ｂとゲート電極５との間
のフリンジング容量が低減する。その結果、電界効果型
トランジスタの高速化をさらに図ることができる。
【００４４】また、シリコン層１１ａ、１１ｂに注入さ
れた不純物をウェル２に拡散させることによってソース
／ドレイン領域１２ａ、１２ｂが形成されるため、この
ソース／ドレイン領域１２ａ、１２ｂの深さも比較的浅
く、これによりショートチャネル効果の向上を図ること
ができる。
【００４５】なお、上述した半導体装置の製造方法で
は、サイドウォール絶縁膜１３としてシリコン酸化膜を
例に挙げて説明した。サイドウォール絶縁膜としては、
シリコン酸化膜の他に、たとえばシリコン窒化膜または
シリコン酸窒化膜を適用してもよい。さらに、シリコン
酸化膜よりも比誘電率の低い材料からなる絶縁膜を適用
してもよい。また、これらの膜を積層させた多層膜を適
用してもよい。
【００４６】また、サイドウォール絶縁膜１３の形成方
法として熱ＣＶＤ法を例に挙げて説明したが、このほか
にプラズマＣＶＤ法やＨＤＰ（High Density Plasma）
ＣＶＤ法を用いてもよい。また、スピンコート法による
塗布法を用いてもよい。
【００４７】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図９に示すように、シリコン基板１に素子
分離領域３を形成する。次に、互いに導電型の異なるウ
ェル２ａ、２ｂをそれぞれ形成する。シリコン基板１上
に、ゲート絶縁膜となるシリコン酸化膜４を形成する。
そのシリコン酸化膜４上にゲート電極となるポリシリコ
ン膜１５を形成する。
【００４８】次に、図１０に示すように、ｎＭＯＳＦＥ
Ｔ領域に位置するポリシリコン膜１５にリンまたはヒ素
をイオン注入法により注入する。一方、ｐＭＯＳＦＥＴ
領域に位置するポリシリコン膜１５にボロンまたは二フ
ッ化ボロンをイオン注入法により注入する。
【００４９】このとき、リンまたはヒ素を注入する際に
は、ｐＭＯＳＦＥＴ領域に位置するポリシリコン膜１５
上にレジストマスク（図示せず）が形成され、ボロンま
たは二フッ化ボロンを注入する際には、ｎＭＯＳＦＥＴ
領域に位置するポリシリコン膜１５にレジストマスク
（図示せず）が形成される。
【００５０】それぞれの不純物を注入する条件として
は、注入される不純物濃度のポリシリコン膜１５内にお
ける不純物濃度プロファイルにおいて、不純物濃度のピ
ークの位置が後の工程において形成されるシリコン層１
１ａ〜１１ｄ（図１２参照）の上面の位置と略同じ位置
となるような注入条件を採用することが望ましい。
【００５１】その後、ポリシリコン膜１５上にハードマ
スクとなるシリコン酸化膜（図示せず）を形成する。そ
のシリコン酸化膜に所定の写真製版およびエッチングを
施すことにより、ハードマスク６を形成する。
【００５２】次に、図１１に示すように、そのハードマ
スク６をマスクとしてポリシリコン膜１５に所定のエッ
チングを施すことによりゲート電極１５ａ、１５ｂをそ
れぞれ形成する。この所定のエッチングにおいては、ポ
リシリコン膜１５における不純物濃度が相対的に高いと
ころではエッチング速度が遅く、一方、不純物濃度が低
いところではエッチング速度が速くなり、その結果、ゲ
ート電極として樽形のゲート電極１５ａ、１５ｂが形成
される。
【００５３】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数ｍＴｏｒｒ（〜０．数Ｐａ）、ハロゲ
ン系化合物および酸素等を含むエッチングガスの流量３
０〜１００ｓｃｃｍ（０．０３〜０．１Ｌ／ｍｉｎ）、
ＲＦパワー２０〜２００Ｗ程度が望ましい。
【００５４】その後、実施の形態１において説明した図
２から図８に示す工程と同様の工程を経ることによっ
て、図１２に示すように、シリコン基板１には、ｎＭＯ
ＳＦＥＴ領域にはｎチャネル型の電界効果トランジスタ
が形成され、ｐＭＯＳＦＥＴ領域にはｐチャネル型の電
界効果トランジスタが形成される。
【００５５】この半導体装置の製造方法では、特にサイ
ドウォール絶縁膜１３を形成する際に、ゲート電極１５
ａ、１５ｂがそれぞれ樽形となっていることでシリコン
層１１ａ〜１１ｄとゲート電極１５ａ、１５ｂとの間隔
がより狭まって、シリコン層１１ａ〜１１ｄの下部とゲ
ート電極１５ａ、１５ｂの下部との間に容易に空洞１４
を形成することができる。
【００５６】これは、シリコン層１１ａ〜１１ｄの上部
とゲート電極１５ａ、１５ｂの中央部分との間隔がより
狭くなっていることで、サイドウォール絶縁膜１３とな
るシリコン酸化膜を形成する際に、原料ガスがシリコン
層１１ａ〜１１ｄとゲート電極１５ａ、１５ｂとの間に
位置する隙間の奥の方へ到達しにくくなる。そして、こ
の隙間の奥の部分がシリコン酸化膜によって充填される
前に間隔が狭くなっている部分がシリコン酸化膜によっ
て覆われるため、原料ガスを隙間の奥へ供給することが
できなくなり、結果として空洞１４が形成されることに
なる。
【００５７】これにより、実施の形態１において説明し
たように、シリコン層１１ａ〜１１ｄとゲート電極１５
ａ、１５ｂとの間のフリンジング容量を低減することが
でき、電界効果型トランジスタの高速化を図ることがで
きる。
【００５８】なお、サイドウォール絶縁膜１３として
は、実施の形態１において説明したように、シリコン窒
化膜やシリコン酸窒化膜を提供してもよい。またその形
成方法としてプラズマＣＶＤ法やＨＤＰＣＶＤ法等を適
用してもよい。
【００５９】また、この半導体装置においては、ゲート
電極１５ａ、１５ｂの中央部分が上部と下部とに比べて
その幅が広くなっていることで、ゲート電極の断面積が
増加してゲート電極の抵抗も低減することができる。
【００６０】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図１３に示すように、シリコン基板１の表
面に素子分離領域３およびウェル２を形成する。次に、
シリコン基板１の表面にゲート絶縁膜となるシリコン酸
化膜４を形成する。シリコン基板１の表面にゲート絶縁
膜となるシリコン酸化膜４を形成する。
【００６１】そのシリコン酸化膜４上にシリコンゲルマ
ニウム膜１９を形成する。そのシリコンゲルマニウム膜
１９上にシリコン膜２１を形成する。そのシリコン膜２
１上にさらにシリコンゲルマニウム膜２０を形成する。
その後、そのゲルマニウム膜２０上にハードマスクとな
るシリコン酸化膜（図示せず）を形成する。そのシリコ
ン酸化膜に所定の写真製版およびエッチングを施すこと
によりハードマスク６を形成する。
【００６２】次に、図１４に示すように、そのハードマ
スク６をマスクとしてシリコンゲルマニウム膜２０、２
１およびシリコン膜２０に所定のエッチングを施すこと
によりゲート電極２２を形成する。このとき、シリコン
膜２１のエッチング速度がシリコンゲルマニウム膜１
９、２０のエッチングレートよりも遅くなる条件を採用
することで、形成されるゲート電極２２のうち、シリコ
ン膜２１ａの部分の幅がシリコンゲルマニウム膜１９
ａ、２０ａの部分の幅よりも大きくなる。
【００６３】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数ｍＴｏｒｒ（〜０．数Ｐａ）、ハロゲ
ン系化合物および酸素等を含むエッチングガスの流量３
０〜１００ｓｃｃｍ（０．０３〜０．１Ｌ／ｍｉｎ）、
ＲＦパワー２０〜２００Ｗ程度が望ましい。
【００６４】その後、実施の形態１において説明した図
２から図８に示す工程と同様の工程を経ることによっ
て、図１５に示すように、ゲート電極２２の側面上に形
成されるサイドウォール絶縁膜１３のうち、シリコン層
１１ａ、１１ｂとゲート電極２２との間に位置する部分
に空洞１４が形成される。
【００６５】特に、シリコン層１１ａ、１１ｂの上面の
位置がゲート電極２２のうちシリコン膜２１ａの部分の
下端と同じ位置か、または、それよりも上方に位置して
いることが望ましい。これにより、シリコン層１１ａ、
１１ｂとシリコン膜２１ａの部分との間隔が、シリコン
層１１ａ、１１ｂとシリコンゲルマニウム膜１９ａとの
間隔よりも狭くなる。
【００６６】これにより、サイドウォール絶縁膜１３を
形成する際に、原料ガスがシリコン層１１ａ、１１ｂと
ゲート電極２２との間の隙間の奥の方へ到達しにくくな
る。そして、この隙間の奥の部分がシリコン酸化膜によ
って充填される前にシリコン層１１ａ、１１ｂとシリコ
ン膜２１ａとの間の部分がシリコン酸化膜で覆われるた
め、原料ガスを隙間の奥の方へ供給することができなく
なり、結果として空洞１４が形成されることになる。
【００６７】その結果、実施の形態１において説明した
ように、シリコン層１１ａ、１１ｂとゲート電極２２と
の間のフリンジング容量を低減することができ、電界効
果トランジスタの高速化を図ることができる。また、ゲ
ート電極２２においてより幅の広いシリコン膜２１ａの
部分が形成されていることで、ゲート電極２２の抵抗を
低減することもできる。
【００６８】さらに、ゲート電極２２として、シリコン
ゲルマニウム膜１９ａ、２０ａを用いることで、ボロン
の拡散がシリコン中に比べて少なくなるため、特にｐチ
ャネル型の電界効果トランジスタにおいてゲート電極中
に存在するボロンがソース／ドレイン領域１２ａ、１２
ｂを形成する際の熱処理によってゲート絶縁膜４を突き
抜けて、電界効果型トランジスタのしきい値電圧を変化
させるという悪影響を低減させることができる。
【００６９】実施の形態４ 本発明の実施の形態４に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図１６に示すように、シリコン基板１の表
面に素子分離領域３およびウェル２を形成する。シリコ
ン基板１の表面にゲート絶縁膜となるシリコン酸化膜４
を形成する。
【００７０】そのシリコン酸化膜４上にポリシリコン膜
２３を形成する。そのポリシリコン膜２３上にたとえば
タングステン膜２４を形成する。なお、タングステン膜
の他に銅などの金属膜を形成してもよい。また金属膜に
シリコンや窒素を母材として含んでいてもよい。さら
に、ポリシリコン膜２３に母材としてゲルマニウムやカ
ーボンを添加してもよい。
【００７１】その後、タングステン膜２４上に、ハード
マスクとなるシリコン酸化膜（図示せず）を形成する。
そのシリコン酸化膜に所定の写真製版およびエッチング
を施すことによりハードマスク６を形成する。
【００７２】次に、図１７に示すように、ハードマスク
６をマスクとしてタングステン膜２４およびポリシリコ
ン膜２３にエッチングを施すことによりゲート電極２５
を形成する。このとき、タングステン膜２４のエッチン
グレートがポリシリコン膜２３のエッチングレートより
も遅い条件を採用することで、タングステン膜２４ａの
部分の幅がポリシリコン膜２３ａの部分の幅よりも大き
くなる。
【００７３】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力数ｍ〜数Ｔｏｒｒ（０．数Ｐａ〜数百Ｐ
ａ）、ハロゲン系化合物および酸素等を含むエッチング
ガスの流量３０〜２００ｓｃｃｍ（０．０３〜０．２Ｌ
／ｍｉｎ）、ＲＦパワー２０〜５００Ｗ程度が望まし
い。
【００７４】その後、実施の形態１において説明した図
２から図８に示す工程と同様の工程を経ることにより、
図１８に示すように、ゲート電極２５の側面上に形成さ
れるサイドウォール絶縁膜１３においてシリコン層１１
ａ、１１ｂとゲート電極２５との間に位置する部分に空
洞１４が形成される。
【００７５】特に、シリコン層１１ａ、１１ｂの上面部
分がゲート電極２５におけるタングステン膜２５ａの部
分の下端と同じ位置か、または、それよりも上方に位置
していることが望ましい。これにより、シリコン層１１
ａ、１１ｂとゲート電極２５との隙間において、上方部
分の間隔が下方部分の間隔よりも狭くなる。
【００７６】これにより、サイドウォール絶縁膜１３を
形成する際に、原料ガスがシリコン層１１ａ、１１ｂと
ゲート電極２５との間の隙間の奥の方へ到達しにくくな
る。そして、この隙間の奥の部分がシリコン酸化膜によ
って充填される前に隙間の上方部分がシリコン酸化膜に
よって覆われるため、原料ガスを隙間の奥の方へ供給す
ることができなくなり、結果として空洞１４が形成され
ることになる。
【００７７】その結果、実施の形態１において説明した
ように、シリコン層１１ａ、１１ｂとゲート電極２５と
の間のフリンジング容量を低減することができ、電界効
果型トランジスタの高速化を図ることができる。また、
ゲート電極２５において中央部分がタングステン２４に
よって形成されるためゲート電極２５の抵抗を低減する
こともできる。
【００７８】実施の形態５ 本発明の実施の形態５に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、実施の形態１において説明した図１から図
３に示す工程と同様の工程を経ることによりゲート電極
５およびハードマスク６の側面上にダミーのサイドウォ
ール絶縁膜４０を形成する。このとき、図１９に示すよ
うに、所定のエッチングを行なうことによりシリコン窒
化膜１０において上部の部分が下部の部分よりもより多
くエッチングされたサイドウォール絶縁膜４０を形成す
る。
【００７９】そのようなエッチングとしては反応性イオ
ンエッチングを施すことが望ましく、その条件として、
たとえば、圧力１００ｍＴｏｒｒ（〜０．１Ｐａ）、ハ
ロゲン系化合物および酸素等を含むエッチングガスの流
量１００〜５００ｓｃｃｍ（０．１〜０．５Ｌ／ｍｉ
ｎ）、ＲＦパワー１００〜５００Ｗ程度とし、２０〜３
０％のオーバーエッチングを施すことが望ましい。
【００８０】次に、図２０に示すように、露出したエク
ステンション領域７ａ、７ｂの表面に、シリコン選択エ
ピタキシャル成長法によりシリコン層１１ａ、１１ｂを
形成する。このとき、シリコン基板１の水平方向の成長
速度がシリコン基板１の垂直方向の成長速度と同レベル
の成長条件を採用することで、サイドウォール絶縁膜４
０におけるくびれた部分の表面に沿うようにシリコン層
１１ａ、１１ｂをそれぞれ形成することができる。な
お、このシリコン層１１ａ、１１ｂに母材としてゲルマ
ニウムやカーボンを添加していてもよい。
【００８１】その後、実施の形態１において説明した図
５から図８に示す工程と同様の工程を経ることによっ
て、図２１に示すように、サイドウォール絶縁膜１３に
空洞１４を形成することができる。
【００８２】上述した半導体装置の製造方法では、シリ
コン層１１ａ、１１ｂの上面部分が他の部分よりもゲー
ト電極５に接近して形成される。このため、シリコン層
１１ａ、１１ｂの上面部分とゲート電極５との間隔が他
の部分よりも狭くなる。
【００８３】これにより、サイドウォール絶縁膜１３と
なるシリコン酸化膜を形成する際に、原料ガスがシリコ
ン層１１ａ、１１ｂとゲート電極５との隙間の奥の方へ
到達しにくくなる。そして、この隙間の奥の部分がシリ
コン酸化膜によって充填される前にシリコン層１１ａ、
１１ｂの上面部分とゲート電極５との間の部分がシリコ
ン酸化膜によって覆われるため、原料ガスを隙間の奥の
方へ供給することができなくなり、結果として空洞１４
が形成されることになる。
【００８４】その結果、実施の形態１において説明した
ように、シリコン層１１ａ、１１ｂとゲート電極５との
間のフリンジング容量を低減することができ、電界効果
型トランジスタの高速化を図ることができる。
【００８５】なお、図２２に示すように、シリコン層１
１ａ、１１ｂがよりゲート電極５に接近している上面部
分を除去することで、シリコン層１１ａ、１１ｂとゲー
ト電極５との間のリーク電流を低減することができると
ともに、両者のフリンジング容量をさらに低減すること
ができる。
【００８６】実施の形態６ 本発明の実施の形態６に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、実施の形態１において説明した図１から図
４に示す工程と同様の工程を経ることにより、露出した
エクステンション領域７ａ、７ｂの表面上にシリコン層
１１ａ、１１ｂを形成する。
【００８７】なお、サイドウォール絶縁膜４０は、図２
３に示すように、単層のダミーのサイドウォール絶縁膜
２６としてもよい。そして、図５に示す工程と同様の工
程を経ることによりソース／ドレイン領域１２ａ、１２
ｂをそれぞれ形成する。
【００８８】次に、図２３に示すように、シリコン層１
１ａ、１１ｂおよびゲート電極５とを覆うようにシリコ
ン基板１上に層間絶縁膜２７を形成する。その層間絶縁
膜２７に化学的機械研磨（ＣＭＰ：Chemical Mechanica
l Polishing）処理を施すことにより層間絶縁膜２７の
表面を平坦化する。このとき、ダミーのサイドウォール
絶縁膜２６の上端が若干研磨される程度まで研磨処理を
施す。
【００８９】その後、図２４に示すようにダミーのサイ
ドウォール絶縁膜２６を、たとえばウェットエッチング
により除去する。次に、図２５に示すように、たとえば
ＣＶＤ法により層間絶縁膜２７上にシリコン酸化膜１３
を形成する。
【００９０】このとき、層間絶縁膜２７の上面部分が層
間絶縁膜２７の他の部分よりもゲート電極５へより接近
している。これにより、シリコン酸化膜１３を形成する
際にコンフォーマルにシリコン酸化膜１３が形成される
条件を選択することで、シリコン層１１ａ、１１ｂとゲ
ート電極５との隙間において、層間絶縁膜２７の上面部
分とゲート電極５との間の部分を他の部分よりも先に覆
うことができ、シリコン層１１ａ、１１ｂとゲート電極
５との間に空洞１４が容易に形成される。
【００９１】その結果、シリコン層１１ａ、１１ｂとゲ
ート電極５との間のフリンジング容量を低減することが
でき、電界効果型トランジスタの高速化を図ることがで
きる。さらに、この電界効果型トランジスタにおいて
は、前述した半導体装置の場合と比べて、空洞１４をゲ
ート電極５の下部から上部にかけて形成することがで
き、これによりフリンジング容量をさらに低減すること
ができる。
【００９２】実施の形態７ 本発明の実施の形態７に係る半導体装置の製造方法と、
その製造方法によって得られる半導体装置について説明
する。まず、図２６に示すように、シリコン基板１上に
ダミーゲート電極２８を形成する。そのダミーゲート電
極２８をマスクとして、所定導電型のイオンを注入する
ことによりポケット領域８ａ、８ｂおよびエクステンシ
ョン領域７ａ、７ｂをそれぞれ形成する。その後、所定
の熱処理を施す。
【００９３】次に、ダミーのゲート電極２８を覆うよう
に、シリコン基板１上にシリコン窒化膜を形成する。そ
のシリコン窒化膜に異方性エッチングを施すことによ
り、図２７に示すように、ダミーのゲート電極２８の側
面上にダミーのサイドウォール絶縁膜２９を形成する。
【００９４】露出したエクステンション領域７ａ、７ｂ
の表面上に、シリコン選択エピタキシャル成長法により
シリコン層１１ａ、１１ｂをそれぞれ形成する。シリコ
ン層１１ａ、１１ｂの厚さＴとしては、ダミーのサイド
ウォール絶縁膜２９の幅Ｗの約２倍以上あることが望ま
しい。
【００９５】その後、所定導電型の不純物をシリコン層
１１ａ、１１ｂにイオン注入法により注入し、熱処理を
施すことによりソース／ドレイン領域１２ａ、１２ｂを
それぞれ形成する。
【００９６】次に、シリコン層１１ａ、１１ｂ、ダミー
のゲート電極２８およびダミーのサイドウォール絶縁膜
２９を覆うようにシリコン基板１上に、たとえばシリコ
ン酸化膜を形成する。そのシリコン酸化膜に化学的機械
研磨処理を施すことにより、図２８に示すように、シリ
コン酸化膜３０の表面を平坦化する。なお、このときダ
ミーのゲート電極２８の上面が露出する程度に化学的機
械研磨処理を施すことが望ましい。その後、ウェットエ
ッチングによりダミーのゲート電極２８を除去する。
【００９７】次に、図２９に示すように、ゲート絶縁膜
となるシリコン酸化膜４を形成する。そのシリコン酸化
膜４上にゲート電極となるタングステンや銅などの金属
膜３１を形成する。その後、化学的機械研磨処理を施す
ことにより、シリコン酸化膜３０の上面上に位置する金
属膜３１の部分とシリコン酸化膜４の部分とを除去す
る。
【００９８】次に、図３０に示すように、ウェットエッ
チングを施すことにより、ダミーのサイドウォール絶縁
膜２９を除去する。さらに、ゲート電極３１の側面上に
形成されているシリコン酸化膜４を除去する。その後、
図３１に示すように、シリコン酸化膜３０上に、たとえ
ばＣＶＤによりさらにサイドウォール絶縁膜となるシリ
コン酸化膜１３を形成する。
【００９９】このとき、層間絶縁膜３０の上面部分が層
間絶縁膜３０の他の部分よりもゲート電極５へより接近
している。これにより、シリコン酸化膜１３を形成する
際にコンフォーマルにシリコン酸化膜１３が形成される
条件を選択することで、シリコン層１１ａ、１１ｂとゲ
ート電極３１との隙間において、層間絶縁膜３０の上面
部分とゲート電極３１との間の部分を他の部分よりも先
に覆うことができ、シリコン層１１ａ、１１ｂとゲート
電極３１との間に空洞１４が容易に形成される。
【０１００】その結果、シリコン層１１ａ、１１ｂとゲ
ート電極３１との間のフリンジング容量が低減されて、
電界効果型トランジスタにおける高速化を図ることが可
能になる。また、空洞１４をゲート電極３１の下部から
上部にかけて形成することができ、これによりフリンジ
ング容量をさらに低減することができる。
【０１０１】さらに、上述した製造方法では、ゲート絶
縁膜となるシリコン酸化膜４がソース／ドレイン領域１
２ａ、１２ｂを形成した後に形成されるため、ゲート絶
縁膜としてより誘電率の高い材料をＣＶＤにより形成す
ることができる。
【０１０２】また、ゲート電極としてタングステン等の
金属を適用していることで、ゲート電極の抵抗を低減す
ることができるとともに、ゲート空乏化の抑制を図るこ
とができる。
【０１０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０４】
【発明の効果】本発明の１つの局面における半導体装置
によれば、電界効果型トランジスタにおけるソース／ド
レイン領域のせり上げ部とゲート電極との間に位置する
側壁絶縁膜の部分に空洞が設けられる。空洞部分の誘電
率は側壁絶縁膜のバルクの誘電率に比べて十分に低いた
め、側壁絶縁膜に空洞がない場合と比べると、ソース／
ドレイン領域とゲート電極との間の寄生容量（フリンジ
ング容量）が低減する。その結果、電界効果型トランジ
スタの高速化を図ることができる。
【０１０５】好ましくは、せり上げ部の高さは側壁絶縁
膜の半導体基板の表面における厚さの略２倍以上である
ことで、側壁絶縁膜となる膜を形成する際に、せり上げ
部とゲート電極との間の隙間の奥の方へ原料ガスが到達
しにくくなり、この部分に空洞を容易に形成することが
できる。
【０１０６】また好ましくは、ゲート電極は、せり上げ
部の側に近づいている幅広部を含んでいることで、せり
上げ部とゲート電極の幅広部との間隔がより狭まって、
せり上げ部の下部とゲート電極の下部との間に容易に空
洞を形成することができる。
【０１０７】そのゲート電極部は少なくとも２層から形
成され、その２層のうち上の層が幅広部を含んでいるこ
とが好ましく、たとえばエッチング特性の異なる２層の
膜を適用することで、上の層を幅広部として容易に形成
することができる。
【０１０８】これには、ゲート電極における上の層はシ
リコンからなり、下の層はシリコンゲルマニウムからな
ること、あるいは、ゲート電極における上の層は金属を
含み、下の層は半導体層を含んでいることが好ましい。
【０１０９】さらに好ましくは、幅広部の下端は、せり
上げ部の上面と略同じ高さかそれよりも低い位置にある
ことで、幅広部の下端より下方の位置に空洞を容易に形
成することができる。
【０１１０】好ましくは、側壁絶縁膜およびソース／ド
レイン領域を覆うように半導体基板上に形成された層間
絶縁膜を含み、その層間絶縁膜の上面部分がゲート電極
の側に近づいていることで、層間絶縁膜の上面部分とゲ
ート電極との間隔がより狭まって、側壁絶縁膜を形成す
る際にゲート電極の下部から上部にわたって比較的大き
な空洞を容易に形成することができる。
【０１１１】また好ましくは、ゲート電極は金属からな
ることで、ゲート電極の抵抗を低減することができる。
【０１１２】本発明の他の局面における半導体装置の製
造方法によれば、せり上げ部とゲート電極とによって挟
まれた領域に側壁絶縁膜となる原料を供給するのを抑制
することで、側壁絶縁膜のこの部分に容易に空洞を設け
ることができて、電界効果型トランジスタにおけるソー
ス／ドレイン領域とゲート電極との間の寄生容量（フリ
ンジング容量）が低減する。その結果、電界効果型トラ
ンジスタの高速化が図られる。
【０１１３】好ましくは、ダミー側壁絶縁膜を形成する
工程では、半導体基板の表面から所定の高さにわたっ
て、ダミー側壁絶縁膜の膜厚が他の部分よりも厚い裾広
部を形成し、せり上げ部を形成する工程では、裾広部を
越えてせり上げ部を形成することで、せり上げ部の上面
部分とゲート電極との間隔がより狭まって、側壁絶縁膜
を形成する際にせり上げ部とゲート電極との隙間に空洞
を容易に形成することができる。
【０１１４】また好ましくは、側壁絶縁膜を形成した後
に、せり上げ部のうち裾広部を越えて位置していた部分
を除去する工程を備えていることで、せり上げ部のうち
ゲート電極の側に近づいていた部分が除去されて、ソー
ス／ドレイン領域とゲート電極との寄生容量をさらに低
減することができる。
【０１１５】好ましくは、せり上げ部を形成する工程の
後ダミー側壁絶縁膜を除去する工程の前に、ゲート電
極、ダミー側壁絶縁膜およびせり上げ部を覆うように、
層間絶縁膜を形成する工程と、その層間絶縁膜に加工を
施すことにより、ゲート電極およびダミー側壁絶縁膜を
露出する工程とを備え、ダミー側壁絶縁膜を除去する工
程では、露出したダミー側壁絶縁膜の部分からエッチン
グを施すことによってダミー側壁絶縁膜が除去される。
これにより、ダミー側壁絶縁膜を除去することによって
層間絶縁膜とゲート電極との間に形成される隙間におい
て、層間絶縁膜の上面部分とゲート電極との間隔がより
狭まって、本来の側壁絶縁膜を形成する際にゲート電極
の下部から上部にわたって比較的大きな空洞を容易に形
成することができる。
【０１１６】また好ましくは、ゲート電極およびダミー
側壁絶縁膜を露出する工程の後ダミー側壁絶縁膜を除去
する工程の前に、ゲート電極を除去して半導体基板の表
面を露出する工程と、露出した半導体基板の表面上に金
属膜を含む新たなゲート電極を形成する工程とを備え、
ダミー側壁絶縁膜を除去する工程では、その新たに形成
されたゲート電極と層間絶縁膜との間に位置して露出す
るダミー側壁絶縁膜の部分からエッチングを施すことに
よってダミー側壁絶縁膜が除去される。この場合におい
ても、ダミー側壁絶縁膜を除去することによって層間絶
縁膜と本来のゲート電極との間に形成される隙間におい
て、層間絶縁膜の上面部分とゲート電極との間隔がより
狭まって、本来の側壁絶縁膜を形成する際に本来のゲー
ト電極の下部から上部にわたって比較的大きな空洞を容
易に形成することができる。また、ソース／ドレイン領
域を形成した後に本来のゲート電極が形成されることに
なって、比較的誘電率の高いゲート絶縁膜を適用するこ
とができる。さらに、ゲート電極が金属膜を含むこと
で、ゲート電極の抵抗を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の１工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置の製
造方法の１工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
【図１３】 本発明の実施の形態３に係る半導体装置の
製造方法の１工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
【図１６】 本発明の実施の形態４に係る半導体装置の
製造方法の１工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
【図１９】 本発明の実施の形態５に係る半導体装置の
製造方法の１工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
【図２３】 本発明の実施の形態６に係る半導体装置の
製造方法の１工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
の後に行なわれる工程を示す断面図である。
【図２６】 本発明の実施の形態７に係る半導体装置の
製造方法の１工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程
の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態において、図３０に示す工程
の後に行なわれる工程を示す断面図である。
【図３２】 従来の半導体装置の製造方法の１工程を示
す断面図である。
【図３３】 図３２に示す工程の後に行なわれる工程を
示す断面図である。
【図３４】 図３３に示す工程の後に行なわれる工程を
示す断面図である。
【図３５】 図３４に示す工程の後に行なわれる工程を
示す断面図である。
【図３６】 図３５に示す工程の後に行なわれる工程を
示す断面図である。
【符号の説明】
１ シリコン基板、２、２ａ、２ｂ ウェル、３ 素子
分離領域、４ シリコン酸化膜、５ ゲート電極、６
ハードマスク、７ａ〜７ｄ エクステンション領域、８
ａ、８ｂ ポケット領域、９ シリコン酸化膜、１０
シリコン窒化膜、１１ａ、１１ｂ シリコン層、１２
ａ、１２ｂ ソース／ドレイン領域、１３サイドウォー
ル絶縁膜、１４ 空洞、１５ ポリシリコン膜、１５
ａ、１５ｂゲート電極、１６ａ、１６ｂ ポケット領
域、１７ａ、１７ｂ エクステンション領域、１８ａ〜
１８ｄ ソース／ドレイン領域、１９、２０ シリコン
ゲルマニウム膜、２１ シリコン膜、２２ ゲート電
極、２３、２３ａ ポリシリコン膜、２４、２４ａ タ
ングステン膜、２５ ゲート電極、２６ シリコン窒化
膜、２７ 層間絶縁膜、２８ ダミーのゲート電極、２
９ シリコン窒化膜、３０ シリコン酸化膜、３１ 金
属膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 杉原 浩平 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC01 CC05 DD03 DD04 DD50 DD55 DD65 DD66 DD71 EE09 EE12 EE17 GG09 GG10 GG14 HH20 5F048 AC03 BA14 BA16 BB01 BB04 BB05 BB06 BB07 BB09 BB13 BC01 BC05 BC06 BC07 BD04 BE03 DA00 DA23 DA24 DA25 DA27 DA30 5F140 AA01 AA06 AA11 AA13 AA21 AB03 AC01 BA01 BD05 BF01 BF04 BF05 BF07 BF11 BF14 BF17 BF18 BF20 BF21 BF24 BF32 BF38 BF42 BG01 BG08 BG09 BG11 BG12 BG14 BG17 BG32 BG36 BG39 BG40 BG51 BG52 BG53 BG54 BG58 BG60 BH06 BH14 BH22 BH27 BH35 BK05 BK10 BK13 BK16 BK18 BK23 CB04 CB08 CC03 CE07 CE20

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面上にゲート絶縁膜を介
    在させて形成されたゲート電極と、 前記ゲート電極の両側面上にそれぞれ形成された側壁絶
    縁膜と、 前記ゲート電極および前記側壁絶縁膜を挟んで前記半導
    体基板の一方の領域と他方の領域とにそれぞれ形成さ
    れ、前記半導体基板の表面に形成される部分およびその
    表面上に形成されるせり上げ部を含むソース／ドレイン
    領域とを備え、 前記側壁絶縁膜には、前記せり上げ部と前記ゲート電極
    とによって挟まれた部分に空洞が設けられた、半導体装
    置。
  2. 【請求項２】 前記せり上げ部の高さは前記側壁絶縁膜
    の前記半導体基板の表面における厚さの略２倍以上であ
    る、請求項１記載の半導体装置。
  3. 【請求項３】 前記ゲート電極は、前記せり上げ部の側
    に近づいている幅広部を含む、請求項１記載の半導体装
    置。
  4. 【請求項４】 前記ゲート電極部は少なくとも２層から
    形成され、 前記２層のうち上の層が前記幅広部を含む、請求項１記
    載の半導体装置。
  5. 【請求項５】 前記ゲート電極における前記上の層はシ
    リコンからなり、前記下の層はシリコンゲルマニウムか
    らなる、請求項４記載の半導体装置。
  6. 【請求項６】 前記ゲート電極における前記上の層は金
    属を含み、前記下の層は半導体層を含む、請求項４記載
    の半導体装置。
  7. 【請求項７】 前記幅広部の下端は、前記せり上げ部の
    上面と略同じ高さかそれよりも低い位置にある、請求項
    ３〜６のいずれかに記載の半導体装置。
  8. 【請求項８】 前記側壁絶縁膜および前記ソース／ドレ
    イン領域を覆うように前記半導体基板上に形成された層
    間絶縁膜を含み、 前記層間絶縁膜の上面部分が前記ゲート電極の側に近づ
    いている、請求項１記載の半導体装置。
  9. 【請求項９】 前記ゲート電極は金属からなる、請求項
    ８記載の半導体装置。
  10. 【請求項１０】 半導体基板の表面上にゲート電極を形
    成する工程と、 前記ゲート電極の両側面上にそれぞれダミー側壁絶縁膜
    を形成する工程と、 前記ゲート電極および前記ダミー側壁絶縁膜を挟んで前
    記半導体基板の一方の領域と他方の領域とにソース／ド
    レイン領域の一部となる不純物領域をそれぞれ形成する
    工程と、 前記不純物領域のそれぞれの表面上に前記ソース／ドレ
    イン領域の一部となるせり上げ部をそれぞれ形成する工
    程と、 前記せり上げ部を形成した後に前記ダミー側壁絶縁膜を
    除去する工程と、 前記ダミー側壁絶縁膜を除去した後に前記ゲート電極の
    側面上に側壁絶縁膜をそれぞれ形成する工程とを備え、 前記側壁絶縁膜を形成する工程は、前記せり上げ部と前
    記ゲート電極とによって挟まれた領域に前記側壁絶縁膜
    となる原料を供給するのを抑制することによりこの部分
    に空洞を設ける、半導体装置の製造方法。
  11. 【請求項１１】 前記ダミー側壁絶縁膜を形成する工程
    では、前記半導体基板の表面から所定の高さにわたっ
    て、前記ダミー側壁絶縁膜の膜厚が他の部分よりも厚い
    裾広部を形成し、 前記せり上げ部を形成する工程では、前記裾広部を越え
    て前記せり上げ部を形成する、請求項１０記載の半導体
    装置の製造方法。
  12. 【請求項１２】 前記側壁絶縁膜を形成した後に、前記
    せり上げ部のうち前記裾広部を越えて位置していた部分
    を除去する工程を備えた、請求項１１記載の半導体装置
    の製造方法。
  13. 【請求項１３】 前記せり上げ部を形成する工程の後前
    記ダミー側壁絶縁膜を除去する工程の前に、 前記ゲート電極、前記ダミー側壁絶縁膜および前記せり
    上げ部を覆うように、層間絶縁膜を形成する工程と前記
    層間絶縁膜に加工を施すことにより、前記ゲート電極お
    よび前記ダミー側壁絶縁膜を露出する工程ととを備え、 前記ダミー側壁絶縁膜を除去する工程では、前記露出し
    た前記ダミー側壁絶縁膜の部分からエッチングを施すこ
    とによって前記ダミー側壁絶縁膜が除去される、請求項
    １０記載の半導体装置の製造方法。
  14. 【請求項１４】 前記ゲート電極および前記ダミー側壁
    絶縁膜を露出する工程の後前記ダミー側壁絶縁膜を除去
    する工程の前に、 前記ゲート電極を除去して前記半導体基板の表面を露出
    する工程と、 露出した前記半導体基板の表面上に金属膜を含む新たな
    ゲート電極を形成する工程ととを備え、 前記ダミー側壁絶縁膜を除去する工程では、前記新たに
    形成されたゲート電極と前記層間絶縁膜との間に位置し
    て露出する前記ダミー側壁絶縁膜の部分からエッチング
    を施すことによって前記ダミー側壁絶縁膜が除去され
    る、請求項１３記載の半導体装置の製造方法。
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