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KR100487656B1 - 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법 - Google Patents

반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법 Download PDF

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KR100487656B1
KR100487656B1 KR10-2003-0055897A KR20030055897A KR100487656B1 KR 100487656 B1 KR100487656 B1 KR 100487656B1 KR 20030055897 A KR20030055897 A KR 20030055897A KR 100487656 B1 KR100487656 B1 KR 100487656B1
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South Korea
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semiconductor substrate
film
spacer
drain
forming
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박호우
박형무
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삼성전자주식회사
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Abstract

반도체 기판과 "L"형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 반도체 기판에 서로 이격된 소오스 및 드레인이 형성된다. 상기 소오스 및 상기 드레인 사이의 채널 영역 상부에 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들을 덮는 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성되되, 상기 수평부가 상기 소오스 및 상기 드레인에 중첩된 "L"형 스페이서가 형성된다. 상기 "L"형 스페이서 및 상기 게이트 패턴 사이에 개재되어 적어도 상기 수평부 및 상기 소오스/드레인 사이에 에어 갭을 제공하는 지지부가 형성된다.

Description

반도체 기판과 ″Ｌ″형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device including an air gap between a semiconductor substrate and an L-shape spacer and method for forming the same}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 더욱 상세하게는 반도체 기판과 "L"형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 FET(Field Effect Transistor)의 크기 축소도 점점 가속화되고 있다. 반도체 소자의 집적도가 증가함과 동시에 반도체 소자의 전력 소모 감소 또한 중요하게 여겨지고 있으며, 아울러 반도체 소자의 동작속도를 향상시키는 것 역시 해결하여야할 중요한 과제로 대두되고 있다.
FET의 크기 축소에 따라 핫 캐리어(hot carrier)가 게이트 절연막으로 주입되는 문제를 해결하기 위해 저도핑 드레인 (lightly doped drain, LDD) 구조가 제시된 바 있다. LDD 구조를 구현하기 위한 하나의 방법으로서 게이트 전극 측벽들에 "L"형 스페이서들을 형성하고, 게이트 전극과 "L"형 스페이서들을 이온주입 마스크로 이용하여 저농도 소오스/드레인 및 고농도 소오스/드레인을 형성한다.
도 1은 "확장된 극히 얕은 소오스/드레인 접합을 구비하는 MOSFET의 자기정렬 실리사이드 형성 방법(Method of forming a self-aligned MOSFET with an extended ultra-shallow S/D junction)"이라는 제목으로 셰린 우(Shye-Lin Wu)에 의해 미국특허 제6,087,234호에 개시된 종래 "L"형 스페이서를 구비하는 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 1에 보이는 바와 같이 종래 "L"형 스페이서를 구비하는 반도체 소자는 게이트 전극(12) 측벽들 및 그 주변의 반도체 기판(10)을 덮는 "L"형 스페이서들(13)을 포함한다. 도 1에서 참조번호 '11'은 게이트 절연막, '14'는 저농도 소오스/드레인, '15'는 고농도 소오스/드레인을 각각 나타낸다.
한편, 반도체 소자의 동작속도를 향상시키기 위해서는 여러 요소들을 고려하여야 한다. 그 중에서도 대표적인 것이 기생 커패시턴스(parasitic capacitance) 문제이다. 기생 커패시턴스는 반도체 소자의 여러 부분에서 존재하면서 동작 속도의 지연을 야기한다. 이러한 기생 커패시턴스 중의 하나가 게이트 주변 기생 커패시턴스(gate fringe parasitic capacitance)이다.
도 1에 보이는 바와 같이 "L"형 스페이서들(13)이 게이트 전극(12)과 저농도 소오스/드레인(14)에 접하는 종래 반도체 소자는 게이트 주변 기생 커패시턴스(Cgf)가 발생한다. 이러한, 게이트 주변 기생 커패시턴스(Cgf)는 게이트 전극의 특성을 열화시켜 게이트 동작 속도의 지연을 유발하고 소자의 성능을 저하시키는 문제점이 있다.
상기와 같은 문제를 해결하기 위한 본 발명의 기술적 과제는, 반도체 기판과 "L"형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 반도체 소자는, 반도체 기판에 형성되고 서로 이격된 소오스 및 드레인을 포함한다. 상기 소오스 및 상기 드레인 사이의 채널 영역 상부에 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들을 덮는 수직부(vertical portion) 및 상기 수직부의 하부로부터 연장된 수평부(lateral portion)로 구성되되, 상기 수평부는 상기 소오스 및 상기 드레인에 중첩된 "L"형 스페이서가 형성된다. 상기 "L"형 스페이서 및 상기 게이트 패턴 사이에 개재되어 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 소오스/드레인 사이에 에어 갭을 제공하는 지지부가 형성된다.
또한 상기 기술적 과제를 이루기 위한 본 발명의 반도체 소자 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 상기 반도체 기판 전면 상에 지지막, 스페이서 절연막 및 희생막을 차례로 형성한다. 상기 희생막, 상기 스페이서 절연막 및 상기 지지막을 이방성 식각하여 상기 게이트 패턴의 측벽들을 덮는 "L"형의 단면을 갖는 지지막 패턴, 상기 지지막 패턴을 덮는 "L"형의 단면을 갖는 스페이서 및 상기 스페이서를 덮는 희생막 패턴을 형성한다. 상기 "L"형 스페이서는 상기 반도체 기판의 표면에 대하여 수직한 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성된다. 상기 지지막 패턴을 등방성 식각하여 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 반도체 기판 사이에 에어 갭을 제공한다. 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴의 양 옆의 상기 반도체 기판 내에 소오스 및 드레인을 형성한다.
또한 상기 기술적 과제를 이루기 위한 본 발명의 반도체 소자 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 상기 반도체 기판 전면 상에, 상기 게이트 패턴에 대해 식각선택비를 갖는 물질로 버퍼 절연막을 형성한다. 상기 버퍼 절연막 상에 지지막, 스페이서 절연막 및 희생막을 차례로 형성하되, 상기 지지막 및 상기 희생막을 상기 스페이서 절연막에 대해 식각선택비를 갖는 동일한 물질로 형성한다. 상기 희생막, 상기 스페이서 절연막 및 상기 지지막을 이방성 식각하여 상기 게이트 패턴의 측벽들을 덮는 "L"형의 단면을 갖는 지지막 패턴, 상기 지지막 패턴을 덮는 "L"형의 단면을 갖는 스페이서 및 상기 스페이서를 덮는 희생막 패턴을 형성한다. 상기 "L"형 스페이서는 상기 반도체 기판의 표면에 대하여 수직한 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성된다. 상기 희생막 패턴을 완전히 제거함과 동시에 상기 지지막 패턴을 등방성 식각하여 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 반도체 기판 사이에 에어 갭을 제공한다. 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴의 양 옆의 상기 반도체 기판 내에 소오스 및 드레인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2에 보이는 바와 같이 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판(100) 상에 형성된 게이트 절연막(110)과 게이트 전극(120)으로 이루어지는 게이트 패턴(200), 그리고 상기 게이트 패턴(200)의 측벽들 상에 형성된 "L"형 스페이서들(151)을 포함한다. 상기 "L"형 스페이서(151)는 상기 게이트 패턴(200)의 측벽들로부터 일정 간격을 두고 형성된 수직부(152) 및 상기 수직부(152)의 하부로부터 연장되며 상기 반도체 기판(100)에 평행한 수평부(153)를 포함하여, 상기 반도체 기판(100)과 상기 수평부(153) 사이에 에어 갭(A1)을 제공한다. 또한, 본 발명에 따른 반도체 소자는 상기 게이트 패턴(200)의 측벽들과 상기 "L"형 스페이서들(151) 사이에 형성되어 상기 "L"형 스페이서들(151)을 지지하는 지지부들(142)을 포함한다. 상기 게이트 패턴(200) 양 옆의 상기 반도체 기판(200) 내에는 소오스/드레인(170)이 형성된다. 상기 소오스/드레인(170)은 상기 "L"형 스페이서(151)의 상기 수평부(153)와 중첩되는 반도체 기판(100) 내에 형성된 저농도 소오스/드레인(171)과 상기 수평부(153) 옆의 반도체 기판(100) 내에 형성되어 상기 저농도 소오스/드레인(171)과 접하는 고농도 소오스/드레인(172)을 포함한다.
상기 "L"형 스페이서(151)는 산화막으로 이루어질 수 있다. 상기 지지부들(142)은 반절연(semi-insulating) 폴리실리콘 또는 질화막으로 이루어질 수 있다. 한편, 상기 게이트 전극(120)과 상기 지지부(142)를 이루는 물질을 고려하여 상기 게이트 전극(120)과 상기 지지부(142) 사이에 버퍼 절연막(130)을 더 포함할 수도 있다.
이와 같이 본 발명은 "L"형 스페이서(151)의 수평부(153)와 반도체 기판(100) 사이에 에어 갭(A1)을 형성함에 따라 게이트 전극(120) 주변의 기생 커패시턴스(Cgf)를 감소시킬 수 있다. 즉, 기생 커패시터의 전극으로서 역할하는 상기 게이트 전극(120)과 상기 저농도 소오스/드레인(171) 사이에 에어 갭(A1)을 구비하고, 또한 상기 에어 갭(A1)의 간격 'g'와 상기 지지부(142)의 폭 'w'에 의해 게이트 전극(120)과 저농도 소오스/드레인(171)의 거리를 증가시킴에 따라 게이트 주변 기생 커패시턴스(Cgf)를 감소시킬 수 있다.
이하, 도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명한다.
먼저 도 3a에 보이는 바와 같이, 실리콘 기판 등의 반도체 기판(100) 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 SiO2, Si3N4, SiON, ZrO2, HfO2, Ta2O5 또는 Al2O3로 형성한다. 이어서, 상기 게이트 절연막(110) 상에 게이트 전극(120)을 형성한다. 결과적으로, 상기 게이트 절연막(110) 및 게이트 전극(120)으로 이루어지는 게이트 패턴(200)이 형성된다. 이러한 게이트 패턴(200)은 상기 게이트 절연막(110)을 이룰 절연막 상에 상기 게이트 전극(120)을 이룰 도전막을 형성하고, 상기 절연막 및 상기 도전막을 패터닝함으로써 얻어진다.
다음으로 도 3b에 보이는 바와 같이, 상기 게이트 패턴(200)의 형성이 완료된 상기 반도체 기판(100) 전면에 버퍼 절연막(130)을 형성한다. 상기 버퍼 절연막(130) 형성의 한 목적은 상기 게이트 패턴(200) 형성 과정에서 발생한 식각손상을 보상하기 위한 것이다. 상기 버퍼 절연막(130)은 90 Å 내지 110 Å 두께의 산화막을 성장시켜 형성할 수 있다.
이어서, 상기 버퍼 절연막(130) 상에 지지막(140), 스페이서 절연막(150) 및 희생막(160)을 차례로 형성한다. 상기 버퍼 절연막(130), 지지막(140), 스페이서 절연막(150) 및 희생막(160)은 각각 상기 게이트 패턴(200)이 형성된 상기 반도체 기판(100) 상의 토포로지를 갖는다.
본 발명의 실시예에서 상기 스페이서 절연막(150)은 화학기상증착법으로 100 Å 내지 500 Å 두께의 산화막을 증착하여 형성한다. 상기 지지막(140) 및 상기 희생막(160)은 각각 상기 스페이서 절연막(150)을 이루는 산화막에 대해 식각선택비를 갖는 폴리실리콘막 또는 질화막을 화학기상증착법을 이용하여 100 Å 내지 1000 Å 두께로 증착하여 형성한다. 상기 지지막(140)을 폴리실리콘막으로 형성할 경우에는 기생 커패시턴스의 발생을 방지하기 위해 반절연 폴리실리콘막을 이용하는 것이 바람직하다. 아울러, 공정의 단순화를 위해 상기 지지막(140) 및 상기 희생막(160)을 동일 물질로 형성하는 것이 바람직하다. 한편, 상기 게이트 전극(120)과 상기 지지막(130)을 각각 폴리실리콘막으로 형성한 경우, 식각손상을 보상하기 위하여 형성된 상기 버퍼 절연막(130)은 이후 실시되는 습식식각 공정에서 게이트 전극(120)의 식각을 방지하는 보호막으로서도 역할할 수 있다.
다음으로 도 3c에 보이는 바와 같이, 상기 버퍼 절연막(130)이 노출될 때까지 상기 희생막(160), 상기 스페이서 절연막(150) 및 상기 지지막(140)을 전면 이방성 식각하여, 게이트 전극(120)의 측벽들 상에 희생막 패턴들(161), "L"형 스페이서들(151) 및 "L"형 지지막 패턴들(141)을 형성한다.
상기 희생막 패턴들(161), 상기 "L"형 스페이서들(151) 및 상기 "L"형 지지막 패턴들(141)은 각각 동일 건식식각 과정에서 형성될 수 있다. 시간 경과에 따른 각 형성 과정은 다음과 같이 이루어진다. 먼저, 상기 희생막(160)을 전면 식각함으로써 희생막 패턴들(161)이 형성된다. 이어서, 상기 희생막 패턴들(161)의 형성 후 노출된 상기 스페이서 절연막(150)이 전면 식각되어 상기 게이트 패턴(200)의 측벽들로부터 일정 간격을 갖는 수직부들(152) 및 상기 수직부들(152)의 하부로부터 연장되며 상기 반도체 기판(100)에 평행한 수평부들(153)로 이루어지는 상기 "L"형 스페이서들(151)이 형성된다. 다음으로, 상기 "L"형 스페이서들(151)의 형성 후 노출된 상기 지지막(140)이 전면 식각되어 상기 "L"형 스페이서들(151)과 상기 게이트 패턴(200) 측벽들 사이에 "L"형 지지막 패턴(141)이 형성된다. 상기 "L"형 스페이서들(151)의 수직부들(152)과 상기 게이트 패턴(200) 사이의 간격 그리고 상기 수평부들(153)과 상기 버퍼 절연막(130) 사이의 간격은 각각 상기 "L"형 지지막 패턴(141)의 폭과 두께에 의해 결정된다.
본 발명의 실시예에서 상기 건식식각은 각각 CF4 및 O2 가스를 이용하는 주식각(main etch) 및 과도식각(over etch)으로 진행된다. 상기 주식각은 180 W 내지 220 W 전력, 90 mTorr 내지 110 mTorr 압력 조건에서 실시한다. 상기 과도식각은 90 W 내지 110 W 전력, 135 mTorr 내지 165 mTorr 압력 조건에서 실시한다.
다음으로 도 3d에 보이는 바와 같이 희생막 패턴들(161)을 제거하여 상기 "L"형 스페이서들(151)의 상기 수직부들(152) 및 상기 수평부들(153)의 상부 표면을 각각 노출시키고, "L"형 지지막 패턴(141)을 습식식각하여 상기 "L"형 스페이서들(151)의 상기 수평부들(153)과 상기 버퍼 절연막(130) 사이에 에어 갭들(A1)을 제공하는 지지부들(142)을 형성한다.
상기 지지부들(142)을 형성하기 위한 상기 습식식각 과정에서 상기 "L"형 스페이서들(151)의 수직부들(152)로 덮여있는 "L"형 지지막 패턴들(141)의 일부분은 식각되지 않고 잔류하여 상기 게이트 전극(120)의 측벽들을 덮는 버퍼 절연막(130)과 상기 "L"형 스페이서들(151)의 수직부들(152) 사이에 상기 지지부(142)가 형성된다. 상기 습식식각에서 식각율 또는 시간에 따라 상기 지지부(142)가 형성되는 위치 및 크기를 변화시킬 수 있다. 한편, 상기 습식식각에 의해 상기 게이트 전극(120)의 측벽들을 덮는 상기 버퍼 절연막(130)과 상기 "L"형 스페이서들(151)의 수직부들(152) 사이에 또 다른 에어 갭들(A2)이 함께 형성된다.
상기 지지막(140)을 폴리실리콘막으로 형성한 경우 상기 습식식각은 NH4OH 용액을 이용하여 45 ℃ 내지 55 ℃에서 실시한다. 상기 지지막(140)을 질화막으로 형성한 경우 상기 습식식각은 H3P04 용액을 이용하여 145 ℃ 내지 150 ℃에서 실시한다.
한편, 상기 희생막 패턴들(161)은 건식식각 또는 습식식각으로 제거될 수 있다. 상기 희생막 패턴들(161)과 상기 "L"형 지지막 패턴들(151)을 동일한 물질로 형성한 경우에는 습식식각으로 상기 희생 스페이서(161)를 제거하면서 동시에 상기 "L"형 지지막 패턴(141)의 일부를 식각하여 상기 지지부(142)를 형성할 수도 있다.
다음으로 도 3e에 보이는 바와 같이, 소오스/드레인 형성을 위한 불순물 이온주입 공정 및 열처리 공정을 실시하여 상기 게이트 패턴(200) 양 옆의 상기 반도체 기판(100) 내에 소오스/드레인(170)을 형성한다. 상기 소오스/드레인(170)은 상기 게이트 패턴(200)을 이온주입 마스크로 이용한 불순물 이온주입 공정으로 형성한다. 그에 따라 상기 수평부(153)와 중첩되어 상대적으로 적은 양의 이온이 주입되는 반도체 기판(100) 내에는 저농도 소오스/드레인(171)이 형성되고, 상기 이온주입 마스크로 덮이지 않는 상기 수평부(153) 옆의 상기 반도체 기판(100) 내에 상대적으로 많은 양의 이온이 주입되어 고농도 소오스/드레인(172)이 형성된다.
한편, 상기 본 발명의 실시예에서는 식각 손상을 보상하기 위하여 게이트 패턴 및 반도체 기판 표면 상에 상기 버퍼 절연막을 형성한다. 전술한 바와 같이 상기 지지막이 상기 게이트 전극과 동일한 물질로 형성되는 경우 등과 같이 상기 게이트 전극에 대해 식각선택비를 갖지 않는 경우, 상기 버퍼 절연막은 게이트 전극의 보호막으로서 역할할 수 있다. 그러나, 상기 지지막이 상기 게이트 전극에 대해 식각선택비를 갖는 경우에는 상기 버퍼 절연막의 형성은 생략될 수 있다.
상기와 같이 이루어지는 본 발명은 게이트 전극 측벽 상에 형성되는 "L"형 스페이서의 수평부와 반도체 기판 사이에 상대적으로 유전율이 낮은 에어 갭을 형성함에 따라 게이트 전극 주변의 기생 커패시턴스를 감소시킬 수 있다.
도 1은 종래 기술에 따라 "L"형 스페이서를 구비하는 반도체 소자의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조를 보이는 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 게이트 절연막
120: 게이트 전극 130: 버퍼 절연막
140: 지지막 141: "L"형 지지막 패턴
142: 지지부 150: 스페이서 절연막
151: "L"형 스페이서 152: 수직부
153: 수평부 160: 희생막
161: 희생막 패턴 170: 소오스/드레인
171: 저농도 소오스/드레인 172: 고농도 소오스/드레인
200: 게이트 패턴

Claims (20)

  1. 반도체 기판에 형성되고 서로 이격된 소오스 및 드레인;
    상기 소오스 및 상기 드레인 사이의 채널 영역 상부에 배치된 게이트 패턴;
    상기 게이트 패턴의 측벽들을 덮는 수직부(vertical portion) 및 상기 수직부의 하부로부터 연장된 수평부(lateral portion)로 구성되되, 상기 수평부는 상기 소오스 및 상기 드레인에 중첩된 "L"형 스페이서; 및
    상기 "L"형 스페이서 및 상기 게이트 패턴 사이에 개재되어 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 소오스/드레인 사이에 에어 갭을 제공하는 지지부를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소오스/드레인은,
    상기 "L"형 스페이서의 상기 수평부와 중첩되는 반도체 기판 내에 형성된 저농도 소오스/드레인; 및
    상기 "L"형 스페이서의 상기 수평부 옆의 상기 반도체 기판 내에 형성된 고농도 소오스/드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 L형 스페이서는,
    산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 지지부는,
    폴리실리콘 또는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 패턴과 상기 지지부 사이에 개재된 버퍼 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 포함하는 상기 반도체 기판 전면 상에 지지막, 스페이서 절연막 및 희생막을 차례로 형성하고,
    상기 희생막, 상기 스페이서 절연막 및 상기 지지막을 이방성 식각하여 상기 게이트 패턴의 측벽들을 덮는 "L"형의 단면을 갖는 지지막 패턴, 상기 지지막 패턴을 덮는 "L"형의 단면을 갖는 스페이서 및 상기 스페이서를 덮는 희생막 패턴을 형성하되, 상기 "L"형 스페이서는 상기 반도체 기판의 표면에 대하여 수직한 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성되고,
    상기 지지막 패턴을 등방성 식각하여 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 반도체 기판 사이에 에어 갭을 제공하고,
    상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴의 양 옆의 상기 반도체 기판 내에 소오스 및 드레인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 지지막 및 상기 희생막은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 희생막 패턴은,
    상기 지지막 패턴을 등방성 식각하면서 동시에 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 6 항에 있어서,
    상기 스페이서 절연막은,
    산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 지지막은,
    폴리실리콘막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 9 항에 있어서,
    상기 지지막은,
    반절연 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 9 항에 있어서,
    상기 희생막은,
    폴리실리콘막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 6 항에 있어서,
    상기 소오스/드레인을 형성하는 것은,
    상기 L형 스페이서의 상기 수평부와 중첩되는 상기 반도체 기판 내에 저농도 소오스/드레인을 형성하고,
    상기 L형 스페이서의 상기 수평부 옆의 상기 반도체 기판 내에 고농도 소오스/드레인을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  14. 제 6 항에 있어서,
    상기 게이트 패턴과 상기 지지막 사이에 버퍼 절연막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  15. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 포함하는 상기 반도체 기판 전면 상에, 상기 게이트 패턴에 대해 식각선택비를 갖는 물질로 버퍼 절연막을 형성하고,
    상기 버퍼 절연막 상에 지지막, 스페이서 절연막 및 희생막을 차례로 형성하되, 상기 지지막 및 상기 희생막을 상기 스페이서 절연막에 대해 식각선택비를 갖는 동일한 물질로 형성하고,
    상기 희생막, 상기 스페이서 절연막 및 상기 지지막을 이방성 식각하여 상기 게이트 패턴의 측벽들을 덮는 "L"형의 단면을 갖는 지지막 패턴, 상기 지지막 패턴을 덮는 "L"형의 단면을 갖는 스페이서 및 상기 스페이서를 덮는 희생막 패턴을 형성하되, 상기 "L"형 스페이서는 상기 반도체 기판의 표면에 대하여 수직한 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성되고,
    상기 희생막 패턴을 완전히 제거함과 동시에 상기 지지막 패턴을 등방성 식각하여 적어도 상기 "L"형 스페이서의 상기 수평부 및 상기 반도체 기판 사이에 에어 갭을 제공하고,
    상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 상기 게이트 패턴의 양 옆의 상기 반도체 기판 내에 소오스 및 드레인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 게이트 패턴은,
    폴리실리콘막으로 이루어지는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 버퍼 절연막은,
    산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 15 항에 있어서,
    상기 스페이서 절연막은,
    산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 지지막 및 상기 희생막은,
    폴리실리콘막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제 15 항에 있어서,
    상기 소오스/드레인을 형성하는 것은,
    상기 "L"형 스페이서의 상기 수평부와 중첩되는 상기 반도체 기판 내에 저농도 소오스/드레인을 형성하고,
    상기 "L"형 스페이서의 상기 수평부 옆의 상기 반도체 기판 내에 고농도 소오스/드레인을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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