KR101746709B1 - 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 - Google Patents
금속 게이트 전극들을 갖는 반도체 소자의 제조방법 Download PDFInfo
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Abstract
Description
도 10 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 17은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 18 및 도 19는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
5: 소자분리막
5a: 제1 활성영역
5b: 제2 활성영역
7a, 55a: 제1 게이트 절연막
7b, 55b: 제2 게이트 절연막
9a: 제1 더미 게이트 전극
9b: 제2 더미 게이트 전극
54a: 제1 더미 게이트 패턴
54b: 제2 더미 게이트 패턴
15a: 제1 그루브
15b: 제2 그루브
15: 층간 절연막
17: 제1 금속막
19: 제2 금속막
21: 제3 금속막
22: 적층 금속막
23: 평탄화막
25: 반사방지막
27: 감광막 패턴
31a: 제1 금속 게이트 전극
31b: 제2 금속 게이트 전극
Claims (30)
- 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하고,
상기 반도체 기판 상에 절연막을 형성하되, 상기 절연막은 상기 제1 및 제2 영역들 내에 각각 배치된 제1 그루브 및 제2 그루브를 갖는 층간절연막과 상기 제1 및 제2 그루브들의 적어도 바닥면들을 덮는 게이트 절연막을 포함하도록 형성되고,
상기 절연막을 갖는 기판의 전면 상에 제1 내지 제3 금속막들을 차례로 형성하여, 적층 금속막(laminated metal layer)을 형성하고,
상기 적층 금속막 상에 비감광성(non-photo sensitivity)을 갖는 평탄화막을 형성하되, 상기 평탄화막은 상기 제1 및 제2 그루브들을 채우도록 형성되고,
상기 제1 영역 내의 상기 평탄화막을 건식 식각 공정을 사용하여 선택적으로 제거하여, 상기 제1 영역 내의 상기 적층 금속막을 노출시키고 상기 제2 영역 내의 상기 적층 금속막을 덮는 평탄화막 패턴을 형성하고,
상기 평탄화막 패턴을 식각 마스크로 사용하여 상기 제1 영역 내의 상기 적층 금속막의 상기 제3 금속막을 선택적으로 제거하고,
상기 평탄화막 패턴을 제거하고,
상기 평탄화막 패턴이 제거된 결과물 전면 상에 상기 제1 및 제2 그루브들을 채우는 캐핑 금속막을 형성하고,
상기 캐핑 금속막을 열처리하여, 상기 캐핑 금속막과 상기 제1 영역 내의 상기 제1 금속막간의 제1 금속 합금막을 형성하고 상기 캐핑 금속막과 상기 제2 영역 내의 상기 제3 금속막간의 제2 금속 합금막을 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제1 영역은 N채널 모스 트랜지스터 영역을 포함하고 상기 제2 영역은 P채널 모스 트랜지스터 영역을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 절연막을 형성하는 것은
상기 제1 및 제2 영역들을 갖는 상기 반도체 기판 상에 게이트 절연막 및 더미 도전막을 차례로 형성하고,
상기 더미 도전막 및 상기 게이트 절연막을 패터닝하여 상기 제1 영역 내에 차례로 적층된 제1 게이트 절연막 및 제1 더미 게이트 전극과 아울러서 상기 제2 영역 내에 차례로 적층된 제2 게이트 절연막 및 제2 더미 게이트 전극을 형성하고,
상기 제1 및 제2 더미 게이트 전극들을 갖는 기판의 전면 상에 층간 절연막을 형성하고,
상기 층간 절연막을 평탄화시키어 상기 제1 및 제2 더미 게이트 전극들을 노출시키고,
상기 노출된 제1 및 제2 더미 게이트 전극들을 제거하여 상기 제1 및 제2 게이트 절연막들을 각각 노출시키는 제1 및 제2 그루브들을 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 절연막을 형성하는 것은
상기 제1 및 제2 영역들을 갖는 상기 반도체 기판 상에 더미 물질막을 형성하고,
상기 더미 물질막을 패터닝하여 상기 제1 및 제2 영역들 내에 각각 제1 더미 게이트 패턴 및 제2 더미 게이트 패턴을 형성하고,
상기 제1 및 제2 더미 게이트 패턴들을 갖는 기판 상에 층간 절연막을 형성하고,
상기 층간 절연막을 평탄화시키어 상기 제1 및 제2 더미 게이트 패턴들을 노출시키고,
상기 노출된 제1 및 제2 더미 게이트 패턴들을 제거하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 그루브들을 형성하고,
상기 제1 및 제2 그루브들을 갖는 기판의 전면 상에 콘포말한 게이트 절연막을 형성하는 것을 포함하되,
상기 적층 금속막은 상기 게이트 절연막 상에 형성되는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 비감광성 평탄화막(non-photo sensitive planarization layer)은 에스오에이치(spin on hardmask; SOH)막 또는 비정질 탄소막(amorphous carbon layer; ACL)으로 형성하고,
상기 제1 영역 내의 상기 평탄화막을 건식 식각하는 것은 산소 가스 및 질소 가스를 포함하는 공정 가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법. - 제 5 항에 있어서,
상기 공정 가스는 아르곤 가스를 더 포함하는 반도체 소자의 제조방법. - 제 5 항에 있어서,
상기 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(Si-based SOH layer)으로 형성하는 반도체 소자의 제조방법. - 삭제
- 제 1 항에 있어서,
상기 평탄화막 패턴을 형성하는 것은
상기 평탄화막 상에 상기 제1 영역 내의 상기 평탄화막을 노출시키는 무기 반사방지막 패턴(inorganic anti-reflective layer pattern)을 형성하고,
상기 무기 반사방지막 패턴을 식각 마스크로 사용하여 상기 노출된 평탄화막을 건식 식각하고,
상기 무기 반사방지막 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 무기 반사방지막 패턴을 형성하는 것은
상기 평탄화막 상에 무기 반사 방지막(inorganic anti-reflective layer)을 형성하고,
상기 무기 반사방지막 상에 상기 제2 영역을 덮는 감광막 패턴을 형성하고,
상기 제1 영역 내의 상기 무기 반사방지막을 건식 식각하여 상기 제1 영역 내의 상기 평탄화막을 선택적으로 노출시키고,
상기 감광막 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법. - 삭제
- 제 1 항에 있어서,
상기 제1 내지 제3 금속막들은 각각 하부 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 상부 타이타늄 질화막(TiN)으로 형성하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 층간 절연막의 상면이 노출될 때까지 상기 제1 금속 합금막 및 상기 제2 금속 합금막을 평탄화시키어 상기 제1 및 제2 그루브들 내에 각각 제1 금속 게이트 전극 및 제2 금속 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 평탄화막 패턴은 N2H2 가스를 공정 가스로 채택하는 애슁 공정을 사용하여 제거하는 반도체 소자의 제조방법. - 제 13 항에 있어서,
상기 캐핑 금속막은 알루미늄 합금막으로 형성하는 반도체 소자의 제조방법. - 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하고,
상기 반도체 기판 상에 절연막을 형성하되, 상기 절연막은 상기 제1 및 제2 영역들 내에 각각 배치된 제1 그루브 및 제2 그루브를 갖는 층간절연막과 상기 제1 및 제2 그루브들의 적어도 바닥면들을 덮는 게이트 절연막을 포함하도록 형성되고,
상기 절연막을 갖는 기판의 전면 상에 적층 금속막(laminated metal layer)을 형성하고,
상기 적층 금속막 상에 비감광성(non-photo sensitivity)을 갖는 평탄화막을 형성하되, 상기 평탄화막은 상기 제1 및 제2 그루브들을 채우도록 형성되고,
상기 제1 영역 내의 상기 평탄화막을 건식 식각 공정을 사용하여 부분적 식각하여 상기 제1 그루브 내에 잔존하는 제1 평탄화막 잔여물 및 상기 제2 영역을 덮는 평탄화막 패턴을 형성하고,
상기 제1 영역 내의 상기 적층 금속막의 최상부 금속막을 부분적 식각하여 상기 제1 그루브 내에 잔존하고 상기 제1 평탄화막 잔여물의 측벽 및 하면을 둘러싸는 제1 금속 잔여물을 형성하고,
상기 평탄화막 패턴을 부분적 식각하여 상기 제2 그루브 내에 잔존하는 제2 평탄화막 잔여물을 형성하고,
상기 제2 영역 내의 상기 적층 금속막의 최상부 금속막을 부분적 식각하여 상기 제2 그루브 내에 잔존하고 상기 제2 평탄화막 잔여물의 측벽 및 하면을 둘러싸는 제2 금속 잔여물을 형성하되, 상기 제1 금속 잔여물은 상기 제2 금속 잔여물을 형성하는 동안 제거되고,
상기 제2 평탄화막 잔여물을 제거하는 것을 포함하되,
상기 제1 평탄화막 잔여물은 상기 평탄화막 패턴을 부분적 식각하는 동안 또는 상기 제2 금속 잔여물을 형성하는 동안 제거되는 반도체 소자의 제조방법. - 삭제
- 삭제
- 삭제
- 제 16 항에 있어서,
상기 제1 평탄화막 잔여물 및 상기 평탄화막 패턴을 형성하는 것은
상기 평탄화막 상에 상기 제1 영역 내의 상기 평탄화막을 노출시키는 무기 반사방지막 패턴(inorganic anti-reflective layer pattern)을 형성하고,
상기 무기 반사방지막 패턴을 식각 마스크로 사용하여 상기 노출된 평탄화막을 부분적 식각하여 상기 제1 그루브 내에 상기 평탄화막의 일부를 잔존시키고,
상기 무기 반사방지막 패턴을 제거하는 것을 포함하는 반도체 소자의 제조방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제 16 항에 있어서,
상기 제1 및 제2 영역 내의 상기 최상부 금속막을 부분적 식각하는 것은 습식 식각 공정을 사용하여 진행하는 반도체 소자의 제조방법. - 제 16 항에 있어서,
상기 평탄화막 패턴을 부분적 식각하는 것은 건식 식각 공정을 사용하여 진행하는 반도체 소자의 제조방법. - 제 16 항에 있어서,
상기 제2 평탄화막 잔여물은 N2H2 가스를 공정 가스로 채택하는 애슁 공정을 사용하여 제거하는 반도체 소자의 제조방법. - 삭제
- 삭제
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