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KR20160122910A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20160122910A
KR20160122910A KR1020150052555A KR20150052555A KR20160122910A KR 20160122910 A KR20160122910 A KR 20160122910A KR 1020150052555 A KR1020150052555 A KR 1020150052555A KR 20150052555 A KR20150052555 A KR 20150052555A KR 20160122910 A KR20160122910 A KR 20160122910A
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pattern
gate
active
insulation pattern
isolation structure
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여경환
배근희
하승석
박은실
박선흠
신헌종
차동호
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삼성전자주식회사
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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 보다 구체적으로 그의 상부에 활성 패턴을 갖는 기판; 및 상기 활성 패턴을 가로지르며, 상기 활성 패턴을 제1 영역 및 제2 영역으로 양분하는 분리 구조체를 포함할 수 있다. 이때, 상기 분리 구조체는, 상기 제1 및 제2 영역들 사이에 정의된 리세스 영역을 채우는 제1 절연 패턴을 포함하고, 상기 제1 절연 패턴은 오목한(concave) 상면을 가질 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴을 갖는 기판; 및 상기 활성 패턴을 가로지르며, 상기 활성 패턴을 제1 영역 및 제2 영역으로 양분하는 분리 구조체를 포함할 수 있다. 이때, 상기 분리 구조체는, 상기 제1 및 제2 영역들 사이에 정의된 리세스 영역을 채우는 제1 절연 패턴을 포함하고, 상기 제1 절연 패턴은 오목한(concave) 상면을 가질 수 있다.
상기 제1 절연 패턴의 상면의 중앙은, 상기 제1 절연 패턴의 상면의 양 가장자리들보다 더 낮을 수 있다.
상기 분리 구조체는 상기 제1 절연 패턴을 덮는 제2 절연 패턴을 더 포함할 수 있다.
상기 제2 절연 패턴의 상부의 폭은, 상기 제1 절연 패턴의 폭보다 더 클 수 있다.
평면적 관점에서, 상기 제1 및 제2 절연 패턴들은 라인 형태를 가질 수 있다.
상기 반도체 소자는, 상기 기판 상에, 상기 활성 패턴을 덮는 층간 절연막을 더 포함하되, 상기 제2 절연 패턴의 상면은 상기 층간 절연막의 상면과 공면을 이룰 수 있다.
상기 제2 절연 패턴과 상기 층간 절연막은 동일한 물질을 포함할 수 있다.
상기 반도체 소자는, 상기 분리 구조체와 인접하며, 상기 제1 및 제2 영역들과 각각 전기적으로 접속하는 콘택들을 더 포함하되, 상기 콘택들은 상기 제2 절연 패턴의 양 가장자리들을 관통할 수 있다.
상기 반도체 소자는, 상기 기판에, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하고, 상기 제1 절연 패턴은 상기 기판의 상면에 평행한 제1 방향을 따라 상기 소자 분리막 상으로 연장될 수 있다.
상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출되고, 상기 리세스 영역의 바닥면은 상기 소자 분리막의 상면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 영역들을 각각 가로지르는 제1 및 제2 게이트 전극들을 더 포함하되, 상기 분리 구조체는 상기 제1 및 제2 게이트 전극들 사이에서 이들과 평행하게 연장될 수 있다.
상기 반도체 소자는, 각각의 상기 제1 및 제2 게이트 전극들의 양 측에 제공되는 소스/드레인 영역들을 더 포함하되, 상기 제1 절연 패턴은, 그와 인접하는 상기 제1 영역의 소스/드레인 영역과 그와 인접하는 상기 제2 영역의 소스/드레인 영역 사이에 개재될 수 있다.
상기 제1 절연 패턴의 상면은, 상기 제1 및 제2 게이트 전극들의 상면들보다 낮고, 상기 활성 패턴의 상면보다 높을 수 있다.
상기 반도체 소자는, 각각의 상기 제1 및 제2 게이트 전극들의 양 측벽들 상에 제공된 게이트 스페이서들; 및 상기 게이트 전극과 상기 게이트 스페이서들 사이, 및 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 유전막을 더 포함하고, 상기 게이트 스페이서들 및 상기 게이트 유전막은 상기 게이트 전극을 따라 연장될 수 있다.
상기 반도체 소자는, 상기 분리 구조체는 상기 제1 절연 패턴의 양 측벽들을 덮는 스페이서들을 더 포함할 수 있다. 상기 제1 절연 패턴의 상면의 중앙은, 상기 스페이서들의 상면들보다 더 낮을 수 있다.
상기 제1 및 제2 영역들 사이의 상기 제1 절연 패턴의 바닥면은 상기 스페이서들의 바닥면들보다 더 낮을 수 있다.
상기 분리 구조체는 상기 제1 절연 패턴을 덮는 도전 패턴을 더 포함할 수 있다.
상기 활성 패턴은 복수로 제공되고, 상기 반도체 소자는, 적어도 하나의 상기 활성 패턴을 가로지르는 제3 게이트 전극을 더 포함하되, 상기 제3 게이트 전극은 상기 분리 구조체와 일 방향으로 정렬되며, 상기 일 방향은 상기 제3 게이트 전극 및 상기 분리 구조체의 연장 방향이고, 상기 도전 패턴의 일 말단은 상기 제3 게이트 전극의 일 말단과 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상부의 활성 패턴들을 가로지르는 게이트 전극들; 및 한 쌍의 상기 게이트 전극들 사이에서 상기 활성 패턴들을 가로지르는 분리 구조체를 포함할 수 있다. 상기 분리 구조체는, 상기 활성 패턴들을 뚫고 상기 기판의 바닥면을 향해 연장되는 제1 절연 패턴을 포함하고, 상기 제1 절연 패턴의 상면은, 상기 게이트 전극들의 상면들보다 낮고, 상기 활성 패턴의 상면보다 높을 수 있다.
상기 활성 패턴들은 상기 기판의 상면에 평행한 제1 방향으로 서로 평행하게 연장되고, 상기 게이트 전극들 및 상기 분리 구조체는 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 연장될 수 있다.
상기 제1 절연 패턴의 상면의 중앙은, 상기 제1 절연 패턴의 상면의 양 가장자리들보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 활성 패턴들을 덮는 층간 절연막을 포함하되, 상기 제1 절연 패턴의 상면은 상기 층간 절연막의 상면보다 낮을 수 있다.
상기 분리 구조체는 상기 제1 절연 패턴을 덮는 제2 절연 패턴을 더 포함하고, 상기 제2 절연 패턴의 상부의 폭은, 상기 제1 절연 패턴의 폭보다 더 클 수 있다.
상기 반도체 소자는, 상기 게이트 전극들 사이의 상기 활성 패턴들의 상부들에 형성된 소스/드레인 영역들을 더 포함하고, 상기 제1 절연 패턴은 이와 인접하는 상기 소스/드레인 영역들 사이에 개재될 수 있다.
상기 반도체 소자는, 상기 기판 내에 제공되어, 상기 활성 패턴들을 정의하는 소자 분리막들을 더 포함하고, 상기 활성 패턴들의 상부들은 상기 소자 분리막들 사이로 돌출되고, 상기 제1 절연 패턴의 바닥면의 일부는 상기 소자 분리막들의 상면들보다 더 낮을 수 있다.
상기 분리 구조체는, 상기 제1 절연 패턴을 덮으며 상기 제1 절연 패턴과 함께 일 방향으로 연장되는 도전 패턴을 더 포함할 수 있다.
어느 하나의 상기 게이트 전극 및 상기 분리 구조체는 상기 일 방향으로 정렬되고, 상기 도전 패턴의 일 말단은 상기 어느 하나의 게이트 전극의 일 말단과 연결될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부에 활성 패턴을 정의하는 소자 분리막을 형성하는 것; 상기 활성 패턴을 가로지르는 제1 내지 제3 희생 패턴들을 형성하는 것, 상기 제2 희생 패턴은 상기 제1 및 제3 희생 패턴들 사이에 개재되고; 상기 활성 패턴을 덮는 층간 절연막을 형성하는 것, 상기 층간 절연막의 상면은 상기 제1 내지 제3 희생 패턴들의 상면들과 공면을 이루고; 상기 제2 희생 패턴을 선택적으로 제거하여, 상기 층간 절연막을 관통하는 트렌치를 형성하는 것; 상기 트렌치에 의해 노출된 상기 활성 패턴의 상부를 식각하여 리세스 영역을 형성하는 것, 상기 리세스 영역의 바닥면은 상기 소자 분리막의 상면보다 더 낮고; 상기 리세스 영역을 채우는 제1 절연 패턴을 형성하는 것, 상기 제1 절연 패턴은 오목한(concave) 상면을 갖고; 및 상기 제1 및 제3 희생 패턴들을 게이트 전극들로 교체하는 것을 포함할 수 있다.
상기 리세스 영역은 상기 활성 패턴을 제1 영역 및 제2 영역으로 양분하고, 상기 제1 및 제3 희생 패턴들은 상기 제1 및 제2 영역들 상을 각각 가로지를 수 있다.
상기 제2 희생 패턴을 선택적으로 제거하는 것은: 상기 층간 절연막 상에, 상기 제2 희생 패턴의 상면을 노출하는 개구부를 포함하는 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 상기 제2 희생 패턴을 선택적으로 제거하는 것을 포함할 수 있다.
상기 리세스 영역을 형성할 때, 상기 트렌치의 상부가 더 식각되어 그의 상부의 폭이 더 증가할 수 있다.
상기 제1 절연 패턴을 형성하는 것은: 상기 리세스 영역을 채우는 제1 절연막을 형성하는 것, 상기 제1 절연막은 상기 트렌치의 측벽들을 덮고; 및 상기 트렌치의 측벽들을 덮는 상기 제1 절연막의 일부를 제거하여 제1 절연 패턴을 형성하는 것을 포함하고, 상기 제1 절연막의 일부가 제거되면서 상기 제1 절연 패턴은 상기 오목한 상면을 가질 수 있다.
상기 제1 절연막은 상기 트렌치를 완전히 채우지 않을 수 있다.
상기 제조 방법은, 상기 트렌치를 채우며 상기 제1 절연 패턴을 덮는 제2 절연 패턴을 형성하는 것을 더 포함하되, 상기 제2 절연 패턴의 상면은 상기 층간 절연막의 상면과 공면을 이룰 수 있다.
상기 제조 방법은, 상기 게이트 전극들과 상기 제1 절연 패턴 사이에 각각 상기 층간 절연막을 관통하는 콘택 홀들을 형성하는 것을 더 포함하되, 상기 콘택 홀들은 상기 제2 절연 패턴의 양 가장자리들을 관통할 수 있다.
상기 제조 방법은, 상기 제2 절연 패턴을 형성하기 전에, 상기 제1 절연 패턴을 덮는 도전 패턴을 형성하는 것을 더 포함하되, 상기 도전 패턴은 상기 제1 및 제2 절연 패턴들 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는 서로 다른 절연 패턴들이 순차적으로 적층된 분리 구조체를 디퓨전 브레이크(diffusion break)로 이용함으로써, 분리 구조체에 의해 양분된 활성 패턴들간의 캐리어들의 확산을 효과적으로 방지할 수 있다. 나아가, 분리 구조체의 상부를 채우는 절연 패턴을 층간 절연막과 동일 또는 유사한 막질로 형성함으로써, 소스/드레인들에 접속하는 콘택을 용이하게 형성할 수 있고 소자의 신뢰성을 향상시킬 수 있다.
도 1는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a, 3b, 3c 및 3d는 각각 도 2의 I-I'선, II-II'선 III-III'선, 및 IV-IV'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 I-I'선 및 III-III'선에 따른 단면도이다.
도 6a 내지 도 14a, 도 6b 내지 도 14b, 도 6c 내지 도 14c, 도 10d 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 17은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막들(104)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자 분리막들(104)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다. 도 3a, 3b, 3c 및 3d는 각각 도 2의 I-I'선, II-II'선 III-III'선, 및 IV-IV'선에 따른 단면도이다.
도 2 및 도 3a 내지 도 3d를 참조하면, 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막들(104)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 소자 분리막들(104)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(AP)은 제1 도전형을 가질 수 있다. 소자 분리막들(104)이 상기 활성 패턴들(AP)의 각각의 양 측에 배치되어, 상기 활성 패턴들(AP)을 정의할 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.
상기 활성 패턴들(AP)은 상기 소자 분리막들(104) 사이에서 돌출된 활성 핀들(AF)을 각각 포함할 수 있다. 구체적으로, 각각의 상기 활성 핀들(AF)은 상기 활성 패턴(AP)으로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 각각의 상기 활성 핀들(AF)은 소스/드레인 영역들(SD) 및 상기 소스/드레인 영역들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.
일 실시예에 따르면, 상기 기판(100) 상에, 상기 활성 패턴들(AP)을 가로지르는 게이트 전극들(135)이 배치될 수 있다. 상기 게이트 전극들(135)은 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 즉, 상기 게이트 전극들(135)은 상기 소자 분리막들(104) 사이로 돌출된 상기 활성 핀들(AF)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
각각의 상기 게이트 전극들(135)의 양 측벽들 상에 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125) 각각의 상면은, 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(125)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극들(135)과 상기 기판(100) 사이, 및 상기 게이트 전극들(135)과 상기 게이트 스페이서들(125) 사이에 게이트 유전막들(134)이 각각 배치될 수 있다. 각각의 상기 게이트 유전막들(134)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전막들(134)은 상기 채널 영역들(CHR)의 상면들 및 측벽들을 덮을 수 있다. 상기 게이트 유전막들(134)은 상기 활성 핀들(AF)으로부터 수평적으로 연장되어 상기 소자 분리막들(104)의 상면들을 부분적으로 덮을 수 있다. 일 예에 따르면, 상기 소자 분리막들(104)의 상면들은 상기 게이트 유전막들(134)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전막들(134)에 의해 덮이지 않는 상기 소자 분리막들(104)의 상면들은 후술할 제1 층간 절연막(150)에 의해 덮일 수 있다.
상기 게이트 유전막들(134)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 배치될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑막들(145)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(135)의 양 측의 상기 활성 핀들(AF)에 상기 소스/드레인 영역들(SD)이 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 수직적 관점에서, 상기 채널 영역들(CHR)의 상면들은 상기 소스/드레인 영역들(SD)의 바닥면들보다 높을 수 있다. 상기 소스/드레인 영역들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.
상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(AP)과 다른 제2 도전형을 가질 수 있다.
본 발명의 일 실시예에 따르면, PMOSFET 영역(PR)의 상기 활성 패턴들(AP)을 가로지르는 분리 구조체(DB)가 배치될 수 있다. 상기 분리 구조체(DB)는 한 쌍의 게이트 전극들(135) 사이에서, 상기 게이트 전극들(135)과 평행하게 상기 제1 방향(D1)으로 연장될 수 있다. 즉, 상기 분리 구조체(DB)는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 다만 상기 게이트 전극들(135)과는 달리, 상기 분리 구조체(DB)는 상기 소자 분리막들(104) 사이로 돌출된 상기 활성 핀들(AF)을 관통할 수 있다.
일 예로, 상기 분리 구조체(DB)는, NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장되는 어느 하나의 게이트 전극(135a)과 상기 제1 방향(D1)으로 정렬될 수 있다. 앞서 설명한 바와 같이, 상기 제1 방향(D1)은 상기 어느 하나의 게이트 전극(135a)과 상기 분리 구조체(DB)의 연장 방향일 수 있다. 따라서, 상기 분리 구조체(DB)의 일 말단은, 상기 어느 하나의 게이트 전극(135a)의 일 말단과 연결될 수 있다. 다른 예로, 상기 분리 구조체(DB)와 상기 어느 하나의 게이트 전극(135a)은 상기 제1 방향(D1)으로 서로 이격될 수 있으며, 특별히 제한되는 것은 아니다.
상기 분리 구조체(DB)는, 상기 활성 핀들(AF)을 관통하며 상기 제1 방향(D1)으로 연장되는 제1 절연 패턴(DP1), 및 상기 제1 절연 패턴(DP1)을 덮으며 상기 제1 절연 패턴(DP1)과 함께 상기 제1 방향(D1)으로 연장되는 제2 절연 패턴(DP2)을 포함할 수 있다. 나아가, 상기 분리 구조체(DB)는 상기 제1 절연 패턴(DP1)의 상부의 측벽들을 덮는 분리 스페이서들(SP)을 더 포함할 수 있다. 상기 분리 스페이서들(SP) 역시 상기 제1 절연 패턴(DP1)과 함께 상기 제1 방향(D1)으로 연장될 수 있다.
상기 제1 절연 패턴(DP1)은, 상기 활성 패턴들(AP)을 가로지르며 각각의 상기 활성 패턴들(AP)을 두 영역으로 양분할 수 있다. 예를 들어, 도 2 및 도 3a를 다시 참조하면, 상기 제1 절연 패턴(DP1)을 기준으로 상기 활성 패턴(AP) 또는 상기 활성 핀(AF)은 제1 영역(R1) 및 제2 영역(R2)으로 양분될 수 있다. 상기 제1 절연 패턴(DP1)에 의하여, 상기 제1 영역(R1)과 상기 제2 영역(R2)간에 캐리어들의 이동 및 확산이 차단될 수 있다.
보다 구체적으로, 상기 제1 영역(R1)과 상기 제2 영역들(R2) 사이에 리세스 영역(RC)이 정의될 수 있다. 상기 리세스 영역(RC)은 상기 활성 패턴(AP)의 상부에 형성되어 상기 기판(100)의 바닥면을 향해 연장될 수 있다. 나아가, 상기 리세스 영역(RC)의 바닥면(RCB)은 상기 소자 분리막들(104)의 상면들보다 더 낮으므로, 상기 리세스 영역(RC)의 측벽 중 일부는 상기 소자 분리막들(104)에 의해 정의될 수 있다(도 3c 참조). 상기 리세스 영역(RC)은 복수개로 제공되어, 상기 제1 절연 패턴(DP1)이 관통하는 상기 활성 패턴들(AP) 사이마다 상기 리세스 영역들(RC)이 정의될 수 있다. 상기 제1 절연 패턴(DP1)은 상기 리세스 영역들(RC)을 완전히 채우며 상기 소자 분리막들(104) 상으로 연장될 수 있다. 상기 제1 방향(D1)으로의 단면에서, 제1 절연 패턴(DP1)은 빗(comb) 형태를 가질 수 있다(도 3c 참조).
각각의 상기 제1 및 제2 영역들(R2) 상에서, 소스/드레인 영역(SD)이 상기 제1 절연 패턴(DP1)과 인접할 수 있다. 상기 제1 절연 패턴(DP1)과 인접하는 한 쌍의 상기 소스/드레인 영역들(SD) 사이에 상기 제1 절연 패턴(DP1)이 개재될 수 있다. 상기 분리 스페이서들(SP)은 상기 한 쌍의 소스/드레인 영역들(SD) 및 상기 제1 절연 패턴(DP1) 사이에 각각 개재될 수 있다. 상기 제1 및 제2 영역들(R1, R2) 사이의 상기 제1 절연 패턴(DP1)의 바닥면(즉, 상기 리세스 영역(RC)의 바닥면(RCB))은 상기 분리 스페이서들(SP)의 바닥면들보다 더 낮을 수 있다.
상기 제1 절연 패턴(DP1)의 상면은 상기 게이트 전극들(135)의 상면들보다 낮고, 상기 활성 패턴들(AP)의 상면들보다 높을 수 있다. 보다 구체적으로, 상기 제1 절연 패턴(DP1)의 상면은 상기 게이트 전극들(135)의 상면들과 상기 소스/드레인 영역들(SD)의 상면들 사이의 레벨에 위치할 수 있다. 나아가, 상기 제1 절연 패턴(DP1)의 상면은 후술할 제1 층간 절연막(150)의 상면보다 더 낮을 수 있다.
상기 제2 방향(D2)으로의 단면에서, 상기 제1 절연 패턴(DP1)의 상면은 오목한(concave) 상면을 가질 수 있다(도 3a 참조). 일 예로, 상기 제1 절연 패턴(DP1)의 상면의 중앙(T1)은, 상기 제1 절연 패턴(DP1)의 상면의 양 가장자리들(T2)보다 더 낮을 수 있다. 상기 제1 절연 패턴(DP1)의 상면은 곡선 형태의 오목한 상면을 가질 수 있지만, 다른 예로 상기 제1 절연 패턴(DP1)의 상면은 직선 형태의 V자 상면을 가질 수도 있다. 또한, 상기 제1 절연 패턴(DP1)의 상면의 양 가장자리들(T2)의 높이는 상기 분리 스페이서들(SP)의 상면들과 실질적으로 동일할 수 있다. 다만, 상기 제1 절연 패턴(DP1)의 상면의 중앙(T1)은, 상기 분리 스페이서들(SP)의 상면들보다 더 낮을 수 있다.
상기 제1 절연 패턴(DP1)은 질화막을 포함할 수 있다. 일 예로, 상기 제1 절연 패턴(DP1)은 SiCN, SiCON 또는 SiN을 포함할 수 있다. 앞서 설명한 바와 같이, 상기 채널 영역들(CHR)에는 압축응력 또는 인장응력이 제공될 수 있다. 이러한 응력(stress)은 하나의 상기 활성 핀(AF) 내에 전체적으로 형성되는데, 상기 제1 및 제2 영역들(R1, R2)을 양분하는 상기 리세스 영역(RC)에 의해 상기 응력의 균형이 깨질 수 있다. 이때, 질화막을 포함하는 상기 제1 절연 패턴(DP1)이 상기 리세스 영역(RC)을 완전히 채움으로써, 상기 제1 및 제2 영역들(R1, R2)에 형성된 응력의 균형을 유지시킬 수 있다.
<COMMENT: 디퓨전 브레이크로 질화막 계열의 절연막을 사용하는 이유를 위와 같이 설명해 보았습니다. 기술적으로 적절한지 확인 부탁드립니다.>
상기 제2 절연 패턴(DP2)은 상기 제1 절연 패턴(DP1)의 상면 및 상기 분리 스페이서들(SP)의 상면들을 모두 덮을 수 있다. 상기 제2 절연 패턴(DP2)의 상부의 폭(W2)은 상기 제1 절연 패턴(DP1)의 폭(W1)보다 더 클 수 있다. 이로써, 상기 제1 절연 패턴(DP1)과 인접하는 콘택들(CA)은 상기 제2 절연 패턴(DP2)의 양 가장자리들을 관통할 수 있다. 이에 대한 구체적인 설명은 후술한다. 상기 제2 절연 패턴(DP2)의 상면은 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다.
상기 제2 절연 패턴(DP2)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 일 예로, 상기 제2 절연 패턴(DP2)은 후술할 제1 층간 절연막(150)과 동일한 물질인 실리콘 산화막을 포함할 수 있다. 나아가, 상기 제2 절연 패턴(DP2)은 상기 제1 절연 패턴(DP1)과 서로 다른 물질을 포함할 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 스페이서들(125), 상기 소스/드레인 영역들(SD), 및 상기 분리 구조체(DB)를 덮을 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑막들(145)의 상면들 및 상기 제2 절연 패턴(DP2)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 게이트 캡핑막들(145) 및 상기 제2 절연 패턴(DP2)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
나아가, 각각의 상기 게이트 전극들(135)의 양 측에, 상기 제1 및 제2 층간 절연막들(150, 155)을 관통하여 상기 소스/드레인 영역들(SD)과 전기적으로 연결되는 콘택들(CA)이 배치될 수 있다. 하나의 상기 콘택(CA)은 하나의 상기 소스/드레인 영역(SD)과 연결되거나, 또는 복수개의 상기 소스/드레인 영역들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 베리어막(BL)은 상기 도전 기둥(CP)의 측벽들 및 바닥면을 덮을 수 있다. 상기 도전 기둥(CP)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
구체적으로, 상기 콘택들(CA) 중 한 쌍의 콘택들(CA)이, 상기 제1 절연 패턴(DP1)과 인접하는 상기 한 쌍의 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 즉, 상기 한 쌍의 콘택들(CA)은 상기 제1 및 제2 영역들(R2) 상에 각각 배치될 수 있다. 이때, 도 2 및 도 3a를 다시 참조하면, 상기 한 쌍의 콘택들(CA)은 상기 제2 절연 패턴(DP2)의 양 가장자리들을 관통할 수 있다. 이로써, 상기 제2 절연 패턴(DP2)의 상부의 폭(W2)은 상기 한 쌍의 콘택들(CA) 사이의 거리와 실질적으로 동일할 수 있다. 상기 제2 절연 패턴(DP2)은 상기 한 쌍의 콘택들(CA)과 직접 접할 수 있다. 상기 제1 절연 패턴(DP1)은 상기 제2 절연 패턴(DP2)의 상부의 폭(W2)보다 작은 폭(W1)을 갖기 때문에, 상기 한 쌍의 콘택들(CA)과 이격될 수 있다. 결론적으로, 상기 콘택들(CA)을 형성할 때, 질화막을 포함하는 상기 제1 절연 패턴(DP1)은 상기 콘택들(CA)이 형성될 위치와는 이격되어 있으므로, 상기 콘택들(CA)의 형성에 영향을 주지 않을 수 있다. 이와 관련된 구체적인 설명은 후술한다.
일 실시예에 따르면, 도시되진 않았지만, 상기 소스/드레인 영역들(SD)과 상기 콘택들(CA) 사이에 실리사이드층들(미도시)이 각각 개재될 수 있다. 즉, 상기 콘택들(CA)은 상기 실리사이드층들을 통해 상기 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 도시되진 않았지만, 상기 콘택들(CA)과 상기 제1 층간 절연막(150) 사이 및 상기 콘택들(CA)과 상기 제2 절연 패턴(DP2) 사이에 콘택 스페이서들(미도시)이 개재될 수 있다. 각각의 상기 콘택 스페이서들은 상기 콘택(CA)의 측벽을 감쌀 수 있다. 따라서, 이 경우 상기 한 쌍의 콘택들(CA)은 상기 제2 절연 패턴(DP2)과 직접 접하지 않을 수 있다. 상기 콘택 스페이서들은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
어느 하나의 상기 게이트 전극(135) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 어느 하나의 게이트 전극(135)과 전기적으로 연결되어, 상기 어느 하나의 게이트 전극(135)에 신호를 인가할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 어느 하나의 상기 콘택(CA) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 어느 하나의 콘택(CA)과 연결되는 소스/드레인 영역(SD)은 상기 어느 하나의 콘택(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인 영역(SD) 역시 어느 하나의 상기 콘택(CA) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 3b 내지 도 3d, 및 도 4를 참조하면, 제2 절연 패턴(DP2)의 상부의 폭(W2)은, 이와 인접하는 한 쌍의 콘택들(CA) 사이의 거리보다 작을 수 있다. 즉, 상기 한 쌍의 콘택들(CA)은 분리 구조체(DB)와 이격될 수 있다. 따라서, 상기 한 쌍의 콘택들(CA)은 상기 제2 절연 패턴(DP2)의 양 가장자리들을 관통하지 않고, 제1 및 제2 층간 절연막들(150, 155)을 관통할 수 있다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 2의 I-I'선 및 III-III'선에 따른 단면도이다. 본 예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2, 도 3b, 도 3d, 도 5a, 및 도 5b를 참조하면, 분리 구조체(DB)는 제1 절연 패턴(DP1)을 덮으며 상기 제1 절연 패턴(DP1)과 함께 제1 방향(D1)으로 연장되는 도전 패턴(CL)을 더 포함할 수 있다. 상기 도전 패턴(CL)은 상기 제1 및 제2 절연 패턴들(DP1, DP2) 사이에 개재될 수 있다.
상기 도전 패턴(CL)의 하부의 폭은 상기 제1 절연 패턴(DP1)의 폭(W1)과 실질적으로 동일할 수 있으며, 상기 도전 패턴(CL)의 상부의 폭은 상기 제2 절연 패턴(DP2)의 폭(W2)과 실질적으로 동일할 수 있다. 이때, 상기 도전 패턴(CL)의 제2 방향(D2)으로의 최대 폭(예를 들어, W2)은 이와 인접하는 한 쌍의 콘택들(CA) 사이의 거리보다 작을 수 있다. 즉, 상기 도전 패턴(CL)은 상기 한 쌍의 콘택들(CA)과 이격될 수 있다. 나아가 상기 도전 패턴(CL)은 활성 패턴들(AP), 예를 들어 소스/드레인 영역들(SD)과도 이격될 수 있다. 상기 도전 패턴(CL)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
평면적 관점에서, 상기 분리 구조체(DB)의 일 말단은, 어느 하나의 게이트 전극(135a)의 일 말단과 연결될 수 있다(도 2 참조). 이때, 상기 분리 구조체(DB)는 상기 도전 패턴(CL)을 포함하므로, 상기 도전 패턴(CL)은 상기 어느 하나의 게이트 전극(135a)과 전기적으로 연결될 수 있다. 즉, 상기 어느 하나의 게이트 전극(135a)은 상기 도전 패턴(CL)을 통해 PMOSFET 영역(PR)을 가로지르며 상기 제1 방향(D1)으로 전기적으로 더 연장될 수 있다. 일 실시예에 따르면, 도시되진 않았지만, 상기 분리 구조체(DB)의 다른 말단에 추가적인 게이트 콘택이 연결될 수 있다. 따라서, 상기 게이트 콘택 및 상기 분리 구조체(DB)를 이용해 상기 어느 하나의 게이트 전극(135a)에 신호를 인가할 수 있다. 결론적으로, 상기 분리 구조체(DB)는 상기 활성 패턴들(AP)을 양분하여 상호간의 캐리어들의 이동을 차단할 뿐만 아니라, 게이트에 신호를 인가하는 도전 라인의 역할을 수행할 수 있다.
도 6a 내지 도 14a, 도 6b 내지 도 14b, 도 6c 내지 도 14c, 도 10d 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 14a는 도 2의 I-I'선에 따른 단면도들이고, 도 6b 내지 도 14b는 도 2의 II-II'선에 따른 단면도들이고, 도 6c 내지 도 14c는 도 2의 III-III'선에 따른 단면도들이고, 및 도 10d 내지 도 14d는 도 2의 IV-IV'선에 따른 단면도들이다.
도 2, 및 도 6a 내지 도 6c를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 정의하는 소자 분리 트렌치들(105)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 활성 패턴들(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 소자 분리 트렌치들(105)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 차례로 적층되는, 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다. 상기 소자 분리 트렌치들(105) 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 일 예에 따르면, 상기 소자분리 트렌치들(105) 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴들(AP) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
도 2, 및 도 7a 내지 도 7c를 참조하면, 상기 소자 분리 트렌치들(105)을 채우는 소자 분리막들(104)이 형성될 수 있다. 상기 소자 분리막들(104)을 형성하는 것은, 상기 소자 분리 트렌치들(105)을 채우는 절연막(예를 들어, 실리콘 산화막)을 형성한 후, 상기 제1 마스크 패턴(110)의 상면이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 소자 분리막들(104)은 상기 소자 분리 트렌치들(105) 내에 국소적으로 형성될 수 있다.
도 2, 및 도 8a 내지 도 8c를 참조하면, 먼저 상기 활성 패턴들(AP)의 상부 영역들(이하, 활성 핀들(AF))이 노출될 수 있다. 상기 활성 핀들(AF)을 노출시키는 것은, 예를 들면, 습식 식각 기술을 사용하여, 상기 소자 분리막들(104)의 상부를 리세스시키는 것을 포함할 수 있다. 상기 소자 분리막들(104)의 식각은 상기 활성 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다. 상기 소자 분리막들(104)을 식각하는 동안 상기 제1 마스크 패턴(110)이 제거될 수 있으며, 이에 따라 상기 활성 핀들(AF)의 상면들이 노출될 수 있다.
상기 활성 핀들(AF) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 활성 핀들(AF)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 활성 핀들(AF) 및 상기 소자 분리막들(104) 상에 희생 게이트막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
각각의 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은 상기 희생 게이트 패턴(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 2, 및 도 9a 내지 도 9c를 참조하면, 각각의 상기 희생 게이트 패턴들(106) 양측에 소스/드레인 영역들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 구체적으로, 먼저 상기 게이트 마스크 패턴들(108) 및 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 활성 핀들(AF)이 선택적으로 식각될 수 있다. 상기 활성 핀들(AF)이 식각된 후, 노출된 상기 활성 패턴들(AP)의 상부들을 씨드층(seed laye)으로 하여 상기 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)이 형성됨에 따라, 상기 소스/드레인 영역들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.
상기 소스/드레인 영역들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인 영역들(SD)의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 위로 볼록한 상면들을 가질 수 있다.
상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인 영역들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인 영역들(SD)의 형성 후, 상기 소스/드레인 영역들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 상기 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)은 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
후속으로, 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제1 층간 절연막(150)이 평탄화될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 스페이서들(125)의 상부들이 제거될 수 있다. 결과적으로, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 공면을 이룰 수 있다.
도 2, 및 도 10a 내지 도 10d를 참조하면, 상기 제1 층간 절연막(150) 상에 제3 마스크 패턴(160)이 형성될 수 있다. 상기 제3 마스크 패턴(160)은 어느 하나의 희생 게이트 패턴(106)의 상면을 노출하는 개구부(163)를 포함할 수 있다. 구체적으로, 상기 개구부(163)는 본 발명의 실시예들에 따른 분리 구조체(DB)가 형성될 평면적 영역을 정의할 수 있다. 상기 개구부(163)의 폭은 상기 희생 게이트 패턴(106)의 폭보다 더 클 수 있다.
상기 제3 마스크 패턴(160)에 의해 노출된 상기 희생 게이트 패턴(106)이 제거되어, 절연 트렌치(165)가 형성될 수 있다. 상기 절연 트렌치(165)는 상기 희생 게이트 패턴(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 절연 트렌치(165)에 의해 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)이 노출될 수 있다. 노출된 상기 채널 영역들(CHR)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 또한, 상기 절연 트렌치(165)에 의해 상기 채널 영역들(CHR) 사이의 소자 분리막들(104)의 상면들이 노출될 수 있다. 한편, 상기 제3 마스크 패턴(160)에 의해 덮인 나머지 희생 게이트 패턴들(106)은 그대로 잔류할 수 있다.
도 2, 및 도 11a 내지 도 11d를 참조하면, 상기 제3 마스크 패턴(160) 및 상기 절연 트렌치(165)의 양 측벽상의 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 절연 트렌치(165)에 의해 노출된 상기 채널 영역들(CHR)이 선택적으로 식각될 수 있다. 상기 채널 영역들(CHR)이 선택적으로 식각됨에 따라, 상기 활성 핀들(AF)은 두 부분으로 양분될 수 있다.
에를 들어, 어느 하나의 상기 활성 핀(AF)은 제1 영역(R1) 및 제2 영역(R2)으로 양분될 수 있고, 상기 제1 및 제2 영역들(R1, R2) 사이에 리세스 영역(RC)이 정의될 수 있다. 다시 말하면, 상기 리세스 영역(RC)은 상기 채널 영역이 선택적으로 제거된 영역일 수 있다. 상기 리세스 영역(RC)의 바닥면(RCB)은 상기 소자 분리막들(104)의 상면들보다 더 낮으므로, 상기 리세스 영역(RC)의 측벽 중 일부는 상기 소자 분리막들(104)에 의해 정의될 수 있다(도 11c 참조). 상기 리세스 영역(RC)은 복수개로 제공되어, 상기 절연 트렌치(165)에 의해 노출된 상기 활성 패턴들(AP)마다 상기 리세스 영역들(RC)이 정의될 수 있다.
상기 채널 영역들(CHR)이 선택적으로 식각됨과 동시에, 상기 제3 마스크 패턴(160)에 의해 노출된 상기 제1 층간 절연막의 일부 및 상기 게이트 스페이서들(125)의 일부들도 함께 식각될 수 있다. 이로써, 상기 절연 트렌치(165)의 상부의 폭은 더 증가될 수 있다. 구체적으로, 상기 절연 트렌치(165)의 상부의 폭은 상기 개구부(163)의 폭과 실질적으로 동일해질 수 있다. 나아가, 상기 게이트 스페이서들(125)의 상부들이 제거됨으로써 분리 스페이서들(SP)이 형성될 수 있다. 상기 분리 스페이서들(SP)은, 잔류하는 상기 게이트 스페이서들(125)의 하부들일 수 있다.
도 2, 및 도 12a 내지 도 12d를 참조하면, 먼저 상기 제3 마스크 패턴(160)이 제거될 수 있다. 이어서, 상기 리세스 영역(RC)을 완전히 채우는 제1 절연막(DL1)이 형성될 수 있다. 상기 제1 절연막(DL1)은 상기 절연 트렌치(165)의 일부도 채울 수 있다. 특히, 상기 제1 절연막(DL1)은 상기 분리 스페이서들(SP)의 상면들 및 상기 절연 트렌치(165)의 측벽들을 덮을 수 있다.
상기 제1 절연막(DL1)은 질화막을 포함할 수 있다. 일 예로, 상기 제1 절연막(DL1)은 SiCN, SiCON 또는 SiN을 포함할 수 있다. 상기 제1 절연막(DL1)은 물리 기상 증착(Physical Vapor Deposition; PVD) 또는 화학 기상 증착(Chemical Vapor Deposition: CVD)을 이용해 형성될 수 있다.
다른 실시예로, 상기 제3 마스크 패턴(160)이 제거되지 않은 상태로 상기 제1 절연막(DL1)이 형성될 수 있다. 이때, 상기 제1 절연막(DL1)은 상기 제3 마스크 패턴(160)을 덮을 수 있다. 상기 제3 마스크 패턴(160)은 후속의 식각 공정에서 상기 희생 게이트 패턴들(106)을 보호할 수 있다.
도 12a를 다시 참조하면, 만약 상기 제1 절연막(DL1) 중 상기 절연 트렌치(165)의 측벽들을 덮는 부분(SW)이 잔류한 채로 후속 공정을 진행하게 될 경우, 후술할 콘택 홀들(170)의 형성에 영향을 미칠 수 있다. 상기 콘택 홀들(170)이 형성될 영역을 점선으로 도시하였다. 상기 콘택 홀들(170)이 형성될 영역의 경우, 상기 제1 절연막(DL1)의 일 부분(SW)과 중첩될 수 있다. 상기 제1 절연막(DL1)은, 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)과는 식각 선택비를 갖는 질화막을 포함할 수 있으므로, 상기 콘택 홀들(170)의 형성을 위한 식각 공정에서 상기 콘택 홀들(170)이 완전하게 형성되지 않을 수 있다. 이는 결국 소자의 신뢰성 저하 문제를 야기할 수 있다.
도 2, 및 도 13a 내지 도 13d를 참조하면, 상기 제1 절연막(DL1)의 일 부분(SW)이 제거되어, 제1 절연 패턴(DP1)이 형성될 수 있다. 구체적으로, 상기 제1 절연막(DL1)을 선택적으로 건식 식각하여, 상기 절연 트렌치(165)의 일부를 채우는 상기 제1 절연막(DL1)을 제거할 수 있다. 상기 제1 절연막(DL1)의 식각은 상기 제1 절연막(DL1)의 상면이 상기 분리 스페이서들(SP)의 상면들보다 낮아질 때까지 수행될 수 있다.
상기 제1 절연 패턴(DP1)은 상기 리세스 영역들(RC)을 완전히 채울 수 있다. 상기 제1 방향(D1)으로의 단면에서, 제1 절연 패턴(DP1)은 빗(comb) 형태를 가질 수 있다(도 13c 참조). 결과적으로, 상기 제1 절연 패턴(DP1)은 상기 활성 핀들(AF)을 관통하며 상기 제1 방향(D1)으로 연장되는 라인 형태로 형성될 수 있다.
상기 제1 절연막(DL1)의 식각으로 인해, 상기 제2 방향(D2)으로의 단면에서, 상기 제1 절연 패턴(DP1)은 오목한 상면을 가질 수 있다(도 13a 참조). 이는, 상기 분리 스페이서들(SP)의 상면들 및 상기 절연 트렌치(165)의 측벽들을 덮는 상기 제1 절연막(DL1)의 일부를 제거하는 동안, 상기 제1 절연막(DL1)의 중앙 부분이 더 많이 식각될 수 있기 때문이다. 일 예로, 상기 제1 절연 패턴(DP1)의 상면의 중앙(T1)은, 상기 제1 절연 패턴(DP1)의 상면의 양 가장자리들(T2)보다 더 낮을 수 있다. 나아가, 상기 제1 절연 패턴(DP1)의 상면의 양 가장자리들(T2)의 높이는 상기 분리 스페이서들(SP)의 상면들과 실질적으로 동일할 수 있다. 다만, 상기 제1 절연 패턴(DP1)의 상면의 중앙(T1)은, 상기 분리 스페이서들(SP)의 상면들보다 더 낮을 수 있다.
이어서, 상기 제1 절연 패턴(DP1)을 덮는 제2 절연 패턴(DP2)이 형성될 수 있다. 상기 제2 절연 패턴(DP2)을 형성하는 것은, 상기 제1 절연 패턴(DP1) 및 상기 제1 층간 절연막(150)을 덮는 제2 절연막을 형성하는 것, 및 잔류하는 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제2 절연막을 평탄화하여, 상기 절연 트렌치(165)를 완전히 채우는 제2 절연 패턴(DP2)을 형성하는 것을 포함할 수 있다. 이로써, 상기 제2 절연 패턴(DP2)의 상면은 상기 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다.
상기 제2 절연막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 일 예로, 상기 제2 절연막은 상기 제1 층간 절연막(150)과 동일한 물질인 실리콘 산화막을 포함할 수 있다. 다만, 상기 제2 절연막은 상기 제1 절연 패턴(DP1)과 서로 다른 물질을 포함할 수 있다.
상기 제1 및 제2 절연 패턴들(DP1, DP2) 및 상기 분리 스페이서들(SP)은 함께 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 및 제2 절연 패턴들(DP1, DP2) 및 상기 분리 스페이서들(SP)은 함께 분리 구조체(DB)를 구성할 수 있다.
도 2, 및 도 14a 내지 도 14d를 참조하면, 먼저 잔류하는 상기 희생 게이트 패턴들(106)이 게이트 구조체들로 교체될 수 있다. 각각의 상기 게이트 구조체들은 게이트 유전막(134), 게이트 전극(135) 및 게이트 캡핑막(145)을 포함할 수 있다.
먼저, 상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들이 형성될 수 있다. 상기 게이트 트렌치들은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들에 의해 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)이 노출될 수 있다.
각각의 상기 게이트 트렌치들 내에 게이트 유전막(134) 및 게이트 전극(135)이 형성될 수 있다. 상기 게이트 유전막(134)은 상기 게이트 트렌치를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 게이트 유전막(134)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 게이트 유전막(134)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
이어서, 상기 게이트 유전막(134) 상에 상기 게이트 트렌치들(130)을 채우는 게이트 전극막을 형성하고, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 유전막(134)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들 내에 상기 게이트 유전막(134) 및 상기 게이트 전극(135)이 국소적으로 형성될 수 있다. 상기 게이트 유전막(134) 및 게이트 전극(135)은 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 전극막 및 상기 게이트 유전막(134)의 평탄화 공정은 CMP 공정을 포함할 수 있다.
상기 게이트 전극들(135)의 상부들이 리세스되고, 상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 형성될 수 있다. 구체적으로, 먼저 상기 게이트 전극들(135)의 상부들이 선택적 식각 공정으로 제거될 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(135)의 상면들은 상기 제1 층간 절연막(150)의 상면보다 낮아질 수 있다. 일 예에 있어서, 상기 게이트 전극들(135)의 상부들이 리세스된 후, 상기 게이트 전극(135)의 상면보다 높은 레벨에 위치하는 상기 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 상기 게이트 유전막(134)은 상기 게이트 전극(135)과 상기 활성 핀(AF) 사이, 및 상기 게이트 전극(135)과 상기 게이트 스페이서들(125) 사이에 제공될 수 있다.
리세스된 상기 게이트 전극들(135)의 상면들을 덮는 게이트 캡핑막들(145)이 각각 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑막들(145)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다.
상기 제1 층간 절연막(150), 상기 제2 절연 패턴(DP2) 및 상기 게이트 캡핑막(145) 상에 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제2 층간 절연막(155)은 CVD 공정에 의해 형성될 수 있다.
후속으로, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 콘택 홀들(170)이 형성될 수 있다. 일 예로, 상기 콘택 홀들(170)은 상기 게이트 캡핑막(145)들 및 상기 게이트 스페이서들(125)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 구체적으로, 상기 콘택 홀들(170)은, 상기 제2 층간 절연막(155) 상에 상기 콘택 홀들(170)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 포토레지스트 패턴(미도시)은 상기 콘택 홀들(170)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다.
한편, 상기 콘택 홀들(170)이 형성될 때, 상기 소스/드레인 영역들(SD)의 상부들이 부분적으로 식각될 수 있다. 이로써, 상기 소스/드레인 영역들(SD)의 상부들이 리세스될 수 있다.
상기 분리 구조체(DB)와 인접하는 상기 콘택 홀들(170)은 상기 제1 및 제2 층간 절연막들(150, 155)뿐만 아니라, 상기 제2 절연 패턴(DP2)의 양 가장자리들(ED)도 관통할 수 있다. 다만, 상기 제2 절연 패턴(DP2)은 상기 제1 층간 절연막(150)과 동일한 물질을 포함할 수 있으므로, 식각 선택성의 문제 없이 상기 콘택 홀들(170)은 완전하게 형성될 수 있다. 즉, 앞서 설명한 바와 같이 상기 제1 절연막(DL1)의 상부를 건식 식각함으로써, 소자의 신뢰성을 향상시킬 수 있다.
일 실시예에 따르면, 도시되진 않았지만, 상기 콘택 홀들(170)에 의해 노출된 상기 소스/드레인 영역들(SD) 상에 실리사이드층들(미도시)이 형성될 수 있다. 상기 실리사이드층들을 형성하는 것은, 상기 소스/드레인 영역들(SD)의 상부들에 금속층을 형성하는 것, 및 형성된 상기 금속층에 열처리를 수행하여 금속-실리사이드(Metal-Silicide)를 형성하는 것을 포함할 수 있다. 상기 실리사이드층들은, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 도시되진 않았지만, 상기 콘택 홀들(170)의 측벽들을 덮는 콘택 스페이서들(미도시)이 형성될 수 있다. 상기 콘택 스페이서들을 형성하는 것은, 상기 콘택 홀들(170)을 완전히 채우지 않도록 스페이서막을 콘포말하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하여, 상기 콘택 홀들(170)의 측벽들을 덮는 콘택 스페이서들을 형성하는 것을 포함할 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 상기 콘택 홀들(170) 내에 콘택들(CA)이 각각 형성될 수 있다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들(170)을 부분적으로 채우는 베리어막(BL)이 형성될 수 있다. 이어서, 상기 콘택 홀들(170)을 완전히 채우는 도전성 물질막이 형성되고, 상기 제2 층간 절연막(155)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 상기 도전성 물질막은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 각각 도 2의 I-I'선 및 III-III'선에 따른 단면도이다. 본 실시예의 제조방법에서는, 앞서 도 6a 내지 도 14a, 도 6b 내지 도 14b, 도 6c 내지 도 14c, 도 10d 내지 도 14d를 참조하여 설명한 일 실시예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 3b, 도 3d, 도 5a, 및 도 5b를 다시 참조하면, 제1 및 제2 절연 패턴들(DP1, DP2) 사이에 도전 패턴(CL)이 개재될 수 있다. 구체적으로, 도 2 및 도 13a 내지 도 13d를 참조하여 설명한 상기 제2 절연 패턴(DP2)을 형성하기 전에, 상기 제1 절연 패턴(DP1)을 덮는 상기 도전 패턴(CL)을 형성할 수 있다. 상기 도전 패턴(CL)은, 절연 트렌치(165)를 채우는 도전막을 형성하는 것, 및 상기 도전막을 리세스하여 상기 절연 트렌치(165)의 일부를 채우는 상기 도전 패턴(CL)을 형성하는 것을 포함할 수 있다. 후속으로, 상기 도전 패턴(CL)을 덮는 상기 제2 절연 패턴(DP2)이 형성될 수 있다.
상기 도전막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
적용예
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 16을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 구체적으로 도 1을 참조하여 설명한 복수의 로직 셀들을 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 16에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 16은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 17은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다. 상기 SRAM 셀은 본 발명의 실시예들에 따른 반도체 소자를 통해 구현될 수 있다. 일 예로, 상기 SRAM 셀은 도 16에서 설명한 임베디드 메모리(1213) 및/또는 캐시 메모리(1215)에 적용될 수 있다.
도 17을 참조하면, SRAM 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결될 수 있고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결될 수 있고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결될 수 있고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결될 수 있고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 SRAM 셀이 구현될 수 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 15의 전자 시스템(1100) 및/또는 도 16의 전자 장치(1200)는 도 18에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 19에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 20에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.

Claims (20)

  1. 그의 상부에 활성 패턴을 갖는 기판; 및
    상기 활성 패턴을 가로지르며, 상기 활성 패턴을 제1 영역 및 제2 영역으로 양분하는 분리 구조체를 포함하되,
    상기 분리 구조체는, 상기 제1 및 제2 영역들 사이에 정의된 리세스 영역을 채우는 제1 절연 패턴을 포함하고,
    상기 제1 절연 패턴은 오목한(concave) 상면을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 절연 패턴의 상면의 중앙은, 상기 제1 절연 패턴의 상면의 양 가장자리들보다 더 낮은 반도체 소자.
  3. 제1항에 있어서,
    상기 분리 구조체는 상기 제1 절연 패턴을 덮는 제2 절연 패턴을 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 절연 패턴의 상부의 폭은, 상기 제1 절연 패턴의 폭보다 더 큰 반도체 소자.
  5. 제3항에 있어서,
    평면적 관점에서, 상기 제1 및 제2 절연 패턴들은 라인 형태를 갖는 반도체 소자.
  6. 제3항에 있어서,
    상기 기판 상에, 상기 활성 패턴을 덮는 층간 절연막을 더 포함하되,
    상기 제2 절연 패턴의 상면은 상기 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 절연 패턴과 상기 층간 절연막은 동일한 물질을 포함하는 반도체 소자.
  8. 제3항에 있어서,
    상기 분리 구조체와 인접하며, 상기 제1 및 제2 영역들과 각각 전기적으로 접속하는 콘택들을 더 포함하되,
    상기 콘택들은 상기 제2 절연 패턴의 양 가장자리들을 관통하는 반도체 소자.
  9. 제1항에 있어서,
    상기 기판에, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하고,
    상기 제1 절연 패턴은 상기 기판의 상면에 평행한 제1 방향을 따라 상기 소자 분리막 상으로 연장되는 반도체 소자.
  10. 제9항에 있어서,
    상기 활성 패턴의 상부는 상기 소자 분리막 상으로 돌출되고,
    상기 리세스 영역의 바닥면은 상기 소자 분리막의 상면보다 더 낮은 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 및 제2 영역들을 각각 가로지르는 제1 및 제2 게이트 전극들을 더 포함하되,
    상기 분리 구조체는 상기 제1 및 제2 게이트 전극들 사이에서 이들과 평행하게 연장되는 반도체 소자.
  12. 제11항에 있어서,
    각각의 상기 제1 및 제2 게이트 전극들의 양 측에 제공되는 소스/드레인 영역들을 더 포함하되,
    상기 제1 절연 패턴은, 그와 인접하는 상기 제1 영역의 소스/드레인 영역과 그와 인접하는 상기 제2 영역의 소스/드레인 영역 사이에 개재된 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 절연 패턴의 상면은, 상기 제1 및 제2 게이트 전극들의 상면들보다 낮고, 상기 활성 패턴의 상면보다 높은 반도체 소자.
  14. 제11항에 있어서,
    각각의 상기 제1 및 제2 게이트 전극들의 양 측벽들 상에 제공된 게이트 스페이서들; 및
    상기 게이트 전극과 상기 게이트 스페이서들 사이, 및 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 유전막을 더 포함하고,
    상기 게이트 스페이서들 및 상기 게이트 유전막은 상기 게이트 전극을 따라 연장되는 반도체 소자.
  15. 제1항에 있어서,
    상기 분리 구조체는 상기 제1 절연 패턴의 양 측벽들을 덮는 스페이서들을 더 포함하고,
    상기 제1 절연 패턴의 상면의 중앙은, 상기 스페이서들의 상면들보다 더 낮은 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 영역들 사이의 상기 제1 절연 패턴의 바닥면은 상기 스페이서들의 바닥면들보다 더 낮은 반도체 소자.
  17. 제1항에 있어서,
    상기 분리 구조체는 상기 제1 절연 패턴을 덮는 도전 패턴을 더 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 활성 패턴은 복수로 제공되고,
    적어도 하나의 상기 활성 패턴을 가로지르는 제3 게이트 전극을 더 포함하되,
    상기 제3 게이트 전극은 상기 분리 구조체와 일 방향으로 정렬되며, 상기 일 방향은 상기 제3 게이트 전극 및 상기 분리 구조체의 연장 방향이고,
    상기 도전 패턴의 일 말단은 상기 제3 게이트 전극의 일 말단과 연결되는 반도체 소자.
  19. 기판 상부의 활성 패턴들을 가로지르는 게이트 전극들; 및
    한 쌍의 상기 게이트 전극들 사이에서 상기 활성 패턴들을 가로지르는 분리 구조체를 포함하되,
    상기 분리 구조체는, 상기 활성 패턴들을 뚫고 상기 기판의 바닥면을 향해 연장되는 제1 절연 패턴을 포함하고,
    상기 제1 절연 패턴의 상면은, 상기 게이트 전극들의 상면들보다 낮고, 상기 활성 패턴들의 상면들보다 높은 반도체 소자.
  20. 제19항에 있어서,
    상기 분리 구조체는 상기 제1 절연 패턴을 덮는 제2 절연 패턴을 더 포함하고,
    상기 제2 절연 패턴의 상부의 폭은, 상기 제1 절연 패턴의 폭보다 더 큰 반도체 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200019506A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 확산 방지 영역을 갖는 반도체 소자
KR20200037903A (ko) * 2018-10-01 2020-04-10 삼성전자주식회사 반도체 소자
US10672890B2 (en) 2018-04-10 2020-06-02 Samsung Electronics Co., Ltd. Integrated circuit device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102524806B1 (ko) * 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10269906B2 (en) * 2016-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having two spacers
KR102321807B1 (ko) * 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10529624B2 (en) * 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
US10490453B2 (en) * 2018-04-12 2019-11-26 International Business Machines Corporation High threshold voltage FET with the same fin height as regular threshold voltage vertical FET
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US10651173B1 (en) * 2018-11-29 2020-05-12 Globalfoundries Inc. Single diffusion cut for gate structures
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US20220102522A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Low resistance and reduced reactivity approaches for fabricating contacts and the resulting structures
KR20220134835A (ko) * 2021-03-26 2022-10-06 삼성전자주식회사 반도체 장치 및 반도체 장치 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054343A (en) * 1998-01-26 2000-04-25 Texas Instruments Incorporated Nitride trench fill process for increasing shallow trench isolation (STI) robustness
US8878309B1 (en) * 2013-08-22 2014-11-04 Samsung Electronics Co., Ltd. Semiconductor device having 3D channels, and methods of fabricating semiconductor devices having 3D channels

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5943585A (en) * 1997-12-19 1999-08-24 Advanced Micro Devices, Inc. Trench isolation structure having low K dielectric spacers arranged upon an oxide liner incorporated with nitrogen
US6825528B2 (en) * 2000-01-07 2004-11-30 Sharp Kabushiki Kaisha Semiconductor device, method of manufacture thereof, and information processing device
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
CN102446953B (zh) 2010-09-30 2015-08-05 中国科学院微电子研究所 一种半导体结构及其制造方法
US8624326B2 (en) 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8969999B2 (en) 2011-10-27 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same
US8735991B2 (en) 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
US8609510B1 (en) 2012-09-21 2013-12-17 Globalfoundries Inc. Replacement metal gate diffusion break formation
US8846491B1 (en) 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
KR102066000B1 (ko) * 2013-12-11 2020-01-14 삼성전자주식회사 반도체 소자의 제조하는 방법
KR20160020870A (ko) 2014-08-14 2016-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160028070A (ko) 2014-09-02 2016-03-11 단국대학교 천안캠퍼스 산학협력단 자성 나노입자를 포함하는 고세포부착성 인산칼슘 골시멘트 조성물, 이의 제조방법 및 이의 제조를 위한 키트
KR102264656B1 (ko) 2014-10-17 2021-06-14 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054343A (en) * 1998-01-26 2000-04-25 Texas Instruments Incorporated Nitride trench fill process for increasing shallow trench isolation (STI) robustness
US8878309B1 (en) * 2013-08-22 2014-11-04 Samsung Electronics Co., Ltd. Semiconductor device having 3D channels, and methods of fabricating semiconductor devices having 3D channels

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672890B2 (en) 2018-04-10 2020-06-02 Samsung Electronics Co., Ltd. Integrated circuit device
KR20200019506A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 확산 방지 영역을 갖는 반도체 소자
KR20200037903A (ko) * 2018-10-01 2020-04-10 삼성전자주식회사 반도체 소자
US11658075B2 (en) 2018-10-01 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor device

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