Nothing Special   »   [go: up one dir, main page]

CN109801894A - 芯片封装结构和封装方法 - Google Patents

芯片封装结构和封装方法 Download PDF

Info

Publication number
CN109801894A
CN109801894A CN201811626564.0A CN201811626564A CN109801894A CN 109801894 A CN109801894 A CN 109801894A CN 201811626564 A CN201811626564 A CN 201811626564A CN 109801894 A CN109801894 A CN 109801894A
Authority
CN
China
Prior art keywords
chip
layer
encapsulated layer
conductive column
encapsulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811626564.0A
Other languages
English (en)
Inventor
孙鹏
任玉龙
刘军
吕书臣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201811626564.0A priority Critical patent/CN109801894A/zh
Publication of CN109801894A publication Critical patent/CN109801894A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种芯片封装结构和封装方法,包括:底面相对贴合的第一芯片和第二芯片;多个导电柱,分布在第一芯片周围;引线,连接在第二芯片正面和金属端子的第一面之间;封装层,包封第一芯片、第二芯片、引线、导电柱,具有第一表面及与第一表面相对立的第二表面,第一表面暴露第一芯片的正面和导电柱的第二面,第二表面暴露第二芯片正面的预设区域;引出层,设置在封装层的第一表面上,分别与导电柱的第一面和/或第一芯片的正面电连接。堆叠的芯片之间连接,无需设置基板进行转接,其中上层芯片通过引线与导电柱将焊盘引出,可以满足堆叠芯片引脚的扇出,在封装层上形成暴露第二芯片正面的预设区域,较好的满足特定芯片的应用。

Description

芯片封装结构和封装方法
技术领域
本发明涉及半导体封装技术领域,具体涉及一种芯片封装结构和封装方法。
背景技术
随着半导体工业的发展,出于对更低成本、更高性能、更大集成电路密度的持续需求,叠层封装(Package on Package,POP)技术已经越来越普及;尤其随着移动通讯设备的兴起,片上系统(SoC)技术与存储器技术的集成更几乎成为高端产品的标配。
目前,POP通常采用上下两层封装叠加而成,封装内芯片通过金线键合底层封装体到基板上,同样的,上层封装中的芯片通过金线再将两个封装层之间的基板键合,然后整个封装成一个整体的封装体。然而在封装过程中,上下堆叠的封装体都需要使用基板,堆叠封装的整体高度偏高,难以满足电子产品小型化的需求。
发明内容
因此,本发明提供一种芯片封装结构,降低封装体的翘曲变形。
根据第一方面,本发明实施例提供了一种芯片封装结构,至少包括:底面相对贴合的第一芯片和第二芯片;多个金属端子,分布在所述第一芯片周围,所述金属端子的一面与所述第一芯片的正面在同一平面;引线,连接在所述第二芯片正面和金属端子的另一面之间;封装层,包封所述第一芯片、第二芯片、引线以及金属端子,具有第一表面及与所述第一表面相对立的第二表面,所述第一表面与所述金属端子的一面与所述第一芯片的正面在同一平面;引出层,设置在所述封装层的第一表面上,分别与所述金属端子的一面第一芯片的正面电连接。
可选地,所述引出层包括:第一重布线层,所述布线层形成在所述封装层的第一表面,与所述第一芯片正面和部分金属端子的一面电连接。过孔。
可选地,所述引出层还包括:介质层,设置在所述布线层的表面,具有多个过孔;第二重布线层,设置在所述介质层表面,通过所述过孔分别与所述第一重布线层、所述金属端子的一面以及所述第一芯片的正面中的至少之一电连接。
可选地,引出层还包括:引脚,分布在所述第二重布线层上。
可选地,所述封装层的第一表面暴露所述金属端子的一面和第一芯片的正面。
可选地,所述封装层包括塑封层。
可选地,所述第一芯片和所述第二芯片之间包括焊接层、烧结层或粘接层中的任意一种。
根据第二方面,本发明实施例提供了一种芯片封装方法,包括:提供一载片;在所述载片上依次堆叠倒装第一芯片和正装第二芯片;在所述第一芯片周围设置多个金属端子;在所述第二芯片的正面和对应的所述金属端子之间连接引线;在所述载片上形成封装层,以包封所述第一芯片、所述第二芯片、所述引线和所述金属端子;拆除所述载片并在所述封装层拆除所述载片的一面形成引出层。
可选地,所述拆除所述载片并在所述封装层拆除所述载片的一面形成引出层包括:拆除所述载片并在所述封装层拆除所述载片的一面形成第一重布线层;在所述第一重布线层上形成介质层;在所述介质层上形成过孔;在所述介质层上形成第二重布线层,通过所述过孔分别与所述第一重布线层、所述金属端子的一面以及所述第一芯片的正面中的至少之一电连接;在第二重布线层上对应的位置形成多个引脚。
可选地,在所述载片上形成封装层包括:以注塑的方式在所述第一芯片、所述第二芯片和所述金属端子所在的区域形成封装层。
本发明技术方案,具有如下优点:
相比于现有技术中的芯片封装结构,堆叠的芯片之间连接,无需设置基板进行转接,其中上层芯片通过引线与导电柱将焊盘引出,可以满足堆叠芯片引脚的扇出,另外,在封装层上形成暴露第二芯片正面的预设区域,可以较好的满足特定芯片的应用。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的芯片装结构截面示例的结构图;
图2~图13为本发明实施例提供的芯片封装结构的封装方法具体示流程图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
此外,下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明实施例提供一种芯片封装结构,如图1所示,该结构包括:底面相对贴合的第一芯片10和第二芯片20;多个导电柱30,分布在所述第一芯片10周围,所述导电柱30的第一面与所述第一芯片10的正面在同一平面;引线40,连接在所述第二芯片20正面和导电柱30的另一面之间;第一封装层51,包封所述第一芯片10和导电柱30,第二封装层52,包封第二芯片20、引线40,第一封装层51和第二封装层52组成封装层50,封装层50具有第一表面及与所述第一表面相对立的第二表面,所述第一表面暴露所述第一芯片10的正面和导电柱30的第二面,所述第二表面暴露所述第二芯片20正面的预设区域,引出层60,设置在所述封装层50的第一表面上,分别与所述导电柱30的第一面第一芯片10的正面电连接。在本实施例中,所称第二芯片10可以为探测芯片,例如,可以为温度探测芯片,光电探测芯片等探测芯片,所称预设区域为探测区域。在本实施例中,封装层暴露探测层,需将第二芯片的正面背向第一芯片进行封装。
相比于现有技术中的芯片封装结构,堆叠的芯片之间连接,无需设置基板进行转接,其中上层芯片通过引线与导电柱将焊盘引出,可以满足堆叠芯片引脚的扇出,另外,在封装层上形成暴露第二芯片正面的预设区域,可以较好的满足特定芯片的应用。
作为可选的实施例,所述封装层50包括第一封装层51,包封所述第一芯片10,并暴露所述第一芯片10的背面。第二封装层52,设置在所述第一封装层51上,包封所述第二芯片20,并暴露所述第二芯片20正面的预设区域。在本实施例中将封装层50分为层,分别包封第一芯片10和第二芯片20,可以较为方便的制作导电柱30。
所述导电柱30贯穿所述第一封装层51,所述导电柱30的第一面在所述第一封装层面向所述第一芯片背面的一面的表面具有延伸部。所述延伸部的表面具有与所述引线适配的镀层32。在本实施例中,所称导电柱10可以通过金属填充盲孔31得到,也可以将预成型的导电柱安装,再进行封装。所称延伸部的表面的镀层可以为Ni/Pd/Au镀层。可以在引线键合时不仅提高引线的键合力,还可以提高引线与导电柱的导电性能。
在本实施例中,第一芯片10和第二芯片20可以以底面相对贴合的方式堆叠,此外,作为可选的实施例,还可以包括多个芯片,第一芯片10和第二芯片20之间设置层芯片,具体的,各个芯片之间可以设置过渡层,该过渡层不覆盖相邻芯片正面焊盘,第一芯片10上面的堆叠的芯片的正面焊盘均通过引线40连接至导电柱30。在本实施例中,第一芯片10与第二芯片20的连接方式可以为导电胶粘接,焊料焊接,也可以采用烧结的形式贴合在一起。
作为可选的实施例,引出层60包括:第一介质层61,设置在所述封装层60的第一面上,具有与所述导电柱30第二面、第一芯片10的焊盘相对的第一通孔62;重布线层63,所述布线层形成在所述第一介质层背离所述封装层50的一面,通过所述第一通孔62与所述导电柱30的第二面和第一芯片10的焊盘电连接;第二介质层64,设置在所述重布线层63背离所述第一介质层61的一面,具有第二通孔65;引脚66,分布第二通孔65内。在本实施例中,所称第一介质层61和第二介质层63可以为聚对苯撑苯并二噁唑纤维(Poly-p-phenylenebenzobisoxazole,PBO)、聚酰亚胺材料等有机介质材料,所称引脚66可以为球形引脚,也可以为柱形引脚。
本实施例提供了一种芯片封装方法,结合图2-图10,将详细的介绍该封装结构的制作过程,该封装结构的制作方法可以包括如下步骤:
步骤S1:提供一载片100,该载片100具有第一表面及与第一表面相对立的第二表面,第一表面上叠倒装第一芯片10。
在本实施例中,载片100可以为硅基板或者玻璃基板,在本实施例中,第一芯片10可以通过贴装的形式倒装在载片100的第一表面。通过执行步骤S1形成图2所示的结构。
S2.制作第一封装层51,包封第一芯片10,对第一封装层51减薄至第一芯片10背面。所述第一封装层51背离所述载片100的一面暴露所述第一芯片10的背面。通过执行步骤S2形成图3所示的结构。
S3.在所述第一封装层51上形成贯穿所述第一封装层的盲孔31。在本实施例中,可以通过光刻或者激光制作该盲孔,通过执行步骤S3形成图4所示的结构。
S4.金属填充盲孔31,并在所述第一封装层51的背离所述载片的一面的表面形成延伸部。在本实施例中,可以对盲孔31电镀,电镀金属冒镀至第一封装层的上表面。通过执行步骤S4形成图5所示的结构。
S5.在所述延伸部表面金属化镀与所述引线适配的镀层32。在本实施例中,可以对对冒镀出第一封装层上表面的金属化镀Ni/Pd/Au层。通过执行步骤S5形成图6所示的结构。
S6.在所述第一芯片10的背面正装所述第二芯片20。在本实施例中,第二芯片20可以通过焊接或粘接贴附在第一芯片10背面。通过执行步骤S6形成图7所示的结构。
S7.在所述第二芯片20的正面焊盘和与所述焊盘对应的所述导电柱30之间连接引线40。在本实施例中,可以通过键合的方式连接引线,该引线可以为金线或铝线。通过执行步骤S7形成图8所示的结构。
S8.在所述第一封装层51上制作第二封装层52,在所述第二封装52层背离所述第一封装层51的一面正对所述第二芯片20的预设区域开设凹槽53,暴露所述预设区域。通过执行步骤S8形成图9所示的结构。
S9.拆除所述载片100并在所述封装层50拆除所述载片的一面形成引出层60。通过执行步骤S9形成图10所示的结构。具体的步骤S9可以包括如下步骤:
S91.在所述封装层50拆除所述载片的一面形成第一介质层61,并在第一介质层61上形成与所述导电柱30第二面、第一芯片10的焊盘相对的第一通孔62。通过执行步骤S91形成图11所示的结构。
S92.在所述第一介质层61背离所述封装层的一面形成重布线层63,通过所述第一通孔62与所述导电柱30的第二面和第一芯片10的焊盘电连接。通过执行步骤S92形成图12所示的结构。
S93.在所述重布线层63背离所述第一介质层61的一面形成第二介质层64,并在第二介质层64上形成第二通孔65,该通孔连接至重布线层63。第一介质层61和第二介质层63可以通过旋涂PI/PBO类有机介质材料方式制得,第一通孔62和第二通孔64可以通过光刻或激光打孔的方式实现。通过执行步骤S92形成图13所示的结构。
S94.在第二通孔内形多个引脚66。通过执行步骤S94形成图10所示的结构。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (9)

1.一种芯片封装结构,其特征在于,至少包括:
底面相对贴合的第一芯片和第二芯片;
多个导电柱,分布在所述第一芯片周围;
引线,连接在所述第二芯片正面和金属端子的第一面之间;
封装层,包封所述第一芯片、第二芯片、引线、导电柱,具有第一表面及与所述第一表面相对立的第二表面,所述第一表面暴露所述第一芯片的正面和所述导电柱的第二面,所述第二表面暴露所述第二芯片正面的预设区域;
引出层,设置在所述封装层的第一表面上,分别与所述导电柱的第一面和/或第一芯片的正面电连接。
2.如权利要求1所述的芯片封装结构,其特征在于,所述封装层包括第一封装层,包封所述第一芯片,并暴露所述第一芯片的背面。
第二封装层,设置在所述第一封装层上,包封所述第二芯片,并暴露所述第二芯片正面的预设区域。
3.如权利要求2所述的芯片封装结构,其特征在于,
所述导电柱贯穿所述第一封装层,所述导电柱的第一面在所述第一封装层面向所述第一芯片背面的一面的表面具有延伸部。
4.如权利要求3所述的芯片封装结构,其特征在于,
所述延伸部的表面具有与所述引线适配的镀层。
5.如权利要求1所述的芯片封装结构,其特征在于,
所述第二芯片为探测芯片,所述预设区域为探测区域。
6.根据权利要求1所述的芯片封装结构,其特征在于,所述引出层包括:第一介质层,设置在所述封装层的第一面上,具有与所述导电柱第二面、第一芯片的焊盘相对的第一通孔;
重布线层,所述重布线层形成在所述第一介质层背离所述封装层的一面,通过所述通孔与所述导电柱的第二面和第一芯片的焊盘电连接;
第二介质层,设置在所述重布线层背离所述第一介质层的一面,具有第二通孔;
引脚,分布第二通孔内。
7.一种芯片封装方法,其特征在于,包括:
提供一载片并在所述载片上倒装第一芯片,制作第一封装层,所述第一封装层背离所述载片的一面暴露所述第一芯片的背面;
在所述第一封装层上形成贯穿所述第一封装层的导电柱;
在所述第一芯片的背面正装所述第二芯片,并在所述第二芯片的正面焊盘和与所述焊盘对应的所述导电柱之间连接引线;
在所述第一封装层上制作第二封装层;
在所述第二封装层背离所述第一封装层的一面正对所述第二芯片的预设区域开槽,暴露所述预设区域;
拆除所述载片并在所述第一封装层拆除所述载片的一面形成引出层。
8.如权利要求7所述的封装方法,其特征在于,所述在所述第一封装层上形成贯穿所述第一封装层的导电柱包括:
在所述第一封装层上形成贯穿所述第一封装层的盲孔;
金属填充所述盲孔,并在所述第一封装层的背离所述载片的一面的表面形成延伸部;
在所述延伸部表面金属化镀与所述引线适配的镀层。
9.如权利要求8所述的封装方法,其特征在于,
在所述封装层拆除所述载片的一面形成第一介质层;
在所述第一介质层背离所述封装层的一面形成重布线层;
在所述重布线层背离所述第一介质层的一面形成第二介质层;
在第二通孔内形多个引脚。
CN201811626564.0A 2018-12-28 2018-12-28 芯片封装结构和封装方法 Pending CN109801894A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811626564.0A CN109801894A (zh) 2018-12-28 2018-12-28 芯片封装结构和封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811626564.0A CN109801894A (zh) 2018-12-28 2018-12-28 芯片封装结构和封装方法

Publications (1)

Publication Number Publication Date
CN109801894A true CN109801894A (zh) 2019-05-24

Family

ID=66558091

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811626564.0A Pending CN109801894A (zh) 2018-12-28 2018-12-28 芯片封装结构和封装方法

Country Status (1)

Country Link
CN (1) CN109801894A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446235A (zh) * 2020-01-19 2020-07-24 弘凯光电(深圳)有限公司 一种发光体及发光模组
CN113161335A (zh) * 2021-02-23 2021-07-23 青岛歌尔智能传感器有限公司 心率模组封装结构及其制备方法、以及可穿戴电子设备
CN113991004A (zh) * 2021-10-26 2022-01-28 东莞市中麒光电技术有限公司 Led基板制作方法、led基板、led器件制作方法及led器件
CN114355520A (zh) * 2021-12-30 2022-04-15 华进半导体封装先导技术研发中心有限公司 一种光芯片和电芯片的封装结构及其制备方法
CN114420676A (zh) * 2022-03-31 2022-04-29 长电集成电路(绍兴)有限公司 一种降低翘曲的芯片级封装结构及其制备方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347477A (ja) * 2002-05-28 2003-12-05 Hitachi Chem Co Ltd 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ
CN102044515A (zh) * 2009-10-14 2011-05-04 日月光半导体制造股份有限公司 封装载板、封装结构以及封装载板工艺
CN102132404A (zh) * 2008-11-07 2011-07-20 先进封装技术私人有限公司 半导体封装件以及具有提高的布线设计灵活性的走线基板及其制造方法
US20130069219A1 (en) * 2011-09-21 2013-03-21 Shinko Electric Industries Co., Ltd. Semiconductor package and method for manufacturing the semiconductor package
CN103869331A (zh) * 2012-12-18 2014-06-18 北京天中磊智能科技有限公司 一种卫星导航三维芯片及其制造方法
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技(西安)有限公司 一种扇出PoP封装结构及其制造方法
CN104851813A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
US20150279818A1 (en) * 2014-03-25 2015-10-01 Phoenix Pioneer Technology Co., Ltd. Package structure and its fabrication method
CN105067013A (zh) * 2015-07-21 2015-11-18 歌尔声学股份有限公司 一种环境传感器
CN105405827A (zh) * 2015-12-22 2016-03-16 华进半导体封装先导技术研发中心有限公司 一种低成本多层堆叠扇出型封装结构及其制备方法
CN106129041A (zh) * 2010-07-19 2016-11-16 德塞拉股份有限公司 具有面阵单元连接体的可堆叠模塑微电子封装
CN106373934A (zh) * 2015-09-04 2017-02-01 Nepes株式会社 半导体封装结构及制造方法
CN106783777A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN107622996A (zh) * 2017-09-25 2018-01-23 华进半导体封装先导技术研发中心有限公司 三维高密度扇出型封装结构及其制造方法
CN209374443U (zh) * 2018-12-28 2019-09-10 华进半导体封装先导技术研发中心有限公司 芯片封装结构

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347477A (ja) * 2002-05-28 2003-12-05 Hitachi Chem Co Ltd 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ
CN102132404A (zh) * 2008-11-07 2011-07-20 先进封装技术私人有限公司 半导体封装件以及具有提高的布线设计灵活性的走线基板及其制造方法
CN102044515A (zh) * 2009-10-14 2011-05-04 日月光半导体制造股份有限公司 封装载板、封装结构以及封装载板工艺
CN106129041A (zh) * 2010-07-19 2016-11-16 德塞拉股份有限公司 具有面阵单元连接体的可堆叠模塑微电子封装
US20130069219A1 (en) * 2011-09-21 2013-03-21 Shinko Electric Industries Co., Ltd. Semiconductor package and method for manufacturing the semiconductor package
CN103869331A (zh) * 2012-12-18 2014-06-18 北京天中磊智能科技有限公司 一种卫星导航三维芯片及其制造方法
US20150279818A1 (en) * 2014-03-25 2015-10-01 Phoenix Pioneer Technology Co., Ltd. Package structure and its fabrication method
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技(西安)有限公司 一种扇出PoP封装结构及其制造方法
CN104851813A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
CN105067013A (zh) * 2015-07-21 2015-11-18 歌尔声学股份有限公司 一种环境传感器
CN106373934A (zh) * 2015-09-04 2017-02-01 Nepes株式会社 半导体封装结构及制造方法
CN105405827A (zh) * 2015-12-22 2016-03-16 华进半导体封装先导技术研发中心有限公司 一种低成本多层堆叠扇出型封装结构及其制备方法
CN106783777A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN107622996A (zh) * 2017-09-25 2018-01-23 华进半导体封装先导技术研发中心有限公司 三维高密度扇出型封装结构及其制造方法
CN209374443U (zh) * 2018-12-28 2019-09-10 华进半导体封装先导技术研发中心有限公司 芯片封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111446235A (zh) * 2020-01-19 2020-07-24 弘凯光电(深圳)有限公司 一种发光体及发光模组
CN113161335A (zh) * 2021-02-23 2021-07-23 青岛歌尔智能传感器有限公司 心率模组封装结构及其制备方法、以及可穿戴电子设备
CN113991004A (zh) * 2021-10-26 2022-01-28 东莞市中麒光电技术有限公司 Led基板制作方法、led基板、led器件制作方法及led器件
CN114355520A (zh) * 2021-12-30 2022-04-15 华进半导体封装先导技术研发中心有限公司 一种光芯片和电芯片的封装结构及其制备方法
CN114420676A (zh) * 2022-03-31 2022-04-29 长电集成电路(绍兴)有限公司 一种降低翘曲的芯片级封装结构及其制备方法
CN114420676B (zh) * 2022-03-31 2022-06-14 长电集成电路(绍兴)有限公司 一种降低翘曲的芯片级封装结构及其制备方法

Similar Documents

Publication Publication Date Title
CN109801894A (zh) 芯片封装结构和封装方法
US6620648B2 (en) Multi-chip module with extension
US7411281B2 (en) Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20020096785A1 (en) Semiconductor device having stacked multi chip module structure
US20090127682A1 (en) Chip package structure and method of fabricating the same
US20080164605A1 (en) Multi-chip package
CN101232004A (zh) 芯片堆叠封装结构
KR20030000529A (ko) 복수의 중앙 패드형 반도체 칩이 적층된 패키지 소자 및그 제조 방법
US10811341B2 (en) Semiconductor device with through-mold via
US20020019073A1 (en) Method for manufacturing a dual chip package
CN106935517A (zh) 集成无源器件的框架封装结构及其制备方法
US20020093093A1 (en) Semiconductor package with stacked dies
JP2001156251A (ja) 半導体装置
US7173341B2 (en) High performance thermally enhanced package and method of fabricating the same
US7615487B2 (en) Power delivery package having through wafer vias
CN209374443U (zh) 芯片封装结构
CN101290929B (zh) 堆栈式芯片封装结构
TWI582905B (zh) 晶片封裝結構及其製作方法
US20070267756A1 (en) Integrated circuit package and multi-layer lead frame utilized
US20090321892A1 (en) Semiconductor package using through-electrodes having voids
CN100392849C (zh) 封装体及封装体模块
CN111863794A (zh) 一种半导体封装器件
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination