Université Aboubakr Belkaid Faculté des Sciences Département des Mathématiques

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Planche d’Exercices N 1
Circuits Combinatoires
L1 - MI – S2 / 2019-2020

Le savoir qui compte est celui qu’on se donne soi-même par curiosité, passion de savoir.
P. Léautaud

Exercice 1 : Analyser les circuits logiques suivants :

Exercice 2 : Concevoir un circuit qui permet de faire l’addition ou la soustraction

(additionneur/soustracteur) de deux nombres binaires A et B de 1 bit. On rappelle que dans la
représentation en complément à 2, A − B = A + B + 1 . Cet additionneur/soustracteur possèdera une entrée de
commande C qui sera utilisée comme suit :
• C=0, fonctionnement en addition.
• C=1, fonctionnement en soustraction.
En utilisant ce schéma bloc de additionneur-soustracteur, dessiner un schéma bloc d’un additionneur –
soustracteur en parallèle à 4 bits, c'est-à-dire un circuit logique qui peut faire la somme des nombres
binaires A = A3 A2 A1 A0 et B = B3 B2 B1 B0 si C=0 et A-B si C=1.

Exercice 3
1. Soit la fonction combinatoire f(x,y,z) définie par la table de Karnaugh ci dessous

ab 00 01 11 10
c
0 1 0 1 1
1 1 1 1 0

1. Synthétiser cette fonction avec un multiplexeur 8  1.

2. Synthétiser cette fonction avec un multiplexeur 4  1.

Exercice 4
Faire la synthèse d’un multiplexeur 2 vers 1.
En utilisant le schéma bloc ci-dessous,
réalisé le schéma bloc d’un multiplexeur 4
vers 1 en utilisant que trois multiplexeurs 2
vers 1.

D0 0 Mux y
2 vers 1
D1 1 0

S
Mux 2→1
Exercice 5
On veut réaliser un transcodeur permettant de convertir un nombre en binaire réfléchi de trois
bits ABC vers le binaire naturel XYZ. Ce transcodeur a trois entrées : A, B et C et trois
sorties X, Y et Z.

A Transcodeur X
B du binaire réfléchi vers Y
C binaire naturel. Z

1. Dresser une table de vérité traduisant le fonctionnement,

2. A l’aide du tableau de Karnaugh, trouver
trouver les équations des sorties : X,
X Y et Z,
3. Donner le logigramme de ce transcodeur.
4. Dessiner le logigramme avec uniquement des portes “XOR” à deux entrées,
5. En déduire le logigramme si le code d’entrée est sur 4 bits.

Annexe
 Corrigé série 1
Exercice 1
( ) ( )
1. Expression logique : f ( x 0 , x1 , y 0 , y1 ) = x 0 . y 0 + x 0 . y 0 . x1 ⊕ y1 = x 0 ⊕ y 0 . x1 ⊕ y1 .
Table de vérité
x0 x1 y0 y1 x ⊕ y
0 0 (x1 ⊕ y1 )f ( x0 , x1 , y0 , y1 )
0 0 0 0 1 1 1
0 0 0 1 1 0 0
0 0 1 0 0 1 0
0 0 1 1 0 0 0
0 1 0 0 1 0 0
0 1 0 1 1 1 1
0 1 1 0 0 0 0
0 1 1 1 0 1 0
1 0 0 0 0 1 0
1 0 0 1 0 0 0
1 0 1 0 1 1 1
1 0 1 1 1 0 0
1 1 0 0 0 0 0
1 1 0 1 0 1 0
1 1 1 0 1 0 0
1 1 1 1 1 1 1

Puisque f ( x0 , x1 , y 0 , y1 ) = 1 si x0 x1 = y 0 y1 donc ce circuit est un comparateur d’égalité de

nombres binaires à deux bits.
2. Expression logique : S1 = B1 ⊕ B2 , S 2 = B2 ⊕ B3 , S 3 = B3 ⊕ B4 , S 4 = B4 .
Table de vérité
B4 B3 B2 B1 S4 S3 S2 S1
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
Ce circuit réalise la conversion en code de Gray d’un nombre binaire de quatre bits.
Exercice 2

B C S
0 0 0
0 1 1 S = C .B + C.B = C ⊕ B.
1 0 1
1 1 0
 A B
A3 B3 A2 B2 A1 B1 A0 B0

A B A B A B A B
Csor C Csor Cen Csor Cen Csor Cen Csor Cen C
C3 S C2 S C1 S C0 S

Σ3 Σ2 Σ1 Σ0
S

Exercice 3
1. Réalisation de la fonction f avec un MUX 8  1. 2. Réalisation de la fonction f avec un
MUX 4  1.
MUX
0 MUX
c  0 b
1 G 0
b  G0/1
7
a 2 a 1
y
1 0 Y sortie des
1 1 0
données
2 c 1
3
4 2
5 3
6
7

Exercice 4
Synthèse d’un MUX à 2 entrées

MUX
Entrée de Sélection S0 0
G0/1

y sortie des
Entrées de données 0 données
D0 1

D13
Symbole logique d’un MUX 2  1

Ce MUX possède une ligne de sélection des données, puisqu’il est possible de
sélectionner l’une ou l’autre des 2 lignes d’entrée de données avec seulement un bit. Soit, la
table de vérité suivante :

Entrée de sélection
S0 Entrée sélectionnée
0 D0
1 D1
La sortie des données est égale à D0 seulement si S0 = 0 : Y = D0 S 0 .
La sortie des données est égale à D1 seulement si S0 = 1 : Y = D1 S 0 .
D’où la fonction de sortie :
Y = D 0 S 0 + D1 .S 0 . .
Soit, le logigramme correspondant est :
D2 0 Mux y1 D0 0 Mux y0
2 vers 1 2 vers 1
D3 1 0 D1 1 0

S0

0 Mux y
2 vers 1
1 0

MUX 2  1 S1

Exercice 5
Table de vérité

a b c x y z
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 0 1 0
1 0 0 1 1 1
1 0 1 1 1 0
1 1 0 1 0 0
1 1 1 1 0 1

Expressions logiques
x = a.
y = a ⊕ b.
z = (a ⊕ b ) ⊕ c.

5. Logigramme si le code d’entrée est sur 4 bits.

Si le code d’entrée est sur 4 bits, il est facile, de déduire par récurrence que ses équations
logiques sont :
x = a.
y = a ⊕ b.
z = (a ⊕ b ) ⊕ c.
t = ((a ⊕ b ) ⊕ c ) ⊕ d .

Ainsi, le logigramme d’un transcodeur binaire réfléchi / binaire naturel est :

Université Aboubakr Belkaid Faculté des Sciences Département de Mathématiques

Planche d’Exercices N02

Bascules et Bistables
L1 – S2– MI -- 2019-2020
« … Tu m’apprends que le Bien est impossible, je parie donc que je ferai du Bien : c’est encore la meilleure
manière d’être seul.» Jean Paul Sartre.
Exercice 1
Construire le verrou RS en utilisant R, S et les portes NAND.
Exercice 2
Soit le circuit séquentiel ci-dessous, compléter le chronogramme qui suive.

D Q
f1
Horlog
Clk Clk Q’

f2

Clk

f1

f2

Exercice 3
1. Donnez la table de vérité du montage
ci-dessous :
2. Quelle fonction reconnaissez-vous ?

Exercice 4
Soit le circuit séquentiel suivant :

T2 1
T1 1
0
0

clk

Donner sa table de transition puis, Donner les équations caractéristiques de ce circuit.

 Corrigé : Série 2 : Bascules

Exercice 1

Exercice 2

Clk

f1

f2

Exercice 3
1. table de vérité.
a b S S+
0 0 0 x
0 0 1 x
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

2. C’est la bascule SR avec R = a et S = b.

Exercice 4

1. Table de transition

A A’ B T1 T2 A+ B+
0 1 0 0 1 0 1
0 1 1 1 1 1 0
1 0 0 1 0 0 0
1 0 1 1 1 0 0

2. Equations caractéristiques du circuit

A+=T1.A’ et B+=T2.B’.
Université Aboubakr Belkaid Faculté des Sciences Département de Mathématiques

Planche d’Exercices N03

Registres
L1 – S2– MI -- 2019-2020
« la mémoire est l’avenir du passé.» Paul Valery.

Exercice 1
Tracer les signaux de sortie A, B, C et D après chaque impulsion de l’horloge.

Exercice 2
Réaliser, à base de bascules D, un registre à décalage à droite et à gauche 4 bits, selon un
signal de sélection s tel que : s=0 décalage à droite s=1 décalage à gauche.

Exercice 3
Analyser le circuit suivant :

Annexe : différents types de registres

Entrée série / Sortie série Entrée parallèle / sortie série

Entrée

Entrée Sortie
Sortie

Entrée série / sortie parallèle Entrée parallèle / sortie parallèle

Entrée
Entrée

Sortie
Sortie
 Corrigé : Série 3 : Registres
Exercice 1

A
B
C
D
Exercice 2
Les équations caractéristiques d’un registre à décalage à droite, formé de 4 bascule D,à front
montant sont : D4=Q3, D3=Q2, D2=Q1, D1=Eg.
Les équations caractéristiques d’un registre à décalage à gauche, formé de 4 bascule D,à front
montant sont : D1=Q2, D2=Q3, D3=Q4, D4=Ed
D’où, Les équations caractéristiques d’un registre à décalage à droite et à gauche, formé de 4
bascule D,à front montant sont : D1=x’.Eg+x.Q2, D2=x’.Q1+x.Q3, D3=x’.Q2+x. Q4, D4=x’.Q3+x.Ed

Exercice 3
Les équations d’entrée du système sont : D1=Q4, D2=Q1, D3=Q2, D4=Q3.
La table caractéristique du circuit est :

Q1 Q2 Q3 Q4 D1 D2 D3 D4 Q1’ Q2’ Q3’ Q4’

0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 1 0 0 0 1 0 0 0
0 0 1 0 0 0 0 1 0 0 0 1
0 0 1 1 1 0 0 1 1 0 0 1
0 1 0 0 0 0 1 0 0 0 1 0
0 1 0 1 1 0 1 0 1 0 1 0
0 1 1 0 0 0 1 1 0 0 1 1
0 1 1 1 1 0 1 1 1 0 1 1
1 0 0 0 0 1 0 0 0 1 0 0
1 0 0 1 1 1 0 0 1 1 0 0
1 0 1 0 0 1 0 1 0 1 0 1
1 0 1 1 1 1 0 1 1 1 0 1
1 1 0 0 0 1 1 0 0 1 1 0
1 1 0 1 1 1 1 0 1 1 1 0
1 1 1 0 0 1 1 1 0 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1

C’est un registre à décalage à droite sur 4 bits. En plus, il ya une rotation des bits.
Donc, c’est un registre à décalage à droite avec rotation.
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Planche d’Exercices N04

Mémoires
L1 – S2– MI -- 2019-2020
« la mémoire est nécessaire pour toutes les operations de la raison.» Blaise Pascal.

Exercice 1
Quelles sont les différences entre des mémoires volatile, dynamique et statique ?

Exercice 2
On considère une mémoire centrale de 2 Mbytes, où chaque byte est adressable
séparément.
1. Calculer l’adresse, en octal, du sixième élément d’un tableau dont l’adresse du
premier élément est 778, et dont tous les éléments sont composés de 16 bits.
2. Calculer la taille de cette mémoire en l’exprimant en mots de 16 bits et en mots
de 32 bits.

Exercice 3
Déterminer le nombre de ligne d’adresse pour une mémoire de capacité 64K*8.

Annexe

1K (Kilo) =103≈210=1024 bits.

1M (Méga) =106≈220=1 048 576 bits.
1G (Giga) =109≈230=1 073 741 824 bits.
 Corrigé : Série 4 : Mémoires

Exercice 1
Une mémoire volatile est une mémoire qui perd son contenu lorsqu’elle n’est plus sous tension. Une
mémoire dynamique est une mémoire volatile qui en plus doit être rafraichie plusieurs fois par
seconde pour ne pas perdre son contenu, alors qu’une mémoire statique est aussi une mémoire
volatile mais qui n’a pas besoin de rafraichissement.

Exercice 2
Mémoire centrale de 2 Mbytes.
Chaque élément est stocké sur 2 bytes , donc le sixième élément se trouve à l’adresse de départ + 10
bytes, ce qui donne 778+128=1118 (63+10=73).
La taille de la mémoire est de 2 Mbytes ou de 1 Mmots de 16 bits, ou de 512 Kmots de 32 bits.

Exercice 3
Une mémoire de 64K*8 est organisée en mots de 8 bits, et a une capacité de 64K octets.
Soit n le nombre de lignes d’adresse, on a donc : 64K=2n d’où n=Ln (64*1024)/Ln2=16.
Université Aboubakr Belkaid Faculté des Sciences Département de Mathématiques

Planche d’Exercices N05

Analyse et Synthèse de circuits séquentiels
L1 – S2– MI -- 2019-2020
«Il réalisait parmi les hommes cette figure parfaite que le cercle réalise parmi les lignes géométriques. C’était
un Zéro.» Victor Hugo.
Exercice 1
Soit M = (Q , U , Y , Init , R , S ) une machine, où Q = {p, q, r} et U =Y = {0,1} ; définie par les diagrammes
de transition et de sortie suivants :

R 0 1 S 0 1
p q p p 0 1
q r q q 1 0
r p r r 1 1

Décrire son graphe d’état.

Exercice 2
Soit un compteur, décrit par le graphe logique ci-dessous. Quelle est la séquence de comptage ? (les
variables sont données dans l’ordre y1y2).
a/ 0→1→2→3. b/ 0→3→2→1. c/ 0→2→1→3. d/ 0→3→1→2.

Exercice 3
Soit le circuit de la figure ci-dessous, composé de bascule de type JK à front montant.

Q1 Q3

1. Décrire le comportement des différentes bascules de ce circuit.

2. Le circuit est-il synchrone ou asynchrone ? Pourquoi ?
3. Donner le chronogramme de fonctionnement de ce circuit.
4. En déduire la table des transitions après chaque impulsion d’horloge.
5. Quel est le travail effectuer par ce circuit.
Exercice 4
Faire la synthèse d’un compteur synchrone progressif modulo 5, formé de trois bascules type D à front
descendant.
Faire la synthèse d’un compteur synchrone régressif modulo 7, formé de trois bascules type JK à front
descendant.
 Corrigé : Série 5: Synthèse de circuits séquentiels
Exercice 1
1/0
q
0/0
1/1
0/1
p

r
0/1

Exercice 2 1/1
C’est la séquence b.

Exercice 3
Décrivons le comportement de chaque bascule
Les équations de la bascule 1 sont : Q1+ = Q1 car J1=K1=1.
A chaque front montant de clk on a : Q1+ = Q1 .
Les équations de la bascule 2 sont : Clk 2 = Q1 , Q 2+ = Q 2 car J2=K2=1.
A chaque front descendant de Q1 on a : Q 2+ = Q 2 .
Les équations de la bascule 3 sont : Clk 3 = Q 2 . Q 3+ = Q 3 . car J3=K3=1.
A chaque front descendant de Q2 on a : Q 3+ = Q 3 .
2. Le circuit est asynchrone car le signal d’horloge est appliqué seulement à la première bascule et
l’état de chaque bascule est fonction des états des bascules précédentes.
3. Chronogramme du fonctionnement du circuit

Signal d’horloge

0 1 0 1 0 1 0 1 0
Q1

0 0 1 1 0 0 1 1 0
Q2

0 0 0 0 1 1 1 1 0
Q3

4. Table de transition

Q3 Q2 Q1 Q 3’ Q 2+ Q 1+
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 1 0 1
1 0 1 1 1 0
1 1 0 1 1 1
1 1 1 0 0 0

5. C’est un compteur binaire asynchrone progressif modulo 8.

Exercice 4
1. Faisons la synthèse d’un compteur synchrone progressif modulo 5 (compte de 0 à 4), formé de trois
bascules type D à front descendant.

Q3 Q2 Q1 Q 3+ Q 2+ Q 1+ D3 D2 D1
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 0
0 1 0 0 1 1 0 1 1
0 1 1 1 0 0 1 0 0
1 0 0 0 0 0 0 0 0
1 0 1 x x x x x x
1 1 0 x x x x x x
1 1 1 x x x x x x

Les équations logiques :

Q3Q2 00 01 11 10 Q3Q2 00 01 11 10
Q1 Q1
0 0 x 0 0 1 x 0
0 0

0 1 x x 1 0 x x
1 1

D 3 = Q 2 Q1 D 2 = Q1 ⊕ Q 2

Q3Q2 00 01 11 10
Q1
0 1 1 x 0

0 0 x x
1

D1 = Q 3 .Q1
Schéma logique

Compteur synchrone progressif modulo 5 formé de bascule type D

2. Faisons la synthèse d’un compteur synchrone régressif modulo 7 (compte de 0 à 6), formé de trois
bascules type JK à front descendant.
 Q3 Q2 Q1 Q 3+ Q 2+ Q 1+ J3 K3 J2 K2 J1 K1
1 1 1 x x x x x x x x x
1 1 0 1 0 1 x 0 x 1 1 x
1 0 1 1 0 0 x 0 0 x x 1
1 0 0 0 1 1 x 1 1 x 1 x
0 1 1 0 1 0 0 x x 0 x 1
0 1 0 0 0 1 0 x x 1 1 x
0 0 1 0 0 0 0 x 0 x x 1
0 0 0 1 1 0 1 x 1 x 0 x

Les équations logiques :

Q3Q2 00 01 11 10 Q3Q2 00 01 11 10
Q1 1 0 x x Q1
x x 0 1
0 0
0 0 x x x x x 0
1 1

J 3 = Q 2 Q1 . K 3 = Q 2 .Q 1 .

Q3Q2 00 01 11 10 Q3Q2 00 01 11 10
Q1 Q1
1 x x 1 x 1 1 x
0 0

0 x x 0 x 0 x x
1 1

J 2 = Q1 . K 2 = Q1 .

Q3Q2 00 01 11 10 Q3Q2 00 01 11 10
Q1 Q1
0 1 1 1 x x x x
0 0

x x x x 1 1 x 1
1 1

J 1 = Q 2 + Q3 . K 1 = 1.
Schéma logique

Compteur synchrone régressif modulo 7 formé de bascule type JK