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TW201913973A - 三維記憶體元件與其形成方法 - Google Patents

三維記憶體元件與其形成方法 Download PDF

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Abstract

揭露一種形成三維記憶體元件的方法。該方法包括：於基底上形成交替介電質堆疊；形成穿過交替介電質堆疊的複數個通道孔；於各通道孔中形成通道結構；於各通道孔中的通道結構上形成通道柱結構；修整各通道柱結構的上部部分，以形成通道插塞；以及於相鄰的通道插塞之間形成頂部選擇閘極隔離。

Description

三維記憶體元件與其形成方法
本揭露係涉及半導體技術領域，尤其涉及一種形成三維(3D)記憶體元件的方法。
藉由改良製程技術、電路設計、程式設計演算法與製造程序，平面記憶體單元可縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程與製造技術會變得有挑戰性並具有高成本。如此使得平面記憶體單元的記憶體密度接近上限。三維（3D）記憶體架構可解決平面記憶體單元中的密度限制。
隨著半導體技術的進步，3D記憶體元件（例如3D反及(NAND)記憶體元件）不斷縮放更多氧化物/氮化物（ON）層以改善晶片(wafer)的面積使用率。在現有的3D NAND記憶體元件中，指狀記憶體(memory finger)包括以交錯的方式配置的九列的通道孔，此需要大晶片。在不改變儲存容量的情況下縮減晶片尺寸並藉此縮減3D NAND記憶體元件的尺寸是一項挑戰。
本文揭露了形成三維(3D)記憶體元件的方法的實施例。
形成三維(3D)記憶體元件的方法可包括：於基底上形成交替介電質堆疊；形成穿過交替介電質堆疊的複數個通道孔；於各通道孔中形成通道結構；於各通道孔中的通道結構上形成通道柱結構；修整各通道柱結構的上部部分，以形成通道插塞；以及於相鄰的通道插塞之間形成頂部選擇閘極隔離。
在一些實施例中，形成交替介電質堆疊的步驟包括：形成至少32個介電質層對，在鉛直方向上堆疊，其中各介電質層對包括第一介電質層以及不同於第一介電質層的第二介電質層。
在一些實施例中，形成交替介電質堆疊的步驟包括：形成至少32個介電質層對，在鉛直方向上堆疊，其中各介電質層對包括氧化矽(silicon oxide)層與氮化矽(silicon nitride)層。
在一些實施例中，該方法另包括：形成第一絕緣層於交替介電質堆疊上，以作為第一絕緣層；以及於第一絕緣層上形成硬質遮罩層。複數個通道孔可穿過第一絕緣層與硬質遮罩層。
在一些實施例中，該方法另包括：在形成通道結構之前，於基底的表面上形成磊晶層，磊晶層由通道孔所暴露。
在一些實施例中，形成通道結構的步驟包括：於通道孔的側壁上形成功能層；形成通道層，覆蓋功能層的側壁，通道層與磊晶層接觸；以及形成填充結構，覆蓋通道層的側壁並填充通道孔。
在一些實施例中，形成功能層的步驟包括：於第一通道孔的側壁上形成阻障層，以阻擋電荷的流出；於第一阻障層的表面上形成儲存層，以在3D記憶體元件的操作中儲存電荷；以及於第一儲存層的表面上形成穿隧層，以穿隧電荷。
在一些實施例中，形成通道柱結構的步驟包括：於通道結構中形成凹槽，以暴露通道層的上部部分；於凹槽中形成通道柱結構；以及平坦化通道柱結構的頂表面。
在一些實施例中，形成通道插塞的步驟包括：移除硬質遮罩層以暴露通道柱結構的側壁的上部部分；以及修整通道柱結構的側壁以縮減通道柱結構的上部部分在橫向方向上的直徑，以形成通道插塞。
在一些實施例中，該方法另包括：在形成通道插塞之後，於第一絕緣層上形成頂部選擇閘極結構。
在一些實施例中，形成頂部選擇閘極結構的步驟包括：形成第二絕緣層以覆蓋通道柱結構所暴露的表面與通道插塞所暴露的表面；於第一絕緣層與第二絕緣層上形成閘極電極層；移除閘極電極層的上部部分以暴露第二絕緣層的頂表面，閘極電極層的剩餘部分形成頂部選擇閘極結構；以及形成第三絕緣層以覆蓋頂部選擇閘極結構。
在一些實施例中，形成頂部選擇閘極隔離的步驟包括：於相鄰的通道插塞之間形成溝槽，溝槽穿過第三絕緣層與頂部選擇閘極結構以暴露第一絕緣層；以及於溝槽中沉積介電質材料，以形成頂部選擇閘極隔離。
在一些實施例中，形成頂部選擇閘極隔離的步驟包括：形成具有沿橫向方向延伸的波浪形狀的頂部選擇閘極隔離。
在一些實施例中，該方法另包括：形成一對狹縫，穿過交替介電質堆疊，狹縫沿橫向方向平行延伸；於該對狹縫之間形成N列的通道孔，其中每一列的通道孔與相鄰列的通道孔交錯排列，且N為偶數；以及於第N/2列的通道孔與第N/2+1列的通道孔之間形成頂部選擇閘極隔離。
在一些實施例中，該方法另包括：於該對狹縫之間形成八列的通道孔；以及於第四列的通道孔與第五列的通道孔之間形成頂部選擇閘極隔離。
在一些實施例中，該方法另包括：形成通道插塞，通道插塞的頂表面的直徑範圍為50奈米(nm)至150奈米；以及形成頂部選擇閘極隔離，頂部選擇閘極隔離的頂表面的寬度範圍為10奈米至110奈米。頂部選擇閘極隔離與相鄰的通道插塞之間的最小距離的範圍為10奈米至60奈米。
在一些實施例中，該方法另包括： 將交替介電質堆疊中的第二介電質層以導體層取代。
本揭露的另一方面提供一種三維(3D)記憶體元件，其包括：位於基底上的交替堆疊層；穿過交替堆疊層的複數個通道孔；位於各通道孔的通道結構；位於各通道孔中的通道結構上的通道柱結構，其中通道柱結構的上部部分具有第一直徑，其小於通道柱結構的下部部分的第二直徑；以及位於相鄰的通道柱結構之間的頂部選擇閘極隔離。
在一些實施例中，交替堆疊層包括：至少32個導體/介電質層對，在鉛直方向上堆疊，其中各導體/介電質層對包括介電質層與導體層。
在一些實施例中，交替堆疊層包括：至少32個導體/介電質層對，在鉛直方向上堆疊，其中各導體/介電質層對包括氧化矽層與鎢(tungsten)層。
在一些實施例中，3D記憶體元件另包括：位於交替介電質堆疊上的第一絕緣層，以作為第一絕緣層。複數個通道孔穿過第一絕緣層與硬質遮罩層。
在一些實施例中，通道結構包括：位於通道孔的底部上的磊晶層；位於通道孔的側壁上的功能層；覆蓋功能層的側壁的通道層，且通道層與磊晶層接觸；以及覆蓋通道層的側壁並填充通道孔的填充結構。
在一些實施例中，功能層包括：位於第一通道孔的側壁上的阻障層，用以阻擋電荷的流出；位於第一阻障層的表面上的儲存層，用以在3D記憶體元件的操作中儲存電荷；以及位於第一儲存層的表面上的穿隧層，用以穿隧電荷。
在一些實施例中，3D記憶體元件另包括：位於第一絕緣層上的頂部選擇閘極結構；位於頂部選擇閘極結構與通道柱結構之間的第二絕緣層；以及位於頂部選擇閘極結構的頂表面上的第三絕緣層。
在一些實施例中，頂部選擇閘極隔離穿過第三絕緣層與頂部選擇閘極結構。
在一些實施例中，頂部選擇閘極隔離具有沿橫向方向延伸的波浪形狀。
在一些實施例中，3D記憶體元件另包括：穿過交替介電質堆疊的一對狹縫，狹縫沿橫向方向平行延伸。在該對狹縫之間設置有N列的通道孔，且N為偶數。每一列的通道孔與相鄰列的通道孔交錯排列。頂部選擇閘極隔離位於第N/2列的通道孔與第N/2+1列的通道孔之間。
在一些實施例中，數字N為八。
在一些實施例中，通道插塞的頂表面的直徑範圍為50奈米至150奈米。頂部選擇閘極隔離的頂表面的寬度範圍為10奈米至110奈米。頂部選擇閘極隔離與相鄰的通道插塞之間的最小距離的範圍為10奈米至60奈米。
本領域的通常知識者可根據本揭露的說明書、申請專利範圍以及圖式而理解本揭露的其他方面。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的元件的不同方位或方向。該元件可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化（例如，該數值的±10%、±20%或±30%）。
如本文所使用的，術語「三維(3D)記憶體元件」是指一種於橫向定向的基底上具有垂直定向串的記憶體單元電晶體（例如稱為「記憶體串」，諸如反及串(NAND string)）半導體元件，使得記憶體串相對於基底在鉛直（或垂直）方向上延伸。如本文所使用的，術語「鉛直/鉛直地（或垂直/垂直地）」名義上是指垂直於基底的橫向表面。
本揭露的各式實施例提供一種具有頂部選擇閘極隔離(top selective gate cut)結構以作為記憶體陣列（於本文也被稱為「陣列元件」）的3D記憶體元件的形成方法。藉由修整通道柱結構的上部部分，所形成的通道插塞可在橫向方向上具有縮減的尺寸。也就是說，可增加兩相鄰的通道插塞之間的間距。如此，在不佔據一列通道孔的位置的情況下，頂部選擇閘極隔離可配置在相鄰的通道插塞之間。藉由減少各指狀記憶體(memory finger)中的通道孔的數量，各指狀記憶體的面積可縮小。因此，可以在不降低存儲容量的情況下減小晶片(wafer)的尺寸要求，從而減小3D反及(NAND)記憶體元件的尺寸，並降低成本。
請參考第1圖，其繪示3D記憶體元件的俯視示意圖。如圖所示，在一些現有的3D NAND 記憶體元件中，多條狹縫30可沿橫向方向平行延伸以將記憶體陣列區分為多個指狀記憶體。各指狀記憶體可包括九列的通道孔5，於兩相鄰的狹縫30之間交錯排列。頂部選擇閘極(top selective gate, TSG)隔離位於指狀記憶體的中間以將指狀記憶體分隔為兩相等的部分。由於尺寸的限制，頂部選擇閘極隔離佔據了九列中的第五列的通道孔5的位置。
請參考第2圖，其繪示本揭露的一些實施例的形成3D記憶體元件的示例性方法的流程圖。第3圖至第14圖繪示示例性3D記憶體元件於圖2所示方法的某些製造階段的剖視圖。
如第2圖所示，該方法可從步驟S110開始，可在基底上形成交替介電質堆疊、第一絕緣層與硬質遮罩層。
如第3圖所示，在一些實施例中，基底1可為具有任何合適結構的任何適合的半導體基底，例如單晶單層基底、多晶矽單層基底、多晶矽與金屬的多層基底等。
包括複數個介電質層對的交替介電質堆疊2可形成於基底1上。交替介電質堆疊2舉例可包括第一介電質層102（例如氧化矽(silicon oxide)）與不同於第一介電質層的第二介電質層104（例如氮化矽(silicon nitride)）的交替堆疊。複數個第一介電質層102與第二介電質層104在橫向方向上延伸，而橫向方向平行於基底1的表面。在一些實施例中，在交替介電質堆疊2中還具有這些介電質層對以外的更多層，此些層由不同材料所製並具有不同厚度。交替介電質堆疊2可由一或多個薄膜沉積製程所形成，薄膜沉積製程包括但不限於化學氣相沈積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沈積(atomic layer deposition ,ALD)或其任何組合。
在一些實施例中，交替介電質堆疊2可包括複數個氧化矽/氮化矽層對。各介電質層對包括氧化矽層102與氮化矽層104。複數個氧化/氮化層對在此也稱為「交替氧化物/氮化物堆疊」。也就是說，在交替介電質堆疊2中，多個氧化層102（顯示在帶有點狀的區域）與多個氮化層104（顯示在帶有網格的區域）在鉛直方向上交替。換句話說，除了給定的交替氧化物/氮化物堆疊的頂層和底層之外，其他的各氧化層102可夾設在兩相鄰的氮化層104之間，且其他的各氮化層104可夾設在兩相鄰的氧化層102之間。
各氧化層可具有相同或不同的厚度。舉例而言，各氧化層的厚度範圍可為10奈米(nm)至100奈米，較佳為約25奈米。類似地，各氮化層可具有相同或不同的厚度。舉例而言，各氮化層的厚度範圍可為10奈米至100奈米，較佳為約35奈米。
須注意的是，在本揭露中，氧化層102及/或氮化層104可包括任何適合的氧化物材料及/或氮化物材料。舉例來說，氧化物材料可包括矽化物，而氮化物材料的元素可包括但不限於鎢(tungsten, W)、鈷(cobalt, Co)、銅(copper, Cu)、鋁(aluminum, Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化層可為氧化矽層，且氮化層可為氮化矽層。
交替介電質堆疊2可包括任何適合層數的氧化層102與氮化層104。在一些實施例中，交替介電質堆疊2中的氧化層102與氮化層104的總層數大於或等於64。也就是說，氧化層/氮化層對的數量可大於或等於32。在一些實施例中，交替氧化物/氮化物堆疊2包括在這些氧化層/氮化層對以外的更多不同材料及/或厚度的氧化層或氮化層。
第一絕緣層3可形成在交替介電質堆疊2上。在一些實施例中，第一絕緣層3可由任何適合的絕緣材料及/或介電質材料所製成，例如氧化矽。須說明的是，第一絕緣層3的材料可不同於交替介電質堆疊2中的氮化層的材料。第一絕緣層3可形成在交替介電質堆疊2的頂表面上。形成於第一絕緣層3的頂表面上的硬質遮罩層4可為氮化層。舉例來說，硬質遮罩層4可為氮化矽層。
在一些實施例中，交替介電質堆疊2、第一絕緣層3及/或硬質遮罩層4可由一或多個沉積製程所形成。須說明的是，本揭露所使用的術語「沉積製程」可指任何適合的沉積製程，沉積製程包括但不限於化學氣相沈積(CVD)製程、物理氣相沉積(PVD)製程、原子層沈積(ALD)製程及/或其任何適合的組合。
請返回參考第2圖，在下一個步驟S120中，可形成多個通道孔5以穿過交替介電質堆疊2、第一絕緣層3與硬質遮罩層4，且可於各通道孔5中形成通道結構。
在一些實施例中，可將多個通道孔5以形成並排列成交錯陣列形式。舉例而言，如第1圖中的俯視圖所示，每一列的通道孔5可與相鄰列的通道孔5交錯排列。如第3圖中的剖視圖所示，各通道孔5可完全穿過交替介電質堆疊2與第一絕緣層3，並可延伸至基底1內。在一些實施例中，通道孔5可藉由蝕刻交替介電質堆疊2、第一絕緣層3與硬質遮罩層4以及隨後的清潔製程所形成。形成通道孔5的蝕刻製程可為乾蝕刻，或是濕蝕刻與後續的清潔製程的結合。
在一些實施例中，可於各通道孔5中形成通道結構。通道結構可包括於通道孔5底部的磊晶層6、通道孔5的側壁上的功能層10以及通道孔5中的填充結構12，且通道層11位於功能層10與介電質填充結構12之間。功能層10可包括阻障層7、儲存層8與穿隧層9。
如第4圖所示，磊晶層6可形成於通道孔5的底部與通道孔5所暴露的基底1上。在一些實施例中，磊晶層6可為由選擇性磊晶成長(selective epitaxial growth, SEG)製程所形成的多晶矽層。在一些實施例中，磊晶層6可不直接形成在基底1的表面上。一或多個層可形成於磊晶層6與基底1之間。也就是說，磊晶層6覆在基底1上。
功能層10可包括阻障層7、儲存層8與穿隧層9，並可形成於通道孔5的側壁上。阻障層7可用以阻擋電荷的流出。在一些實施例中，阻障層7可為氧化矽層或是結合氧化矽/氮氧化矽(silicon oxynitride)/氧化矽(SiO2 -SiON-SiO2 )的多層堆疊。在一些實施例中，阻障層7包括高介電常數(high-k)的介電質（例，氧化鋁(aluminum oxide)）。在一範例中，阻障層7主要為氧化層，而氧化層是在氮化矽沉積製程之後由原位蒸汽產生(In-Situ Steam Generation, ISSG)氧化作用所形成。在一些實施例中，阻障層7的厚度可小於20奈米。
儲存層8可用以儲存電荷。在儲存層8中的儲存電荷及/或移除電荷可影響半導體通道的開/關狀態及/或傳導性。儲存層8可包括多晶矽或氮化矽。儲存層8可包括一或多個膜層，其材料包括但不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合、或其任何組合。在一些實施例中，第一儲存層8可包括利用一或多個沉積製程所形成的氮化層。
穿隧層9可用以穿隧電荷（電子或電洞）。穿隧層9可為介電質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。在一些實施例中，穿隧層9可為利用一或多個沉積製程所形成的氧化層。在一些實施例中，穿隧層9的厚度可小於20奈米。
如第4圖所示，可形成通道層11以覆蓋功能層10、磊晶層的暴露表面以及硬質遮罩層4。在一些實施例中，通道層11可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，薄膜沉積製程例如低壓化學氣相沈積(low pressure chemical vapor deposition, LPCVD)製程、電漿輔助化學氣相沈積(plasma enhanced chemical vapor deposition, PECVD)製程、原子層沈積(ALD)或任何適合的製程。在一些實施例中，通道層11的厚度可小於約20奈米。
可形成介電質填充結構12以覆蓋通道層11並填充通道孔5。在一些實施例中，填充結構12可為利用沉積製程所形成的氧化層，沉積製程例如原子層沈積(ALD)製程。在一些實施例中，填充結構12可包括一或多個空隙（未示出）。
請返回參考第2圖，在下一個步驟S130中，於各通道孔5的上部部分中形成通道柱結構15。
如第5圖所示，可移除填充結構12的上部部分（這通常被稱為「回蝕(etch back)」），使得填充結構12的剩餘部分的頂表面低於第一絕緣層3的頂表面，但不低於第一絕緣層3的底表面，以獲得較好的元件特性。在一些實施例中，填充結構12的上部部分可透過凹槽蝕刻製程來移除，凹槽蝕刻製程包括但不限於濕蝕刻、乾蝕刻或其組合。舉例而言，可進行非選擇性乾蝕刻製程(non-selective dry etching process)以移除填充結構12的上部部分。如此一來，凹槽13可形成在通道孔5中並位於填充結構12的剩餘部分上。可進行後續的稀氫氟酸(hydrofluoric acid, HF)清潔製程以清潔凹槽13的側壁與底部。
如第6圖所示，可形成頂部通道層14以覆蓋硬質遮罩層4並填充填充結構12上的凹槽13。頂部通道層14可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，薄膜沉積製程例如低壓化學氣相沈積 (LPCVD)製程、電漿輔助化學氣相沈積(PECVD)製程、原子層沈積(ALD)或任何適合的製程。頂部通道層14與通道層11接觸。
如第7所示，可透過任何適合的技術，例如背面研磨(backside grinding)及/或化學機械拋光(chemical mechanical polishing, CMP)，平坦化頂部通道層14的頂表面。如此一來，可移除位於通道孔5外側的頂部通道層14的上部部分，而位於通道孔5內側的頂部通道層14的剩餘部分可形成通道柱結構15。通道柱結構15的頂表面可與硬質遮罩層4的頂表面位於同一水平。通道柱結構15在鉛直方向上的厚度範圍可為30奈米至100奈米，且通道柱結構15在橫向方向上的直徑可相同於通道孔5的直徑。
請返回參考第2圖，在下一個步驟S140中，可修整通道柱結構15的上部部分以形成通道插塞16。如第8圖所示，可藉由任何適合的蝕刻製程來移除硬質遮罩層4，蝕刻製程例如濕蝕刻、乾蝕刻或其組合。在一些實施例中，亦可蝕刻第一絕緣層3的上部部分。因此，可暴露出各通道柱結構15的上部部分。
如第9圖所示，可進行修整製程以移除各通道柱結構15所暴露的部分的外部，以縮減通道柱結構15的上部部分的直徑。舉例而言，可進行圖案化與蝕刻製程以移除各通道柱結構15所暴露的部分的外部。各通道柱結構15所暴露的部分的剩餘部形成通道插塞16。在一些實施例中，通道插塞16可被用以作為頂部選擇閘極通道。由於各通道插塞16具有相較於通道柱結構15的下部部分縮減的直徑，因此增加了相鄰的通道插塞16之間的距離。
請返回參考第2圖，在下一個步驟S150中，可於第一絕緣層3上形成頂部選擇閘極結構。形成頂部選擇閘極結構的製造製程可包括以下步驟。
如第10圖所示，可形成第二絕緣層17以完全覆蓋各通道插塞16所暴露的表面。在一些實施例中，第二絕緣層17可由任何適合的絕緣材料及/或介電質材料所製成，例如氧化矽。
如第11圖所示，可於第一絕緣層3與第二絕緣層17上形成閘極電極層18。在一些實施例中，閘極電極層18可為非晶矽層或多晶矽層。各第二絕緣層17與閘極電極層18可利用薄膜沉積製程來形成，薄膜沉積製程例如CVD、PVD、ALD或任何適合的製程。可移除閘極電極層的上部部分以暴露第二絕緣層17的頂表面。在一些實施例中，可進行化學機械拋光(CMP)製程以平坦化第二絕緣層17的頂表面。閘極電極層18的剩餘部分可形成頂部選擇閘極結構。在一些實施例中，頂部選擇閘極結構18的厚度範圍可為約10奈米至約100奈米。如第12圖所示，可於第二絕緣層17的所暴露的頂表面以及頂部選擇閘極結構18上形成第三絕緣層19。
請返回參考第2圖，在下一個步驟S160中，可於相鄰的通道插塞16之間形成頂部選擇閘極隔離20。如第15圖中的俯視圖所示，頂部選擇閘極隔離20可具有在水平方向上延伸的波浪形狀。在一些實施例中，在相鄰的狹縫30之間以交錯的方式配置成N列的通道插塞16，而數字N為偶數。頂部選擇閘極隔離20可位於第N/2列的通道插塞16與第N/2+1列的通道插塞16之間。舉例而言，在相鄰的狹縫30之間以交錯的方式配置成八列的通道插塞16，如第15圖所示。頂部選擇閘極隔離20可位於第四列的通道插塞16與第五列的通道插塞16之間，使得位於相鄰狹縫30之間的所有通道插塞16被分隔成兩個相同的群組。在一些實施例中，形成頂部選擇閘極隔離20的製造製程可包括以下步驟。
如第13圖的剖視圖所示，可在相鄰的通道插塞16之間形成溝槽20。如上所述，溝槽20具有在水平方向延伸的波浪形狀，且位於第四列的通道插塞16與第五列的通道插塞16之間。在鉛直方向中，溝槽20可穿過第三絕緣層19與頂部選擇閘極結構18以暴露出第一絕緣層3。如第14圖所示，介電質材料可填充至溝槽20中以形成頂部選擇閘極隔離21。在一些實施例中，頂部選擇閘極隔離21的寬度範圍可為約10奈米至約110奈米。
在一些實施例中，任何對相鄰的通道孔5之間的距離彼此相同。據此，任何對相鄰的通道插塞16之間的距離也彼此相同。舉例來說，如第15圖所示，距離E相同於距離D。在一些實施例中，距離D、E的範圍可為約100奈米至約180奈米。各通道插塞16的頂表面的直徑C的範圍可為約50奈米至約150奈米。也就是說，一對相鄰的通道插塞16之間的距離範圍可為約30奈米至約130奈米。頂部選擇閘極隔離21的頂表面的寬度範圍可為約10奈米至約110奈米。頂部選擇閘極隔離21與相鄰的通道插塞16之間的最小距離範圍可為約10奈米至約60奈米。
在一些實施例中，可進行閘極置換製程（也可稱為「字元線置換」製程）以將交替介電質堆疊2的第二介電質層104（例，氮化矽）取代為導體層（例，鎢）。據此，在閘極置換製程之後，交替介電質堆疊可變為交替導體/介電質堆疊。以導體層取代第二介電質層104的過程可藉由對第二介電質層104（例，氮化矽）進行對第一介電質層102（例，氧化矽）有選擇性的濕蝕刻，並用導體層（例，鎢）填充此結構來進行。導體層可透過PVD、CVD、ALD、任何適合的製程、或其任何組合來填充。導體層可包括任何適合的導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、矽化物或其任何組合。由頂部選擇閘極隔離21所區分的頂部選擇閘極結構18可用以作為記憶體單元的頂部選擇閘極(top select gate, TSG)，而不是以交替導體/介電質堆疊的頂部三層導體層作為頂部選擇閘極(TSG)。
因此，揭露了一種形成3D記憶體元件的方法。藉由修整通道柱結構的上部部分，所形成的通道插塞可在橫向方向上具有縮減的尺寸。也就是說，可增加兩相鄰的通道插塞之間的間距。如此，在不佔據一列通道孔的位置的情況下，頂部選擇閘極隔離可配置在相鄰的通道插塞之間。舉例而言，藉由使用所揭露的方法，如第1圖所示的3D記憶體元件的指狀記憶體中的九列的通道孔的排列方式可被改變為如第15圖所示的3D記憶體元件的指狀記憶體中的八列的通道孔的排列方式。藉由減少各指狀記憶體(memory finger)中的通道孔的數量，各指狀記憶體的面積可縮小約8.8%。因此，可以在不降低存儲容量的情況下減小晶片(wafer)的尺寸要求，從而減小3D NAND記憶體元件的尺寸，並降低成本。
形成三維(3D)記憶體元件的方法可包括：於基底上形成交替介電質堆疊；形成穿過交替介電質堆疊的複數個通道孔；於各通道孔中形成通道結構；於各通道孔中的通道結構上形成通道柱結構；修整各通道柱結構的上部部分，以形成通道插塞；以及於相鄰的通道插塞之間形成頂部選擇閘極隔離。
在一些實施例中，形成交替介電質堆疊的步驟包括：形成至少32個介電質層對，在鉛直方向上堆疊，其中各介電質層對包括第一介電質層以及不同於第一介電質層的第二介電質層。
在一些實施例中，形成交替介電質堆疊的步驟包括：形成至少32個介電質層對，在鉛直方向上堆疊，其中各介電質層對包括氧化矽層與氮化矽層。
在一些實施例中，該方法另包括：形成第一絕緣層於交替介電質堆疊上，以作為第一絕緣層；以及於第一絕緣層上形成硬質遮罩層。複數個通道孔可穿過第一絕緣層與硬質遮罩層。
在一些實施例中，該方法另包括：在形成通道結構之前，於基底的表面上形成磊晶層，磊晶層由通道孔所暴露。
在一些實施例中，形成通道結構的步驟包括：於通道孔的側壁上形成功能層；形成通道層，覆蓋功能層的側壁，通道層與磊晶層接觸；以及形成填充結構，覆蓋通道層的側壁並填充通道孔。
在一些實施例中，形成功能層的步驟包括：於第一通道孔的側壁上形成阻障層，以阻擋電荷的流出；於第一阻障層的表面上形成儲存層，以在3D記憶體元件的操作中儲存電荷；以及於第一儲存層的表面上形成穿隧層，以穿隧電荷。
在一些實施例中，形成通道柱結構的步驟包括：於通道結構中形成凹槽，以暴露通道層的上部部分；於凹槽中形成通道柱結構；以及平坦化通道柱結構的頂表面。
在一些實施例中，形成通道插塞的步驟包括：移除硬質遮罩層以暴露通道柱結構的側壁的上部部分；以及修整通道柱結構的側壁以縮減通道柱結構的上部部分在橫向方向上的直徑，以形成通道插塞。
在一些實施例中，該方法另包括：在形成通道插塞之後，於第一絕緣層上形成頂部選擇閘極結構。
在一些實施例中，形成頂部選擇閘極結構的步驟包括：形成第二絕緣層以覆蓋通道柱結構所暴露的表面與通道插塞所暴露的表面；於第一絕緣層與第二絕緣層上形成閘極電極層；移除閘極電極層的上部部分以暴露第二絕緣層的頂表面，閘極電極層的剩餘部分形成頂部選擇閘極結構；以及形成第三絕緣層以覆蓋頂部選擇閘極結構。
在一些實施例中，形成頂部選擇閘極隔離的步驟包括：於相鄰的通道插塞之間形成溝槽，溝槽穿過第三絕緣層與頂部選擇閘極結構以暴露第一絕緣層；以及於溝槽中沉積介電質材料，以形成頂部選擇閘極隔離。
在一些實施例中，形成頂部選擇閘極隔離的步驟包括：形成具有沿橫向方向延伸的波浪形狀的頂部選擇閘極隔離。
在一些實施例中，該方法另包括：形成一對狹縫，穿過交替介電質堆疊，狹縫沿橫向方向平行延伸；於該對狹縫之間形成N列的通道孔，其中每一列的通道孔與相鄰列的通道孔交錯排列，且N為偶數；以及於第N/2列的通道孔與第N/2+1列的通道孔之間形成頂部選擇閘極隔離。
在一些實施例中，該方法另包括：於該對狹縫之間形成八列的通道孔；以及於第四列的通道孔與第五列的通道孔之間形成頂部選擇閘極隔離。
在一些實施例中，該方法另包括：形成通道插塞，通道插塞的頂表面的直徑範圍為50奈米至150奈米；以及形成頂部選擇閘極隔離，頂部選擇閘極隔離的頂表面的寬度範圍為10奈米至110奈米。頂部選擇閘極隔離與相鄰的通道插塞之間的最小距離的範圍為10奈米至60奈米。
在一些實施例中，該方法另包括： 將交替介電質堆疊中的第二介電質層以導體層取代。
本揭露的另一方面提供一種三維(3D)記憶體元件，其包括：位於基底上的交替堆疊層；穿過交替堆疊層的複數個通道孔；位於各通道孔的通道結構；位於各通道孔中的通道結構上的通道柱結構，其中通道柱結構的上部部分具有第一直徑，其小於通道柱結構的下部部分的第二直徑；以及位於相鄰的通道柱結構之間的頂部選擇閘極隔離。
在一些實施例中，交替堆疊層包括：至少32個導體/介電質層對，在鉛直方向上堆疊，其中各導體/介電質層對包括介電質層與導體層。
在一些實施例中，交替堆疊層包括：至少32個導體/介電質層對，在鉛直方向上堆疊，其中各導體/介電質層對包括氧化矽層與鎢層。
在一些實施例中，3D記憶體元件另包括：位於交替介電質堆疊上的第一絕緣層，以作為第一絕緣層。複數個通道孔穿過第一絕緣層與硬質遮罩層。
在一些實施例中，通道結構包括：位於通道孔的底部上的磊晶層；位於通道孔的側壁上的功能層；覆蓋功能層的側壁的通道層，且通道層與磊晶層接觸；以及覆蓋通道層的側壁並填充通道孔的填充結構。
在一些實施例中，功能層包括：位於第一通道孔的側壁上的阻障層，用以阻擋電荷的流出；位於第一阻障層的表面上的儲存層，用以在3D記憶體元件的操作中儲存電荷；以及位於第一儲存層的表面上的穿隧層，用以穿隧電荷。
在一些實施例中，3D記憶體元件另包括：位於第一絕緣層上的頂部選擇閘極結構；位於頂部選擇閘極結構與通道柱結構之間的第二絕緣層；以及位於頂部選擇閘極結構的頂表面上的第三絕緣層。
在一些實施例中，頂部選擇閘極隔離穿過第三絕緣層與頂部選擇閘極結構。
在一些實施例中，頂部選擇閘極隔離具有沿橫向方向延伸的波浪形狀。
在一些實施例中，3D記憶體元件另包括：穿過交替介電質堆疊的一對狹縫，狹縫沿橫向方向平行延伸。在該對狹縫之間設置有N列的通道孔，且N為偶數。每一列的通道孔與相鄰列的通道孔交錯排列。頂部選擇閘極隔離位於第N/2列的通道孔與第N/2+1列的通道孔之間。
在一些實施例中，數字N為八。
在一些實施例中，通道插塞的頂表面的直徑範圍為50奈米至150奈米。頂部選擇閘極隔離的頂表面的寬度範圍為10奈米至110奈米。頂部選擇閘極隔離與相鄰的通道插塞之間的最小距離的範圍為10奈米至60奈米。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
1‧‧‧基底
2‧‧‧交替介電質堆疊
3‧‧‧第一絕緣層
4‧‧‧硬質遮罩層
5‧‧‧通道孔
6‧‧‧磊晶層
7‧‧‧阻障層
8‧‧‧儲存層
9‧‧‧穿隧層
10‧‧‧功能層
11‧‧‧通道層
12‧‧‧填充結構
13‧‧‧凹槽
14‧‧‧頂部通道層
15‧‧‧通道柱結構
16‧‧‧通道插塞
17‧‧‧第二絕緣層
18‧‧‧閘極電極層
19‧‧‧第三絕緣層
20‧‧‧溝槽
21‧‧‧頂部選擇閘極隔離
30‧‧‧狹縫
102‧‧‧第一介電質層
104‧‧‧第二介電質層
C‧‧‧直徑
D、E‧‧‧距離
S110~S160‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。 第1圖繪示示範性3D記憶體元件的俯視圖； 第2圖繪示本揭露的一些實施例的形成3D記憶體元件的示例性方法的流程圖； 第3圖至第14圖繪示示例性3D記憶體元件於圖2所示方法的某些製造階段的剖視圖；以及 第15圖繪示本揭露的一些實施例的示例性3D記憶體元件的俯視圖。 本揭露的實施例將參照所附圖式進行說明。

Claims (20)

  1. 一種形成三維(3D)記憶體元件的方法，包括： 於一基底上形成一交替介電質堆疊； 形成穿過所述交替介電質堆疊的複數個通道孔； 於各所述通道孔中形成一通道結構； 於各所述通道孔中的所述通道結構上形成一通道柱結構； 修整各所述通道柱結構的一上部部分，以形成一通道插塞；以及 於相鄰的所述通道插塞之間形成一頂部選擇閘極隔離。
  2. 如請求項1所述的方法，其中形成所述交替介電質堆疊的步驟包括： 形成至少32個介電質層對，在一鉛直方向上堆疊，其中各所述介電質層對包括一第一介電質層以及不同於所述第一介電質層的一第二介電質層。
  3. 如請求項1所述的方法，另包括： 形成一第一絕緣層於所述交替介電質堆疊上，以作為所述第一絕緣層；以及 於所述第一絕緣層上形成一硬質遮罩層； 其中所述通道孔穿過所述第一絕緣層與所述硬質遮罩層。
  4. 如請求項3所述的方法，其中形成所述通道結構的步驟包括： 於所述通道孔的一側壁上形成一功能層； 形成一通道層，覆蓋所述功能層的一側壁，所述通道層與位於所述通道孔底部上的一磊晶層接觸；以及 形成一填充結構，覆蓋所述通道層的一側壁並填充所述通道孔。
  5. 如請求項4所述的方法，其中形成所述通道柱結構的步驟包括： 於所述通道結構中形成一凹槽，以暴露所述通道層的一上部部分； 於所述凹槽中形成該通道柱結構；以及 平坦化所述通道柱結構的一頂表面。
  6. 如請求項4所述的方法，其中形成所述通道插塞的步驟包括： 移除所述硬質遮罩層以暴露所述通道柱結構的一側壁的一上部部分；以及 修整所述通道柱結構的所述側壁以縮減所述通道柱結構的所述上部部分在一橫向方向上的直徑，以形成所述通道插塞。
  7. 如請求項3所述的方法，另包括： 在形成所述通道插塞之後，於所述第一絕緣層上形成一頂部選擇閘極結構。
  8. 如請求項7所述的方法，其中形成所述頂部選擇閘極結構的步驟包括： 形成一第二絕緣層以覆蓋所述通道柱結構所暴露的表面與所述通道插塞所暴露的表面； 於所述第一絕緣層與所述第二絕緣層上形成一閘極電極層； 移除所述閘極電極層的一上部部分以暴露所述第二絕緣層的一頂表面，所述閘極電極層的剩餘部分形成所述頂部選擇閘極結構；以及 形成一第三絕緣層以覆蓋所述頂部選擇閘極結構。
  9. 如請求項8所述的方法，其中形成所述頂部選擇閘極隔離的步驟包括： 於相鄰的所述通道插塞之間形成一溝槽，所述溝槽穿過所述第三絕緣層與所述頂部選擇閘極結構以暴露所述第一絕緣層；以及 於所述溝槽中沉積一介電質材料，以形成所述頂部選擇閘極隔離。
  10. 如請求項7所述的方法，其中形成所述頂部選擇閘極隔離的步驟包括： 形成具有沿一橫向方向延伸的波浪形狀的所述頂部選擇閘極隔離。
  11. 如請求項10所述的方法，另包括： 形成一對狹縫，穿過所述交替介電質堆疊，所述對狹縫沿所述橫向方向平行延伸； 於所述對狹縫之間形成N列的通道孔，其中每一列的所述通道孔與相鄰列的所述通道孔交錯排列，且N為偶數；以及 於第N/2列的所述通道孔與第N/2+1列的所述通道孔之間形成所述頂部選擇閘極隔離。
  12. 如請求項7所述的方法，另包括： 形成所述通道插塞，所述通道插塞的一頂表面的直徑範圍為50奈米(nm)至150奈米；以及 形成所述頂部選擇閘極隔離，所述頂部選擇閘極隔離的一頂表面的寬度範圍為10奈米至110奈米； 其中所述頂部選擇閘極隔離與相鄰的所述通道插塞之間的最小距離的範圍為10奈米至60奈米。
  13. 一種三維(3D)記憶體元件，包括： 一交替堆疊層，位於基底上； 複數個通道孔，穿過所述交替堆疊層； 一通道結構，位於各所述通道孔； 一通道柱結構，位於各所述通道孔中的所述通道結構上，其中該通道柱結構的一上部部分具有一第一直徑，其小於所述通道柱結構的一下部部分的一第二直徑；以及 一頂部選擇閘極隔離，位於相鄰的所述通道柱結構之間。
  14. 如請求項13所述的元件，其中所述交替堆疊層包括： 至少32個導體/介電質層對，在一鉛直方向上堆疊，其中各所述導體/介電質層對包括一介電質層與一導體層。
  15. 如請求項13所述的元件，另包括： 一第一絕緣層，位於所述交替介電質堆疊上，以作為所述第一絕緣層； 其中所述通道孔穿過所述第一絕緣層。
  16. 如請求項13所述的元件，其中所述通道結構包括： 一磊晶層，位於所述通道孔的底部上； 一功能層，位於所述通道孔的一側壁上； 一通道層，覆蓋所述功能層的一側壁，所述通道層與所述磊晶層接觸；以及 一填充結構，覆蓋所述通道層的一側壁，並填充所述通道孔。
  17. 如請求項15所述的元件，另包括： 一頂部選擇閘極結構，位於所述第一絕緣層上； 一第二絕緣層，位於所述頂部選擇閘極結構與所述通道柱結構之間；以及 一第三絕緣層，位於所述頂部選擇閘極結構的一頂表面上。
  18. 如請求項17所述的元件，其中： 所述頂部選擇閘極隔離穿過所述第三絕緣層與所述頂部選擇閘極結構，且所述頂部選擇閘極隔離具有沿一橫向方向延伸的波浪形狀。
  19. 如請求項18所述的元件，另包括： 一對狹縫，穿過所述交替介電質堆疊，所述對狹縫沿所述橫向方向平行延伸； 其中在所述對狹縫之間設置有N列的通道孔，每一列的所述通道孔與相鄰列的所述通道孔交錯排列，且N為偶數；以及 其中所述頂部選擇閘極隔離位於第N/2列的所述通道孔與第N/2+1列的所述通道孔之間。
  20. 如請求項19所述的元件，其中： 所述通道插塞的一頂表面的直徑範圍為50奈米至150奈米；以及 所述頂部選擇閘極隔離的一頂表面的寬度範圍為10奈米至110奈米；以及 所述頂部選擇閘極隔離與相鄰的所述通道插塞之間的最小距離的範圍為10奈米至60奈米。
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