TWI709231B - 三維記憶體元件及其製造方法 - Google Patents
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Abstract
本公開提供一種用於形成3D記憶體元件的閘極結構的方法，包含：在基底上形成包含多個介電層對的交替介電堆疊，所述多個介電層對中的每一個包含第一介電層和與第一介電層不同的第二介電層；形成垂直穿過所述交替介電堆疊並沿水平方向延伸的狹縫；通過所述狹縫去除所述交替介電堆疊中的多個第二介電層，以形成多個水平溝槽；在所述多個水平溝槽的每一個中形成閘極結構；在所述狹縫的側壁上形成間隔層以覆蓋所述閘極結構，其中所述間隔層具有層疊結構；以及在所述狹縫中形成導電壁，其中所述導電壁通過所述間隔層與所述閘極結構絕緣。
Description
本公開的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。
3D記憶體架構可以解決平面記憶胞中的密度限制。3D記憶體架構包含記憶體陣列和用於控制進出記憶體陣列的訊號的周邊元件。
本公開披露了用於形成3D記憶體元件的閘極結構的方法的實施例及其製造方法。
本公開披露了一種形成三維(3D)NAND記憶體元件的方法，包含：在基底上形成包含多個介電層對的交替介電堆疊，所述多個介電層對中的每一個包含第一介電層和與所述第一介電層不同的第二介電層；形成垂直穿過所述交替介電堆疊並沿水平方向延伸的狹縫；通過所述狹縫去除所述交替介電堆疊中的多個第二介電層，以形成多個水平溝槽；在所述多個水平溝槽的每一個中形成閘極結構；在所述狹縫的側壁上形成間隔層以覆蓋所述閘極結構，其中所述間隔層具有層疊結構；以及在所述狹縫中形成導電壁，其中所述導電壁通過所述間隔層與所述閘極結構絕緣。
在一些實施例中，多個介電層對中的每一個由厚度為約10nm至約150nm的氧化矽層和厚度為約10nm至約150nm的氮化矽層形成。
在一些實施例中，該方法還包含：形成多個通道結構，每個所述通道結構垂直穿透所述交替介電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該方法還包含：在形成所述狹縫之後，在所述基底中的所述狹縫下方形成摻雜區；在形成所述導電壁之前，去除所述狹縫底部的所述間隔層的一部分以暴露所述摻雜區；以及在所述狹縫中形成所述導電壁，以使所述導電壁與所述摻雜區接觸。
在一些實施例中，形成多個通道結構包含：形成垂直延伸穿過所述交替介電堆疊的通道孔；在所述通道孔的側壁上形成功能層；以及形成覆蓋所述功能層側壁的通道層。
在一些實施例中，形成功能層包含：在所述通道孔的側壁上形成阻擋層，用於在操作期間阻擋電荷的流出；在所述阻擋層的表面上形成存儲層，用於在操作期間存儲電荷；以及在所述存儲層的表面上形成隧穿層，用於在操作期間隧穿電子電荷。
在一些實施例中，該方法還包含：在所述多個水平溝槽中的每一個中形成所述閘極結構之前，在所述多個水平溝槽中形成絕緣層。
在一些實施例中，形成間隔層包含：在具有第一介電材料的第一間隔子層和具有第三介電材料的第三間隔子層之間形成具有第二介電材料的第二間隔子層；其中所述第二介電材料的第二k值高於所述第一介電材料的第一k值並高於所述第三介電材料的第三k值。
在一些實施例中，形成間隔層包含：通過進行第一原子層沉積製程以沉積低溫氧化物材料來形成覆蓋所述狹縫側壁的所述第一間隔子層；通過進
行第二原子層沉積製程沉積氮化物材料，形成覆蓋所述第一間隔子層的所述第二間隔子層；以及通過進行第三原子層沉積製程沉積低溫氧化物材料或高溫氧化物材料，形成覆蓋所述第二間隔子層的所述第三間隔子層。
在一些實施例中，該方法還包含：在形成所述間隔層之前，去除與所述狹縫的側壁相鄰的所述閘極結構的部分；以及形成所述第一間隔子層和所述第二間隔子層，每個子層具有多個凹槽，每個凹槽對應一個閘極結構。
在一些實施例中，該方法還包含：進行佈植製程以處理所述間隔層的暴露表面。
在一些實施例中，該方法還包含：將鈦離子或氮化鈦離子佈植到所述第三間隔子層的至少一部分中。
本公開另一方面提供了一種三維(3D)NAND記憶體元件，包含：交替介電/導電堆疊，包含在基底上的多個介電/導電層對，所述多個介電/導電層對中的每一個包含介電層和導電層；狹縫垂直穿透所述交替介電/導電堆疊並沿水平方向延伸；所述狹縫中的導電壁；以及在所述狹縫的側壁上的間隔層，使所述導電壁與所述交替介電/導電堆疊的所述多個導電層絕緣，其中所述間隔層具有層疊結構。
在一些實施例中，各個所述介電層是氧化矽，其厚度在約10nm至約150nm的範圍內；各個所述導電層是鎢，其厚度在約10nm至約150nm的範圍內；以及所述導電壁包含鎢。
在一些實施例中，該元件還包含：在所述基底中的所述狹縫下方的摻雜區，其中所述導電壁在所述狹縫的底部與所述摻雜區接觸。
在一些實施例中，該元件還包含：多個通道結構，每個通道結構垂直穿透所述交替介電/導電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，所述多個通道結構中的每一個包含：垂直延伸穿過所述交替介電/導電堆疊的通道孔；所述通道孔側壁上的功能層；以及覆蓋所述功能層側壁的通道層。
在一些實施例中，所述功能層包含：所述通道孔的側壁上的阻擋層，用以在操作期間阻擋電荷的流出；所述阻擋層表面上的存儲層，用以在操作期間存儲電荷；以及所述存儲層的表面上的隧穿層，用以在操作期間隧穿電荷。
在一些實施例中，該元件還包含：在每個介電層和每個導電層之間，以及在所述導電層和所述功能層之間的絕緣層。
在一些實施例中，具有層疊結構的間隔層包含：第一間隔子層，具有第一介電材料；第二間隔子層，具有第二介電材料；第三間隔子層，具有第三介電材料；其中所述第二間隔子層夾在第一間隔子層和第三間隔子層之間，並且所述第二介電材料的第二k值高於所述第一介電材料的第一k值且高於所述第三介電材料的第三k值。
在一些實施例中，所述第一介電材料是低溫氧化物材料；所述第二介電材料是氮化物材料；以及所述第三介電材料是低溫氧化物材料或高溫氧化物材料。
在一些實施例中，所述第一間隔子層和所述第二間隔子層都具有多個凹槽，每個凹槽對應於多個導電層中的一個。
在一些實施例中，該元件還包含：隔離膜，包含鈦或氮化鈦，設置在所述第三間隔子層和所述導電壁之間。
透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可
以理解本公開的其他方面。
100:基底
200:交替介電堆疊
210:第一介電層
212:頂表面
214:底表面
220:第二介電層
300:通道孔
310:功能層
312:阻擋層
314:存儲層
316:隧穿層
320:通道層
330:填充結構
340:磊晶層
350:通道插塞
400:狹縫
410:水平溝槽
420:摻雜區
500:閘極結構
510:凹槽
600:絕緣層
700:間隔層
710:第一間隔子層
720:第二間隔子層
730:第三間隔子層
740:隔離膜
800:凹槽
900:導電壁
S2、S4、S6、S8、S10、S12、S14、S16:操作
所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。
圖1係根據本公開的一些實施例所繪示出的用於形成3D記憶體元件的示例性方法的流程圖。
圖2-13係根據本公開的一些實施例所繪示出的在圖1所示方法的某些製造階段的示例性3D記憶體元件的示意性剖視圖。
以下，將參考附圖描述本公開的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。
根據本公開的各種實施例提供了用於形成3D記憶體元件的閘極結構的後閘極製程。在所公開的方法中，在形成多層閘極結構之後，並且在狹縫的側壁上形成隔離層(例如，氧化矽層)之前，可以形成額外的隔離層(例如，矽膜)以覆蓋暴露的多層閘極結構的表面，藉以防止多層閘極結構的暴露表面在氧化矽層的沉積期間被氧化。這樣，可以消除多層閘極結構與狹縫中的導電壁之間的漏電。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但
未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。
通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。
類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加或通過其它方式設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上(例如，頂部)的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包含寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、
塑膠或藍寶石晶圓的非導電材料製成。
本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，及/或可以在其上、其上方及/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成接觸、互連線及/或通孔)和一個或複數個介電層。
如本文使用的，術語“名義/名義上”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“約”指可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約，’可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有記憶胞電晶體的垂直取向的串(在本文中稱為“記憶體串”，例如NAND串)的半導體元件，以使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直”意味著名義上垂直於基底的橫向表面。
通常，在多個NAND串之間提供一狹縫。填充在狹縫中的金屬壁(例如，鎢(W)壁)用作多個NAND串的陣列共用源極(ACS)。通常，在多個NAND串的閘極(例如，W閘極)和金屬壁(例如，W壁)之間會沉積氧化物層作為間隔層。然而，用作間隔層的低溫氧化物(LTO)材料具有差的沉積品質和低的沉積密度，導致多個NAND串的閘極(例如，W閘極)和金屬壁(例如，W壁)之
間的低崩潰電壓，從而導致3D記憶體元件的不良電性能。
因此，本公開提供了一種形成3D記憶體元件的方法，以改善閘極和金屬壁之間的間隔層的質量。通過改善間隔層的沉積填充模式，該方法可以顯著提高間隔層的隔離性能，從而增加閘極和金屬壁之間的崩潰電壓。
圖1係根據本公開的一些實施例所繪示出的用於形成3D記憶體元件的示例性方法的流程圖。圖2-13係根據本公開的一些實施例所繪示出的在圖1所示方法的某些製造階段的示例性3D記憶體元件的示意性剖視圖。
如圖1所示，該方法開始於操作S2，其中在基底上形成一交替介電堆疊。在一些實施例中，基底可以是具有任何合適結構的任何合適的半導體基底，例如單晶單層基底、多晶矽單層基底、多晶矽和金屬多層基底等。
如圖2所示，包括多個介電層對的交替介電堆疊200可以形成在基底100上。交替介電堆疊200的每個介電層對可以包括第一介電層210和第二介電層220的交替堆疊。在一些實施例中，第一介電層210可以用作絕緣層，第二介電層220可以用作犧牲層，其將在後續製程中被去除。
多個第一介電層210和第二介電層220在與基底100的表面平行的橫向方向上延伸。在一些實施例中，交替介電堆疊200具有較介電層對更多的層，由不同材料和不同厚度製成。交替介電堆疊200可以通過一種或多種薄膜沉積製程形成，包含但不限於，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
在一些實施例中，交替介電堆疊200可包含多個氧化物/氮化物層對。
每個介電層對包含氧化矽層210和氮化矽層220。多個氧化物/氮化物層對在本文中也稱為“交替氧化物/氮化物堆疊”。即，在交替介電堆疊200中，多個氧化物層210和多個氮化物層220在垂直方向上交替。換句話說，除了給定的交替氧化物/氮化物堆疊的頂層和底層之外，每個其他氧化物層210可以被兩個相鄰的氮化物
層220夾在中間，並且每個氮化物層220可以被兩個相鄰的氧化物層210夾在中間。
氧化物層210可各自具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在約10nm至約150nm的範圍內。類似地，氮化物層220可各自具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在約10nm至約150nm的範圍內。在一些實施例中，交替介電堆疊200的總厚度可以大於1000nm。
應注意，在本公開中，氧化物層210和/或氮化物層220可包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，氮化物層可以是氮化矽層。
交替介電堆疊200可包括任何合適數量的氧化物層210和氮化物層220的層。在一些實施例中，交替介電堆疊200中的氧化物層210和氮化物層220的總層數大於或等於64。也就是說，氧化物/氮化物層對的數目可以大於或等於32。
在一些實施例中，交替氧化物/氮化物堆疊包括比氧化物/氮化物層對更多的具有不同材料和/或厚度的氧化物層或氮化物層。例如，交替介電堆疊200中的底層和頂層可以是氧化物層210。
如圖1所示，該方法進行到操作S4，其中可以在交替介電堆疊中形成多個通道結構。每個通道結構可包括垂直延伸穿過交替介電堆疊200的通道孔300、通道孔300的底部上的磊晶層340、通道孔300的側壁上的功能層310，以及在功能層、填充結構330和通道孔300上的通道插塞350之間的通道層320。多個通道結構可以在交替介電堆疊200中佈置為一陣列。例如，多個通道結構的數目可以是1、22、32、...、(1+n)2，其中n是大於1的整數。
如圖3所示，在一些實施例中，形成通道結構的製造工藝包括形成垂
直延伸穿過交替介電堆疊200的通道孔300。通道孔300可以具有高深寬比，並且可以通過蝕刻交替介電堆疊200以及隨後的清潔過程來形成。形成通道孔300的蝕刻製程可以是濕蝕刻、乾蝕刻或其組合。
在一些實施例中，形成通道結構的製造工藝包括在通道孔300的底部形成磊晶層340。在一些實施例中，磊晶層340可以是通過使用選擇性磊晶生長(SEG)製程形成的多晶矽層。例如，可以執行SEG預清潔製程以清潔多個通道孔300。可以執行接下來的沉積製程以在每個通道孔300的底部形成多晶矽層。在一些實施例中，可以在多晶矽層上執行任何合適的摻雜製程，例如，離子金屬電漿(IMP)製程，以形成磊晶層340。在一些實施例中，磊晶層340可以不直接形成在基底100的表面上。可以在磊晶層340和基底100之間形成一層或多層。也就是說，磊晶層340覆蓋基底100之上。
在一些實施例中，在通道孔300的側壁上形成功能層310。功能層可以是複合介電層，例如阻擋層312、存儲層314和隧穿層316的組合。功能層310，包括阻擋層312、存儲層314和隧穿層316，可以通過一種或多種薄膜沉積製程形成，例如ALD、CVD、PVD，任何其他合適的製程，或者其任何組合。
如圖3所示，阻擋層312可以形成在存儲層314和通道孔300的側壁之間。阻擋層312可以用於阻擋電荷的流出。在一些實施例中，阻擋層312可以是氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，阻擋層312包括高介電常數(高k值)介電質(例如，氧化鋁)。在一些實施例中，阻擋層312的厚度可以在約3nm至約20nm的範圍內。
存儲層314可以形成在隧穿層316和阻擋層312之間。來自通道層的電子或電洞可以通過隧穿層316隧穿到存儲層314。存儲層314可以用於存儲電子電荷(電子或空穴)用於記憶操作。存儲層314中的電荷的存儲或移除可以影響半導體通道的開/關狀態和/或電導。存儲層314可包含一個或多個材料膜，包括但
不限於，氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或其任何組合。在一些實施例中，存儲層314可包含通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層314的厚度可以在約3nm至約20nm的範圍內。
隧穿層316可以形成在存儲層314的側壁上。隧穿層316可以用於隧穿電子電荷(電子或電洞)。隧穿層316可包含介電材料，包括但不限於，氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，隧穿層316可以是通過使用沉積製程形成的氧化物層。在一些實施例中，隧穿層316的厚度可以在約3nm至約20nm的範圍內。
在一些實施例中，形成通道結構的製造工藝還包括形成覆蓋功能層310的側壁的通道層320。在一些實施例中，通道層320可以是通過使用薄膜沉積製程，例如ALD、CVD、PVD或任何其他合適的製程形成的非晶矽層或多晶矽層。
在一些實施例中，通道層320的厚度可以在約5nm至20nm的範圍內。
在一些實施例中，形成通道結構的製造工藝還包括形成填充結構330以覆蓋通道層320並填充通道孔300。在一些實施例中，填充結構330可以是通過使用任何合適的沉積製程，例如ALD、CVD、PVD等，形成的氧化物層。在一些實施例中，填充結構330可包含一個或多個氣隙。
在一些實施例中，形成通道結構的製造工藝還包括在通道孔300的頂部形成通道插塞350。通道插塞350可以與通道層320接觸。通道插塞350的材料可以包含任何合適的導電材料，例如Si、W等。可以通過使用任何合適的沉積製程和隨後的化學機械平坦化(CMP)製程來形成通道插塞350。
如圖1所示，該方法進行到操作S6，其中可以在交替介電堆疊中形成多個狹縫。如圖4所示，每個狹縫400可以垂直地穿過交替介電堆疊200，並且在兩個通道結構陣列之間基本上以直線延伸。可以通過在交替介電堆疊200上方形成遮罩層並使用例如微影製程對遮罩進行圖案化以形成與圖案化的遮罩層中的
多個狹縫對應的開口，來形成多個狹縫400。可以進行合適的蝕刻製程，例如乾蝕刻和/或濕蝕刻，以去除由開口暴露的交替介電堆疊200的部分，直到多次顯露出基底100。可以在形成多個狹縫之後去除遮罩層。
在一些實施例中，可以通過使用任何合適的摻雜製程在每個狹縫400的底部形成摻雜區420，例如通過狹縫400的離子佈植和/或熱擴散。摻雜區420中的摻質可以是任何合適的N+或P+離子。在後續製程中在每個狹縫400中形成導電壁之後，每個導電壁的下端可以與相應的摻雜區420接觸。應當理解，摻雜區可以在較早的製造階段中形成，例如，在一些實施例中，在形成多層閘極結構之前。
如圖1所示，該方法進行到操作S8，其中可以去除交替介電堆疊200中的第二介電層220以形成多個水平溝槽410。如圖4所示，多個水平溝槽410可以在水平方向上延伸，並且可以用作在後續製程中形成的閘極結構的空間。應注意，這裡使用的術語“水平/水平地”意味著名義上平行於基底的橫向表面。
如上所述，交替介電堆疊200中的第二介電層220用作犧牲層，並且通過使用任何合適的蝕刻製程來去除，例如，等向性乾蝕刻或濕蝕刻。蝕刻製程可以在第二介電層220的材料對第一介電層210的材料上具有足夠高的蝕刻選擇性，使得蝕刻製程對第一介電層210的影響最小。等向性乾蝕刻和/或濕蝕刻可以在各個方向上去除第二介電層220，以暴露每個第一介電層210的頂表面和底表面。這樣，然後可以在第一介電層210之間形成多個水平溝槽410。
在一些實施例中，第二介電層220包含氮化矽，並且等向性乾蝕刻的蝕刻劑包含CF4、CHF3、C4F8、C4F6和CH2F2中的一種或多種。等向性乾蝕刻的射頻(RF)功率可低於約100W，偏壓可低於約10V。在一些實施例中，第二介電層220包含氮化矽，並且濕蝕刻的蝕刻劑包含磷酸。
在移除第二介電層220之後，可以通過使用任何合適的清潔製程來清
潔多個狹縫400和多個水平溝槽410。例如，可以進行磷酸漂洗製程以去除水平溝槽410的內壁上的雜質。在一些實施例中，漂洗溫度可以在約100℃至約200℃的範圍內，並且漂洗時間可以為約10分鐘至約100分鐘。在清潔製程之後，第一介電層210的頂表面212和底表面214以及原先被第二介電層220圍繞的功能層310的外側壁部分可以通過多個水平溝槽410暴露出來。
如圖1所示，該方法進行到操作S10，其中可以在多個水平溝槽410中的每一個中形成絕緣層600。絕緣層可以做為閘極介電層，用於使後續製程中形成的各個字元線(即，閘極)與鄰近的第一介電層210絕緣。
在一些實施例中，可以形成絕緣層以一種或多種合適的絕緣材料覆蓋如圖4所示的水平溝槽410的暴露表面。例如，可以利用一種或多種合適的沉積製程，例如CVD、PVD和/或ALD，將一種或多種絕緣材料沉積到水平溝槽410中。
在一些實施例中，凹陷蝕刻和/或化學機械平坦化(CMP)可用於去除過多的絕緣材料。一種或多種絕緣材料可包括提供電絕緣功能的任何合適的材料。例如，一種或多種絕緣材料可包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鈦等，和/或其任何合適的組合。在一些實施例中，多個絕緣層可具有不同的絕緣材料。
在一些實施例中，絕緣層可具有層疊結構。例如，絕緣層可以包括覆蓋第一介電層210的頂表面212和底表面214的第一絕緣子層，以及被多個水平溝槽410暴露的功能層310的外側壁部分。絕緣層還可包括覆蓋第一絕緣子層表面的第二絕緣子層。在一些實施例中，第一絕緣子層可包括高介電常數(高k值)介電質(例如，氧化鋁)，第二絕緣子層可包括氮化鈦作為膠層以防止後續的閘極層剝離。
在一些其他實施例中，絕緣層可以是單一膜結構。例如，絕緣層可以包括覆蓋第一介電層210的頂表面212和底表面214以及被多個水平溝槽410暴露的功能層310的外側壁部分的單一高k值介電層(例如，氮化鈦膜)。氮化鈦膜
的厚度可以在約1nm至約10nm的範圍內。
如圖1所示，該方法進行到操作S12，其中可以在每個水平溝槽410中形成閘極結構。可以通過用合適的閘極金屬材料填充水平溝槽410來形成閘極結構。如圖5所示，閘極金屬材料可以填充每個水平溝槽410，以在多個水平溝槽410中形成多個閘極結構500。閘極結構500可以為隨後形成的字元線(即閘極)提供基底材料。閘極金屬材料可包括任何合適的導電材料，例如鎢、鋁、銅、鈷或其任何組合，用於形成字元線(即閘極)。可以使用適當的沉積方法，諸如CVD、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD，將閘極材料沉積到水平溝槽410中。
在一些實施例中，在形成多個閘極結構500之後，可以通過凹陷蝕刻製程去除多個閘極結構500的部分。在一些實施例中，為了確保多個閘極之間的絕緣，可以執行凹陷蝕刻製程，例如濕蝕刻製程，以去除多個閘極結構500的暴露部分。這樣做時，凹槽510可以形成在鄰近狹縫400的側壁的每個水平溝槽410中，如圖6所示。多個閘極結構500的剩餘部分各自被絕緣層600夾在中間。
如圖1所示，該方法前進到操作S14，其中可以在多個狹縫400的側壁上形成具有層疊結構的間隔層700。間隔層700也稱為閘極線間隔(GLSP)層，並且可以包括第一間隔子層710、第二間隔子層720和第三間隔子層730，如圖10所示。間隔層700可用於在多個閘極結構500和在後續製程中形成的導電壁之間提供電性絕緣。
在一些實施例中，用於形成間隔層700的製造工藝可包括在多個狹縫400的側壁上形成第一間隔子層710。如圖7所示，第一間隔子層710可以覆蓋狹縫400的側壁、絕緣層600的暴露表面以及多個閘極結構500的暴露表面。第一間隔子層710可以通過使用任何合適的沉積製程形成，例如，原子層沉積(ALD)製程，以沉積低溫氧化物材料，例如氧化矽。第一間隔子層710可用於防止多個閘
極結構500在後續製程中被氧化。在一些實施例中，第一間隔子層710的厚度可以在約0.1nm至約10nm的範圍內。
在一些實施例中，用於形成間隔層700的製造工藝可包括形成第二間隔子層720以覆蓋第一間隔子層710，如圖8所示。可以通過使用任何合適的沉積製程，例如原子層沉積(ALD)製程，來形成第二間隔子層720，以沉積高k值材料，例如k值大於5的介電材料。例如，第二間隔子層720可以是氮化物材料，例如氮化矽層。在一些實施例中，第二間隔子層720的厚度可以在約1nm至約10nm的範圍內。
由於第一間隔子層710和第二間隔子層720均在多閘極結構500的凹陷蝕刻製程之後形成並且具有相對小的厚度，因此第一間隔子層710和第二間隔子層720也包括對應於多個凹槽510的多個凹槽，如圖7和8所示。
在一些實施例中，用於形成間隔層700的製造工藝可包括形成第三間隔子層730以覆蓋第二間隔子層720，如圖9所示。第三間隔子層730可以通過使用任何合適的沉積製程形成，例如原子層沉積(ALD)製程，以沉積低溫氧化物材料或高溫氧化物材料。第三間隔子層730的材料可以包括與第二間隔子層720的材料不同的任何合適的絕緣材料，例如氧化矽等。在一些實施例中，第三間隔子層730的厚度可以在約2nm至約10nm的範圍內。
需要說明的是，間隔層700具有層疊結構，其中第二間隔子層720被第一間隔子層710和第三間隔子層730夾在中間。第二間隔子層720的介電材料可以具有較高的k值，例如高於5的k值。第一間隔子層710和第三間隔子層730的介電材料可以具有相對低的k值，例如低於4的k值。這種層疊結構可以有效地增加間隔層700的等效氧化物厚度(EOT)，從而提高間隔層700的隔離性能。例如，在一些實施例中，間隔層700的EOT可以在40nm到100nm的範圍內。因此，間隔層700的改善的膜品質可導致閘極結構500與在後續製程中形成的陣列共用源極
(例如，導電壁)之間的更高崩潰電壓。
在一些實施例中，在形成包括第一間隔子層710、第二間隔子層720和第三間隔子層730的間隔層700之後，可以進行蝕刻製程以對間隔層700塑形。
例如，如圖10所示，可以去除每個狹縫400的底部處的間隔層700的部分以暴露基底100的摻雜區420。在一些實施例中，可以在基底100的摻雜區420中形成凹槽800。此外，可以在相同的蝕刻製程中去除間隔層700的位於多個狹縫400外部的部分。這樣，間隔層700可以形成在多個狹縫400的側壁上。
在一些實施例中，用於形成間隔層700的製造工藝可以進一步包括進行佈植(IMP)製程以處理間隔層700的暴露表面。這樣，可以在每個狹縫400的側壁上形成隔離膜740，如圖11所示。在一些實施例中，IMP製程可以將鈦離子和/或氮化鈦離子佈植到間隔層700的暴露表面，使得第三間隔子層730的至少一部分被轉變為隔離膜740，其可以具有SiO/Ti/TiN複合結構。
如圖1所示，該方法前進到操作S16，其中可以在多個狹縫400中的每一個中形成導電壁。如圖12所示，導電壁900可以夾在每個狹縫400中的間隔層700之間。在一些實施例中，導電壁900可以通過沉積任何合適的導電材料形成，例如金屬材料，包括鎢、鋁、銅、多晶矽、矽化物和/或其組合等。可以使用合適沉積方法，諸如CVD、物理氣相沉積(PVD)，電漿增強CVD(PECVD)、濺射，金屬有機化學氣相沉積(MOCVD)和/或ALD，將導電材料沉積到狹縫400中。在一些實施例中，導電壁900包括通過CVD形成的鎢。導電壁900與狹縫400底部的摻雜區420接觸，並用作多個NAND串的陣列共用源極(ACS)。在形成導電壁900之後，可以進行化學機械平坦化(CMP)製程以平坦化所形成的結構的頂表面，如圖13所示。
因此，在根據本公開的一些實施例中提供了用於形成3D記憶體元件的方法。在所公開的方法中，多個沉積製程可以在閘極結構和陣列共用源極之
間形成層疊的間隔層。層疊的間隔層可以包括被第一間隔子層和第三間隔子層夾在中間的第二間隔子層。第二間隔子層的介電材料的k值可以高於第一間隔子層和第三間隔子層的介電材料的k值。這種層疊結構可以有效地改善間隔層的等效氧化物厚度(EOT)，從而提高間隔層的隔離性能。因此，間隔層的改善的膜品質可導致閘極結構和陣列共用源極之間的更高崩潰電壓。
本文公開了用於形成3D記憶體元件的閘極結構的方法的實施例及其製造方法。
本公開披露了一種形成三維(3D)NAND記憶體元件的方法，包含：在基底上形成包含多個介電層對的交替介電堆疊，所述多個介電層對中的每一個包含第一介電層和與第一介電層不同的第二介電層；形成垂直穿過所述交替介電堆疊並沿水平方向延伸的狹縫；通過所述狹縫去除所述交替介電堆疊中的多個第二介電層，以形成多個水平溝槽；在所述多個水平溝槽的每一個中形成閘極結構；在所述狹縫的側壁上形成間隔層以覆蓋所述閘極結構，其中所述間隔層具有層疊結構；以及在所述狹縫中形成導電壁，其中所述導電壁通過所述間隔層與所述閘極結構絕緣。
在一些實施例中，多個介電層對中的每一個由厚度為約10nm至約150nm的氧化矽層和厚度為約10nm至約150nm的氮化矽層形成。
在一些實施例中，該方法還包含：形成多個通道結構，每個所述通道結構垂直穿透所述交替介電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，該方法還包含：在形成所述狹縫之後，在所述基底中的所述狹縫下方形成摻雜區；在形成所述導電壁之前，去除所述狹縫底部的所述間隔層的一部分以暴露所述摻雜區；以及在所述狹縫中形成所述導電壁，以使所述導電壁與所述摻雜區接觸。
在一些實施例中，形成多個通道結構包含：形成垂直延伸穿過所述交替介電堆疊的通道孔；在所述通道孔的側壁上形成功能層；以及形成覆蓋所述功能層側壁的通道層。
在一些實施例中，形成功能層包含：在所述通道孔的側壁上形成阻擋層，用於在操作期間阻擋電荷的流出；在所述阻擋層的表面上形成存儲層，用於在操作期間存儲電荷；以及在所述存儲層的表面上形成隧穿層，用於在操作期間隧穿電子電荷。
在一些實施例中，該方法還包含：在所述多個水平溝槽中的每一個中形成所述閘極結構之前，在所述多個水平溝槽中形成絕緣層。
在一些實施例中，形成間隔層包含：在具有第一介電材料的第一間隔子層和具有第三介電材料的第三間隔子層之間形成具有第二介電材料的第二間隔子層；其中所述第二介電材料的第二k值高於所述第一介電材料的第一k值並高於所述第三介電材料的第三k值。
在一些實施例中，形成間隔層包含：通過進行第一原子層沉積製程以沉積低溫氧化物材料來形成覆蓋所述狹縫側壁的所述第一間隔子層；通過進行第二原子層沉積製程沉積氮化物材料，形成覆蓋所述第一間隔子層的所述第二間隔子層；以及通過進行第三原子層沉積製程沉積低溫氧化物材料或高溫氧化物材料，形成覆蓋所述第二間隔子層的所述第三間隔子層。
在一些實施例中，該方法還包含：在形成間隔層之前，去除與所述狹縫的側壁相鄰的所述閘極結構的部分；以及形成所述第一間隔子層和所述第二間隔子層，每個子層具有多個凹槽，每個凹槽對應一個閘極結構。
在一些實施例中，該方法還包含：進行佈植製程以處理所述間隔層的暴露表面。
在一些實施例中，該方法還包含：將鈦離子或氮化鈦離子佈植到所
述第三間隔子層的至少一部分中。
本公開另一方面提供了一種三維(3D)NAND記憶體元件，包含：交替介電/導電堆疊，包含在基底上的多個介電/導電層對，所述多個介電/導電層對中的每一個包含介電層和導電層；狹縫垂直穿透所述交替介電/導電堆疊並沿水平方向延伸；所述狹縫中的導電壁；以及在所述狹縫的側壁上的間隔層，使所述導電壁與所述交替介電/導電堆疊的所述多個導電層絕緣，其中所述間隔層具有層疊結構。
在一些實施例中，各個所述介電層是氧化矽，其厚度在約10nm至約150nm的範圍內；各個所述導電層是鎢，其厚度在約10nm至約150nm的範圍內；以及所述導電壁包含鎢。
在一些實施例中，該元件還包含：在所述基底中的所述狹縫下方的摻雜區，其中所述導電壁在所述狹縫的底部與所述摻雜區接觸。
在一些實施例中，該元件還包含：多個通道結構，每個通道結構垂直穿透所述交替介電/導電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
在一些實施例中，所述多個通道結構中的每一個包含：垂直延伸穿過所述交替介電/導電堆疊的通道孔；所述通道孔側壁上的功能層；以及覆蓋所述功能層側壁的通道層。
在一些實施例中，所述功能層包含：所述通道孔的側壁上的阻擋層，用以在操作期間阻擋電荷的流出；所述阻擋層表面上的存儲層，用以在操作期間存儲電荷；以及所述存儲層的表面上的隧穿層，用以在操作期間隧穿電荷。
在一些實施例中，該元件還包含：在每個介電層和每個導電層之間，以及在所述導電層和所述功能層之間的絕緣層。
在一些實施例中，具有層疊結構的間隔層包含：第一間隔子層，具
有第一介電材料；第二間隔子層，具有第二介電材料；以及第三間隔子層，具有第三介電材料；其中所述第二間隔子層夾在所述第一間隔子層和所述第三間隔子層之間，並且所述第二介電材料的第二k值高於所述第一介電材料的第一k值且高於所述第三介電材料的第三k值。
在一些實施例中，所述第一介電材料是低溫氧化物材料；所述第二介電材料是氮化物材料；以及所述第三介電材料是低溫氧化物材料或高溫氧化物材料。
在一些實施例中，所述第一間隔子層和所述第二間隔子層都具有多個凹槽，每個凹槽對應於多個導電層中的一個。
在一些實施例中，該元件還包含：隔離膜，包含鈦或氮化鈦，設置在所述第三間隔子層和所述導電壁之間。
根據本公開的描述，權利要求和附圖，本領域技術人員可以理解本公開的其他方面。
對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
100:基底
420:摻雜區
500:閘極結構
600:絕緣層
700:間隔層
710:第一間隔子層
720:第二間隔子層
730:第三間隔子層
740:隔離膜
900:導電壁
Claims (20)
- 一種形成三維(3D)NAND記憶體元件的方法，包含：在一基底上形成包含多個介電層對的一交替介電堆疊，所述多個介電層對中的每一個包含一第一介電層和與所述第一介電層不同的一第二介電層；形成一狹縫，垂直穿過所述交替介電堆疊並沿水平方向延伸；通過所述狹縫去除所述交替介電堆疊中的多個第二介電層，以形成多個水平溝槽；在所述多個水平溝槽的每一個中形成一閘極結構；在所述狹縫的側壁上形成一間隔層以覆蓋所述閘極結構，其中所述間隔層具有一層疊結構；以及在所述狹縫中形成一導電壁，其中所述導電壁通過所述間隔層與所述閘極結構絕緣，所述導電壁為所述三維NAND記憶體元件的陣列共用源極。
- 如請求項1所述的方法，其中另包含：形成多個通道結構，每個所述通道結構垂直穿透所述交替介電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
- 如請求項1所述的方法，其中另包含：在形成所述狹縫之後，在所述基底中的所述狹縫下方形成一摻雜區；在形成所述導電壁之前，去除所述狹縫底部的所述間隔層的一部分以暴露所述摻雜區；以及在所述狹縫中形成所述導電壁，以使所述導電壁與所述摻雜區接觸。
- 如請求項2所述的方法，其中所述形成多個通道結構包含：形成一通道孔，垂直延伸穿過所述交替介電堆疊；形成一功能層，在所述通道孔的側壁上；以及形成一通道層，覆蓋所述功能層側壁。
- 如請求項1所述的方法，其中另包含：在所述多個水平溝槽中的每一個中形成所述閘極結構之前，在所述多個水平溝槽中形成一絕緣層。
- 如請求項1所述的方法，其中所述形成間隔層包含：在具有一第一介電材料的一第一間隔子層和具有一第三介電材料的一第三間隔子層之間形成具有一第二介電材料的一第二間隔子層；以及其中所述第二介電材料的一第二k值高於所述第一介電材料的一第一k值並高於所述第三介電材料的一第三k值。
- 如請求項6所述的方法，其中所述形成間隔層包含：通過進行一第一原子層沉積製程以沉積一低溫氧化物材料來形成覆蓋所述狹縫側壁的所述第一間隔子層；通過進行一第二原子層沉積製程沉積一氮化物材料，形成覆蓋所述第一間隔子層的所述第二間隔子層；以及通過進行一第三原子層沉積製程沉積一低溫氧化物材料或一高溫氧化物材料，形成覆蓋所述第二間隔子層的所述第三間隔子層。
- 如請求項6所述的方法，其中另包含： 在形成所述間隔層之前，去除與所述狹縫的側壁相鄰的所述閘極結構的部分；以及形成所述第一間隔子層和所述第二間隔子層，每個子層具有多個凹槽，每個凹槽對應一個閘極結構。
- 如請求項6所述的方法，其中另包含：進行一佈植製程以處理所述間隔層的暴露表面。
- 如請求項9所述的方法，其中另包含：將鈦離子或氮化鈦離子佈植到所述第三間隔子層的至少一部分中。
- 一種三維(3D)NAND記憶體元件，包含：一交替介電/導電堆疊，包含在一基底上的多個介電/導電層對，所述多個介電/導電層對中的每一個包含一介電層和一導電層；一狹縫，垂直穿透所述交替介電/導電堆疊並沿一水平方向延伸；一導電壁，在所述狹縫中；以及一間隔層，在所述狹縫的側壁上，使所述導電壁與所述交替介電/導電堆疊的所述多個導電層絕緣，其中所述間隔層具有一層疊結構，所述導電壁為所述三維NAND記憶體元件的陣列共用源極。
- 如請求項11所述的元件，其中：各個所述介電層是氧化矽，其厚度在約10nm至約150nm的範圍內；各個所述導電層是鎢，其厚度在約10nm至約150nm的範圍內；以及所述導電壁包含鎢。
- 如請求項11所述的元件，其中另包含：一摻雜區，在所述基底中的所述狹縫下方，其中所述導電壁在所述狹縫的底部與所述摻雜區接觸。
- 如請求項11所述的元件，其中另包含：多個通道結構，每個通道結構垂直穿透所述交替介電/導電堆疊；其中所述狹縫在所述多個通道結構之間水平延伸。
- 如請求項14所述的元件，其中所述多個通道結構中的每一個包含：一通道孔，垂直延伸穿過所述交替介電/導電堆疊；一功能層，在所述通道孔側壁上；以及一通道層，覆蓋所述功能層側壁。
- 如請求項15所述的元件，其中另包含：一絕緣層，在每個介電層和每個導電層之間，以及在所述導電層和所述功能層之間。
- 如請求項11所述的元件，其中所述具有層疊結構的間隔層包含：一第一間隔子層，具有一第一介電材料；一第二間隔子層，具有一第二介電材料；以及一第三間隔子層，具有一第三介電材料；其中所述第二間隔子層夾在所述第一間隔子層和所述第三間隔子層之間，並且所述第二介電材料的一第二k值高於所述第一介電材料的一第一k值且高於所述 第三介電材料的一第三k值。
- 如請求項17所述的元件，其中：所述第一介電材料是一低溫氧化物材料；所述第二介電材料是一氮化物材料；以及所述第三介電材料是一低溫氧化物材料或一高溫氧化物材料。
- 如請求項17所述的元件，其中：所述第一間隔子層和所述第二間隔子層都具有多個凹槽，每個凹槽對應於多個導電層中的一個。
- 如請求項17所述的元件，其中另包含：一隔離膜，包含鈦或氮化鈦，設置在所述第三間隔子層和所述導電壁之間。
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