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CN109564922B - 三维存储设备及其制造方法 - Google Patents

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CN109564922B CN201880002118.4A CN201880002118A CN109564922B CN 109564922 B CN109564922 B CN 109564922B CN 201880002118 A CN201880002118 A CN 201880002118A CN 109564922 B CN109564922 B CN 109564922B
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Abstract

公开了一种用于形成3D存储设备的方法。该方法包括：在衬底上形成交替的电介质叠层；在交替的电介质叠层的上部中形成沿横向延伸的临时顶部选择性栅极切口；形成穿透交替的电介质叠层的多个沟道孔；去除临时顶部选择性栅极切口；以及形成多个沟道孔中的多个沟道结构并同时形成顶部选择性栅极切口结构。

Description

三维存储设备及其制造方法
技术领域
本发明总体上涉及半导体技术领域，并且更具体而言，涉及一种用于形成三维(3D)存储设备的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
随着半导体技术的进步，3D存储设备(例如3D NAND存储设备)不断缩小更多的氧化物/氮化物(ON)层以改善晶圆的面积利用率。在一些现有的3D NAND存储设备中，存储器指状物包括以交错方式布置的九行沟道孔，这需要大晶圆。在不改变储存容量的情况下减小晶圆尺寸，并从而减小3D NAND存储设备的尺寸是具有挑战性的。
发明内容
本文公开了三维(3D)存储设备及其制造方法的实施例。
本发明的一个方面提供了一种用于形成三维(3D)存储设备的方法。该方法可以包括：在衬底上形成交替的电介质叠层；在交替的电介质叠层的上部中形成沿横向延伸的临时顶部选择性栅极切口；形成穿透交替的电介质叠层的多个沟道孔；去除临时顶部选择性栅极切口；以及形成多个沟道孔中的多个沟道结构并同时形成顶部选择性栅极切口结构。
在一些实施例中，形成交替的电介质叠层包括：形成在垂直方向上堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，形成临时顶部选择性栅极切口包括：在交替的电介质叠层的上部中形成沿横向延伸的沟槽；以及在沟槽中形成牺牲壁。
在一些实施例中，形成沟槽包括：蚀刻交替的电介质叠层的顶部三个电介质层对以形成沟槽。
在一些实施例中，形成牺牲壁包括：将填充材料设置到沟槽中以形成牺牲壁；其中，填充材料在约200℃至约400℃的温度范围内是物理和化学稳定的。
在一些实施例中，设置填充材料包括沉积与溶剂混合的碳质无机物质。
在一些实施例中，去除临时顶部选择性栅极切口包括：执行灰化工艺以同时清洁多个沟道孔并去除牺牲壁。
在一些实施例中，同时形成多个沟道结构和顶部选择性栅极切口结构包括：在多个沟道孔的侧壁上形成功能层，并同时在沟槽的侧壁上形成虚设功能层；然后形成覆盖每个沟道孔中的功能层的沟道层，并同时形成覆盖沟槽中的虚设功能层的虚设沟道层；然后形成填充每个沟道孔的电介质填充结构，并同时形成填充沟槽的电介质填充壁；以及然后在电介质填充壁上在每个沟道孔的顶部上形成沟道插塞，并同时在沟槽中的电介质填充壁上形成虚设沟道条状覆盖物(strip cover)。
在一些实施例中，该方法还包括：在形成功能层之前，在衬底的由多个沟道孔暴露的表面上形成外延层。在一些实施例中，沟道层与每个沟道孔中的外延层接触；每个沟道结构包括外延层、功能层、沟道层、电介质填充结构和沟道插塞，并且顶部选择性栅极切口结构包括虚设功能层、虚设沟道层、电介质填充壁和虚设沟道条状覆盖物。
在一些实施例中，同时形成功能层和虚设功能层包括：在多个沟道孔的侧壁上形成阻挡层，并同时在沟槽的侧壁上形成虚设阻挡层；然后在每个沟道孔中的阻挡层的表面上形成储存层，并同时在沟槽中的虚设阻挡层的表面上形成虚设储存层；以及然后在每个沟道孔中的储存层的表面上形成隧穿层，并同时在沟槽中的虚设储存层的表面上形成虚设隧穿层。
在一些实施例中，该方法还包括：形成穿透交替的电介质叠层的一对缝隙，所述一对缝隙沿横向平行延伸。在一些实施例中，在所述一对缝隙之间形成N行沟道结构，其中，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且顶部选择性栅极切口结构形成在第N/2行沟道结构和第N/2+1行沟道结构之间。
在一些实施例中，该方法还包括：用导电层替换交替电介质中的第二电介质层。
本发明的另一方面提供了一种三维(3D)存储设备，包括：衬底上的交替叠层；穿透交替叠层的多个沟道孔；每个沟道孔中的沟道结构；以及顶部选择性栅极切口结构，所述顶部选择性栅极切口结构具有层叠结构，并位于两行沟道结构之间。
在一些实施例中，交替叠层包括：在垂直方向上堆叠的至少32个导电层/电介质层对，其中，每个导电层/电介质层对包括电介质层和导电层。
在一些实施例中，顶部选择性栅极切口结构延伸到交替叠层的三个顶部导电层/电介质层对中。
在一些实施例中，沟道结构包括：沟道孔的底部上的外延层；沟道孔的侧壁上的功能层；沟道层，所述沟道层覆盖功能层的侧壁并与外延层接触；电介质填充结构，所述电介质填充结构覆盖沟道层的侧壁并填充沟道孔；以及沟道孔的顶部上的沟道插塞。
在一些实施例中，顶部选择性栅极切口结构包括：虚设功能层，所述虚设功能层覆盖沟槽的侧壁和底部；虚设沟道层，所述虚设沟道层覆盖虚设功能层；电介质填充壁和沟槽顶部上的虚设沟道条状覆盖物。
在一些实施例中，功能层和虚设功能层具有相同的材料并且以相同的工艺形成；沟道层和虚设沟道层具有相同的材料并且以相同的工艺形成；电介质填充结构和电介质填充壁具有相同的材料并且以相同的工艺形成；并且沟道插塞和虚设沟道条状覆盖物具有相同的材料并且以相同的工艺形成。
在一些实施例中，功能层包括：第一沟道孔的侧壁上的阻挡层，被配置为阻挡电荷的流出；第一阻挡层的表面上的储存层，被配置为在3D存储设备的操作期间存储电荷；以及第一储存层的表面上的隧穿层，其被配置为使电荷隧穿。
在一些实施例中，该设备还包括：穿透交替叠层的一对缝隙，所述一对缝隙沿横向平行延伸。在一些实施例中，N行沟道结构位于所述一对缝隙之间，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且顶部选择性栅极切口结构位于第N/2行沟道结构和第N/2+1行沟道结构之间。
本领域技术人员根据本发明的说明书、权利要求和附图可以理解本发明的其他方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本发明的实施例，并且附图与说明书一起进一步用于解释本发明的原理并且使得相关领域技术人员能够作出和使用本发明。
图1中的图A示出了示例性3D存储设备的顶视图。
图1中的图B示出了根据本发明的一些实施例的示例性3D存储设备的顶视图。
图2示出了根据本发明的一些实施例的用于形成3D存储设备的示例性方法的流程图。
图3-15示出了在图2所示方法的某些制造阶段的示例性3D存储设备的截面图。
将参考附图来说明本发明的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本发明还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性也在相关领域的技术人员的知识范围内。
通常，可以至少部分地通过上下文中的用法来理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一种”、“一”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在该顶表面和底表面处的任何一对横向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。一层可以包括多个层。例如，一互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或过孔)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，本文中作为“存储器串”的区域，例如NAND串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
根据本发明的各种实施例提供了一种用于形成具有用于存储器阵列(在本文中也称为“阵列设备”)的顶部选择性栅极切口结构的3D存储设备的方法。
参考图1中的图A，以顶视图示出了3D存储设备的示意图。如图所示，在一些现有的3D NAND存储设备中，多个缝隙30可以沿横向平行延伸，以将存储器阵列分成多个存储器指状物。每个存储器指状物可以包括在两个相邻缝隙30之间以交错方式排列的九行沟道结构50。顶部选择性栅极(TSG)切口10位于存储器指状物的中间，以将存储器指状物分成两个相等的部分。由于尺寸限制，顶部选择性栅极切口10占据九行沟道结构50的第五行的位置。
参考图1中的图B，以顶视图示出了根据本发明的一些实施例的3D存储设备的示意图。在一些实施例中，可以在相邻缝隙30之间以交错方式排列偶数N(例如，8)行沟道结构50。TSG切口结构90可以位于第N/2行沟道结构50(例如，第四行)和第N/2+1行(例如，第五行)沟道结构50之间，使得相邻缝隙30之间的总沟道结构50被分成两个相等的组。
TSG切口结构90可以在X方向上横向延伸。如图1中的图B所示，在一些实施例中，TSG切口结构90可以具有条形。在一些其他实施例中，TSG切口结构90可以具有波浪形状(未示出)。在一些实施例中，顶部选择性栅极切口90的宽度可以在约10nm至约110nm的范围内，其在横向上小于每个沟道结构50的直径。这样，在不占据一行沟道结构50的位置的情况下，TSG切口可以布置在相邻的沟道结构50之间。例如，在图1中的图A所示的3D存储设备的存储器指状物中布置九行沟道结构50可以改变为在图1中的图B所示的3D存储设备的存储器指状物中布置八行沟道结构50。
通过减少每个存储器指状物中的沟道结构50的数量，可以在形成沟道结构50期间减小沟道孔图案密度。因此，每个存储器指状物的面积可以减小约5％-10％。因此，可以在不降低储存容量的情况下降低晶圆的尺寸要求，从而实现3D NAND存储设备的尺寸减小以及成本降低。此外，通过降低蚀刻去除速率(removal over etch rate)，每个存储器指状物的减小面积可以有利于在字线形成期间的栅极替换工艺，并使得工艺循环时间减少。
参考图2，示出了根据本发明的一些实施例的用于形成3D存储设备的示例性方法的流程图。图3-15示出了在图2所示方法的某些制造阶段的示例性3D存储设备的截面图。
如图2所示，该方法可以在操作S110开始，在操作S110，可以在衬底上形成交替的电介质叠层和沟道连接层。
如图3所示，在一些实施例中，衬底100可以是具有任何合适结构的任何合适的半导体衬底，例如单晶单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。
包括多个电介质层对的交替的电介质叠层200可以形成在衬底100上。例如，交替的电介质叠层200可以包括第一电介质层202(例如，氧化硅)和与第一电介质层不同的第二电介质层204(例如，氮化硅)的交替叠层。多个第一电介质层202和第二电介质层204在与衬底100的表面平行的横向上延伸。在一些实施例中，存在比交替的电介质叠层200中由不同材料和以不同厚度制成的电介质层对更多的层。可以通过一种或多种薄膜沉积工艺形成交替的电介质叠层200，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替的电介质叠层200可以包括多个氧化硅/氮化硅层对。每个电介质层对包括氧化硅层202和氮化硅层204。多个氧化物/氮化物层对在本文中也称为“交替的氧化物/氮化物叠层”。即，在交替的电介质叠层200中，多个氧化物层202(在具有实心灰色的区域中示出)和多个氮化物层204(在具有网格的区域中示出)在垂直方向上交替。即，除了给定的交替氧化物/氮化物叠层的顶层和底层之外，每个其他氧化物层202可以被两个相邻的氮化物层204夹在中间，并且每个氮化物层204可以被两个相邻的氧化物层202夹在中间。
氧化物层可以均具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在10nm至100nm的范围内，优选地约为25nm。类似地，氮化物层可以均具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在10nm至100nm的范围内，优选地约为35nm。
应当注意，在本发明中，氧化物层202和/或氮化物层204可以包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，而氮化物层可以是氮化硅层。
交替的电介质叠层200可以包括任何合适层数的氧化物层202和氮化物层204。在一些实施例中，交替的电介质叠层200中的氧化物层202和氮化物层204的总层数等于或大于64。即，氧化物/氮化物层对的数量可以等于或大于32。与氧化物/氮化物层对相比，在一些实施例中，交替的氧化物/氮化物叠层200包括具有不同的材料和/或厚度的更多的氧化物层或更多的氮化物层。
可以在交替的电介质叠层200上形成沟道连接层300。在一些实施例中，沟道连接层300可以包括第一绝缘层301、第二绝缘层303和第三绝缘层305。第一绝缘层301、第二绝缘层303和第三绝缘层305可以由任何合适的绝缘材料和/或电介质材料制成。在一些实施例中，第一绝缘层301的材料和第三绝缘层305的材料可以包括氧化硅，而第二绝缘层303的材料可以包括氮化硅。
在一些实施例中，可以通过使用一个或多个沉积工艺来形成交替的电介质叠层200和/或沟道连接层300。应当注意，本发明中使用的术语“沉积工艺”可以指代任何合适的沉积工艺，包括但不限于化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何合适的组合。
返回参考图2，在下一操作S120中，可以在交替的电介质叠层的上部中形成沿着横向延伸的临时顶部选择性栅极(TSG)切口。
在一些实施例中，用于形成临时TSG切口的制造工艺可以包括形成沟槽，该沟槽穿透沟道连接层，延伸到交替的电介质叠层的上部中，并沿横向延伸。如图4所示，沟槽400可以完全穿透沟道连接层300并且可以延伸到交替的电介质叠层200的上部中。在一些实施例中，沟槽400可以延伸穿透交替的电介质叠层200的顶部三个氧化物/氮化物层对。注意，沟槽400沿着垂直于图4所示的截面的横向延伸。在一些实施例中，可以通过蚀刻沟道连接层300和交替的电介质叠层200的上部来形成沟槽400。形成沟槽400的蚀刻工艺可以是干法蚀刻、湿法蚀刻或其组合。
在一些实施例中，用于形成临时TSG切口的制造工艺还可以包括在沟槽中形成牺牲壁。如图5所示，可以通过借助沉积填充材料填充沟槽400来形成牺牲壁450。在一些实施例中，填充材料可以是耐高温材料，其在高温(例如在约200℃至约400℃之间的温度)下物理和化学稳定。在一些实施例中，填充材料可以是与任何合适的溶剂混合的碳质无机物质。例如，填充材料可以是自旋碳(SOC)。在一些实施例中，填充材料可以通过清洁工艺容易地去除，例如灰化工艺和/或剥离工艺。应当注意，在一些实施例中，在用于在沟槽400中形成牺牲壁450的沉积工艺期间，也可以将填充材料涂覆在沟道连接层300的顶表面上。
返回参考图2，在下一操作S130中，可以在临时TSG切口的两侧上形成穿透交替的电介质叠层和沟道连接层的多个沟道孔。
在一些实施例中，用于形成多个沟道孔500的制造工艺可以包括在沟道连接层300上形成硬掩模层520，以及在硬掩模层上涂覆光刻胶层540，如图6所示。在一些实施例中，用于形成多个沟道孔500的制造工艺还可以包括蚀刻沟道连接层300和交替的电介质叠层200，以形成位于牺牲壁450的两侧上的多个沟道孔500。如图7所示，每个沟道孔500可以完全穿透沟道连接层300和交替的电介质叠层200，并且可以延伸到衬底100中。形成多个沟道孔500的蚀刻工艺可以是干法蚀刻、湿法蚀刻或它们的组合。在蚀刻工艺之后，可以去除光刻胶层540和硬掩模层520。
在一些实施例中，多个沟道孔500可以以交错阵列形式形成和排列。例如，如图1中的图B中的顶视图所示，每行沟道孔500可以与其相邻行的沟道孔500交错。此外，在一些实施例中，每个存储指状物中可以存在八行沟道孔500。即，如图1中的图B所示，可以在两个相邻缝隙30之间形成八行沟道孔500。在牺牲壁450(其对应于图1中的图B中的TSG切口10)的每一侧上形成四行沟道孔500。
返回参考图2，在下一操作S140中，可以执行清洁工艺以同时清洁多个沟道孔并去除临时顶部选择性栅极切口。
在一些实施例中，清洁工艺可包括灰化工艺，例如等离子体灰化工艺。例如，等离子体源可用于产生反应性物质，例如氧或氟。反应性物质可以与留在沟道孔500中的光刻胶结合以形成灰分，灰分可以用真空泵去除。具体地，在一些实施例中，可以通过将低压氧气暴露于使氧气电离的高功率无线电波来产生单原子氧等离子体。氧和光刻胶材料之间的反应的残留物可以在等离子体灰化器中产生灰分。灰化工艺的副产物(例如，挥发性碳氧化物、水蒸气)可以用等离子体灰化器内的真空泵抽走。
在一些实施例中，灰化工艺可以包括高温灰化和/或湿法脱模。灰化工艺的温度可以高于200℃。注意，牺牲壁450的填充材料也可以在灰化工艺中与反应性物质结合。这样，可以通过灰化工艺从沟槽400去除牺牲壁450，如图8所示。
返回参考图2，在下一操作S150中，可以在每个沟道孔中形成沟道结构，同时可以在沟槽中形成TSG切口结构。
在一些实施例中，可以在每个沟道孔500中形成沟道结构50。如图13所示，沟道结构50可以包括沟道孔500的底部上的外延层620、沟道孔500的侧壁上的功能层700、沟道孔500中的电介质填充结构800、功能层700与电介质填充结构800之间的沟道层640、以及沟道孔500的顶部上的沟道插塞660。功能层700可以包括阻挡层720、储存层740和隧穿层760。如图1中的图B所示，功能层700可以具有多层环结构。
在一些实施例中，TSG切口结构90可以形成在沟槽400中，如图15所示。与沟道结构50相比，TSG切口结构90不包括沟槽400底部上的外延层。TSG切口结构90包括分别在沟槽400的两个侧壁上的两个虚设功能层700'、各自分别位于两个虚设功能层700'中的一个上的两个虚设沟道层640'、夹在两个虚设沟道层640'之间的电介质填充壁800'、以及位于沟槽400的顶部上的虚设沟道条状覆盖物660'。虚设功能层700'可以包括虚设阻挡层720'、虚设储存层740'和虚设隧穿层760'。如图1中的图B所示，TSG切口结构90可以在X方向上横向延伸。此外，如图15所示，沟槽400中的TSG切口结构90可以在Z方向上具有比沟道孔500中的沟道结构50短得多的高度。
在一些实施例中，沟道结构50和TSG切口结构90可以同时形成。具体地，沟道结构50中的功能层700和TSG切口结构90的虚设功能层700'同时形成。即，在第一沉积工艺中同时形成阻挡层720和虚设阻挡层720'，在第二沉积工艺中同时形成储存层740和虚设储存层740'，以及在第三沉积工艺中同时形成隧穿层760和虚设隧穿层760'。此外，每个沟道孔500中的沟道层640和沟槽400中的虚设沟道层640'同时形成，每个沟道孔500中的电介质填充结构800和沟槽400中的电介质填充壁800'同时形成，并且，每个沟道孔500的顶部上的沟道插塞660和沟槽400的顶部上的虚设沟道条状覆盖物660'同时形成。
在一些实施例中，在下面结合图9-14详细说明用于同时形成沟道结构50和TSG切口结构90的制造工艺。
如图9所示，外延层600可以形成在每个沟道孔500的底部上和由沟道孔500暴露的衬底100上。在一些实施例中，外延层600可以是通过选择性外延生长(SEG)工艺形成的多晶硅(多晶硅)层。在一些实施例中，外延层600可以不直接形成在衬底100的表面上。可以在外延层600和衬底100之间形成一个或多个层。即，外延层600覆盖在衬底100上方。应当注意，由于沟槽400不暴露衬底100的表面，因此外延层600没有形成在沟槽400的底部中。
如图10所示，可以形成功能层700，其覆盖每个沟道孔500的侧壁、每个沟道孔500中的外延层600的顶表面、以及沟槽400的侧壁和底表面。在一些实施例中，功能层700可以包括阻挡层720、储存层740和隧穿层760，并且可以形成在沟道孔500的侧壁上。在一些实施例中，阻挡层720、储存层740和隧穿层760可以通过任何合适的薄膜沉积工艺连续形成，例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或其任何合适的组合。阻挡层720可以形成为覆盖每个沟道孔500的侧壁、每个沟道孔500中的外延层600的顶表面、以及沟槽400的侧壁和底部。储存层740可以形成为覆盖阻挡层720，并且隧穿层760可以形成为覆盖储存层740。
阻挡层720可以用于阻挡电荷的流出。在一些实施例中，阻挡层720可以是氧化硅层或氧化硅/氧氮化硅/氧化硅(SiO2-SiON-SiO2)多层叠层的组合。在一些实施例中，阻挡层720包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层7主要是在氮化硅沉积工艺之后通过原位蒸汽生成(ISSG)氧化形成的氧化物层。在一些实施例中，阻挡层720的厚度可以小于20nm。
储存层740可以用于存储电荷。储存层740中的电荷的储存和/或去除可以影响半导体沟道的通/断状态和/或电导性。储存层740可以包括多晶硅(多晶硅)或氮化硅。储存层740可以包括一个或多个材料膜，材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任何组合。在一些实施例中，第一储存层8可以包括通过使用一种或多种沉积工艺形成的氮化物层。
隧穿层760可以用于使电荷(电子或空穴)隧穿。隧穿层760可以是电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层760可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层760的厚度可以小于20nm。
在一些实施例中，可以形成保护层820以覆盖功能层700。保护层820可以保护功能层700在随后的蚀刻工艺中免受损坏。如图10所示，保护层可以包括覆盖功能层700的第一沟道层840以及覆盖第一沟道层840的掩模层860。在一些实施例中，第一沟道层820可以包括非晶硅、多晶硅和/或单晶硅。第一沟道层820可以通过使用薄膜沉积工艺形成，例如ALD、CVD、PVD或任何其他合适的工艺。在一些实施例中，第一沟道层820的厚度可以在约5nm至约20nm的范围内。
在一些实施例中，可以形成掩模层860以覆盖第一沟道层840，从而保护第一沟道层840在随后的去除工艺中免受损坏。在一些实施例中，掩模层860可以是通过使用薄膜沉积工艺(例如ALD、CVD、PVD或任何其他合适的工艺)形成的氧化硅层。在一些实施例中，掩模层860的厚度可以在约5nm至约20nm的范围内。
如图11所示，功能层700和保护层820的位于沟道孔500和沟槽400外部的部分可以通过任何合适的技术去除，例如背面研磨和/或化学机械抛光(CMP)等。此外，可以去除功能层700和保护层820在每个沟道孔500的底部上的部分，以形成暴露外延层600或延伸到外延层600中的凹部。在一些实施例中，功能层700和保护层820的部分可以通过任何合适的蚀刻工艺去除，例如干法蚀刻(例如，冲压蚀刻)和/或湿法蚀刻。在一些实施例中，可以执行随后的化学机械抛光(CMP)工艺以平坦化沟道连接层300的顶表面。
如图11所示，每个沟道孔500内的阻挡层720、储存层740和隧穿层760的剩余部分可以形成功能层700。如图1中的图B所示，每个沟道孔500中的功能层700可以具有多层环结构。如图11所示，沟槽400内部的阻挡层720'(虚设阻挡层720')、储存层740'(虚设储存层740')和隧穿层760'(虚设隧穿层760')的剩余部分可以形成两个虚设功能层700'。如图1中的图B所示，虚设功能层700'可以在X方向上横向延伸。注意，与每个沟道孔500中的功能层700相比，沟槽400中的两个虚设功能层700'不执行上述任何功能。
如图12所示，可以完全或部分地去除保护层820。在一些实施例中，去除保护层820的工艺可以包括研磨、干法蚀刻、湿法蚀刻或化学机械抛光、或其组合。然后，可以形成覆盖功能层700并接触外延层600的第二沟道层640。第二沟道层640可以通过任何合适的薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)、或其组合。如图12所示，第二沟道层640也形成在沟槽400中以覆盖虚设功能层700'。在一些实施例中，第二沟道层640的厚度可以在约10nm至约30nm的范围内。
如图13所示，可以形成电介质填充结构800以填充每个沟道孔500，并且可以形成电介质填充壁800'以填充沟槽400。在一些实施例中，电介质填充结构800和电介质填充壁800'可以通过使用至少两个沉积工艺同时形成。例如，可以执行第一原子层沉积(ALD)工艺和随后的第一回蚀工艺以形成电介质填充结构800和电介质填充壁800'的下部。可以执行第二ALD工艺和随后的第二回蚀工艺以形成电介质填充结构800和电介质填充壁800'的上部。在一些实施例中，电介质填充结构800和电介质填充壁800'的下部可以包括一个或多个气隙。电介质填充结构800和电介质填充壁800'的上部的顶表面可以低于沟道连接层300的顶表面。电介质填充结构800和电介质填充壁800'的材料可以包括任何合适的电介质材料，例如氧化硅。
在一些实施例中，可以通过第二回蚀工艺(也称为凹陷蚀刻工艺)去除电介质填充结构800和电介质填充壁800'的靠近沟道孔500和沟槽400的开口的部分。回蚀工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。这样，可以在每个沟道孔500中并且在电介质填充结构800的剩余部分上方形成圆形凹部。可以在沟槽400中并且在电介质填充壁800'的剩余部分上方形成凹槽。可以执行随后的稀释氢氟酸(HF)清洁工艺以清洁圆形凹部和凹槽。
仍然如图13所示，可以形成顶部沟道结构680以填充沟道孔500中的圆形凹部和沟槽400的凹槽，并且覆盖沟道连接层300的顶表面。顶部沟道结构680可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，薄膜沉积工艺例如是低压化学气相沉积(LPCVD)工艺；等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或任何其他合适的工艺。顶部沟道结构680与第二沟道层640接触。
如图14所示，顶部沟道结构680的顶表面可以通过任何合适的技术平坦化，例如背面研磨和/或化学机械抛光(CMP)。这样，可以去除顶部沟道结构680在沟道孔500和沟槽400外的上部。顶部沟道结构680在每个沟道孔500内的剩余部分可以形成具有柱形状的沟道插塞660。顶部沟道结构680在沟槽400内的剩余部分可以形成具有长条形状的虚设沟道条状覆盖物660'。
因此，同时形成了多个沟道结构50和TSG切口结构90。在沿如图14所示的Y-Z平面的截面图中，沟道结构50和TSG切口结构90具有类似的结构。例如，每个沟道结构50包括功能层700、沟道层640、电介质填充结构800和沟道插塞660，而TSG切口结构90包括虚设功能层700'、虚设沟道层640'、电介质填充壁800'和虚设沟道条状覆盖物660'。然而，在3D视图中，每个沟道结构50具有多层环结构，而TSG切口结构90具有沿X方向延伸的层叠结构，该X方向垂直于如图14所示的Y-Z平面。此外，在Z方向上，每个沟道结构50垂直地穿透整个交替的电介质叠层200，而TSG切口结构90仅延伸到交替的电介质叠层200的顶部几层中。
返回参考图2，在下一操作S160中，交替的电介质叠层可以变换为包括多个导电层/电介质层对的交替叠层。在一些实施例中，可以执行栅极替换工艺(也称为“字线替换”工艺)以用栅极结构210替换交替的电介质叠层200的第二电介质层204(例如，氮化硅)。下面说明栅极替换工艺的详细过程。
如图15所示，可以在交替的电介质叠层200中形成多个缝隙900。在一些实施例中，每个缝隙900可以垂直地穿透交替的电介质叠层200，并且在两个沟道结构阵列之间基本上以直线延伸。可以通过在交替的电介质叠层200上方形成掩模层并使用例如光刻法图案化掩模以形成与图案化的掩模层中的多个缝隙对应的开口来形成多个缝隙900。可以执行合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除交替的电介质叠层200由开口暴露的部分，直到多次暴露衬底100。可以在形成多个缝隙之后去除掩模层。
在形成多个缝隙900之后，可以去除交替的电介质叠层200中的第二电介质层204以形成多个横向沟槽。多个横向沟槽可以在横向上延伸，并且可以用作空间，以便在后续工艺中形成栅极结构。应当注意，本文使用的术语“横向/横向地”是指X-Y平面。交替的电介质叠层200中的第二电介质层204用作牺牲层，并且通过使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来去除。与第一电介质层202的材料相比，蚀刻工艺对第二电介质层204的材料的蚀刻选择性可以足够高，使得蚀刻工艺可以对第一电介质层202的影响最小。各向同性干法蚀刻和/或湿法蚀刻和随后的清洁工艺可以在各个方向上去除第二电介质层204，以暴露每个第一电介质层202的顶表面和底表面。这样，于是可以在第一电介质层202之间形成多个横向沟槽。
可以在多个横向沟槽中形成多个栅极结构210。在一些实施例中，每个栅极结构210可以具有包括一个或多个绝缘层208和导电层206的层叠结构。
在一些实施例中，可以在多个横向沟槽中的每一个中形成一个或多个绝缘层208。绝缘层208可以用作栅极电介质层，用于使在后续工艺中形成的相应字线(即，栅电极)与相邻的第一电介质层202隔离。在一些实施例中，可以形成一个或多个绝缘层208以用一种或多种合适的绝缘材料覆盖如图15所示的横向沟槽的暴露表面。例如，可以利用一种或多种合适的沉积工艺，例如CVD、PVD和/或ALD，将一种或多种绝缘材料(例如，高k值电介质)沉积到横向沟槽中。
在一些实施例中，导电层206可以形成在一个或多个绝缘层208之间的每个横向沟槽中。可以通过用合适的栅电极金属材料填充横向沟槽来形成导电层206。导电层206可以为随后形成的字线(即栅电极)提供基础材料。栅电极金属材料可以包括用于形成字线(即栅电极)的任何合适的导电材料，例如钨、铝、铜、钴或其任何组合。可以使用诸如CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD等合适沉积方法将栅电极材料沉积到横向沟槽中。在一些实施例中，导电层206包括通过CVD形成的钨。
在一些实施例中，可以执行任何合适的后续工艺以进一步制造图15中所示的结构。例如，间隔体层可以形成在多个缝隙900的侧壁上，并且导电壁可以形成在多个缝隙900中的每一个中。
因此，公开了一种用于形成3D存储设备的方法。通过同时形成沟道结构和顶部选择性栅极(TSG)切口，可以改善内部和外部沟道孔蚀刻负载，并且可以跳过传统的TSG切口ALD填充工艺。此外，在不占据一行沟道结构的位置的情况下，TSG切口可以布置在每个存储器指状物中的相邻沟道结构之间。通过减少每个存储指状物中的沟道结构的数量，可以在沟道结构的形成期间减小沟道孔图案密度，从而将每个存储器指状物的面积减小约5％-10％。因此，可以在不降低储存容量的情况下降低晶圆的尺寸要求，从而实现了3D NAND存储设备的尺寸减小以及成本降低。此外，通过降低蚀刻去除速率，每个存储器指状物的面积减小可以有利于在字线形成期间的栅极替换工艺，并使得工艺循环时间减少。
本发明的一个方面提供了一种用于形成三维(3D)存储设备的方法。该方法可以包括：在衬底上形成交替的电介质叠层；在交替的电介质叠层的上部中形成沿横向延伸的临时顶部选择性栅极切口；形成穿透交替的电介质叠层的多个沟道孔；去除临时顶部选择性栅极切口；以及形成多个沟道孔中的多个沟道结构并同时形成顶部选择性栅极切口结构。
在一些实施例中，形成交替的电介质叠层包括：形成在垂直方向上堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，形成临时顶部选择性栅极切口包括：在交替的电介质叠层的上部中形成沿横向延伸的沟槽；以及在沟槽中形成牺牲壁。
在一些实施例中，形成沟槽包括：蚀刻交替的电介质叠层的顶部三个电介质层对以形成沟槽。
在一些实施例中，形成牺牲壁包括：将填充材料设置到沟槽中以形成牺牲壁；其中，填充材料在约200℃至约400℃的温度范围内是物理和化学稳定的。
在一些实施例中，设置填充材料包括沉积与溶剂混合的碳质无机物质。
在一些实施例中，去除临时顶部选择性栅极切口包括：执行灰化工艺以同时清洁多个沟道孔并去除牺牲壁。
在一些实施例中，同时形成多个沟道结构和顶部选择性栅极切口结构包括：在多个沟道孔的侧壁上形成功能层，并同时在沟槽的侧壁上形成虚设功能层；然后形成覆盖每个沟道孔中的功能层的沟道层，并同时形成覆盖沟槽中的虚设功能层的虚设沟道层；然后形成填充每个沟道孔的电介质填充结构，并同时形成填充沟槽的电介质填充壁；以及然后在电介质填充壁上在每个沟道孔的顶部上形成沟道插塞，并同时在沟槽中的电介质填充壁上形成虚设沟道条状覆盖物。
在一些实施例中，该方法还包括：在形成功能层之前，在衬底的由多个沟道孔暴露的表面上形成外延层。在一些实施例中，沟道层与每个沟道孔中的外延层接触；每个沟道结构包括外延层、功能层、沟道层、电介质填充结构和沟道插塞；并且顶部选择性栅极切口结构包括虚设功能层、虚设沟道层、电介质填充壁和虚设沟道条状覆盖物。
在一些实施例中，同时形成功能层和虚设功能层包括：在多个沟道孔的侧壁上形成阻挡层，并同时在沟槽的侧壁上形成虚设阻挡层；然后在每个沟道孔中的阻挡层的表面上形成储存层，并同时在沟槽中的虚设阻挡层的表面上形成虚设储存层；以及然后在每个沟道孔中的储存层的表面上形成隧穿层，并同时在沟槽中的虚设储存层的表面上形成虚设隧穿层。
在一些实施例中，该方法还包括：形成穿透交替的电介质叠层的一对缝隙，所述一对缝隙沿横向平行延伸。在一些实施例中，在所述一对缝隙之间形成N行沟道结构，其中，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且顶部选择性栅极切口结构形成在第N/2行沟道结构和第N/2+1行沟道结构之间。
在一些实施例中，该方法还包括：用导电层替换交替电介质中的第二电介质层。
本发明的另一方面提供了一种三维(3D)存储设备，包括：衬底上的交替叠层；穿透交替叠层的多个沟道孔；每个沟道孔中的沟道结构；以及顶部选择性栅极切口结构，所述顶部选择性栅极切口结构具有层叠结构，并位于两行沟道结构之间。
在一些实施例中，交替叠层包括：在垂直方向上堆叠的至少32个导电层/电介质层对，其中，每个导电层/电介质层对包括电介质层和导电层。
在一些实施例中，顶部选择性栅极切口结构延伸到交替叠层的三个顶部导电层/电介质层对中。
在一些实施例中，沟道结构包括：沟道孔的底部的外延层；沟道孔的侧壁上的功能层；沟道层，所述沟道层覆盖功能层的侧壁并与外延层接触；电介质填充结构，所述电介质填充结构覆盖沟道层的侧壁并填充沟道孔；以及沟道孔的顶部上的沟道插塞。
在一些实施例中，顶部选择性栅极切口结构包括：虚设功能层，所述虚设功能层覆盖沟槽的侧壁和底部；虚设沟道层，所述虚设沟道层覆盖虚设功能层；电介质填充壁和沟槽的顶部上的虚设沟道条状覆盖物。
在一些实施例中，功能层和虚设功能层具有相同的材料并且以相同的工艺形成；沟道层和虚设沟道层具有相同的材料并且以相同的工艺形成；电介质填充结构和电介质填充壁具有相同的材料并且以相同的工艺形成；并且沟道插塞和虚设沟道条状覆盖物具有相同的材料并且以相同的工艺形成。
在一些实施例中，功能层包括：第一沟道孔的侧壁上的阻挡层，被配置为阻挡电荷的流出；第一阻挡层的表面上的储存层，被配置为在3D存储设备的操作期间存储电荷；以及第一储存层的表面上的隧穿层，被配置为使电荷隧穿。
在一些实施例中，该设备还包括：穿透交替叠层的一对缝隙，所述一对缝隙沿横向平行延伸。在一些实施例中，N行沟道结构位于所述一对缝隙之间，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且顶部选择性栅极切口结构位于第N/2行沟道结构和第N/2+1行沟道结构之间。
以上对具体实施例的描述将充分揭示本发明的总体性质，以使得其他人可以通过应用本领域技术内的知识而针对各种应用容易地修改和/或改变这些具体实施例，而无需进行过度实验，且不脱离本发明的总体构思。因此，基于本文给出的教导和指导，这样的改变和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本发明的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由(一个或多个)发明人设想的本发明的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本发明和所附权利要求。
本发明的广度和范围不应受任何上述示例性实施例的限制，而应仅根据下面的权利要求及其等同变换来限定。

Claims (20)

1.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上形成交替的电介质叠层；
在所述交替的电介质叠层的上部中形成沿横向延伸的临时顶部选择性栅极切口；
形成穿透所述交替的电介质叠层的多个沟道孔；
去除所述临时顶部选择性栅极切口；以及
形成所述多个沟道孔中的多个沟道结构并同时形成顶部选择性栅极切口结构，
其中，所述顶部选择性栅极切口结构不占据沟道孔的位置。
2.根据权利要求1所述的方法，其中，形成所述交替的电介质叠层包括：
形成在垂直方向上堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
3.根据权利要求1所述的方法，其中，形成所述临时顶部选择性栅极切口包括：
在所述交替的电介质叠层的上部中形成沿横向延伸的沟槽；以及
在所述沟槽中形成牺牲壁。
4.根据权利要求3所述的方法，其中，形成所述沟槽包括：
蚀刻所述交替的电介质叠层的顶部三个电介质层对以形成所述沟槽。
5.根据权利要求3所述的方法，其中，形成所述牺牲壁包括：
将填充材料设置到所述沟槽中以形成所述牺牲壁；
其中，所述填充材料在约200℃至约400℃的温度范围内是物理和化学稳定的。
6.根据权利要求5所述的方法，其中，设置所述填充材料包括沉积与溶剂混合的碳质无机物质。
7.根据权利要求3所述的方法，其中，去除所述临时顶部选择性栅极切口包括：
执行灰化工艺以同时清洁所述多个沟道孔并去除所述牺牲壁。
8.根据权利要求3所述的方法，其中，同时形成所述多个沟道结构和所述顶部选择性栅极切口结构包括：
在所述多个沟道孔的侧壁上形成功能层，并同时在所述沟槽的侧壁上形成虚设功能层；
然后形成覆盖每个沟道孔中的所述功能层的沟道层，并同时形成覆盖所述沟槽中的所述虚设功能层的虚设沟道层；
然后形成填充每个沟道孔的电介质填充结构，并同时形成填充所述沟槽的电介质填充壁；以及
然后在所述电介质填充壁上在每个沟道孔的顶部上形成沟道插塞，并同时在所述沟槽中的所述电介质填充壁上形成虚设沟道条状覆盖物。
9.根据权利要求8所述的方法，还包括：
在形成所述功能层之前，在所述衬底的由所述多个沟道孔暴露的表面上形成外延层；
其中：
所述沟道层与每个沟道孔中的所述外延层接触；
每个沟道结构包括所述外延层、所述功能层、所述沟道层、所述电介质填充结构和所述沟道插塞；以及
所述顶部选择性栅极切口结构包括所述虚设功能层、所述虚设沟道层、所述电介质填充壁和所述虚设沟道条状覆盖物。
10.根据权利要求8所述的方法，其中，同时形成所述功能层和所述虚设功能层包括：
在所述多个沟道孔的侧壁上形成阻挡层，并同时在所述沟槽的侧壁上形成虚设阻挡层；
然后在每个沟道孔中的所述阻挡层的表面上形成储存层，并同时在所述沟槽中的所述虚设阻挡层的表面上形成虚设储存层；以及
然后在每个沟道孔中的所述储存层的表面上形成隧穿层，并同时在所述沟槽中的所述虚设储存层的表面上形成虚设隧穿层。
11.根据权利要求1所述的方法，还包括：
形成穿透所述交替的电介质叠层的一对缝隙，所述一对缝隙沿横向平行延伸；
其中，在所述一对缝隙之间形成N行沟道结构，其中，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且
其中，所述顶部选择性栅极切口结构形成在第N/2行沟道结构和第N/2+1行沟道结构之间。
12.根据权利要求1所述的方法，还包括：
用导电层替换交替电介质中的第二电介质层。
13.一种三维(3D)存储设备，包括：
衬底上的交替叠层；
穿透所述交替叠层的多个沟道孔；
每个沟道孔中的沟道结构；以及
顶部选择性栅极切口结构，所述顶部选择性栅极切口结构具有层叠结构，并位于两行沟道结构之间，
其中，所述顶部选择性栅极切口结构不占据沟道孔的位置。
14.根据权利要求13所述的设备，其中，所述交替叠层包括：
在垂直方向上堆叠的至少32个导电层/电介质层对，其中，每个导电层/电介质层对包括电介质层和导电层。
15.根据权利要求13所述的设备，其中：
所述顶部选择性栅极切口结构延伸到所述交替叠层的三个顶部导电层/电介质层对中。
16.根据权利要求13所述的设备，其中，所述沟道结构包括：
所述沟道孔的底部上的外延层；
所述沟道孔的侧壁上的功能层；
沟道层，所述沟道层覆盖所述功能层的侧壁并与所述外延层接触；
电介质填充结构，所述电介质填充结构覆盖所述沟道层的侧壁并填充所述沟道孔；以及
所述沟道孔的顶部上的沟道插塞。
17.根据权利要求16所述的设备，其中，所述顶部选择性栅极切口结构包括：
虚设功能层，所述虚设功能层覆盖沟槽的侧壁和底部；
虚设沟道层，所述虚设沟道层覆盖所述虚设功能层；
电介质填充壁；以及
所述沟槽的顶部上的虚设沟道条状覆盖物。
18.根据权利要求17所述的设备，其中：
所述功能层和所述虚设功能层具有相同的材料并且以相同的工艺形成；
所述沟道层和所述虚设沟道层具有相同的材料并且以相同的工艺形成；
所述电介质填充结构和所述电介质填充壁具有相同的材料并且以相同的工艺形成；以及
所述沟道插塞和所述虚设沟道条状覆盖物具有相同的材料并且以相同的工艺形成。
19.根据权利要求16所述的设备，其中，所述功能层包括：
第一沟道孔的侧壁上的阻挡层，被配置为阻挡电荷的流出；
第一阻挡层的表面上的储存层，被配置为在3D存储设备的操作期间存储电荷；以及
第一储存层的表面上的隧穿层，被配置为使电荷隧穿。
20.根据权利要求13所述的设备，还包括：
穿透所述交替叠层的一对缝隙，所述一对缝隙沿横向平行延伸；
其中，N行沟道结构位于所述一对缝隙之间，每行沟道结构与相邻行的沟道结构交错排列，并且N是偶数；并且
其中，所述顶部选择性栅极切口结构位于第N/2行沟道结构和第N/2+1行沟道结构之间。
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