TWI677969B

TWI677969B - 三維記憶體元件及其製作方法

Info

Publication number: TWI677969B
Application number: TW107131892A
Authority: TW
Inventors: 胡禺石; Yushi Hu; 陶謙; Qian Tao; 楊號號; Haohao YANG; 董金文; Jin Wen DONG; 陳俊; Jun Chen; 震宇呂; Zhenyu Lu
Original assignee: 大陸商長江存儲科技有限責任公司; Yangtze Memory Technologies Co., Ltd.
Priority date: 2017-11-09
Filing date: 2018-09-11
Publication date: 2019-11-21
Also published as: CN110140211B; TW201919208A; WO2019091200A1; CN109887913A; CN107871744A; CN110140211A; CN109887913B; CN107871744B

Abstract

實施例公開了3D記憶體元件和製造方法的實施例。該方法可以包括：在基底上形成交替介電堆疊；形成穿透交替介電堆疊的通道孔，以暴露基底的表面；在通道孔的底部形成磊晶層；形成覆蓋通道孔的側壁和磊晶層的頂表面的功能層；形成覆蓋功能層的保護層；去除部分的功能層和保護層以形成開口以暴露磊晶層的表面；橫向擴展開口以增加通道孔底部的磊晶層的暴露面積；以及在通道孔的側壁上形成通道結構，並通過經擴展的開口與磊晶層電接觸。

Description

三維記憶體元件及其製作方法

本公開涉及半導體技術領域，尤其涉及一種三維(3D)記憶體元件及其製造方法。

通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。3D記憶體架構可以解決平面記憶胞中的密度限制。

隨著半導體技術的進步，3D記憶體元件，例如，3D NAND記憶體元件，不斷縮放更多氧化物/氮化物(ON)層。因此，通道孔的蝕刻製程變得越來越具有跳戰性。

本公開揭露了用於形成三維(3D)記憶體元件的方法的實施例。

本公開揭露的是一種用於形成三維(3D)記憶體元件的方法。該方法包括：在基底上形成交替介電堆疊；形成穿透交替介電堆疊的通道孔，以暴露基底的表面；在通道孔的底部形成磊晶層；形成覆蓋通道孔的側壁和磊晶層的頂表面的功能層；形成覆蓋功能層的保護層；去除部分的功能層和保護層以形成開口以暴露磊晶層的表面；橫向擴展開口以增加通道孔底部的磊晶層的暴露面積；以及在通道孔的側壁上形成通道結構，並通過經擴展的開口與磊晶層電接觸。

在一些實施例中，形成交替介電堆疊包括：形成在垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括第一介電層和不同於第一介電層的第二介電層。在一些實施例中，所述形成交替介電堆疊包括：形成在垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括氧化矽層和氮化矽層。

在一些實施例中，形成功能層包括：在通道孔的側壁上形成阻擋層，以在操作期間阻擋電荷的流出；在阻擋層的表面上形成存儲層以在操作期間存儲電荷；以及在存儲層的表面上形成隧穿層，以在操作期間隧穿電荷。

在一些實施例中，形成保護層包括：形成覆蓋功能層的第一通道層；以及形成覆蓋第一通道結構的遮罩層。

在一些實施例中，去除部分的功能層和保護層以形成開口包括：進行沖孔蝕刻以去除在磊晶層的頂表面上橫向延伸的部分的功能層和保護層。在一些實施例中，進行沖孔蝕刻包括：移除磊晶層的一部分以形成凹槽。

在一些實施例中，橫向擴展開口包括：進行濕蝕刻以進一步去除在磊晶層的頂表面上橫向延伸的部分的功能層，使得經擴展的開口的第一直徑大於磊晶層中凹槽的第二直徑。

在一些實施例中，橫向擴展開口還包括：在濕蝕刻期間去除遮罩層，但保留第一通道層。

在一些實施例中，該方法還包括：在形成通道結構之前，去除保護層。

在一些實施例中，形成通道結構包括：在第一通道層上形成第二通道層並填充經擴展的開口和凹槽，其中通道結構包括第一通道層和第二通道層。

在一些實施例中，該方法還包括：用導體層置換交替介電堆疊中的第二介電層。

本公開另一方面提供了一種三維(3D)記憶體元件，包括：基底上的交替導體/介電堆疊；貫穿交替導體/介電堆疊的通道孔；通道孔底部的磊晶層並與基底接觸；覆蓋通道孔側壁的功能層；以及覆蓋功能層的通道結構，並且通過磊晶層的頂表面以及磊晶層中的凹槽的側壁和底表面與磊晶層電接觸。

在一些實施例中，所述交替導體/介電堆疊包括：沿垂直方向堆疊的至少32個導體/介電層對，其中每個導體/介電層對包括一導體層和一介電層。在一些實施例中，所述交替導體/介電堆疊包括：沿垂直方向堆疊的至少32個導體/介電層對，其中每個導體/介電層對包括一鎢層和一氧化矽層。

在一些實施例中，所述功能層包括：一阻擋層，位於通道孔的側壁上，配置為阻擋電荷的流出；一存儲層，位於阻擋層表面上，配置為在3D記憶體元件的操作期間存儲電荷；以及一隧穿層，位於存儲層的表面上，配置為隧穿電荷。

在一些實施例中，所述通道結構包括：一第一通道層，覆蓋功能層；以及一第二通道層，覆蓋第一通道結構並與磊晶層電接觸。在一些實施例中，第一通道層的材料不同於第二通道層的材料。

透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可以理解本公開的其他方面。

所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。

圖1例示根據本公開的一些實施例用於形成3D記憶體元件的示例性方法的流程圖；以及圖2A-2I示出了在圖1所示方法的某些製造階段的示例性3D記憶體元件的橫截面視圖。

以下，將參考附圖描述本公開的實施例。

儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。

要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。

通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或多個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性的因素，而是可以替代地，至少部分地取決於上、下文，允許存在不一定明確描述的其他因素。

應當容易理解，本公開中的“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。

此外，諸如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。

如本文中使用的，術語“基底”是指向其上增加或通過其它方式設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上(例如，頂部)的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。

如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，及/或可以在其上、其上方及/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成接觸、互連線及/或通孔)和一個或多個介電層。

如本文使用的，術語“名義/名義上”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“約”指可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。

如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有記憶胞電晶體的垂直取向的串(在本文中稱為“記憶體串”，例如NAND串)的半導體元件，以使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直”意味著名義上垂直於基底的橫向表面。

應注意，在一些現有製程流程中，當在每個通道孔中形成通道結構以形成垂直取向的記憶胞電晶體串時，通道孔底部的部分的功能層和保護層(例如，矽/氧化物/氮化物/氧化物(SONO)堆疊)通過使用乾蝕刻製程(該製程被稱為“沖孔蝕刻”)去除，以進行電連接。然而，由於SONO疊層的厚度和通道孔的小臨界尺寸，沖孔蝕刻形成小窗口(例如，“沖孔窗口”)並且易受蝕刻問題的影響。由於在沖孔蝕刻之後的小開口，通道結構與通道孔下方的磊晶層之間的接觸面積受到限制並且可能導致高接觸電阻。

因此，根據本公開的各種實施例提供了3D記憶體元件及其製造方法，以擴大蝕刻窗口並減少沖孔蝕刻問題，並改善通道結構與磊晶層之間的電接觸。在一些實施例中，在所公開的方法中，在沖孔蝕刻之後，增加額外的濕蝕刻以打開小沖孔窗口。濕蝕刻製程能夠蝕刻SiOx/SiON/SiNx並且對矽具有選擇性，使得通道結構和磊晶層不會被蝕刻(即，它們都受到保護)。可以控制濕蝕刻製程以橫向擴展沖孔開口，以擴大通道結構和磊晶層之間的接觸窗口。如此，所公開的方法可以確保通道結構和磊晶層之間的接觸面積增大，以改善電連接。此外，通過用濕蝕刻化學物質打開小沖孔窗口可以減輕沖孔不足問題。

參照圖1，其例示根據本公開的一些實施例示用於形成3D記憶體元件的示例性方法的流程圖。圖2A-2I示出了在圖1所示方法的某些製造階段的示例性3D記憶體元件的橫截面視圖。

如圖1所示，該方法可以從步驟S101開始，其中可以在一基底的表面上形成一交替介電堆疊和一絕緣連接層。在一些實施例中，基底可以是具有任何合適結構的任何合適的半導體基底，例如單晶單層基底、多晶矽單層基底、多晶矽和金屬多層基底等。在一些實施例中，可以通過使用任何合適的佈植和/或擴散製程在基底上形成一摻雜區(圖中未示出)。

如圖2A所示，包括多個介電層對的交替介電堆疊120可以形成在基底100上。交替介電堆疊120可以包括一第一介電層102(例如，氧化矽)和與第一介電層不同的一第二介電層104(例如，氮化矽)的交替堆疊。在一些實施例中，第二介電層104將在後續製程中被導電層取代，因此它們也稱為犧牲層。

多個第一介電層102和第二介電層104在與基底100的表面平行的橫向方向上延伸。在一些實施例中，交替介電堆疊120中具有比由不同材料和不同厚度製成的介電層對更多的層。交替介電堆疊120可以通過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。

在一些實施例中，交替介電堆疊120可包括多個氧化物/氮化物層對。每個介電層對包括氧化矽層102和氮化矽層104。多個氧化物/氮化物層對在本文中也稱為“交替氧化物/氮化物堆疊”。即，在交替介電堆疊120中，多個氧化物層102(如點狀區域所示)和多個氮化物層104(如網格區域所示)在垂直方向上交替。換句話說，除了給定的交替氧化物/氮化物堆疊的頂層和底層之外，每個其他氧化物層102可以被兩個相鄰的氮化物層104夾在中間，並且每個氮化物層 104可以被兩個相鄰的氧化物層102夾在中間。

氧化物層可各自具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在約5nm至約150nm的範圍內。類似地，氮化物層可各自具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在約5nm至約200nm的範圍內。在一些實施例中，與中間氧化物層的厚度相比，頂部氧化物層和/或底部氧化物層可具有更大的厚度。

應注意，在本公開中，氧化物層102和/或氮化物層104可包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可包括，但不限於，鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，氮化物層可以是氮化矽層。

交替介電堆疊120可以包括任何合適層數的氧化物層102和氮化物層104。在一些實施例中，交替介電堆疊120中的氧化物層102和氮化物層104的總層數相等。也就是說，多個氧化物/氮化物層對的數目可以等於或大於32。在一些實施例中，交替氧化物/氮化物堆疊包括比氧化物/氮化物層對更多的具有不同材料和/或厚度的氧化物層或更多的具有不同材料和/或厚度的氮化物層。

絕緣連接層130可以形成在交替介電堆疊120上。在一些實施例中，絕緣連接層130可以由任何合適的絕緣材料和/或介電材料製成，例如氧化矽。需注意的是，絕緣連接層130的材料可以與交替介電堆疊120中的氮化物層的材料不同。絕緣連接層130可以形成在交替介電堆疊120的頂表面上。在一些實施例中，絕緣連接層130的厚度可以在約50nm至約150nm的範圍內。

在一些實施例中，交替介電堆疊120和絕緣連接層130可以通過使用一個或多個沉積製程形成。需注意的是，本發明中使用的術語“沉積製程”可以指任何合適的沉積製程，包括，但不限於，化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程和/或其任何合適的組合。

回頭參考圖1，該方法可以進行到步驟S102，其中可以形成多個通道孔140。如圖2B所示，每個通道孔140可以完全貫穿交替介電堆疊120和絕緣連接層130，並且可以延伸到基底100的表面中以形成第一凹槽150。在一些實施例中，可以形成多個通道孔140通過光阻圖案化和蝕刻交替介電堆疊120和絕緣連接層130，以及隨後的灰化製程和清潔製程。形成多個通道孔140的蝕刻製程可以是濕蝕刻、乾蝕刻或其組合。灰化製程可以是電漿灰化，並且清潔過程可以是濕式清潔，這對於本領域普通技術人員來說是顯而易見的。

回頭參考圖1，該方法可以進行到步驟S103，其中可以在每個通道孔140中的第一凹槽150中形成磊晶層160，如圖2C所示。在一些實施例中，磊晶層160可以是通過使用選擇性磊晶生長(SEG)製程形成的多晶矽層。例如，可以執行SEG預清潔製程以清潔多個通道孔140。可以執行隨後的沉積製程以在每個通道孔140中的第一凹槽150中形成多晶矽層。在一些實施例中，可以在多晶矽層上執行任何合適的摻雜製程，諸如離子金屬電漿(ion metal plasma，IMP)製程，以形成磊晶層160。在一些實施例中，磊晶層160不能直接形成在基底100的表面上。可以在磊晶層160和基底100之間形成一層或多層。也就是說，磊晶層160覆在基底100上方。

回頭參考圖1，該方法可以進行到步驟S104，其中可以形成一功能層以覆蓋每個通道孔140中的側壁和每個通道孔140中的磊晶層160的頂表面。如圖2D所示，功能層可以包括一阻擋層171、一存儲層173和一隧穿層175。功能層也可以覆蓋絕緣連接層130的頂表面。在一些實施例中，功能層也可以被稱為電荷補陷層。

阻擋層171可以形成在每個通道孔140的側壁上和每個通道孔140中的磊晶層160的頂表面上。阻擋層171可以用於阻擋電荷的流出。在一些實施例中，阻擋層171可以是氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，阻擋層171包括高介電常數(高k)介電材(例如，氧化鋁)。在一個示例中，阻擋層171是通過使用沉積製程形成的氧化物層。在一些實施例中，阻擋層171的厚度可以在約4nm至約15nm的範圍內。

存儲層173可以形成在阻擋層171的表面上。存儲層173可以用於存儲電荷。存儲層173中的電荷的存儲或移除可以影響半導體通道的開/關狀態和/或電導。存儲層173可包括多晶矽或氮化矽。存儲層173可包括一個或多個材料膜，包括，但不限於，氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或其任何組合。在一些實施例中，存儲層173可包括通過使用一種或多種沉積製程形成的氮化物層。在一些實施例中，存儲層173的厚度可以在約3nm至約15nm的範圍內。

隧穿層175可以形成在存儲層174的表面上。隧穿層175可以用於產生電荷(電子或空穴)。隧穿層175可以包括介電材料，包括，但不限於，氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，隧穿層175可以是通過使用沉積製程形成的氧化物層。在一些實施例中，隧穿層175的厚度可以在約5nm至約15nm的範圍內。

回頭參考圖1，該方法可以進行到步驟S105，其中可以形成一保護層以覆蓋功能層。如圖2D所示，保護層可以包括覆蓋功能層的第一通道層180和覆蓋第一通道層180的遮罩層182。在一些實施例中，第一通道層180可以包括非晶矽、多晶矽和/或單晶矽。第一通道層180可以通過使用薄膜沉積製程形成，例如ALD、CVD、PVD或任何其他合適的製程。在一些實施例中，第一通道層180的厚度可以在約5nm至約20nm的範圍內。

在一些實施例中，可以形成一遮罩層182以覆蓋第一通道層180，以保護第一通道層180免於在隨後的移除過程中被損壞。在一些實施例中，遮罩層182可以是通過使用薄膜沉積製程形成的氧化矽層，例如ALD、CVD、PVD或任何其他合適的製程。在一些實施例中，遮罩層182的厚度可以在約5nm至約20nm的範圍內。

回頭參考圖1，該方法可以進行到步驟S106，其中可以去除每個通道孔140的底部上的功能層和保護層的部分，以形成暴露或延伸到磊晶層160中的第二凹槽190。在一些實施例中，如圖2E所示，位於磊晶層160的頂表面上和每個通道孔140的底部的功能層和保護層的部分可以通過任何合適的蝕刻製程去除。如此，形成的第二凹槽190可以延伸到每個通道孔140中的磊晶層160中。形成的功能層的軸向截面可以是兩個相對的L形。

在一些實施例中，蝕刻製程可包括乾蝕刻(例如，沖孔蝕刻)和/或濕蝕刻。在一些實施例中，在相同的蝕刻製程中，還可以去除3D記憶體元件的頂部中的功能層、保護層和絕緣連接層130的部分。可以隨後的化學機械拋光(CMP)製程以平坦化絕緣連接層130的頂表面，如圖2E所示。在一些實施例中，在相同的蝕刻製程中，也可以部分地去除遮罩層182的暴露部分。

回頭參考圖1，該方法可以進行到步驟S107，其中第二凹槽190可以橫向擴展以暴露磊晶層160的較大表面。在一些實施例中，如圖2F所示，可以通過任何合適的濕蝕刻製程去除保護層下方的功能層部分，使得第二凹槽190可以橫向擴展成開口195，暴露出磊晶層160的較大頂表面。形成的開口195可以確保磊晶層160和在後續製程中形成的通道結構之間有增大的接觸窗口。

在一些實施例中，濕蝕刻製程能夠蝕刻功能層(例如，SiOx/SiON/SiNx)並且對矽具有選擇性，使得第一通道層180和磊晶層160都可以被保護。可以控制濕蝕刻製程以橫向擴展第二凹槽190，以形成開口195，暴露磊晶層160的較大頂表面。如圖2F所示，開口195的橫向直徑大於磊晶層160中的第二凹槽190的直徑，並且大於在其側壁上包括功能層和保護層的通道孔140的孔徑。剩餘功能層的軸向截面可以是兩個相對的I形。

在一些實施例中，可以在相同的濕蝕刻製程中部分或完全去除遮罩層182。遮罩層182可以保護第一通道層180免於在濕蝕刻製程中被損壞。此外，可以在相同的濕蝕刻製程中去除3D記憶體元件的頂部中的功能層和絕緣連接層130的部分，如圖2F所示。

回頭參考圖1，該方法可以進行到步驟S108，其中可以完全或部分地去除保護層。在一些實施例中，去除保護層的製程可包括研磨、乾蝕刻、濕蝕刻或化學機械拋光，或其組合。如此，可以完全去除剩餘的遮罩層182。

在一些實施例中，如圖2G所示，可以完全去除第一通道層180。在一些其他實施例中，可以部分地移除第一通道層180。例如，可以去除第一通道層180的下部以促進隨後的沉積製程。第一通道層180的剩餘部分可以用作在後續製程中形成的通道結構的一部分。在一些其他實施例中，如果在步驟S107中已經完全去除了遮罩層182，則可以省略步驟S108以簡化製程步驟。

回頭參考圖1，該方法可以進行到步驟S109，其中形成通道結構200以覆蓋每個通道孔140中的功能層和磊晶層160的暴露表面。如圖2H所示，形成的通道結構200可以覆蓋磊晶層160和通道孔140的側壁上的功能層。通道結構200可以電連接到磊晶層160。

在一些實施例中，如果在步驟S108中完全去除第一通道層180，則通道結構可以是通過任何合適的薄膜沉積製程，包括，但不限於，化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)或其組合，形成的覆蓋功能層和磊晶層160的暴露表面的半導體層。在一些其他實施例中，如果在步驟S108中未完全移除第一通道層180。並且通道結構可以包括第一通道層180和形成為覆蓋第一通道層180和磊晶層160的暴露表面的第二通道層。在一些實施例中，第一通道層180和第二通道層可以具有相同的半導體材料或不同的半導體材料。

通道結構200通過開口195和第二凹槽190電連接到磊晶層160，因此與磊晶層160之間具有擴大的接觸面積。因此，可以顯著減小相應的接觸電阻，並且可以實現通道結構200和磊晶層160之間良好的電連接。

回頭參考圖1，該方法可以進行到步驟S110，其中可以執行閘極置換製程(也稱為“字元線置換”製程)以導體層204(例如，W或其他金屬)置換交替介電堆疊120的第二介電層104(例如，氮化矽)。如圖2I所示，在閘極置換製程之後，交替介電堆疊120可以轉變為交替導體/介電堆疊220。

用導體層204置換第二介電層104可以通過濕蝕刻對第一介電層(例如，氧化矽)有選擇性的第二介電層104(例如，氮化矽)並用導體材料填充結構(例如，W)來執行。導體層204可以通過PVD、CVD、ALD、任何其他合適的製程，或其任何組合形成。導體層204可包括導電材料，包括，但不限於，W、Co、Cu、Al、多晶矽、矽化物或其任何組合。

於是，在此公開了3D記憶體元件及其製造方法。通過在沖孔蝕刻之後增加濕蝕刻，可以橫向擴展小沖孔窗口以暴露磊晶層的更多表面。如此，可以確保通道結構和磊晶層之間的有增大的接觸面積，以改善電連接。此外，通過用濕蝕刻化學物質打開小沖孔窗口可以減輕沖孔不足問題。

本發明的一方面公開了一種用於形成三維(3D)記憶體元件的方法。該方法包括：在基底上形成交替介電堆疊；形成穿透交替介電堆疊的通道孔，以暴露基底的表面；在通道孔的底部形成磊晶層；形成覆蓋通道孔的側壁和磊晶層的頂表面的功能層；形成覆蓋功能層的保護層；去除部分的功能層和保護層以形成開口以暴露磊晶層的表面；橫向擴展開口以增加通道孔底部的磊晶層的暴露面積；以及在通道孔的側壁上形成通道結構，並通過經擴展的開口與磊晶層電接觸。

對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。

上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。

發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。

本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。

【符號說明】

100‧‧‧基底

102‧‧‧第一介電層

104‧‧‧第二介電層

120‧‧‧交替介電堆疊

130‧‧‧絕緣連接層

140‧‧‧通道孔

150‧‧‧第一凹槽

160‧‧‧磊晶層

171‧‧‧阻擋層

173‧‧‧存儲層

175‧‧‧隧穿層

180‧‧‧第一通道層

182‧‧‧遮罩層

190‧‧‧第二凹槽

195‧‧‧開口

200‧‧‧通道結構

204‧‧‧導體層

220‧‧‧交替導體/介電堆疊

S101~S110‧‧‧步驟

Claims

一種用於形成三維(3D)記憶體元件的方法，包含：在一基底上形成一交替介電堆疊；形成穿透所述交替介電堆疊的一通道孔，以暴露所述基底的一表面；在所述通道孔的一底部形成一磊晶層；形成覆蓋所述通道孔的一側壁和所述磊晶層的一頂表面的一功能層；形成覆蓋所述功能層的一保護層；去除部分的所述功能層、所述保護層以及部分所述磊晶層以形成延伸到所述磊晶層中的一凹槽；橫向擴展所述凹槽以顯露出所述磊晶層的部分所述頂表面；以及在所述通道孔的所述側壁上形成一通道結構，其中所述通道結構直接覆蓋所述磊晶層的所述頂表面顯露的部份以及所述凹槽的一底表面。
如請求項1所述的方法，其中形成所述交替介電堆疊包含：形成在垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括一第一介電層和不同於所述第一介電層的一第二介電層。
如請求項2所述的方法，其中另包含：用導體層置換所述交替介電堆疊中的所述第二介電層。
如請求項1所述的方法，其中形成所述交替介電堆疊包含：形成在垂直方向上堆疊的至少32個介電層對，其中每個介電層對包括一氧化矽層和一氮化矽層。
如請求項1所述的方法，其中形成所述功能層包含：在所述通道孔的所述側壁上形成一阻擋層，以在操作期間阻擋電荷的流出；在所述阻擋層的表面上形成一存儲層以在操作期間存儲電荷；以及在所述存儲層的表面上形成一隧穿層，以在操作期間隧穿電荷。
如請求項1所述的方法，其中形成所述保護層包含：形成覆蓋所述功能層的一第一通道層；以及形成覆蓋所述第一通道結構的一遮罩層。
如請求項5所述的方法，其中去除部分的所述功能層、所述保護層以及部分所述磊晶層以形成以形成所述凹槽包含：進行一沖孔蝕刻。
如請求項1所述的方法，其中橫向擴展所述凹槽包含：進行一濕蝕刻以進一步去除在所述磊晶層的所述頂表面上橫向延伸的部分的所述功能層，使得經擴展的所述凹槽的一第一直徑大於所述磊晶層中所述凹槽的一第二直徑。
如請求項8所述的方法，其中橫向擴展所述凹槽另包含：在所述濕蝕刻期間去除所述遮罩層，但保留所述第一通道層。
如請求項1所述的方法，其中另包含：在形成所述通道結構之前，去除所述保護層。
如請求項9所述的方法，其中形成所述通道結構包含：在所述第一通道層上形成一第二通道層並填充經擴展的所述凹槽，其中所述通道結構包括所述第一通道層和所述第二通道層。
一種三維(3D)記憶體元件，包含：一交替導體/介電堆疊，位於一基底上；一通道孔，貫穿所述交替導體/介電堆疊；一磊晶層，位於所述通道孔底部，並與所述基底接觸；一功能層，覆蓋所述通道孔的一側壁；以及一通道結構，覆蓋所述功能層，並且通過直接覆蓋所述磊晶層的一頂表面以及所述磊晶層中的一凹槽的一側壁和一底表面與所述磊晶層電接觸。
如請求項12所述的元件，其中所述交替導體/介電堆疊包含：沿垂直方向堆疊的至少32個導體/介電層對，其中每個導體/介電層對包括一導體層和一介電層。
如請求項12所述的元件，其中所述交替導體/介電堆疊包含：沿垂直方向堆疊的至少32個導體/介電層對，其中每個導體/介電層對包括一鎢層和一氧化矽層。
如請求項12所述的元件，其中所述功能層包含：一阻擋層，位於所述通道孔的所述側壁上，配置為阻擋電荷的流出；一存儲層，位於所述阻擋層一表面上，配置為在所述3D記憶體元件的操作期間存儲電荷；以及一隧穿層，位於所述存儲層的一表面上，配置為隧穿電荷。
如請求項12所述的元件，其中所述通道結構包含：一第一通道層，覆蓋所述功能層；以及一第二通道層，覆蓋所述第一通道結構並與所述磊晶層電接觸。
如請求項16所述的元件，其中所述第一通道層的材料不同於所述第二通道層的材料。