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KR102188538B1 - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

반도체 메모리 장치 및 이의 제조 방법 Download PDF

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KR102188538B1
KR102188538B1 KR1020140047447A KR20140047447A KR102188538B1 KR 102188538 B1 KR102188538 B1 KR 102188538B1 KR 1020140047447 A KR1020140047447 A KR 1020140047447A KR 20140047447 A KR20140047447 A KR 20140047447A KR 102188538 B1 KR102188538 B1 KR 102188538B1
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insulating layer
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semiconductor
gate
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심재성
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치 및 이의 제조 방법을 제공한다. 이 반도체 메모리 장치는 활성 기둥에서 채널 부분이 되는 곳에 실리콘 보다 전하 이동도가 큰 반도체 물질이 배치된다. 이 방법에서는 활성 기둥에서 채널 부분이 되지 않는 곳에는 식각 내성이 상대적으로 강한 반도체 물질을 배치한다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
본 발명이 이루고자 하는 일 기술적 과제는 셀 전류를 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는, 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥의 측면에 인접한 게이트 전극; 및 상기 활성 기둥과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 활성 기둥은 상기 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고, 상기 제 1 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함한다.
상기 제 2 부분은 상기 제 1 부분보다 실리콘 함량이 높을 수 있다.
일 예에 있어서, 상기 활성 기둥의 상기 제 1 부분은 제 1 반도체 막을 포함하고 상기 제 2 부분은 제 2 반도체 막을 포함하며, 상기 제 1 반도체 막은 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나의 막을 포함하며, 상기 제 2 반도체막은 상기 제 1 반도체 막 보다 실리콘 함량이 높은 막일 수 있다.
상기 활성 기둥은 상기 제 2 반도체막의 측면을 덮는 제 3 반도체막을 더 포함할 수 있고 상기 제 3 반도체 막은 실리콘막일 수 있다.
상기 활성 기둥은 실리콘 게르마늄막의 단일막을 포함하되, 상기 제 1 부분에서 게르마늄의 함량은 상기 제 2 부분에서보다 높을 수 있다. 이때, 상기 활성 기둥 측면에 인접하여 상기 게이트 전극 위 아래로 배치되는 층간 절연막을 더 포함하고, 상기 게이트 절연막은 상기 활성 기둥 측면으로부터 순차적으로 배치되는 터널절연막, 전하저장막 및 블로킹 절연막을 포함하며, 상기 터널 절연막은 열산화막으로 이루어지며 상기 활성 기둥의 측면만을 덮고, 상기 전하저장막과 상기 블로킹 절연막은 상기 게이트 전극과 상기 활성 기둥 사이와 상기 게이트 전극과 상기 게이트 층간절연막 사이에 개재될 수 있다.
상기 게이트 절연막은 상기 활성 기둥 측면으로부터 순차적으로 배치되는 터널절연막, 전하저장막 및 블로킹 절연막을 포함할 수 있다.
상기 제 1 부분은 바람직하게는 50Å 이상의 두께를 가질 수 있다.
상기 활성 기둥은 비정질(amorphous), 단결정 또는 다결정질(polycrystalline) 상태의 결정 구조를 가질 수 있다.
상기 반도체 메모리 장치는, 상기 활성 기둥의 측면에 인접하며 상기 게이트 전극의 위와 아래에 배치되는 게이트 층간절연막을 더 포함하되, 상기 게이트 절연막은 연장되어 상기 게이트 층간절연막과 상기 활성 기둥 사이에 개재될 수 있다.
상기 활성 기둥의 제 1 부분은 "L" 자 형태의 반도체막을 포함할 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는, 기판 상에 교대로 적층된 게이트 층간절연막들과 게이트 전극, 상기 게이트 층간절연막들과 상기 게이트 전극들을 관통하여 상기 기판과 연결되는 활성 기둥, 및 상기 활성 기둥의 측벽을 덮는 제 1 게이트 절연막을 포함하되, 상기 활성 기둥은 상기 제 1 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고, 상기 제 1 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함하고, 상기 제2 부분은 실리콘 함량이 높은 반도체 물질을 포함하고, 상기 제2 부분은 상기 기판과 연결될 수 있다.
상기 제 1 게이트 절연막은 상기 활성 기둥의 제 1 부분의 측면으로부터 순차적으로 배치된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다.
상기 활성 기둥의 상기 제 1 부분은 제 1 반도체막을 포함하고, 상기 제 2 부분은 제 2 반도체막을 포함하며, 상기 제 1 반도체막은 실리콘 보다 전하 이동도가 큰 물질을 포함하고, 상기 제 1 반도체막의 저면은 상기 기판과 이격되며, 상기 제 2 반도체막은 실리콘막을 포함하며, 상기 제2 반도체막은 상기 기판과 연결될 수 있다.
상기 게이트 전극들과 상기 게이트 층간절연막들 사이 그리고 상기 게이트 전극들과 상기 제 1 게이트 절연막 사이에 개재되는 제 2 게이트 절연막을 더 포함하되, 상기 제 2 게이트 절연막은 실리콘 산화막 보다 높은 유전율을 가질 수 있다.
상기 제 1 반도체 막은 게르마늄(Ge), 실리콘게르마늄SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나의 막을 포함할 수 있다.
상기 활성 기둥의 상기 제 1 반도체 막은 다결정질(polycrystalline) 상태의 결정 구조를 가질 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 메모리 장치는, 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥을 둘러싸며 상기 기판 상에 적층된 게이트 전극들; 및 상기 활성 기둥과 상기 게이트 전극들 사이에 개재된 게이트 절연막을 포함하고, 상기 활성 기둥은 상기 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고, 상기 제 1 부분은 실리콘 보다 전하 이동도가 크고, "L" 자형의 형상을 가지는 제 1 반도체 막을 포함하고, 상기 제 2 부분은 실리콘의 함량이 높은 제 2 반도체막을 포함할 수 있다.
상기 활성 기둥의 상기 제 1 부분은 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나의 막을 포함하며, 상기 제 2 반도체막은 실리콘막일 수 있다.
상기 활성 기둥의 상기 제 1 부분은 게르마늄(Ge)이 함량이 높은 실리콘게르마늄(SiGe)막이고, 상기 활성기둥의 상기 제 2 부분은 게르마늄(Ge) 함량이 낮은 실리콘게르마늄(SiGe)막을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 예시적인 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에 게이트 층간절연막들과 희생막들을 교대로 반복하여 적층하고; 상기 게이트 층간절연막들과 상기 희생막들을 패터닝하여 상기 기판을 노출시키는 활성홀을 형성하고; 상기 활성홀 안에 상기 기판과 접하는 활성 기둥을 형성하고; 상기 희생막들을 제거하여 상기 활성 기둥의 측벽을 노출시키고; 노출된 상기 활성 기둥의 측벽에 제 1 게이트 절연막을 형성하고; 및 상기 희생막들이 제거된 영역에 게이트 전극들을 형성하는 것을 포함하되, 상기 활성 기둥은 상기 제 1 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고, 상기 제 1 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함하도록 형성된다.
상기 활성 기둥은 실리콘 게르마늄막으로 형성되며, 상기 제 1 게이트 절연막을 형성하는 것은 노출된 상기 활성 기둥의 측벽을 산화시키는 동시에 상기 활성 기둥 내에서 위치에 따라 게르마늄 농도 구배를 야기할 수 있다.
상기 활성 기둥을 형성하는 것은 상기 활성홀의 측벽과 바닥을 차례로 덮는 제 1 반도체막과 제 2 반도체막을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제 1 반도체막을 형성하기 전에, 상기 활성홀의 측벽과 바닥을 덮는 제 2 게이트 절연막을 형성하는 것을 더 포함할 수 있으며, 상기 활성 기둥을 형성하는 것은, 상기 제 2 반도체막, 상기 제 1 반도체막 및 상기 제 2 게이트 절연막이 상기 활성 기둥의 측벽을 차례로 덮고 상기 활성홀의 바닥에서 상기 기판을 노출 시키도록 상기 제 2 반도체막, 상기 제 1 반도체막 및 상기 제 2 게이트 절연막에 대해 이방성 식각 공정을 진행하고, 그리고 상기 제 2 반도체막의 측벽 및 상기 활성홀의 바닥을 덮는 제 3 반도체막을 형성하는 것을 더 포함할 수 있다.
상기 제 1 반도체막은 실리콘 보다 전하 이동도가 큰 물질을 포함하며, 상기 제 2 반도체막은 실리콘막일 수 있다.
상기 활성 기둥을 형성하는 것은 고상결정화(Solid phase crystallization) 방법으로 상기 활성 기둥이 다결정질(polycrystalline) 상태의 결정 구조를 가지도록 형성하는 것을 포함할 수 있다.
본 발명의 일 예에 따른 반도체 메모리 장치는 활성 기둥에서 채널 부분이 되는 곳에 실리콘 보다 전하 이동도가 큰 반도체 물질이 배치되므로 전하 이동도가 보다 증가되어 셀 전류를 증가시킬 수 있다. 셀 전류가 증가됨에 따라 셀 데이터 읽기 오류를 방지할 수 있다.
본 발명의 다른 예에 따른 반도체 메모리 장치의 제조 방법에서는 활성 기둥에서 채널 부분이 되지 않는 곳에는 실리콘막 또는 실리콘 함량이 높은 막을 배치시킨다. 따라서 실리콘막의 가공에 대해 익숙한 반도체 제조 공정을 바로 적용하기 용이하다. 따라서 상기 반도체 메모리 장치를 구현하기가 보다 용이하다.
본 발명의 또 다른 예에 따른 반도체 메모리 장치의 제조 방법에서는 활성 기둥을 실리콘 게르마늄막의 단일막으로 형성하되, 이의 일부를 산화시켜 게이트 절연막을 형성함과 동시에 상기 활성 기둥 내의 위치에 따라 게르마늄의 농도 구배를 야기함으로써 공정을 단순화시킬 수 있다.
도 1은 본 발명의 예들에 따른 반도체 장치의 회로도이다.
도 2는 본 발명의 예들에 따른 반도체 장치의 평면도이다.
도 3은 본 발명의 일 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 4 내지 도 9는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 다른 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 11은 도 10의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 12는 본 발명의 또 다른 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 13은 본 발명의 또 다른 예에 따라 도 12의 'B1' 부분을 확대한 도면이다.
도 14는 도 13에서 활성 기둥 내에서 위치에 따른 게르마늄 함량을 나타낸다.
도 15는 도 12의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 저장 장치의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖는다.
도 1은 본 발명의 예들에 따른 반도체 장치의 회로도이다. 도 2는 본 발명의 예들에 따른 반도체 장치의 평면도이다. 도 3은 본 발명의 일 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 1 내지 3을 참조하면, 일 실시예에 따른 수직형 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 내에 형성된 불순물 주입 영역일 수 있다. 상기 반도체 기판(1)은 반도체 기판 자체이거나 그 위에 형성된 에피택시얼 반도체층일 수 있다. 비트라인들(BL)은 반도체 기판(1)으로부터 이격되어 그 상부에 배치되는 도전 라인들일 수 있다. 비트라인들(BL) 은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 반도체 기판(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL) 에 접속하는 상부 선택 트랜지스터(UST) 및 하부 및 상부 선택 트랜지스터들(LST, UST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 하부 선택 트랜지스터(LST), 상부 선택 트랜지스터(UST) 및 메모리 셀 트랜지스터들(MCT)은 기판(1) 상에 수직한 방향으로 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 하부 선택 라인(LSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 상부 선택 라인들(USL)이 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로서 각각 사용될 수 있다. 상기 공통 소오스 라인들(CSL), 상기 하부 선택 라인(LSL), 상기 워드라인들(WL) 및 상기 상부 선택 라인들(USL)은 제 1 방향(X)으로 연장될 수 있다. 상기 비트라인들(BL)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장될 수 있다.
하부 선택 트랜지스터들(LST)은 반도체 기판(1)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 하부 선택 라인(LSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 반도체 기판(1)으로부터 수직하게 연장되어 비트 라인(BL) 에 접속하는 활성 기둥(AP)을 포함할 수 있다. 활성 기둥(AP)은 상부 선택 라인(USL), 하부 선택 라인(LSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다.
한편, 상기 라인들(USL, LSL, WL)과 활성 기둥(AP) 사이에는 게이트 절연막(11)이 배치될 수 있다. 본 실시예에 따르면, 제 1 게이트 절연막(11)은 터널절연막, 전하 트랩막, 및 블로킹 절연막을 포함할 수 있다. 하부 선택 라인(LSL)과 활성 기둥(AP) 사이 또는 상부 선택 라인들(USL)과 활성 기둥(AP) 사이에는, 전하 트랩막이 없을 수도 있다. 상기 제 1 게이트 절연막(11)과 상기 라인들(USL, LSL, WL) 사이에는 제 2 게이트 절연막(22)이 개재될 수 있다. 상기 제 2 게이트 절연막(22)은 실리콘 산화막 보다 높은 유전율을 가지는 고유전막일 수 있다. 또는 상기 제 2 게이트 절연막(22)은 블로킹 막을 포함할 수도 있다. 상기 활성 기둥(AP) 상단에는 드레인 영역(D)이 배치된다.
하부 및 상부 선택 트랜지스터들(LST, UST) 그리고 메모리 셀 트랜지스터들(MCT)은 활성 기둥(AP)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 상기 활성 기둥(AP)은 컵 형태를 가질 수 있다. 상기 활성 기둥(AP)의 내부는 제 1 매립 절연 패턴(17)으로 채워진다. 본 예에 있어서, 상기 상부 선택 라인들(USL)과 상기 하부 선택 라인들(LSL)은 각각 두층에 걸쳐 배치될 수 있다.
상기 기판(1) 상에 버퍼 산화막(3)이 배치될 수 있다. 상기 상부 선택 라인(USL)의 상에, 상기 상부 선택 라인들(USL) 사이, 상기 상부 선택 라인(USL)과 상기 워드라인(WL3) 사이, 상기 워드라인들(WL0~WL3) 사이, 그리고 상기 워드라인(WL0)과 상기 하부 선택 라인(LSL) 사이, 상기 하부 선택 라인들(LSL) 사이에는 게이트 층간 절연막(7)이 개재될 수 있다. 제2 매립 절연 패턴(20)은 상기 상부 선택 라인들(USL) 사이, 상기 워드라인들(WL0-WL3) 사이 그리고 상기 하부 선택 라인들(LSL) 사이에 개재되어 이들을 각각 분리할 수 있다. 상기 제2 매립 패턴(20) 아래의 기판(1)에는 상기 공통 소오스 라인(CSL)이 배치될 수 있다.
상기 상부 선택 라인들(USL) 사이의 중심부에는 분리 절연막(GSP)이 배치될 수 있다. 상기 분리 절연막(GSP)은 상부 선택 라인들(USL) 사이를 분리하여 상기 비트 라인(BL)을 공유하는 활성 기둥들(AP)과 결합하는 셀 스트링들을 분리하는 역할을 할 수 있다.
상기 활성 기둥(AP)은 상기 제 1 게이트 절연막(11)과 접하는 일 부분과 상기 제 1 게이트 절연막(11)으로부터 이격된 다른 부분을 포함하며, 상기 일 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함한다. 구체적으로, 상기 활성 기둥(AP)은 제 1 반도체막(13), 제 2 반도체막(14) 및 제 3 반도체막(15)을 포함할 수 있다. 상기 제 1 반도체막(13)은 'L'자형 스페이서 형태를 가질 수 있다. 상기 제 2 반도체막(14)은 'l'자형 스페이서 형태를 가질 수 있다. 상기 제 1 및 제 2 반도체막들(13, 14)은 상기 제 1 게이트 절연막(11)에 의하여 상기 기판(1)과 이격될 수 있다. 상기 제 1 반도체막(13)은 상기 일 부분에 해당될 수 있고 상기 제 2 반도체막(14)은 상기 다른 부분에 해당될 수 있다. 즉, 상기 제 1 반도체막(13)은 실리콘 보다 전하 이동도가 큰 물질로서, 예를 들면 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나로 형성될 수 있다. 상기 실리콘게르마늄(SiG2)은, 예를 들면, 게르마늄 함량이 실리콘 함량보다 높을 수 있다. 상기 제 1 반도체막(13)은 약 50Å 이상의 폭(또는 두께)를 가질 수 있다.
상기 제 2 반도체막(14)은 상기 일부분 보다 실리콘 함량이 높은 막으로 형성될 수 있다. 예를 들면, 상기 제 2 반도체막(14)은 실리콘(Si)막일 수 있으나, 이에 한정되지 않고, 예를 들면, 실리콘 함량이 높은 실리콘게르마늄(SiGe)막, 또는 실리콘카바이드(SiC)막으로 형성될 수 있다. 상기 제 3 반도체막(15)은 상기 기판(1)과 접할 수 있다. 상기 제 3 반도체막(15)은 실리콘막일 수 있으나, 이에 한정되지 않고, 실리콘 함량이 높은 실리콘게르마늄(SiGe)막, 또는 실리콘카바이드(SiC)막일 수 있다. 일부 실시예에 따르면, 제1 반도체막(13)은 게르마늄(Ge) 함Žc이 높은 실리콘게르마늄막(SiGe)이고, 제2 반도체막(14)은 게르마늄 함량(Ge)이 낮은 실리콘게르마늄막(SiGe)이고 제3 반도체막(15)은 실리콘막일 수 있다. 예를 들면, 제 1 반도체막(13)은 게르마늄 함량이 50% 이상인 실리콘게르마늄막(SiGe)이고, 제 2 반도체막(14)은 게르마늄 함량이 50% 미만인 실리콘게르마늄막(SiGe)일 수 있다.
상기 활성 기둥(AP)은 비정질, 다결정, 또는 단결정질 상태의 결정 구조를 가질 수 있다. 즉, 상기 제 1 내지 제 3 반도체막들(13, 14, 15)은 비정질, 다결정, 또는 단결정질 상태의 결정 구조를 가질 수 있다. 상기 제 1 내지 제 3 반도체막들(13, 14, 15)에는 불순물이 도핑되지 않을 수 있다. 또는 상기 제 1 내지 제 3 반도체막들(13, 14, 15)에는 상기 공통 소오스 라인(CSL)에 도핑된 불순물과 반대되는 타입의 불순물이 도핑될 수도 있다. 일부 실시예에 따르면, 상기 제 2 반도체막(14)이 형성되지 않고, 제3 반도체막(15)이 제 1 반도체막(13)과 직접 접하도록 형성될 수 있다.
본 발명의 일 예에 따른 반도체 메모리 장치를 구동시 상기 게이트 전극들에 전압을 인가함으로써 상기 제 1 게이트 절연막(11)에 인접한 상기 활성 기둥(AP)의 일부분, 즉 제 1 반도체막(13)에는 채널 영역이 형성된다.
물질에 따른 전하 이동도는 아래 표 1과 같다.
실리콘(Si) 게르마늄(Ge) 갈륨비소(GaAs)
전자 이동도
(cm2/V-sec)		 1500 3900 8500
정공 이동도
(cm2/V-sec)		 450 1900 400
표 1을 참조하면, 특히 전자 이동도에서 게르마늄과 갈륨비소가 실리콘 보다 우수하다. 이렇게 채널 영역으로 사용되는 부분에 전하 이동도가 우수한 반도체막을 사용할 경우, 셀 전류를 증가시킬 수 있다.
또한 상기 게이트 전극들에 전압을 인가함으로써 프린지 필드(fringe field)에 의해 상기 제 1 반도체막(13)에는 반전층(inversion layer)인 소오스/드레인 영역이 형성되며 상기 채널 영역은 상기 소오스/드레인 영역 사이에 형성된다. 이때 상기 게이트 전극들에 인가되는 전압에 따라 반전층의 두께가 달라지나 대략적으로 약 50Å 이상이 될 수 있다. 따라서 상기 채널 영역 전체의 전하 이동도가 우수하려면 상기 제 1 반도체막(13)은 상기 반전층의 두께 이상이어야 한다. 따라서 상기 제 1 반도체막(13)은 약 50Å 이상이 될 수 있다.
다음은 이 반도체 장치의 제조 방법에 관하여 설명하기로 한다.
도 4 내지 도 9는 도 3의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4를 참조하면, 기판(1) 상에 버퍼 산화막(3)을 형성한다. 상기 버퍼 산화막(3) 상에 희생막(5)과 게이트 층간절연막(7)을 교대로 적층한다. 상기 희생막(5)은 상기 게이트 층간절연막(7)의 식각 선택비와 다른 식각 선택비를 가지는 물질로 형성한다. 예를 들면 상기 게이트 층간절연막(7)은 실리콘 산화막으로 형성될 수 있다. 상기 희생막(5)은 실리콘질화막, 폴리실리콘막, 실리콘게르마늄막 중 하나로 형성될 수 있다.
도 5를 참조하면, 상기 게이트 층간절연막(7), 상기 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 활성홀(9)을 형성한다.
도 6을 참조하면, 상기 활성홀(9)이 형성된 상기 기판(1)의 전면 상에 제 1 게이트 절연막(11), 제 1 반도체막(13) 및 제 2 반도체막(14)을 차례로 콘포말하게 형성한후, 이방성 식각하여 스페이서 형태로 제 1 게이트 절연막(11), 제 1 반도체막(13) 및 제 2 반도체막(14)을 형성하고 상기 기판(1)을 노출시킨다. 상기 제 1 게이트 절연막(11)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 삼중막으로 형성될 수 있다. 상기 제 1 반도체막(13)은 실리콘 보다 전하 이동도가 큰 물질로서, 예를 들면 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나로 형성될 수 있다. 상기 실리콘게르마늄(SiGe)은 예를 들면, 게르마늄 함량이 실리콘 함량보다 높을 수 있다. 상기 제 2 반도체막(14)은 상기 일부분 보다 실리콘 함량이 높은 막으로 형성될 수 있다. 예를 들면, 상기 제 2 반도체막(14)은 실리콘막으로 형성될 수 있으나, 이에 한정되지 않고, 예를 들면, 실리콘 함량이 다른 구성물질 보다 높은 실리콘게르마늄(SiGe)막, 또는 실리콘카바이드(SiC)막으로 형성될 수 있다. 일부 실시예에 따르면, 제 1 반도체막(13)은 게르마늄(Ge) 함Žc이 높은 실리콘게르마늄막(SiGe)이고, 제 2 반도체막(14)은 게르마늄 함량(Ge)이 낮은 실리콘게르마늄막(SiGe)이고 제 3 반도체막(15)은 실리콘막일 수 있다. 예를 들면, 제 1 반도체막(13)은 게르마늄 함량이 50% 이상인 실리콘게르마늄막(SiGe)이고, 제 2 반도체막(14)은 게르마늄 함량이 50% 미만인 실리콘게르마늄막(SiGe)일 수 있다.
상기 활성홀(9) 바닥의 상기 기판(1)을 노출시킨다. 상기 제 1 및 제 2 반도체막들(13, 14)을 형성할 때 고상결정화(Solid phase crystallization) 방법으로 상기 제 1 및 제 2 반도체막들(13, 14)이 다결정질(polycrystalline) 상태의 결정 구조를 가지도록 형성할 수 있다.
도 7을 참조하면, 상기 기판(1)의 전면 상에 제 3 반도체막(15)을 콘포말하게 덮고 제 1 매립 절연막(17)으로 상기 활성홀(9)을 채운다. 상기 제 3 반도체막(15)은 실리콘막일 수 있으나, 이에 한정되지 않고, 예를 들면, 실리콘 함량이 높은 실리콘게르마늄(SiGe)막, 또는 실리콘카바이드(SiC)막으로 형성될 수 있다. 일부 실시예에 따르면, 상기 제 2 반도체막(14)이 형성되지 않고, 제3 반도체막(15)이 제 1 반도체막(13)과 직접 접하도록 형성될 수 있다. 그리고 평탄화식각 공정을 진행하여 상기 활성홀(9) 안에 게이트 절연막(11), 활성 기둥(AP) 및 제 1 매립 절연 패턴(17)을 형성한다. 상기 제 3 반도체막(15)을 형성할 때 고상결정화(Solid phase crystallization) 방법으로 상기 제 3 반도체막(15)이 다결정질(polycrystalline) 상태의 결정 구조를 가지도록 형성할 수 있으나, 이에 한정되지 않고 제 3 반도체막(15)은 단결정질 상태의 결정 구조를 가지도록 형성될 수 있다. 일부 실시예에 따르면, 제 3 반도체막(15) 형성 시 제 1 및 제 2 반도체막들(13, 14)도 단결정질 상태의 결정 구조를 가지도록 형성될 수 있다.
도 8을 참조하면, 상기 활성홀(9)과 이격된 위치에서 상기 게이트 층간절연막(7), 상기 희생막(5) 및 상기 버퍼 산하막(3)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 그루브(19)를 형성한다. 이온주입 공정을 진행하여 상기 그루브(19) 바닥의 상기 기판(1)에 공통 소오스 라인(CSL)을 형성하고 상기 활성 기둥(AP) 상단에 드레인 영역(D)을 형성한다.
도 2 및 9를 참조하면, 등방성 식각 공정을 진행하여 상기 그루브(19)를 통해 상기 희생막들(5)을 일부 제거한다. 이로써 상기 희생막(5)이 있던 부분에 빈 공간(19a)이 형성된다.
다시 도 2 및 3을 참조하면, 상기 기판(1) 상에 제 2 게이트 절연막(22)을 콘포말하게 형성한다. 그리고 도전막을 증착 공정 등으로 형성하여 상기 그루브(19) 와 상기 빈공간(19a)을 채운다. 상기 그루브(19) 내의 상기 도전막을 제거하고 상기 그루브(19) 내에 제 2 매립 절연 패턴(20)을 형성한다. 이로써 하부 선택 라인들(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)이 형성될 수 있다. 후속으로 상기 상부 선택 라인들(USL)을 분리하는 분리 그루브(21)를 형성하고, 분리 그루브(21)를 채우는 분리절연막(GSP)이 형성된다. 이어서, 상기 드레인 영역(D)과 접하는 비트라인들(BL)을 형성한다.
본 발명의 일 예에 따른 반도체 메모리 장치의 제조 방법에서는 활성 기둥(AP)에서 채널 부분이 되지 않는 곳에는 실리콘막을 배치시킨다. 따라서 실리콘막의 가공에 대해 익숙한 반도체 제조 공정을 바로 적용할 수 있어 상기 반도체 메모리 장치를 구현하기가 보다 용이하다.
도 10은 본 발명의 다른 예에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 장치에서는 활성홀(9)의 측벽이 게이트 절연막으로 덮이지 않는다. 활성 기둥(AP)이 제 1 반도체막(13)과 제 2 반도체막(14)을 포함할 수 있다. 상기 제 1 반도체막(13)은 실리콘 보다 전하 이동도가 큰 물질로서, 예를 들면 게르마늄(Ge), 실리콘게르마늄(Ge), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나로 형성될 수 있다. 상기 제 1 반도체막(13)은 약 50Å 이상의 폭(또는 두께)를 가질 수 있다. 상기 제 2 반도체막(14)은 폴리실리콘막일 수 있다. 상기 제 1 반도체막(13)은 상기 기판(1)과 접할 수 있다. 제 1 반도체막(13)과 상기 제 2 반도체막(14)은 스페이서 형태를 가지지 않고 컵 형태를 가질 수 있다. 게이트 절연막(11)은 게이트 전극들(LSL, WL, USL)과 상기 제 1 반도체막(13) 사이 그리고 게이트 전극들(LSL, WL, USL)과 상기 게이트 층간절연막들(7) 사이에 개재될 수 있다. 상기 게이트 절연막(11)은 터널절연막, 전하저장막 및 블로킹 절연막을 포함할 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 도 10의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 11을 참조하면, 도 5의 상태에서 상기 기판(1)의 전면 상에 제 1 반도체막(13)과 제 2 반도체막(14)을 콘포말하게 순차적으로 형성한다. 그리고 제 1 매립 절연막(17)을 형성하여 상기 활성홀(9)을 채운다. 상기 제 1 매립 절연막(17), 상기 제 2 반도체막(14) 및 상기 제 1 반도체막(13)에 대하여 평탄화 식각 공정을 진행하여 상기 활성홀(9) 안에 활성 기둥(AP)과 제 1 매립 절연 패턴(17)을 형성한다. 후속으로 도 8과 도 9를 참조하여 설명한 바와 동일/유사한 공정을 진행할 수 있다.
도 12는 본 발명의 또 다른 예에 따라 도 2를 A-A'선으로 자른 단면도이다. 도 13은 본 발명의 또 다른 예에 따라 도 12의 'B1' 부분을 확대한 도면이다. 도 14는 도 13에서 활성 기둥 내에서 위치에 따른 게르마늄 함량을 나타낸다.
도 12, 도 13 및 도 14를 참조하면, 본 예에 따른 반도체 장치에서 활성 기둥(AP)은 단일층의 실리콘 게르마늄막으로 이루어질 수 있다. 이때 상기 활성 기둥(AP) 내에서 위치에 따른 게르마늄 함량이 차이가 날 수 있다. 활성 기둥(AP)은 게이트 절연막(11)에 인접한 제 1 부분(P1)과 이와 이격된 제 2 부분(P2)을 포함할 수 있다. 이때 상기 제 1 부분(P1)에서 게르마늄의 함량은 상기 제 2 부분(P2)에서 게르마늄 함량 보다 높을 수 있다. 반면에 상기 제 1 부분(P1)에서 실리콘 함량은 상기 제 2 부분(P2) 보다 낮다. 상기 게이트 절연막(11)은 터널 절연막(11a), 전하저장막(11b) 및 블로킹 절연막(11c)을 포함할 수 있다. 상기 터널 절연막(11a)은 열산화막으로 이루어지며 상기 활성 기둥(AP)과 상기 전하저장막(11b) 사이에만 배치될 수 있다. 그 외의 구성은 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 도 12의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 15를 참조하면, 도 11의 활성 기둥(AP)을 형성할 때 실리콘 게르마늄막의 단일막으로 형성한다. 이때에는 상기 활성 기둥(AP) 내에서 게르마늄 함량 차이는 발생하지 않는다. 그러나 희생막들(9)을 선택적으로 제거한 후에 게이트 절연막(11)을 형성하는 과정에서 산소 분위기에서 상기 활성 기둥(AP)의 측면을 열산화시킨다. 게르마늄 보다 실리콘이 산소와 더 결합이 잘 된다. 이에 따라 희생막(5)이 제거된 영역(19a)에 노출된 부분의 활성 기둥(AP)은 산화에 의하여 게이트 절연막(11)으로 변환된다. 게이트 절연막(11)에 인접한 부분의 활성기둥(AP)에는 실리콘이 소모된다. 상기 게이트 절연막(11)에 인접한 부분은 게르마늄의 함량이 증가될 수 있다. 반면에 상기 게이트 절연막(11)과 이격된 부분은 산소와 결합되기 어려우므로 게르마늄 함량이 증가되지 않는다. 따라서 상기 활성 기둥(AP) 내에서 위치에 따라 게르마늄 함량의 차이가 발생할 수 있다. 또한 이로써 반면에 상기 제 1 부분(P1)에서 실리콘 함량은 상기 제 2 부분(P2) 보다 낮다. 그 외의 제조 방법은 도 4 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
본 발명의 또 다른 예에 따른 반도체 메모리 장치의 제조 방법에서는 활성 기둥(AP)을 실리콘 게르마늄막의 단일막으로 형성하되, 이의 일부를 산화시켜 게이트 절연막을 형성함과 동시에 상기 활성 기둥(AP) 내의 위치에 따라 게르마늄의 농도 구배를 야기함으로써 공정을 단순화시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 전자 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 저장 장치의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 저장 장치(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 저장 장치(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 저장 장치(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 저장 장치(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판으로부터 돌출된 활성 기둥;
    상기 활성 기둥의 측면에 인접한 게이트 전극; 및
    상기 활성 기둥과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
    상기 활성 기둥은 상기 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고,
    상기 제 1 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함하되,
    상기 활성 기둥의 상기 제 1 부분은 제 1 반도체 막을 포함하고 상기 제 2 부분은 제 2 반도체 막을 포함하며,
    상기 제 1 반도체 막은 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs) 및 알루미늄갈륨비소(AlGaAs) 중 적어도 하나의 막을 포함하며,
    상기 제 2 반도체막은 상기 제 1 반도체 막보다 실리콘 함량이 높은 막인 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 활성 기둥은 상기 제 2 반도체막의 측면을 덮는 제 3 반도체막을 더 포함하고 상기 제 3 반도체 막은 실리콘막인 반도체 메모리 장치.
  5. 기판으로부터 돌출된 활성 기둥;
    상기 활성 기둥의 측면에 인접한 게이트 전극; 및
    상기 활성 기둥과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
    상기 활성 기둥은 상기 게이트 절연막과 접하는 제 1 부분과 상기 게이트 절연막으로부터 이격된 제 2 부분을 포함하고,
    상기 제 1 부분은 실리콘 보다 전하 이동도가 큰 반도체 물질을 포함하고,
    상기 활성 기둥은 실리콘 게르마늄막의 단일막을 포함하되,
    상기 제 1 부분에서 게르마늄의 함량은 상기 제 2 부분에서보다 높은 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 활성 기둥 측면에 인접하여 상기 게이트 전극 위 아래로 배치되는 게이트 층간 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 활성 기둥 측면으로부터 순차적으로 배치되는 터널절연막, 전하저장막 및 블로킹 절연막을 포함하며,
    상기 터널 절연막은 열산화막으로 이루어지며 상기 활성 기둥의 측면만을 덮고,
    상기 전하저장막과 상기 블로킹 절연막은 상기 게이트 전극과 상기 활성 기둥 사이와 상기 게이트 전극과 상기 게이트 층간절연막 사이에 개재되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 활성 기둥 측면으로부터 순차적으로 배치되는 터널절연막, 전하저장막 및 블로킹 절연막을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 부분은 50Å 이상의 두께를 가지는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 활성 기둥은 비정질(amorphous), 단결정 또는 다결정질(polycrystalline) 상태의 결정 구조를 가지는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 활성 기둥의 측면에 인접하며 상기 게이트 전극의 위와 아래에 배치되는 게이트 층간절연막을 더 포함하되,
    상기 게이트 절연막은 연장되어 상기 게이트 층간절연막과 상기 활성 기둥 사이에 개재되는 반도체 메모리 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761599B2 (en) 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
KR102629466B1 (ko) * 2016-09-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
JP2018157155A (ja) 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10804287B2 (en) 2017-08-28 2020-10-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN107482013B (zh) * 2017-08-28 2018-09-18 长江存储科技有限责任公司 三维存储器及其形成方法
CN109904168B (zh) * 2019-01-22 2021-05-04 中国科学院微电子研究所 存储器及其制作方法
KR102304800B1 (ko) * 2019-12-17 2021-09-24 한양대학교 산학협력단 Igo 채널층 기반의 메모리 장치 및 그 제조방법
KR102235617B1 (ko) * 2019-02-21 2021-04-05 삼성전자주식회사 제어 게이트 전극들의 측벽 상에 저유전율막을 구비하는 비휘발성 메모리 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023687A (ja) 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
US20130062681A1 (en) 2011-09-12 2013-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20130272069A1 (en) 2012-04-13 2013-10-17 Sandisk Technologies Inc. 3d non-volatile storage with transistor decoding structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821456B1 (ko) 2000-08-14 2008-04-11 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8440547B2 (en) 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
KR101045073B1 (ko) 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8395941B2 (en) 2010-05-17 2013-03-12 Micron Technology, Inc. Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same
KR101792778B1 (ko) * 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
KR101845507B1 (ko) 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN102820253B (zh) 2011-06-08 2014-04-16 中国科学院上海微系统与信息技术研究所 一种基于soi衬底的高迁移率双沟道材料的制备方法
US8743641B2 (en) 2011-09-07 2014-06-03 Macronix International Co., Ltd. Memory with temperature compensation
KR20130045050A (ko) 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자
CN103077969B (zh) 2011-10-26 2016-03-30 中国科学院微电子研究所 一种mos器件及其制造方法
US8704206B2 (en) 2011-11-21 2014-04-22 Avalanche Technology Inc. Memory device including transistor array with shared plate channel and method for making the same
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US20130256777A1 (en) 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
KR102010928B1 (ko) * 2012-06-07 2019-10-21 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
US8890110B2 (en) 2012-06-19 2014-11-18 SK Hynix Inc. Vertical memory device and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023687A (ja) 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
US20130062681A1 (en) 2011-09-12 2013-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20130272069A1 (en) 2012-04-13 2013-10-17 Sandisk Technologies Inc. 3d non-volatile storage with transistor decoding structure

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