TW201701265A - 顯示裝置和包括該顯示裝置的電子裝置 - Google Patents

Abstract

本發明之目的係減少連接至電容器之電晶體的數量。在結構中，包括電容器及一電晶體，該電容器的一電極連接至佈線，且該電容器的另一電極連接至該電晶體之閘極。因為將時鐘訊號輸入至該佈線，該時鐘訊號係經由該電容器輸入至該電晶體的閘極。然後，該電晶體的導通/斷開係藉由與該時鐘訊號同步之訊號所控制，使得當該電晶體導通時之週期及當該電晶體斷開時的週期重複。以此方式，可抑制該電晶體的退化。

Description

顯示裝置和包括該顯示裝置的電子裝置

本發明相關於半導體裝置、顯示裝置、液晶顯示裝置、及其驅動方法，或其製造方法。具體地說，本發明相關於包括形成在與像素部相同之基材上方的驅動器電路之半導體裝置、顯示裝置、或液晶顯示裝置，或該裝置的驅動方法。或者，本發明相關於包括該裝置的電子裝置。

近年，隨著大型顯示裝置的增加，諸如液晶電視，已主動地發展顯示裝置。具體地說，因為該技術對成本降低及可靠性改善產生巨大貢獻，已主動地開發形成驅動器電路的技術，諸如藉由使用以非單晶半導體形成之電晶體在與像素部相同之基材上方形成閘極驅動器。

然而，退化在使用該非單晶半導體形成的該電晶體中發生，諸如臨界電壓增加或遷移率下降。當該電晶體的退化增加時，具有該驅動器電路變得難以操作且影像無法顯示的問題。因此，專利文件1揭示可抑制電晶體退化之移位暫存器的結構。在專利文件1中，電容器的一電極連接 至輸入時鐘訊號的佈線，且該電容器的另一電極連接至二電晶體之閘極，使得該電容器之該另一電極的電位係藉由使該電位與該時鐘訊號同步而增加或減少。以此方式，藉由使用該電容器的電容耦合，與該時鐘訊號同步的訊號在該等二電晶體的閘極中產生。然後，藉由使用與該時鐘訊號同步的該等訊號，控制該等電晶體的導通及斷開。因此，因為該電晶體導通時的週期及該電晶體斷開時之週期重複，可抑制該等電晶體的退化。

[參考文件]

[專利文件1]日本已公告專利申請案案號第2006-24350號

然而，在專利文件1中，因為該電容器之該另一電極連接至該等二電晶體的閘極，具有連接至該電容器之節點有高寄生電容的問題。因此，具有與時鐘訊號同步的訊號之H位準電位變低的問題。在該情形中，具有若電晶體之臨界電壓增加，該電晶體可開關之時間縮短的問題。亦即，具有移位暫存器的使用壽命縮短之問題。或者，因為連接至該電容器之節點有高寄生電容，具有該電容器應有大電容值的問題。因此，因為該電容器的該一電極與該電容器之該另一電極彼此重疊的區域必須甚大，具有該電容器的佈置面積變大的問題。

在專利文件1中，因為該電容器必須有大面積，具有由於灰塵等導致該電容器之該一電極及該另一電極之間傾向於導致短路的問題。結果，具有良率減少且成本增加的 問題。

在專利文件1中，因為該電容器必須有大電容值，具有供應至該電容器的訊號(例如，時鐘訊號或反相時鐘訊號)之延遲或扭曲變明顯的問題。或者，具有功率消耗增加的問題。

因為將具有高電流驅動能力的電路使用為輸出待供應至該電容器之訊號的電路，具有外側電路(在下文中也指稱為外部電路)變大的問題。或者，具有顯示裝置變大的問題。

在專利文件1中，存在拉昇電晶體Tu之閘極係在浮動狀態的週期。因此，因為該拉昇電晶體的閘極電位不穩定，導致雜訊等。因此，具有移位暫存器故障的問題。

有鑒於上述問題，本發明的目的係減少連接至電容器之電晶體的數量。或者，本發明的目的係降低連接至該電容器之電晶體的寄生電容。或者，本發明的目的係增加與時鐘訊號同步之訊號的H位準電位。或者，本發明之目的係減少佈置面積。或者，本發明之目的係延長使用壽命。或者，本發明之目的係減少訊號的延遲或扭曲。或者，本發明之目的係降低功率消耗。或者，本發明之目的係降低雜訊的不利影響。或者，本發明之目的係抑制或減緩電晶體的退化。或者，本發明之目的係抑制故障。或者，本發明之目的係防止在該電容器的一電極及該另一電極之間的短路。或者，本發明之目的係降低外側電路的電流驅動能力。或者，本發明之目的係減少外側電路的尺寸。或者， 本發明之目的係減少顯示裝置的尺寸。須注意此等問題的描述並未妨礙其他問題的存在。

在結構中，包括電容器及一電晶體，該電容器的一電極連接至佈線，且該電容器的另一電極連接至該電晶體之閘極。因為將時鐘訊號輸入至該佈線，該時鐘訊號係經由該電容器輸入至該電晶體的閘極。然後，該電晶體的導通/斷開係藉由與該時鐘訊號同步之訊號所控制，使得當該電晶體導通時之週期及當該電晶體斷開時的週期重複。以此方式，可抑制該電晶體的退化。

根據本發明之一模範實施例，液晶顯示裝置包括驅動器電路及像素。該像素包括液晶元件。該驅動器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、以及電容器。該第一電晶體的第一終端電性連接至第一佈線。該第一電晶體的第二終端電性連接至第二佈線。該第二電晶體的第一終端電性連接至第二佈線。該第二電晶體的第二終端電性連接至該第一電晶體之閘極。該第二電晶體的閘極電性連接至第一佈線。該第三電晶體的第一終端電性連接至第三佈線。該第三電晶體的第二終端電性連接至該第一電晶體之閘極。該第四電晶體的第一終端電性連接至該第三佈線。該第四電晶體的第二終端電性連接至該第三電晶體之閘極。該第四電晶體的閘極電性連接至該第一電晶體之閘極。該電容器的一電極電性連接至該第一佈 線。該電容器的另一電極電性連接至該第三電晶體之閘極。

須注意可將各種開關使用開關。例如，可使用電氣開關、機械開關等。亦即，可使用任何元件，只要其可控制電流，無須限制為特定元件。例如，可將電晶體(例如，雙極電晶體或MOS電晶體)、二極體(例如，PN二極體、PIN二極體、肖特基二極體、MIM(金屬-絕緣體-金屬)二極體、MIS(金屬-絕緣體-半導體)二極體、或二極體連接之電晶體)等使用為開關。或者，可將組合此等元件的邏輯電路使用為開關。

機械開關的範例係使用MEMS(微機電系統)技術形成的開關，諸如數位微鏡裝置(DMD)。

須注意藉由使用n-通道電晶體及p-通道電晶體二者，可能將CMOS開關使用為開關。

須注意當明顯地描述「A與B連接」時，A及B係電性連接的情形、A及B係功能連接之情形、以及A及B係直接連接的情形係包括在其中。此處，A及B係物件(例如，裝置、元件、電路、佈線、電極、終端、傳導膜、或層)。因此，其他元件可能插入在具有描繪於圖式及文字中之連接關係的元件之間，而無須限制為預定連接關係，例如，描繪於圖式及文字中之連接關係。

例如，在A及B係電性連接的情形中，致能A及B間之電性連接的一或多個元件(例如，開關、電晶體、電容器、電感器、電阻器、及/或二極體)可能連接在A及B 之間。或者，在A及B係功能連接的情形中，致能A及B間之功能連接的一或多個電路(例如，邏輯電路，諸如反相器、NAND電路、或NOR電路；訊號轉換器電路，諸如DA轉換器電路、AD轉換器電路、或伽馬校正電路；電位位準轉換器電路，諸如電源供應電路(例如dc-dc轉換器、昇壓dc-dc轉換器、或降壓dc-dc轉換器)或用於改變訊號電位位準的位準移位器電路；電壓源；電流源；切換電路；放大器電路，諸如能增加訊號振幅、電流量等的電路、運算放大器、差分放大器電路、源極隨耦器電路、或緩衝器電路；訊號產生電路；記憶體電路；及/或控制電路)可能連接在A及B之間。例如，在將自A輸出之訊號傳輸至B的情形中，即使其他電路插於A及B之間，A及B係功能連接的。

須注意當明顯地描述「A與B係電性連接」時，將A及B係電性連接的情形(亦即，A及B係以插於其間之其他元件或其他電路連接的情形)、A及B係功能連接的情形(亦即，A及B係以插於其間之其他電路功能連接的情形)、以及A及B係直接連接的情形(亦即，A及B係以未使用插於其間之其他元件或其他電路連接的情形)包括於其中。亦即，當明顯地描述「A與B係電性連接」時，該描述與僅明顯地描述「A與B連接」的情形相同。

須注意顯示元件、係包括顯示元件之裝置的顯示裝置、發光元件、以及係包括發光元件之裝置的發光裝置可使用各種模式並可包括各種元件。例如，可將對比、亮 度、反射率、或透射率等係藉由電磁作用改變的顯示媒體，諸如EL(電致發光)元件(例如，包括有機及無機材料的EL元件、有機EL元件、或無機EL元件)、LED(例如，白光LED、紅光LED、綠光LED、或藍光LED)、電晶體(依據電流量發光的電晶體)、電子發射器、液晶元件、電子墨水、電泳元件、光柵光閥(GLV)、電漿顯示面板(PDP)、數位微鏡裝置(DMD)、壓電陶瓷顯示、或碳奈米管，使用為顯示元件、顯示裝置、發光元件、或發光裝置。須注意具有EL元件的顯示裝置包括EL顯示器；具有電子發射器的顯示裝置包括場致發射顯示器(FED)、及SED型平面顯示器(SED：表面傳導電子發射顯示器)等；具有液晶元件的顯示裝置包括液晶顯示器(例如，透射液晶顯示器、傳輸反射液晶顯示器、反射液晶顯示器、直視液晶顯示器、或投影液晶顯示器)；具有電子墨水或電泳元件的顯示裝置包括電子紙。

須注意液晶元件係藉由液晶的光調制作用控制光之傳輸或非傳輸並包括一對電極及液晶的元件。須注意液晶的光調制作用係由施加至該等液晶的電場所控制(包括水平電場、垂直電場、以及對角電場)。須注意下列各者可用於液晶元件：透明液晶、膽固醇狀液晶、層狀液晶、盤狀液晶、熱致液晶、溶致液晶、低分子量液晶、高分子量液晶、聚合物分散液晶(PDLC)、鐵電液晶、反鐵電液晶、主鏈型液晶、側鏈高分子量液晶、電漿定址液晶(PALC)、及蕉形液晶等。此外，可將下列各者使用為液晶的驅動方 法：TN(扭曲向列)模式、STN(超級扭曲向列)模式、IPS(橫向電場驅動)模式、FFS(邊緣電場切換)模式、MVA(多區域垂直配向)模式、PVA(圖像垂直配向)模式、ASV(先進超顯亮)模式、ASM(軸對稱排列微胞)模式、OCB(光學補償雙折射)模式、ECB(電控雙折射)模式、FLC(鐵電液晶)模式、AFLC(反鐵電液晶)模式、PDLC(聚合物分散液晶)模式、客主模式、及藍相模式等。須注意本發明未受限於此，且可將各種液晶元件及其驅動方法使用為液晶元件及其驅動方法。

須注意電致發光、冷陰極螢光燈、熱陰極螢光燈、LED、雷射光源、或水銀燈等可使用為需要光源之顯示裝置的光源，諸如液晶顯示器(例如，透射液晶顯示器、傳輸反射液晶顯示器、反射液晶顯示器、直視液晶顯示器、或投影液晶顯示器)、包括光柵光閥(GLV)的顯示裝置、或包括數位微鏡裝置(DMD)的顯示裝置。須注意本發明未受限於此，且可將各種光源使用為光源。

須注意可將各種電晶體使用為電晶體，無須限制為特定種類。例如，可使用包括以非晶矽、多晶矽、或微晶(也指稱為微晶、奈米晶、或半非晶)矽等為典範之非單晶半導體膜的薄膜電晶體(TFT)。

須注意藉由在形成微晶矽之情形中使用觸媒(例如，鎳)，結晶度可更加改善且可形成具有優秀電氣特徵的電晶體。在此情形中，結晶度可僅藉由實施熱處理而無須實施雷射照射而改善。因此，閘極驅動器電路(例如，掃描 線驅動器電路)及部分源極驅動器電路(例如，類比開關)可使用與像素部相同的基材形成。此外，在未實施用於結晶化之雷射照射的情形中，可抑制矽結晶度中的不均勻性。因此，可顯示高品質影像。

須注意多晶矽及微晶矽可不使用觸媒(例如，鎳)而形成。

電晶體可使用半導體基材、或SOI基材等形成。因此，可形成在特徵、尺寸、或形狀等具有些微變化、具有高電流供應能力、並具有小尺寸的電晶體。藉由使用此種電晶體，可降低電路的功率消耗或可將電路高度地積體。

可使用包括化合物半導體或氧化物半導體(諸如，ZnO、a-InGaZnO、SiGe、GaAs、IZO、ITO、或SnO)的電晶體、或藉由薄化此種化合物半導體或氧化物半導體而得到的薄膜電晶體等。因此，可降低製造溫度，且例如，此種電晶體可在室溫形成。因此，電晶體可直接形成在具有低耐熱性的基材上，諸如塑膠基材或膜基材。須注意此種化合物半導體或氧化物半導體不僅可用於該電晶體的通道部，也可用於其他應用。例如，此種化合物半導體或氧化物半導體可用於電阻器、像素電極、或光透射電極。另外，因為此種元件可與該電晶體同時形成，可降低成本。

可使用藉由噴墨法或印刷法形成的電晶體等。因此，電晶體可在室溫形成，可在低真空形成、或可使用大基材形成。因為該電晶體可無須使用遮罩(光罩)形成，該電晶體的佈置可輕易地改變。另外，因為無須使用光阻，材料 成本減少且可減少步驟數量。再者，相較於將該膜形成在整體表面上方後實施蝕刻的製造方法，因為膜僅形成在必要部位中，不會浪費材料，使得成本可降低。

可使用包括有機半導體或碳奈米管的電晶體等。因此，此種電晶體可形成在撓性基材上方。使用此種基材形成的半導體裝置可抵抗震動。

另外，可使用具有各種結構的電晶體。例如，可將MOS電晶體、接面電晶體、雙極電晶體等使用為電晶體。藉由使用MOS電晶體，該電晶體的尺寸可減少。因此，可載置大量電晶體。藉由使用雙極電晶體，可流動大電流。因此，電路可用高速作業。

須注意MOS電晶體、及雙極電晶體等可能在一基材上方形成。因此，可實現功率消耗降低、尺寸縮小、及高速作業等。

再者，可使用各種電晶體。

須注意電晶體可使用各種基材形成，無須限制為特定種類。例如，可將單晶基材、SOI基材、玻璃基材、石英基材、塑膠基材、不銹鋼基材、或包括不銹鋼箔的基材等使用為基材。

須注意電晶體的結構可係各種結構，無須限制為特定結構。例如，可使用具有二或多個閘極的多閘極結構。藉由使用該多閘極結構，因為通道區域串聯連接，提供將複數個電晶體串聯連接的結構。

作為另一範例，可使用將閘極形成在通道之上及之下 的結構。須注意當該等閘極形成在該通道之上及之下時，可提供將複數個電晶體並聯連接的結構。

可使用閘極形成在通道區域之上的結構、閘極形成在通道之下的結構、交錯結構、反向交錯結構、將通道區域分割為複數個區域的結構、或通道區域係並聯或串聯連接的結構。或者，可使用源極或汲極與通道區域(或其之一部分)重疊的結構。另外，可能提供LDD區域。

須注意可將各種電晶體使用為電晶體，且該電晶體可使用各種基材形成。因此，實現預定功能所需要的所有電路可使用相同基材形成。例如，實現預定功能所需要的所有電路可使用玻璃基材、塑膠基材、單晶基材、SOI基材、或任何其他基材形成。或者，實現預定功能所需要之電路的一部分可使用一基材形成，且實現預定功能所需要之電路的一部分可使用另一基材形成。亦即，實現預定功能所需要的所有電路無需使用相同基材形成。例如，實現預定功能所需要之電路的一部分可藉由使用玻璃基材之電晶體形成，且實現預定功能所需要之電路的一部分可使用單晶基材形成，使得由使用單晶基材之電晶體形成的IC晶片可藉由COG(玻璃覆晶接合)連接至該玻璃基材，且該IC晶片可能設置在該玻璃基材上方。或者，該IC晶片可藉由TAB(捲帶自動接合)或印刷電路板連接至該玻璃基材。或者，當消耗大功率之具有高驅動電壓及高驅動頻率的電路使用單晶基材形成，以取代使用相同基材形成此種電路，且使用藉由該等電路形成的IC晶片時，例如，可 防止功率消耗增加。

須注意電晶體係至少具有閘極、汲極、以及源極之三終端的元件。該電晶體在汲極區域及源極區域之間具有通道區域，且電流可經由該汲極區域、該通道區域、以及該源極區域流動。此處，因為該電晶體的該源極及該汲極依據該電晶體之結構、及作業狀況等而改變，難以界定何者係源極或汲極。因此，在部分情形中，並不將功能如同源極及汲極的區域指稱為源極或汲極。在此種情形中，例如，可能將該源極及該汲極之一者指稱為第一終端並可能將該源極及該汲極的另一者指稱為第二終端。或者，可能將該源極及該汲極之一者指稱為第一電極並可能將該源極及該汲極的另一者指稱為第二電極。或者，可能將該源極及該汲極之一者指稱為第一區域並可能將該源極及該汲極的另一者指稱為第二區域。

須注意電晶體可能係至少具有基極、射極、及集極之三終端的元件。在此情形中，以相似的方式，可能將射極及集極之一者指稱為第一終端並可能將射極及集極之另一者指稱為第二終端。

須注意半導體裝置對應於具有包括半導體元件(例如，電晶體、二極體、或閘流體)之電路的裝置。該半導體裝置也可能對應於可藉由使用半導體特徵而運作的所有裝置。此外，該半導體裝置對應於具有半導體材料的裝置。

須注意顯示裝置對應於具有顯示元件的裝置。該顯示 裝置可能包括各者具有顯示元件的複數個像素。須注意該顯示裝置可能包括用於驅動該等複數個像素的周邊驅動器電路。須注意用於驅動複數個像素的該周邊驅動器電路可能使用與該等複數個像素相同的基材形成。該顯示裝置可能包括藉由引線接合或凸塊接合設置在基材上方的周邊驅動器電路，亦即，藉由玻璃覆晶接合(COG)連接的IC晶片或藉由TAB連接之IC晶片等。該顯示裝置可能包括將IC晶片、電阻器、電容器、電感器、或電晶體等裝附至其的撓性印刷電路(FPC)。須注意該顯示裝置可能包括經由撓性印刷電路(FPC)連接並將IC晶片、電阻器、電容器、電感器、或電晶體等裝附至其的印刷佈線板(PWB)。該顯示裝置可能包括光學片，諸如偏振板或減速板。該顯示裝置可能包括照明裝置、外殼、音訊輸入及輸出裝置、或光學感測器等。

須注意照明裝置可能包括背光單元、光導板、稜鏡片、漫射片、反射片、光源(例如，LED或冷陰極螢光燈)、或冷卻裝置(例如，水冷裝置或氣冷裝置)等。

須注意發光裝置對應於具有發光元件等的裝置。在將包括發光元件之發光裝置作為顯示元件的情形中，該發光裝置係顯示裝置的特定範例之一者。

須注意反射裝置對應於具有光反射元件、光繞射元件、或光反射電極等的裝置。

須注意液晶顯示裝置對應於包括液晶元件的顯示裝置。液晶顯示裝置包括直視液晶顯示器、投影液晶顯示 器、透射液晶顯示器、反射液晶顯示器、及傳輸反射液晶顯示器等。

須注意驅動裝置對應於具有半導體元件、電路、或電子電路的裝置。例如，控制訊號從來源訊號線至像素之輸入的電晶體(也指稱為選擇電晶體、或切換電晶體等)、供應電壓或電流至像素電極的電晶體、及供應電壓或電流至發光元件之電晶體等係該驅動裝置的範例。供應訊號至閘極訊號線的電路(也指稱為閘極驅動器、或閘極線驅動器電路等)、及供應訊號至源極訊號線的電路(也指稱為源極驅動器、或源極線驅動器電路等)等也係該驅動裝置的範例。

須注意顯示裝置、半導體裝置、照明裝置、冷卻裝置、發光裝置、反射裝置、及驅動裝置等在部分情形中彼此重疊。例如，顯示裝置在部分情形中包括半導體裝置及發光裝置。或者，半導體裝置在部分情形中包括顯示裝置及驅動裝置。

須注意當明顯地描述「B形成於A上」或「B在A上方形成」時，並不必然意謂著將B形成為與A直接接觸。該描述包括A及B彼此不直接接觸的情形，亦即，其他物件插在A及B之間的情形。此處，A及B係物件(例如，裝置、元件、電路、佈線、電極、終端、傳導膜、或層)。

因此，例如，當明顯地描述「層B形成在層A上(或上方)」時，其包括將層B形成為與層A直接接觸的情 形，及將其他層(例如，層C或層D)形成為與層A直接接觸並將層B形成為與層C或層D直接接觸的情形。須注意其他層(例如，層C或層D)可能係單層或複數層。

以相似的方式，當明顯地描述「B形成於A之上」時，不必然意謂著將B形成為與A直接接觸，且其他物件可能插於其間。因此，例如，當描述「層B形成在層A之上」時，其包括將層B形成為與層A直接接觸的情形，及將其他層(例如，層C或層D)形成為與層A直接接觸並將層B形成為與層C或層D直接接觸的情形二者。須注意其他層(例如，層C或層D)可能係單層或複數層。

須注意當明顯地描述「B形成於A上」、「B形成於A上方」、或「B形成於A之上」時，其包括B傾斜地形成於A上方/之上的情形。

須注意當描述「B形成於A之下」或「B形成於A下方」時，也是如此。

須注意當將物件明顯地描述為單數形式時，該物件係單數個為佳。須注意本發明未受限於此，且該物件可係複數個。以相似的方式，當將物件明顯地描述為複數形式時，該物件係複數個為佳。須注意本發明未受限於此，且該物件可係單數個。

須注意在部分情形中，為了簡化而將圖式中的尺寸、層之厚度、或區域誇大。因此，本發明不必受限於該比例。

須注意圖式係理想範例的概要圖，且形狀或值未受描 繪於該等圖式中的形狀或值所限制。例如，可能包括由於製造技術或誤差而發生在形狀中的變化、由於雜訊或時序中的差異而發生在訊號、電壓值、或電流值中的變化。

須注意在許多情形中使用技術術語以描述特定實施例或範例等，且並未受限於此。

須注意可將未界定術語(包括用於科學或技術的術語，諸如技術術語或學術用語)使用為具有與熟悉本發明之人士所瞭解的通用意義等同之意義的術語。以相關技術背景將由辭典等界定的術詞理解為一致意義為佳。

須注意術語，諸如「第一」、「第二」、「第三」等，係用於將各種元件、構件、區域、層、及面積彼此區分。因此，該等術語，諸如「第一」、「第二」、「第三」等並未限制該等元件、構件、區域、層、或面積等的數量。另外，例如，可用「第二」、或「第三」等取代「第一」。

可減少連接至電容器的電晶體數量。或者，可降低連接至該電容器之電晶體的寄生電容。或者，可增加與時鐘訊號同步之訊號的H位準電位。或者，可減少佈置面積。或者，可延長使用壽命。或者，可減少訊號的延遲或扭曲。或者，可降低功率消耗。或者，可減少雜訊的不利影響。或者，可抑制或減緩電晶體的退化。或者，可抑制故障。或者，可防止電容器之一電極及該電容器的另一電極之間的短路。或者，可降低外側電路的電流驅動能力。或者，可減少外側電路的尺寸。或者，可減少顯示裝置的尺 寸。

100、211、212、213、214、215、216、221、222、223、500、501、502、5361、5361a、5361b、5362、5362a、5362b、5363、5365‧‧‧電路

101、101p、102、102p、103、103p、104、104p、105a、106a、107a、131、132、133、134、135、136、137、138、301、302、303、304、503、5081‧‧‧電晶體

103a、104a、107、133a、134a、135a‧‧‧二極體

105、106、5083‧‧‧電容器

121、122、122A、122B、122C、122D、122E、122F、122G、122H、122I、123、123A、123B、123C、123D、123E、124、124A、124B、124C、125、126、127、128、201、202、203、204、205、206、207、311、321、331、504、505、5084、5085、5086、5087、5371、5372、5373‧‧‧佈線

200、320‧‧‧正反器

220‧‧‧移位暫存器

401、403、404、5264、5266、5268、5271、5301、5304、5306、5308、5357、5359‧‧‧傳導層

402、5262、5303a、5303b‧‧‧半導體層

405‧‧‧接點孔

411、412‧‧‧開口部

421、422、423‧‧‧佈線寬度

424、426、431、432‧‧‧寬度

425、427‧‧‧長度

514、515、5184、5185‧‧‧訊號

5000、5022‧‧‧外殼

5001、5023‧‧‧顯示部

5002‧‧‧第二顯示部

5003、5025‧‧‧揚聲器

5004‧‧‧LED燈

5005‧‧‧操作鍵

5006‧‧‧連接終端

5007‧‧‧感測器

5008‧‧‧微音器

5009‧‧‧開關

5010‧‧‧紅外光埠

5011‧‧‧記憶體媒體讀取部

5012‧‧‧支撐部

5013‧‧‧耳機

5014‧‧‧天線

5015‧‧‧快門按鈕

5016‧‧‧影像接收器部

5017‧‧‧充電器

5018‧‧‧支撐板

5019‧‧‧外部連接埠

5020‧‧‧指標裝置

5021‧‧‧讀取器/寫入器

5024‧‧‧遙控器裝置

5026、5028、5031‧‧‧顯示面板

5027‧‧‧預製造浴盆

5029‧‧‧本體

5030‧‧‧天花板

5032‧‧‧轉軸部

5033‧‧‧光源

5034‧‧‧投影鏡頭

5080、5367‧‧‧像素

5082‧‧‧液晶元件

5088‧‧‧電極

5186V1、V2‧‧‧電壓

5260、5300、5380‧‧‧基材

5261、5263、5265、5267、5269、5302、5305、5354、5356、5358‧‧‧絕緣層

5262a、5262b、5262c、5262d、5262e、5350、5351、5353、5355‧‧‧區域

5270‧‧‧發光層

5307‧‧‧液晶層

5352‧‧‧半導體基材

5360‧‧‧視訊訊號

5364‧‧‧像素部

5366‧‧‧發光裝置

5381‧‧‧輸入端

A、B‧‧‧節點

ANO‧‧‧電源供應電壓

S1、S2、S3、S4、S5、S7、Sk、GS1、GS2、GS3、GS4、GS5‧‧‧訊號

T0、T1、T2、T3、T4、T5、Tk‧‧‧週期

Va、Vb‧‧‧電位

Vp‧‧‧預充電電壓

Vth101、Vth131‧‧‧臨界電壓

圖1A係半導體裝置的電路圖且圖1B係描繪該半導體裝置之驅動方法的時序圖。

圖2A至2E係描繪半導體裝置之驅動方法的概要圖。

圖3A係3E係半導體的電路圖。

圖4A係4F係半導體的電路圖。

圖5A係5E係半導體的電路圖。

圖6A至半導體裝置的電路圖且圖6B及6C各者係描繪該半導體裝置之驅動方法的時序圖。

圖7A至7C係描繪半導體裝置之驅動方法的概要圖。

圖8A及8B係描繪半導體裝置之驅動方法的概要圖。

圖9A係9C係半導體的電路圖。

圖10A係10C係半導體的電路圖。

圖11A係11C係半導體的電路圖。

圖12A係12C係半導體的電路圖。

圖13A係13C係半導體的電路圖。

圖14A係移位暫存器的電路圖且圖14B係描繪該移位暫存器之驅動方法的時序圖。

圖15係移位暫存器的電路圖。

圖16係移位暫存器的電路圖。

圖17A及係17B係移位暫存器的電路圖。

圖18係移位暫存器的佈置圖。

圖19A係半導體裝置的電路圖且圖19B係描繪該半導體裝置之驅動方法的時序圖。

圖20A及20B係半導體裝置的電路圖。

圖21係移位暫存器的電路圖。

圖22A及22B係顯示裝置的系統方塊圖。

圖23A至23E各者係描繪顯示裝置之結構的圖。

圖24係移位暫存器的電路圖。

圖25A及25B各者係描繪移位暫存器之驅動方法的時序圖。

圖26A係訊號線驅動器電路的電路圖且圖26B係描繪該訊號線驅動器電路之驅動方法的時序圖。

圖27A至27C、27E、及27F係像素的電路圖且圖27D及27G各者係描繪該像素之驅動方法的時序圖。

圖28A及28B係像素的電路圖，圖28C至28E以及28G係該像素的佈置圖，圖28F及28H各者係描繪該像素之驅動方法的時序圖。

圖29A至描繪像素之驅動方法的時序圖且圖29B係該像素的電路圖。

圖30係移位暫存器的佈置圖。

圖31係移位暫存器的佈置圖。

圖32A至32C至電晶體的橫剖面圖。

圖33A至33H係描繪電子裝置的圖。

圖34A至34H係描繪電子裝置的圖。

在下文中，將參考該等圖式以描述實施例。然而，該等實施例可用各種模式實作。熟悉本發明之人士將輕易地領會模式及細節可無須脫離本發明之精神及範圍而以不同方式改變。因此，不應將本發明理解為受實施例的描述限制。須注意在下文描述之本發明的結構中，相同部位或具有相似功能之部位係以相同的參考數字代表，且不重覆其解釋。

須注意描述於一實施例中的內容(或可能係該內容之一部分)可能施用至描述於該實施例中之不同內容(或可能係該不同內容的一部分)及/或描述於一或複數個實施例中的內容(或該內容之一部分)、與彼等組合、或為彼等所取代。

須注意在各實施例中，描述於該實施例中的內容係參考至各種圖式而描述之內容或係以揭示在本說明書中的段落描述之內容。

須注意，藉由組合描述於一實施例中的圖式(或可能係該圖式之一部分)及該圖式之其他部分、描述於該相同實施例中的不同圖式(或可能係該不同圖式之一部分)、及/或描述於一或複數個不同實施例中的圖式(或可能係該圖式之一部分)，可形成更多圖式。

[實施例1]

在此實施例中，將描述半導體裝置之一範例。須注意可將該半導體裝置表示為驅動器電路或正反器。

首先，將參考圖1A以描述此實施例之半導體裝置的一範例。圖1A的半導體裝置包括電路100、電晶體101、電晶體102、電晶體103、電晶體104、電容器105、以及電容器106。電晶體101至104各者係當閘極及源極間的電位差(Vgs)高於臨界電壓(Vth)時導通的n-通道電晶體。然而，此實施例未受此所限制。電晶體101至104各者可係p-通道電晶體。當閘極及源極間的電位差(Vgs)低於臨界電壓(Vth)時，p-通道電晶體導通。

將描述圖1A之半導體裝置的連接關係。電晶體101之第一終端連接至佈線123B。電晶體101之第二終端連接至佈線121。電晶體102之第一終端連接至電晶體101的閘極。電晶體102之第二終端連接至佈線121。電晶體102之閘極連接至佈線123C。電晶體103之第一終端連接至佈線122A。電晶體103之第二終端連接至電晶體101的閘極。電晶體104的第一終端連接至佈線122B。電晶體104之第二終端連接至電晶體103的閘極。電容器105之一電極連接至電晶體101的閘極。電容器105之另一電極連接至佈線121。電容器106的一電極連接至佈線123A。電容器106的另一電極連接至電晶體103之閘極。

須注意將電晶體101的閘極、電晶體102之第一終 端、電晶體103的第二終端、或電晶體104之閘極的連接部表示為節點A。然後，將電晶體103之閘極、電晶體104的第二終端、或電容器106之另一電極的連接部表示為節點B。須注意可將節點A及節點B表示為佈線。

須注意可將佈線121、佈線123A、佈線123B、佈線123C、佈線122A、佈線122B表示為終端。

描述可輸入至該等佈線(佈線121、佈線122A及122B、以及佈線123A至123C)各者之物(例如，訊號、電壓、或電流)的一範例。然而，描述於下文的內容係範例且此實施例未受此所限制。可將下文描述之該物以外的各物輸入至該等佈線各者。該等佈線各者可在浮動狀態中。

例如，訊號S1係自佈線121輸出。因此，佈線121之功能可如同訊號線。具體地說，在佈線121連接至像素的情形中，或將佈線121設置成延伸至像素部的情形中，佈線121之功能可如同閘極線、掃描線、或電容器線。訊號S1係該半導體裝置的輸出訊號且在許多情形中係具有H位準及L位準的數位訊號。訊號S1之功能可如同輸出訊號、選擇訊號、閘極訊號、或掃描訊號。

例如，將電壓V1供應至佈線122A及122B。因此，佈線122A及122B之功能可如同電源供應線。電壓V1在許多情形中具有與在L位準之訊號S1幾乎相同的值，且功能可如同接地電壓、電源供應電壓、或負電源供應電壓。然而，此實施例未受此所限制。可將訊號，諸如時鐘訊號，輸入至佈線122A及122B。在該情形中，佈線 122A及122B之功能可如同訊號線或時鐘訊號線。或者，可將不同電壓或不同訊號輸入至佈線122A及122B。

須注意術語「幾乎」意指值包括各種誤差，諸如由於雜訊導致的誤差、由於製程中的變化所導致之誤差、由於製造元件之步驟中的變化所導致之誤差、及/或量測誤差。

例如，將訊號S2輸入至佈線123A至123C。因此，佈線123A至123C之功能可如同訊號線。訊號S2在許多情形中係以特定週期在H位準及L位準之間重複切換的數位訊號，且功能可如同時鐘訊號(CK)。然而，此實施例未受此所限制。可將電源供應電壓供應至佈線123A至123C。在該情形中，佈線123A至123C之功能可如同電源供應線。或者，可將不同電壓或不同訊號輸入至佈線123A至123C。

須注意在此實施例中，例如，當訊號之L位準的電位為V1且訊號之H位準的電位為V2時，V2高於V1。然而，此實施例未受此所限制。

須注意電壓在許多情形中意指一電位及參考電位(例如，接地電位)之間的電位差。因此，電壓、電位、及電位差可分別指稱為電位、電壓、及電壓差。

將描述電路100、電晶體101至104、電容器105、及電容器106所具有之功能的範例。然而，描述於下文的內容係一範例且此實施例未受下文之內容所限制。除了下文所描述的功能外，電路100及各元件可具有各種功能。 或者，電路100及各元件可能不具有下文所描述的該等功能。

電路100具有控制節點A之電位或狀態的功能以及控制佈線121之電位或狀態的功能。例如，電路100具有昇高節點A或佈線121之電位的功能、降低節點A或佈線121之電位的功能、及/或使節點A或佈線121進入浮動狀態的功能等。電晶體101具有依據輸入至佈線123B的訊號(例如，訊號S2)昇高佈線121之電位的功能。電晶體102具有當使佈線121及節點A進入電傳導時，依據輸入至佈線123C之訊號(例如，訊號S2)控制時序的功能，且功能如同開關。電晶體103具有當使佈線122A及節點A進入電傳導時，依據節點B之電位控制時序的功能，且功能如同開關。電晶體104具有當使佈線122B及節點B進入電傳導時，依據節點A之電位控制時序的功能，且功能如同開關。電容器105具有依據佈線126的電位昇高節點A之電位的功能，及/或保持電晶體101的閘極及第二終端間之電位差的功能。電容器106具有依據輸入至佈線123A的訊號(例如，訊號S2)控制節點B之電位的功能。

其次，將參考圖1B及圖2A至2E以描述圖1A之半導體裝置的操作。圖1B係用於描繪該半導體裝置的操作之時序圖的一範例，且有週期T1、週期T2、週期T3、週期T4、以及週期T5。此外，圖1B顯示訊號S1、訊號S2、節點A的電位Va、以及節點B之電位Vb。圖2A係圖1A的半導體裝置在週期T1之期間內的操作概要圖。 圖2B係圖1A的半導體裝置在週期T2之期間內的操作概要圖。圖2C係圖1A的半導體裝置在週期T3之期間內的操作概要圖。圖2D係圖1A的半導體裝置在週期T4之期間內的操作概要圖。圖2E係圖1A的半導體裝置在週期T5之期間內的操作概要圖。

須注意當節點A的電位上昇時，該半導體裝置循序地實施週期T1之期間內的操作、週期T2之期間內的操作、以及週期T3之期間內的操作。之後，該半導體裝置循序地重複週期T4之期間內的操作以及週期T5之期間內的操作，直至節點A的電位再次上昇。

首先，訊號S2在週期T1中進入L位準。然後，電晶體102斷開，使節點A及佈線121離開電傳導。在此同時，節點B的電位由於電容器106的電容耦合而下降。當節點B在當時的電位低於佈線122A之電位(V1)及電晶體103的臨界電壓(Vth106)之和時，(V1+Vth106)，電晶體103斷開。因此，使佈線122A及節點A離開電傳導。另一方面，電路100開始昇高節點A的電位。然後，當節點A的電位變得與佈線122B之電位(V1)及電晶體104的臨界電壓(Vth104)之和相等時，(V1+Vth104)，電晶體104導通。因此，使佈線122B及節點B進入電傳導。因此，因為電壓V1係自佈線122B供應至節點B，節點B的電位為V1。結果，因為將電晶體103保持斷開，將佈線122A及節點A保持為離開電傳導。相似地，當節點A的電位變得與佈線123B之電位(V1)及電晶體101的臨界電 壓(Vth101)之和相等時，(V1+Vth101)，電晶體101導通。因此，使佈線123B及佈線121進入電傳導。因此，因為在L位準中的訊號S2係自佈線123B供應至佈線121，佈線121之電位幾乎等於佈線123B的電位(訊號S2的L位準或V1)。之後，因為當節點A的電位上昇至特定值(例如，多於或等於V1+Vth101且少於或等於V2)時，電路100停止供應訊號至節點A，使電路100及節點A離開電傳導。因此，節點A進入浮動狀態，使得節點A的電位維持為大值。將節點A及佈線121之間在當時的電位差保持在電容器105中。

須注意電路100可在週期T1之期間內將電壓V1、或在L位準的訊號等供應至佈線121。或者，若電路100不將該訊號等供應至佈線121，可使電路100及佈線121離開電傳導。此外，電路100可使佈線121進入浮動狀態。

其次，因為節點A的電位在週期T2之期間內維持為大值，電晶體104保持導通。因此，因為將佈線122B及節點B保持在電傳導，節點B的電位保持為V1。結果，電晶體103保持斷開，使得佈線122A及節點A保持為離開電傳導。相似地，因為將節點A的電位維持為大值，電晶體101保持導通。因此，將佈線123B及佈線121保持為電傳導。在當時，訊號S2的位準從L位準上昇至H位準。因此，因為將佈線123B及佈線121保持在電傳導，佈線121的電位開始上昇。因為在此同時將電晶體102導通，使節點A及佈線121進入電傳導。然而，當佈線121 的電位上昇至藉由從佈線123C之電位(V2)減去電晶體102的臨界電壓(Vth102)而得到之值時，(V2-Vth102)，電晶體102斷開。因此，使佈線121及節點A離開電傳導。此處，電容器105繼續保持佈線121及節點A之間在週期T1中的電位差。因此，當佈線121的電位上昇時，節點A的電位藉由電容器105的電容耦合上昇至(V2+Vth101+α)(α係正值)。實施所謂的啟動作業。因此，昇高佈線121的電位直至其變成與佈線123B的電位相等(訊號S2的H位準或V2)。

須注意因為在許多情形中電路100在週期T2之期間內不將訊號等供應至節點A，電路100及節點A在許多情形中係離開電傳導的。以此方式，電路100在許多情形中使節點A進入浮動狀態。

須注意因為在許多情形中電路100在週期T2之期間內不將訊號等供應至佈線121，電路100及佈線121在許多情形中係離開電傳導的。

其次，在週期T3之期間內，在訊號S2的位準從H位準下降至L位準之後，電路100將節點A的電位降低至V1。因此，電晶體101在節點A的電位變得與佈線123B之電位(V1)及電晶體101的臨界電壓(Vth101)之和相等以前係導通的，(V1+Vth101)。因此，因為在L位準的訊號S2係自佈線123B供應至佈線121，佈線121之電位減少至佈線123B的電位(V1)。相似地，電晶體104在節點A的電位變得與佈線122B之電位(V1)及電晶體104的 臨界電壓(Vth104)之和相等以前係導通的，(V1+Vth104)。因此，因為電壓V1係自佈線122B供應至節點B，將節點B的電位保持為V1。結果，電晶體103保持斷開，使得佈線122A及節點A保持為離開電傳導。在當時，電容器106保持佈線123A之電位(訊號S2之L位準或V1)及佈線122B的電位(V1)之間的電位差。

須注意電路100可在週期T3之期間內將電壓V1、或在L位準的訊號等供應至佈線121。或者，若電路100不將該訊號等供應至佈線121，可使電路100及佈線121離開電傳導。此外，電路100可使佈線121進入浮動狀態。

其次，訊號S2的位準在週期T4之期間內從L位準上昇至H位準。在當時，因為將節點A的電位保持為V1，電晶體101及電晶體104保持斷開。因此，因為節點B保持在浮動狀態，節點B之電位係藉由電容器106的電容耦合而上昇。當節點B的電位高於佈線122A之電位(V1)及電晶體103的臨界電壓(Vth103)之和時，(V1+Vth103)，電晶體103導通。因此，使佈線122A及節點A進入電傳導。因此，因為電壓V1係自佈線122A供應至節點A，將節點A的電位保持為V1。在此同時，因為將電晶體102導通，使佈線121及節點A進入電傳導。在當時，電壓V1係自佈線122A供應至節點A。因此，因為電壓V1係自佈線122A供應至佈線121，將佈線121的電位保持為V1。

須注意電路100可在週期T4之期間內將電壓V1、或 在L位準的訊號等供應至節點A。或者，若電路100不將該訊號等供應至節點A，可使電路100及佈線121離開電傳導。此外，電路100可使節點A進入浮動狀態。

須注意電路100可在週期T5之期間內將電壓V1、或在L位準的訊號等供應至佈線121。或者，若電路100不將該訊號等供應至佈線121，可使電路100及佈線121離開電傳導。此外，電路100可使佈線121進入浮動狀態。

其次，訊號S2的位準在週期T5之期間內從H位準下降至L位準。在當時，因為將節點A的電位保持為V1，電晶體101及電晶體104保持斷開。因此，節點B的電位藉由電容器106的電容耦合而下降。當節點B的電位低於佈線122A之電位(V1)及電晶體103的臨界電壓(Vth103)之和時，(V1+Vth103)，電晶體103斷開。然後，使佈線122A及節點A離開電傳導。相似地，因為電晶體102斷開，使佈線121及節點A離開電傳導。在當時，若電路100將在L位準的訊號或電壓V1供應至節點A及佈線121，則將節點A的電位及佈線121之電位維持為V1。然而，即使電路100不將在L位準的訊號或電壓V1供應至節點A及佈線121，節點A及佈線121進入浮動狀態，從而將節點A的電位及佈線121之電位維持為V1。

在圖1A的半導體裝置中，連接至電容器106之該另一電極的電晶體數量可小於習知技術的電晶體數量。因此，可使連接至電容器106的另一電極之節點的寄生電 容，亦即，節點B的寄生電容下降。須注意該寄生電容意指總電容，諸如電晶體的閘極電容、該電晶體之閘極及源極間的寄生電容、該電晶體之閘極及汲極間的寄生電容、及/或佈線電容。然而，此實施例未受此所限制。可將複數個電晶體連接至電容器106的另一電極。

或者，因為節點B的寄生電容可在圖1A所示之半導體裝置中減少，可使電容器106的電容值小於習知技術的電容值。因此，因為可將電容器106的一電極與電容器106之另一電極彼此重疊的區域減少，可減少電容器106的佈置面積。結果，可防止由於灰塵等所導致之在電容器106之一電極及電容器106的另一電極之間的短路。因此，可實現良率改善或成本降低。或者，因為可減少佈線123A的負載，可抑制輸入至佈線123A之訊號(例如，訊號S2)的扭曲、或延遲等。或者，因為可使用於供應訊號至佈線123A之外側電路的電流驅動能力變低，可減少該外側電路的尺寸。

或者，因為節點B的寄生電容可在圖1A之半導體裝置中減少，在佈線123A的電位改變之情形中，可使節點B的電壓振幅變高。因此，在週期T4之期間內，因為可使節點B的電位變得比習知技術的電位更高，可使電晶體103的Vgs變大。亦即，因為可使電晶體103之導通電阻變低，可輕易地將節點B在週期T4之期間內的電位維持為V1。或者，因為可使電晶體103之通道寬度(W)變小，可實現佈置面積縮減。

或者，在圖1A所示之該半導體裝置中，在週期T2之期間內，在許多情形中，節點A及佈線121在電晶體102斷開之前係在電導通狀態中。因此，因為節點A的電位減少，可降低電晶體101及電晶體104的閘極電壓。結果，可抑制電晶體101及電晶體104的特徵退化。或者，可抑制電晶體101及電晶體104的崩潰。或者，可將其遷移率係藉由薄化閘絕緣膜而改善的電晶體使用為該電晶體。在使用此種電晶體的情形中，可減少該電晶體的通道寬度(W)。因此，可實現佈置面積縮減。

或者，在圖1A之該半導體裝置中的所有電晶體可係n-通道電晶體或p-通道電晶體。因此，相較於CMOS電路，可實現步驟數量的減少、良率改善、或成本降低。具體地說，若所有該等電晶體係n-通道電晶體，可將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體用於該電晶體的半導體層。因此，可實現步驟數量的減少、良率改善、或成本降低。然而，此實施例未受此所限制。圖1A所示之該半導體裝置可用組合p-通道電晶體及n-通道電晶體的CMOS電路形成。

或者，在圖1A所示之該半導體裝置中，在週期T4及週期T5之至少一者的期間內將電晶體101至104斷開。因此，因為該電晶體在一作業週期期間內係不導通的，可抑制該電晶體之特徵的退化，諸如臨界電壓增加或遷移率降低。

具體地說，在將非單晶半導體、微晶半導體、有機半 導體、或氧化物半導體用於該電晶體之半導體層的情形中，該電晶體之特徵的退化變得明顯。然而，在圖1A所示之該半導體裝置中，可抑制該電晶體之特徵的退化；因此，可將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體用於該電晶體之半導體層。然而，此實施例未受此所限制。可將多晶半導體或單晶半導體用於該半導體層。

須注意可將週期T2指稱為選擇週期並可將週期T2以外的週期(週期T1、週期T3、週期T4、以及週期T5)指稱為非選擇週期。或者，可將週期T1、週期T2、週期T3、週期T4、以及週期T5分別指稱為設定週期、輸出週期、重設週期、第一非選擇週期、以及第二非選擇週期。

須注意電晶體101之通道寬度(W)可大於電晶體102、電晶體103、及/或電晶體104的通道寬度。或者，電晶體101之通道寬度在包括於該半導體裝置中的該等電晶體之通道寬度間可係最大的。在該情形中，因為電晶體101有低導通電阻，可將從佈線121輸出之訊號(例如訊號S1)的上昇時間及下降時間縮短。因此，在週期T2之期間內，將電晶體102斷開的時序較早到達。因此，可抑制由於節點A的電位過度下降所導致之該半導體裝置的故障。然而，此實施例未受此所限制。電晶體101的通道寬度可小於電晶體102至104之任一者的通道寬度，或小於包括在該半導體裝置中的該等電晶體之任一者的通道寬度。

須注意該電晶體的通道寬度也可指稱為該電晶體的 W/L比(L：通道長度)。

須注意輸入至佈線123A、佈線123B、及/或佈線123C之在L位準的訊號之電位可低於V1。在該情形中，可將逆向偏壓施加至該電晶體，使得該電晶體之特徵的退化可受抑制。具體地說，因為電晶體102導通的時間週期甚長，輸入至佈線123C之在L位準的該訊號之電位低於V1為佳。然而，此實施例未受此所限制。輸入至佈線123A、佈線123B、及/或佈線123C之在L位準的該訊號之電位可高於V1。

須注意輸入至佈線123A、佈線123B、及/或佈線123C之在H位準的訊號之電位可低於V2。在該情形中，該電晶體有小的Vgs，使得該電晶體之特徵的退化可減輕。具體地說，因為電晶體102導通的時間週期甚長，輸入至佈線123C之在H位準的該訊號之電位低於V2為佳。然而，此實施例未受此所限制。輸入至佈線123A、佈線123B、及/或佈線123C之在H位準的該訊號之電位可高於V2。

須注意輸入至佈線123A、佈線123B、及/或佈線123C之該訊號的電壓振幅可低於(V2-V1)。具體地說，因為電晶體103導通的時間週期甚長，輸入至佈線123A之該訊號的電壓振幅低於(V2-V1)為佳。以此方式，因為可使電晶體103的Vgs變小，電晶體103之特徵的退化可受抑制。然而，此實施例未受此所限制。輸入至佈線123A、佈線123B、及/或佈線123C之該訊號的電壓振幅 可高於(V2-V1)。

須注意該訊號可輸入至佈線122A及/或佈線122B。以此方式，因為可消除電壓V1，可減少電源供應的數量。或者，因為可將逆向偏壓施加至該電晶體，該電晶體之特徵的退化可減輕。具體地說，可將其位準在電晶體103係導通的週期期間內(例如週期T1、週期T3、以及週期T5)進入L位準之訊號輸入至佈線122A。例如，可提供訊號S2的反相訊號(在下文中也指稱為反相時鐘訊號)。可將其位準在電晶體104係導通的週期期間內(例如週期T3、週期T4、以及週期T5)進入L位準之訊號輸入至佈線122B。

須注意可將電壓(例如，電壓V2)供應至佈線123A、佈線123B、及/或佈線123C。因此，該半導體裝置之功能可如同反相器電路或緩衝器電路。

須注意如圖3A所示，因為在許多情形中將相同電壓(例如，電壓V1)供應至佈線122A及122B，佈線122A及佈線122B可共享。因此，將電晶體103的第一終端及電晶體104之第一終端連接至佈線122。佈線122對應於佈線122A或佈線122B。可將與輸入至佈線122A或佈線122B之訊號相似的訊號輸入至佈線122。

須注意術語「共享複數條佈線」意指將連接至該等複數條佈線的元件或電路連接至一佈線。或者，術語「共享複數條佈線」意指將該等複數條佈線彼此連接。

須注意如圖3B所示，因為在許多情形中將相同訊號 (例如，訊號S2)輸入至佈線123A至123C，佈線123A至123C可共享。因此，將電晶體101的第一終端、電晶體102的閘極、以及電容器106之一電極連接至佈線123。佈線123對應於佈線123A至123B。可將與輸入至佈線123A至123C之訊號相似的訊號輸入至佈線123。然而，此實施例未受此所限制。可共享佈線123A至123C之任二者或以上。

須注意如同圖3B，佈線123A至123C可在圖3A中共享。

須注意如圖3C所示，藉由組合圖3A及圖3B，佈線122A及佈線122B可共享，且另外，佈線123A至123C可共享。例如，可將電晶體103的第一終端及電晶體104之第一終端連接至佈線122。此外，可將電晶體101的第一終端、電晶體102的閘極、以及電容器106之一電極連接至佈線123。

須注意如圖3D所示，電晶體104的閘極可連接至佈線121。因為電晶體104的閘極係連接至佈線121，當電晶體104導通時的閘極電壓為V1，其低於當圖1A中之電晶體104導通時的閘極電壓(V1+Vth101+α)。因此，可抑制電晶體104的介電崩潰或電晶體104之特徵退化。

須注意如同圖3D，電晶體104之閘極可連接至圖3A至3C中的佈線121。

須注意如圖3E所示，電晶體103的第二終端可連接至佈線121。因為電晶體103的第二終端係連接至佈線 121，電壓V1在週期T4之期間內係從佈線122A供應至佈線121；因此，易於將佈線121的電位維持為V1。

須注意如同圖3E，電晶體103之第二終端可連接至圖3A至3D中的佈線121。

須注意如圖4A所示，可消除電容器105。在該情形中，可將電晶體101的閘極及第二終端之間的寄生電容使用為電容器105。

須注意在圖4A中，在將電晶體101的閘極及第二終端之間的寄生電容使用為電容器105的情形中，電晶體101的閘極及第二終端之間的寄生電容高於電晶體101的閘極及第一終端之間的寄生電容為佳。因此，在電晶體101中，功能如同閘極的傳導層及功能如同源極或汲極之傳導層在該第二終端側上彼此重疊的區域大於在該第一終端側上之區域。然而，此實施例未受此所限制。

須注意如同圖4A，可消除圖3A至3E中的電容器105。

須注意如圖4B所示，可將MOS電容器使用為電容器105。在圖4B的範例中，將電晶體105a使用為電容器105。電晶體105a係n-通道電晶體。將電晶體105a之第一終端及第二終端連接至佈線121。將電晶體105a之閘極連接至節點A。以此方式，因為節點A在電晶體105a必須如同電容器運作的週期期間內(此種週期係週期T1及T2)係高電位，電晶體105a可有高閘極電容。另一方面，因為節點A在電晶體105a不必如同電容器運作的週期期 間內(此種週期係週期T3、T4、及T5)係低電位，電晶體105a可有低閘極電容。然而，此實施例未受此所限制。電晶體105a可係p-通道電晶體。或者，電晶體105a的第一終端及第二終端之一者可在浮動狀態。或者，電晶體105a之閘極可連接至佈線121。電晶體105a的第一終端及第二終端可連接至節點A。或者，可將雜質加至電晶體105a的通道區域。

須注意如同圖4B，在圖3A至3E及圖4A中，可將電晶體105a使用為電容器105，可將電晶體105a之第一終端及第二終端連接至佈線121，並可將電晶體105a之閘極連接至節點A。

須注意如圖4C所示，可將MOS電容器使用為電容器106。在圖4C的範例中，將電晶體106a使用為電容器106。電晶體106a係n-通道電晶體。將電晶體106a之第一終端及第二終端連接至節點B。將電晶體106a之閘極連接至佈線123A。然而，此實施例未受此所限制。電晶體106a可係p-通道電晶體。或者，電晶體106a的第一終端及第二終端之一者可在浮動狀態。或者，電晶體106a之閘極可連接至節點B。電晶體106a的第一終端及第二終端之可連接至佈線123A。或者，可將雜質加至電晶體106a的通道區域。

須注意如同圖4C，在圖3A至3E以及圖4A及4B中，可將電晶體106a使用為電容器106，可將電晶體106a之第一終端及第二終端連接至節點B，並可將電晶體 106a之閘極連接至佈線123A。

須注意如圖4D所示，可用二極體103a置換電晶體103。二極體103a對應於電晶體103。此外，二極體103a具有當節點B之電位低於節點A的電位時減少節點A之電位的功能，以及當節點B的電位高於節點A之電位時使節點A及節點B離開電傳導的功能。將二極體103a之一終端(在下文中指稱為輸入終端或陽極)連接至節點A。將二極體103a之另一終端(在下文中指稱為輸出終端或陰極)連接至節點B。

須注意在圖4D之以二極體103a置換電晶體103的情形中，可將電壓V2供應至佈線122B。或者，可將訊號S2之反相訊號(例如，反相時鐘訊號)輸入至佈線123A。

須注意如同圖4D，在圖3A至3E以及圖4A至4C中，可用二極體103a置換電晶體103，可將二極體103a之一終端連接至節點A，並可將二極體103a之另一終端連接至節點B。

須注意如圖4E所示，可用二極體104a置換電晶體104。在圖4E中，顯示不僅置換電晶體104，也以二極體置換電晶體103之情形的範例。二極體104a對應於電晶體104。此外，二極體104a具有當節點A之電位高於節點B的電位時昇高節點B之電位的功能，以及當節點A的電位低於節點B之電位時使節點A及節點B離開電傳導的功能。二極體104a之一終端係連接至節點A。二極體104a之另一終端係連接至節點B。

須注意如同圖4E，在圖3A至3E以及圖4A至4D中，可用二極體104a置換電晶體104，可將二極體104a之一終端連接至節點A，並可將二極體104a之另一終端連接至節點B。

須注意如圖4F所示，可將二極體連接的電晶體使用為二極體。二極體連接的電晶體103及二極體連接的電晶體104分別對應於二極體103a及104a。電晶體103之第一終端係連接至節點B。電晶體103之第二終端及閘極係連接至節點A。電晶體104之第一終端及閘極係連接至節點A。電晶體104之第二終端係連接至節點B。然而，此實施例未受此所限制。電晶體103的閘極可連接至節點B且電晶體104之閘極可連接至節點B。

須注意如同圖4F，在圖3A至3E以及圖4A至4E中，電晶體103的第一終端可連接至節點B，電晶體103的第二終端可連接至節點A，且電晶體103的閘極可連接至節點A。或者，電晶體104的第一終端可連接至節點A，電晶體104的第二終端可連接至節點B，且電晶體104的閘極可連接至節點A。然而，此實施例未受此所限制。電晶體103的閘極可連接至節點B且電晶體104之閘極可連接至節點B。

須注意如圖5A所示，可額外設置二極體107。二極體107具有當將L位準之訊號輸入至佈線123A時降低節點B之電位的功能，以及當將H位準之訊號輸入至佈線123A時使佈線123A及節點B離開電傳導的功能。二極 體107之一終端係連接至節點B。二極體107之另一終端係連接至佈線123A。然而，此實施例未受此所限制。二極體107之另一終端可連接至與佈線123A不同的佈線。

須注意如同圖5A，在圖3A至3E以及圖4A至4F中，可額外設置二極體107，可將二極體107之一終端連接至節點B，並可將二極體107之另一終端連接至佈線123A。

須注意如圖5B所示，可額外設置二極體連接的電晶體107a。二極體連接的電晶體107a對應於二極體107且係n-通道電晶體。電晶體107a之第一終端係連接至佈線123A。電晶體107a之第二終端及閘極係連接至節點B。然而，此實施例未受此所限制。電晶體107a可係p-通道電晶體。或者，電晶體107a之閘極可連接至佈線123A。

須注意如同圖5B，在圖3A至3E、圖4A至4F、以及圖5A中，可額外設置電晶體107a，可將電晶體107a之第一終端連接至佈線123A，並可將電晶體107a之第二終端及閘極連接至節點B。然而，此實施例未受此所限制。電晶體107a之閘極可連接至節點B。

須注意如圖5C所示，可消除電晶體102。

須注意如同圖5C，在圖3A至3E、圖4A至4F、以及圖5A及5B中，可消除電晶體102。

須注意如圖5D所示，可消除電路100。

須注意如同圖5D，在圖3A至3E、圖4A至4F、以及圖5A至5C中，可省略電路100。

須注意如圖5E所示，可用電晶體101p、電晶體102p、電晶體103p、以及電晶體104p分別置換電晶體101、電晶體102、電晶體103、以及電晶體104。電晶體101p至104p分別對應於電晶體101至104，且係p-通道電晶體。

須注意在圖5E中，電位的關係在許多情形中係與圖1A之該半導體裝置中的關係相反。例如，可將電壓V2供應至佈線122A及122B，並可將訊號S2的反相訊號輸入至佈線123A及123B。相似地，訊號S1的反相訊號在許多情形中係自佈線121輸出。

須注意在圖5E中，在許多情形中電路100具有在週期T1之期間內降低節點A之電位的功能。或者，在許多情形中電路100具有在週期T3之期間內將節點A之電位昇高至V2的功能。

須注意如同圖5E，在圖3A至3E、圖4A至4F、以及圖5A至5D中，可將p-通道電晶體使用為電晶體101至104。

[實施例2]

在此實施例中，將描述該半導體裝置之一範例。此實施例的半導體裝置係描述於實施例1中之該半導體裝置的具體範例。具體地說，將在此實施例中描述電路100的具體範例。須注意描述於實施例1中的內容可施用至此實施例之該半導體裝置。

將參考圖6A以解釋電路100的具體範例。然而，圖6A係一範例且此實施例未受此所限制。除了具有圖6A所示之該結構的電路外，可將各種結構的電路使用為電路100。須注意與圖1A中之部位相似的部位係以相同參考數字表示並省略其描述。

電路100包括電晶體131、電晶體132、電晶體133、電晶體134、以及電晶體135。電晶體131至135各者係n-通道電晶體。然而，電晶體131至135各者可係p-通道電晶體。

將描述包括在電路100中的該等電晶體的連接關係。電晶體131之第一終端連接至佈線125。電晶體131之第二終端係連接至節點A。電晶體131之閘極連接至佈線125。電晶體132之第一終端連接至佈線125。電晶體132之第二終端係連接至節點A。電晶體132之閘極連接至佈線124A。電晶體133之第一終端連接至佈線122E。電晶體133之第二終端連接至佈線121。電晶體133之閘極連接至佈線124B。電晶體134之第一終端連接至佈線122C。電晶體134之第二終端係連接至節點A。電晶體134之閘極連接至佈線126。電晶體135之第一終端連接至佈線122D。電晶體135之第二終端連接至佈線121。電晶體135之閘極連接至佈線126。

將描述可輸入至佈線122C至122E、佈線124A及124B、佈線125、以及佈線126之物(例如，訊號、電壓、或電流)的一範例。然而，描述於下文的內容係一範 例且此實施例未受此所限制。可將下文描述之該物以外的各物輸入至各佈線。此外，可使各佈線進入浮動狀態。

與佈線122A及122B類似，將電壓V1供應至佈線122C至122E。因此，佈線122C至122E之功能可如同電源供應線。然而，此實施例未受此所限制。可將訊號，諸如時鐘訊號，輸入至佈線122C至122E。在該情形中，佈線122C至122E之功能可如同訊號線。或者，可將不同電壓供應至佈線122C至122E。

例如，將訊號S3輸入至佈線124A及124B。因此，佈線124A及124B之功能可如同訊號線。在許多情形中訊號S3係訊號S2的反相訊號或以約180°與訊號S2異相之訊號，且功能可如同反相時鐘訊號(CKB)。然而，此實施例未受此所限制。可將電壓供應至佈線124A及124B。在該情形中，佈線124A及124B之功能可如同電源供應線。或者，可將不同訊號輸入至佈線124A及124B。

例如，將訊號S4輸入至佈線125。因此，佈線125之功能可如同訊號線。訊號S4在許多情形中係具有L位準及H位準之數位訊號，且功能可如同開始訊號(SP)、來自不同列(級)之轉移訊號、或用於選擇不同列之訊號。然而，此實施例未受此所限制。可將電壓供應至佈線125。在該情形中，佈線125之功能可如同電源供應線。

例如，將訊號S5輸入至佈線126。因此，佈線126之功能可如同訊號線。訊號S5在許多情形中係具有L位準或H位準之數位訊號，且功能可如同重設訊號(RE)或用 於選擇不同列之訊號。然而，此實施例未受此所限制。可將電壓供應至佈線126。在該情形中，佈線126之功能可如同電源供應線。

將描述電晶體131至135之功能的一範例。然而，描述於下文的內容係一範例且此實施例未受此所限制。電晶體131至135可具有下文描述之功能以外的各種功能。或者，電晶體131至135可能不具有下文所描述的該等功能。

電晶體131具有依據輸入至佈線125的訊號(例如，訊號S4)昇高節點A之電位的功能，且功能如同二極體。電晶體132具有依據輸入至佈線124A的訊號(例如，訊號S3)控制使佈線125及節點A進入電傳導之時序的功能，且功能如同開關。電晶體133具有依據輸入至佈線124B之訊號(例如，訊號S3)控制使佈線122E及佈線121進入電傳導之時序的功能，且功能如同開關。電晶體134具有依據輸入至佈線126之訊號(例如，訊號S5)控制使佈線122C及節點A進入電傳導之時序的功能，且功能如同開關。電晶體135具有依據輸入至佈線126之訊號(例如，訊號S5)控制使佈線122D及佈線121進入電傳導之時序的功能，且功能如同開關。

其次，將參考圖6B、圖7A至7C、以及圖8A及8B以描述圖6A之該半導體裝置的操作。圖6B係用於描繪該半導體裝置的操作之時序圖的一範例，且有週期T1、週期T2、週期T3、週期T4、以及週期T5。圖7A係圖 6A的半導體裝置在週期T1之期間內的操作概要圖。圖7B係圖6A的半導體裝置在週期T2之期間內的操作概要圖。圖7C係圖6A的半導體裝置在週期T3之期間內的操作概要圖。圖8A係圖6A的半導體裝置在週期T4之期間內的操作概要圖。圖8B係圖6A的半導體裝置在週期T5之期間內的操作概要圖。須注意省略與圖1A之該半導體裝置共同之操作的描述。

首先，在週期T1之期間內，因為訊號S5係在L位準中，電晶體134及電晶體135斷開。因此，使佈線122C及節點A離開電傳導並使佈線122D及佈線121離開電傳導。在此同時，因為使訊號S3及訊號S4在H位準中，電晶體131、電晶體132、以及電晶體133導通。然後，使佈線125及節點A進入電傳導並使佈線122E及佈線121進入電傳導。因此，輸入至佈線125的訊號(在H位準的訊號S4)係從佈線125供應至節點A，因此節點A的電位開始上昇。另外，因為使佈線122E及佈線121進入電傳導，電壓V1係從佈線122E供應至佈線121。之後，當節點A的電位上昇至藉由從訊號S4之在H位準的電位(V2)減去電晶體131之臨界電壓(Vth131)而得到的值時，(V2-Vth131)，電晶體131斷開。相似地，當節點A的電位上昇至藉由從訊號S3之在H位準的電位(V2)減去電晶體132之臨界電壓(Vth132)而得到的值時，(V2-Vth132)，電晶體132斷開。當電晶體131及電晶體132斷開時，不會將電荷供應至節點A。因此，將節點A之電 位維持為大值(至少大於或等於V1+Vth101)且節點A進入浮動狀態。此處，為了簡化，當節點A的電位變成(V2-Vth131)時，電晶體131及電晶體132斷開。因此，使佈線125及節點A離開電傳導。將節點A在當時的電位維持為(V1-Vth131)且節點A進入浮動狀態。

其次，在週期T2之期間內，因為訊號S4係在L位準中，電晶體131保持斷開。然後，因為訊號S3進入L位準，電晶體132保持斷開並將電晶體133斷開。因此，使佈線125及節點A保持離開電傳導並使佈線122E及佈線121離開電傳導。在當時，因為訊號S5保持在L位準，電晶體134及電晶體135保持斷開。因此，使佈線122C及節點A保持離開電傳導並使佈線122D及佈線121保持離開電傳導。

其次，在週期T3之期間內，因為將訊號S4保持在L位準中，電晶體131保持斷開。然後，因為訊號S5進入H位準，電晶體134及電晶體135導通。因此，使佈線122C及節點A進入電傳導並使佈線122D及佈線121進入電傳導。因此，因為電壓V1係自佈線122C供應至節點A，節點A的電位下降至V1。相似地，因為電壓V1係自佈線122D供應至佈線121，佈線121的電位下降至V1。在此同時，因為訊號S3進入H位準，電晶體132及電晶體133導通。因此，使佈線125及節點A進入電傳導並使佈線122E及佈線121進入電傳導。因此，因為將在L位準的訊號S4供應至節點A，節點A的電位下降至 V1。相似地，因為將電壓V1供應至佈線121，佈線121的電位下降至V1。

其次，在週期T4之期間內，因為將訊號S4保持在L位準中，電晶體131保持斷開。然後，因為訊號S5進入L位準，電晶體134及電晶體135斷開。因此，使佈線122C及節點A離開電傳導並使佈線122D及佈線121離開電傳導。在當時，因為訊號S4進入L位準，電晶體132及電晶體133斷開。因此，使佈線125及節點A離開電傳導並使佈線122E及佈線121離開電傳導。

其次，在週期T5之期間內，因為將訊號S4保持在L位準中，電晶體131保持斷開。然後，因為訊號S5保持在L位準，電晶體134及電晶體135保持斷開。因此，使佈線122C及節點A保持離開電傳導並使佈線122D及佈線121保持離開電傳導。在當時，因為訊號S3進入H位準，電晶體132及電晶體133導通。因此，使佈線125及節點A進入電傳導並使佈線122E及佈線121進入電傳導。因此，因為將在L位準的訊號S4自佈線125供應至節點A，節點A的電位保持為V1。相似地，因為電壓V1係自佈線122E供應至佈線121，佈線121的電位保持為V1。

在圖6A的該半導體裝置中，因為在週期T4及T5之期間內將在L位準的該訊號或電壓V1供應至節點A，可降低節點A的雜訊。因此，可防止故障。

或者，在圖6A的該半導體裝置中，因為在週期T1 之期間內將電晶體131及電晶體132二者導通，節點A的電位可迅速地昇高。或者，可使電晶體131的通道寬度或電晶體132之通道寬度變小。

須注意電晶體131之通道寬度可大於電晶體134或電晶體103的通道寬度。相似地，電晶體132之通道寬度可大於電晶體134或電晶體103的通道寬度。此係因為節點A的電位在週期T2之期間內迅速昇高為佳，且節點A的電位在週期T3之期間內緩慢下降為佳。亦即，當節點A的電位在週期T2之期間內迅速地昇高時，可實現驅動頻率增加、直通電流抑制、或功率消耗減少等。另一方面，當節點A的電位在週期T3之期間內緩慢地下降時，電晶體101的導通時間變長，從而可縮短從佈線121輸出之訊號(例如，訊號S1)的上昇時間。因此，具有在週期T2之期間內昇高節點A的電位之功能的該電晶體之通道寬度比在週期T3之期間內降低節點A的電位之該電晶體的通道寬度更大為佳。然而，此實施例未受此所限制。電晶體131之通道寬度可小於電晶體134或電晶體103的通道寬度。相似地，電晶體132之通道寬度可小於電晶體134或電晶體103的通道寬度。

須注意電晶體131之通道寬度與電晶體134的通道寬度之和可大於電晶體134的通道寬度或電晶體103之通道寬度。此係因為，在週期T2之期間內，在H位準的訊號S4係自佈線125經由並聯連接的電晶體131及電晶體132之二電晶體供應至節點A。然而，此實施例未受此所限 制。電晶體131之通道寬度與電晶體134的通道寬度之和可小於電晶體134的通道寬度或電晶體103之通道寬度。

須注意電晶體134之通道寬度可小於電晶體133的通道寬度。相似地，電晶體132之通道寬度可小於電晶體133的通道寬度。相似地，電晶體103之通道寬度可小於電晶體102的通道寬度。此係因為在許多情形中佈線121的負載(例如，佈線電阻、寄生電容、或待連接之電晶體等)高於節點A之負載。因此，具有將訊號或電壓供應至節點A的功能之電晶體的通道寬度小於將訊號或電壓供應至佈線121之電晶體的通道寬度為佳。然而，此實施例未受此所限制。電晶體134之通道寬度可大於電晶體133的通道寬度。相似地，電晶體132之通道寬度可大於電晶體133的通道寬度。相似地，電晶體103之通道寬度可大於電晶體102的通道寬度。

須注意電晶體103之通道寬度可大於電晶體132的通道寬度。此係因為電晶體103具有在週期T4之期間內將節點A的電位維持為V1之功能而電晶體132具有在週期T5之期間內將節點A的電位維持為V1之功能。具體地說，輸入至佈線123B的訊號(例如，訊號S2)在週期T4之期間內係在H位準。在當時，若節點A的電位上昇並將電晶體101導通，佈線121的電位上昇。因此，因為電晶體103必須將節點A的電位維持為V1並保持電晶體101斷開，電晶體103有大通道寬度為佳。另一方面，因為輸入至佈線123B的訊號(例如，訊號S2)在週期T5之 期間內係在L位準，即使將電晶體101導通，佈線121的電位亦不昇高。亦即，即使節點A的電位自V1上昇或下降，佈線121的電位不上昇。因此，因為沒有降低電晶體132之導通電阻的重大必要性，電晶體132有小通道寬度為佳。然而，此實施例未受此所限制。電晶體103之通道寬度可小於電晶體132的通道寬度。此係因為電晶體132具有在週期T1之期間內昇高節點A之電位的功能。藉由增加電晶體132的通道寬度，節點A的電位可迅速地上昇。

須注意電晶體102之通道寬度可小於電晶體133的通道寬度。此係因為，若電晶體102之通道寬度過大，節點A的電位在週期T2之期間內下降過多，因此該半導體裝置故障。具體地說，電晶體102及電晶體133二者具有將佈線121之電位維持為V1的功能。然而，在週期T2之期間內，在佈線121的電位上昇至藉由從佈線123C之電位(V2)減去電晶體102的臨界電壓(Vth102)而得到之值以前，(V2-Vth102)，電晶體102係導通的。因此，為防止節點A的電位在週期T2之期間內下降過多，電晶體102有小通道寬度為佳。另一方面，電晶體133有大通道寬度為佳，以將佈線121的電位維持為V1。然而，此實施例未受此所限制。電晶體102之通道寬度可大於電晶體133的通道寬度。此係因為當訊號S2在週期T4之期間內進入H位準時，佈線121之電位有高可能性會上昇。因此，藉由增加電晶體102的通道寬度，可輕易地抑制佈線121之 電位的上昇。

須注意如同實施例1，輸入至佈線124A、佈線124B、佈線125、及/或佈線126之在L位準的該訊號之電位可比V1更低。具體地說，因為電晶體132及電晶體133導通的時間週期甚長，輸入至佈線124A及佈線124B之在L位準的該訊號之電位低於V1為佳。

須注意如同實施例1，輸入至佈線124A、佈線124B、佈線125、及/或佈線126之在H位準的該訊號之電位可比V2更低。具體地說，因為電晶體132及電晶體133容易退化，輸入至佈線124A及佈線124B之在H位準的該訊號之電位低於V2為佳。

須注意如同實施例1，訊號可輸入至佈線122C、佈線122D、或佈線122E。例如，可將在電晶體134導通之週期期間內(例如，週期T3)進入L位準的訊號輸入至佈線122C。例如，可將訊號S2或訊號S4給定為該訊號。可將在電晶體135導通之週期期間內(例如，週期T3)進入L位準的訊號輸入至佈線122D。例如，可將訊號S2或訊號S4給定為該訊號。可將在電晶體133導通之週期期間內(例如，週期T1、週期T3、以及週期T5)進入L位準的訊號輸入至佈線122E。例如，可將訊號S2或訊號S3給定為該訊號。

須注意圖13C顯示，例如，電晶體103之第一終端連接至佈線124B、電晶體104之第一終端連接至佈線126、電晶體133之第一終端連接至佈線123A、電晶體134之 第一終端連接至佈線123A、且電晶體135之第一終端連接至佈線123A的結構。然而，此實施例未受此所限制。電晶體103之第一終端可連接至佈線124A或佈線125。或者，電晶體133之第一終端、電晶體134的第一終端、或電晶體135之第一終端可連接至佈線121、佈線123B、佈線123C、或佈線126。

須注意如同實施例1，電壓(例如，電壓V1或電壓V2)可供應至佈線124A、佈線124B、及/或佈線126。以此方式，該半導體裝置之功能可如同反相器電路或緩衝器電路。

須注意如圖9A所示，因為將相同訊號(例如，訊號S3)輸入至佈線124A及124B，佈線124A及佈線124B可共享。因此，將電晶體132的閘極及電晶體133之閘極連接至佈線124。佈線124對應於佈線124A或佈線124B。可將與輸入至該等佈線之訊號相似的訊號輸入至佈線124。

須注意圖9C顯示將圖3C及圖9A組合的結構。例如，將電晶體101的第一終端、電晶體102的閘極、以及電容器106之一電極連接至佈線123。將電晶體132的閘極及電晶體133之閘極連接至佈線124。將電晶體103之第一終端、電晶體104的第一終端、電晶體133之第一終端、電晶體134的第一終端、以及電晶體135之第一終端連接至佈線122。

須注意如圖9C所示，電晶體131的閘極可連接至佈 線127。例如，將電壓V2供應至佈線127且佈線127之功能可如同電源供應線。然而，此實施例未受此所限制。可將各物，諸如電流、電壓、或訊號，輸入至佈線127。例如，因為輸入至佈線127之訊號在週期T1之期間內係H位準且在週期T2的期間內係L位準為佳，可將訊號S3輸入至佈線127。在該情形中，佈線127可連接至佈線124A或佈線124B，且功能如同訊號線。

須注意在圖9C中，雖然將電晶體131之閘極連接至佈線127，此實施例未受此所限制。例如，電晶體131的第一終端可連接至佈線127且電晶體131的閘極可連接至佈線125。

須注意如同圖9C，在圖9A及9B中，電晶體131之閘極可連接至佈線127。

須注意如圖10A所示，可消除電晶體131。即使將電晶體131消除，因為電晶體132在週期T1之期間內導通，節點A的電位仍昇高。

須注意如同圖10A，可消除圖9A至9C中的電晶體131。

須注意如圖10B所示，可消除電晶體132。即使將電晶體132消除，因為節點A在週期T5中進入浮動狀態，節點A的電位仍維持為V1。

須注意如同圖10B，可消除圖9A至9C以及圖10A中的電晶體132。

須注意如圖10C所示，可將電晶體134及電晶體135 消除。或者，可消除電晶體134及電晶體135之一者。即使將電晶體134消除，因為電晶體132在週期T3中導通，節點A的電位下降至V1。相似地，即使將電晶體135消除，因為電晶體133在週期T3中導通，佈線121的電位下降至V1。

須注意如同圖10C，在圖9A至9C以及圖10A及10B中，可將電晶體134及電晶體135消除。

須注意如圖11A所示，可消除電晶體133。即使將電晶體133消除，因為佈線121在週期T5中進入浮動狀態，佈線121的電位仍維持為V1。

須注意如同圖11A，可消除圖9A至9C以及圖10A至10C中的電晶體133。

須注意如圖11B所示，可消除電晶體102。即使將電晶體102消除，因為佈線121在週期T4中進入浮動狀態，佈線121的電位仍維持為V1。

須注意如同圖11B，可消除圖9A至9C、圖10A至10C、以及圖11A中的電晶體102。

須注意如圖11C所示，可消除電晶體103、電晶體104、以及電容器106。即使將電晶體103、電晶體104、以及電容器106消除，因為佈線121在週期T4中進入浮動狀態，佈線121的電位仍維持為V1。

須注意如同圖11C，可消除圖9A至9C、圖10A至10C、以及圖11A及11B中的電晶體103、電晶體104、以及電容器106。

須注意如圖12A所示，可用二極體133a置換電晶體133。二極體133a對應於電晶體133。二極體133a具有當將L位準之訊號輸入至佈線124B時降低佈線121之電位的功能，以及當將H位準之訊號輸入至佈線124B時使佈線124B及佈線121離開電傳導的功能。將二極體133a之一終端(在下文中指稱為輸入終端或陽極)連接至佈線121。將二極體133a之另一終端(在下文中指稱為輸出終端或陰極)連接至佈線124B。

須注意在圖12A中，在以二極體133a置換電晶體133的情形中，可將訊號S2輸入至佈線124B。因此，佈線124B可連接至佈線123A至123C且佈線124B及佈線123A至123C可共享。

須注意如同圖12A，在圖9A至9C、圖10A至10C、以及圖11A至11C中，可用二極體133a置換電晶體133，可將二極體133a之一終端連接至佈線121，並可將二極體133a之另一終端連接至佈線124B。

須注意如圖12B所示，電晶體133可係二極體連接的。二極體連接的電晶體133對應於二極體133a。電晶體133之第一終端係連接至佈線124B。電晶體133之第二終端係連接至佈線121。電晶體133之閘極係連接至佈線121。然而，此實施例未受此所限制。電晶體133之閘極可連接至佈線124B。

須注意如同圖12B，在圖9A至9C、圖10A至10C、圖11A至11C、以及圖12A中，電晶體133的第一終端 可連接至佈線124B，電晶體133的第二終端可連接至佈線121，且電晶體133的閘極可連接至佈線121。然而，此實施例未受此所限制。電晶體133之閘極可連接至佈線124B。

須注意如圖12C所示，可用二極體134a置換電晶體134，且可用二極體135a置換電晶體135。二極體134a及二極體135a分別對應於電晶體134及電晶體135。二極體134a具有當將L位準之訊號輸入至佈線126時降低節點A之電位的功能，以及當將H位準之訊號輸入至佈線126時使佈線126及節點A離開電傳導的功能。二極體135a具有當將L位準之訊號輸入至佈線126時降低佈線121之電位的功能，以及當將H位準之訊號輸入至佈線126時使佈線126及佈線121離開電傳導的功能。將二極體134a之一終端(在下文中指稱為輸入終端或陽極)連接至節點A。將二極體134a之另一終端(在下文中指稱為輸出終端或陰極)連接至佈線126。將二極體135a之一終端(在下文中指稱為輸入終端或陽極)連接至佈線121。將二極體135a之另一終端(在下文中指稱為輸出終端或陰極)連接至佈線126。

須注意在圖12C中之以二極體置換電晶體134及電晶體135的情形中，例如，可將訊號S5之反相訊號輸入至佈線126。

須注意在圖12C中，僅可用二極體置換電晶體134及電晶體135之一者。

須注意如同圖12C，在圖9A至9C、圖10A至10C、圖11A至11C、以及圖12A及12B中，可用二極體134a置換電晶體134，可將二極體134a之一終端連接至節點A，並可將二極體134a之另一終端連接至佈線126。或者，可用二極體135a置換電晶體135，可將二極體135a之一終端連接至佈線121，並可將二極體135a之另一終端連接至佈線126。

須注意如圖13A所示，電晶體134及電晶體135可係二極體連接的。二極體連接的電晶體134及二極體連接的電晶體135分別對應於二極體134a及135a。電晶體134之第一終端係連接至佈線126。電晶體134之第二終端係連接至節點A。電晶體134之閘極係連接至節點A。電晶體135之第一終端係連接至佈線126。電晶體135之第二終端係連接至佈線121。電晶體135之閘極係連接至佈線121。然而，此實施例未受此所限制。電晶體134之閘極可連接至佈線126。電晶體135之閘極可連接至佈線126。

須注意如同圖13A，在圖9A至9C、圖10A至10C、圖11A至11C、以及圖12A至12C中，電晶體134的第一終端可連接至佈線126，電晶體134的第二終端可連接至節點A，且電晶體134的閘極可連接至節點A。或者，電晶體135的第一終端可連接至佈線126，電晶體135的第二終端可連接至佈線121，且電晶體135的閘極可連接至佈線121。然而，此實施例未受此所限制。電晶體134 之閘極可連接至佈線126。電晶體135之閘極可連接至佈線126。

須注意如圖13B所示，可額外設置電晶體137及電晶體138。電晶體137及電晶體138係n-通道電晶體。然而，此實施例未受此所限制。電晶體137及電晶體138可係p-通道電晶體。電晶體137之第一終端連接至佈線122F。電晶體137之第二終端係連接至佈線121。電晶體137之閘極連接至佈線128。電晶體138之第一終端連接至佈線122G。電晶體138之第二終端係連接至節點A。電晶體138之閘極連接至佈線128。例如，將訊號S6輸入至佈線128。因此，佈線128之功能可如同訊號線。訊號S6在許多情形中係具有H位準及L位準的數位訊號。例如，訊號S6之功能可如同將所有級重設之訊號。例如，將電壓V1供應至佈線122F及佈線122G。因此，佈線122F及佈線122G之功能可如同電源供應線。因此，佈線122A至122G可共享。在該情形中，電晶體137的第一終端及電晶體138之第一終端可連接至佈線122，如圖11B所示。然而，可將各物，諸如電流、電壓、或訊號，輸入至佈線128、佈線122F、以及佈線122G。

須注意在圖13B中，訊號S6在半導體裝置開始操作前的週期期間內可在H位準。或者，在將圖13B所示之半導體裝置使用為移位暫存器的情形中，訊號S6在該移位暫存器開始掃描之前的週期或該移位暫存器已完成該掃描之後的週期之期間內可在H位準。因此，可將該移位暫 存器的開始脈衝、或來自該移位暫存器之最低級的輸出訊號等使用為訊號S6。然而，此實施例之一範例未受此所限制。

須注意在圖13B中，僅可額外設置電晶體137及電晶體138之一者。

須注意如同圖13B，在圖9A至9C、圖10A至10C、圖11A至11C、圖12A至12C、以及圖13A中，可額外設置電晶體137，可將電晶體137之第一終端連接至佈線122F，可將電晶體137之第二終端連接至佈線121，並可將電晶體137之閘極連接至佈線128。或者，可額外設置電晶體138，可將電晶體138之第一終端連接至佈線122G，可將電晶體138之第二終端連接至節點A，並可將電晶體138之閘極連接至佈線128。

[實施例3]

在此實施例中，描述移位暫存器的一範例。在此實施例中的該移位暫存器可包括實施例1及實施例2的該半導體裝置。須注意該移位暫存器也可指稱為半導體裝置或閘極驅動器。須注意描述於實施例1及實施例2中的內容可施用至此實施例之該移位暫存器的內容。

首先，將參考圖14A以描述該移位暫存器的一範例。移位暫存器220連接至佈線201_1至201_N(N係自然數)、佈線202、佈線203、佈線204、佈線205、以及佈線206。

佈線202對應於描述於實施例1及實施例2中的佈線123(佈線123A至123C)或描述於實施例1及實施例2中的佈線124(佈線124A及124B)，且功能可如同訊號線或時鐘訊號線。此外，訊號GS2係自電路221輸入至佈線202。訊號GS2對應於描述於實施例1及實施例2中的訊號S2或S3，且功能可如同時鐘訊號。

佈線203對應於描述於實施例1及實施例2中的佈線123(佈線123A至123C)或描述於實施例1及實施例2中的佈線124(佈線124A及124B)，且功能可如同訊號線或時鐘訊號線。此外，訊號GS3係自電路221輸入至佈線203。訊號GS3對應於描述於實施例1及實施例2中的訊號S2或S3，且功能可如同反相時鐘訊號。

佈線204對應於描述於實施例1及實施例2中的佈線122(佈線122A至122G)，且功能可如同電源供應線。此外，電壓V1係自電路221輸入至佈線204。

佈線205對應於描述於實施例1及實施例2中的佈線125，且功能可如同訊號線。此外，訊號GS4係自電路221輸入至佈線205。訊號GS4對應於描述於實施例1及實施例2中的訊號S4，且功能可如同開訊號(在下文中指稱為開始脈衝)或垂直同步訊號。

佈線206對應於描述於實施例1及實施例2中的佈線126，且功能可如同訊號線。此外，訊號GS5係自電路221輸入至佈線206。訊號GS5對應於描述於實施例1及實施例2中的訊號S5，且功能可如同重設訊號。

然而，此實施例未受以上描述所限制。可將各物，諸如訊號、電壓、或電流，輸入至佈線202至206。各佈線可在浮動狀態。

須注意如圖6C所示，可將不均衡時鐘訊號使用為訊號S2或訊號S3。在該情形中，例如，訊號S3可具有與S2之相位偏離180°的相位。因此，在將此實施例之該半導體裝置使用為移位暫存器的情形中，可防止一級中的選擇訊號與前級或次級中的選擇訊號重疊。

佈線201_1至201_N各者對應於描述於實施例1及實施例2中的佈線121，且各者之功能可如同閘極線或掃描線。此外，訊號GS1_1至GS1_N係分別自佈線201_1至201_N輸出。訊號GS1_1至GS1_N各者對應於描述於實施例1及實施例2中的訊號S1，且各者之功能可如同輸出訊號、選擇訊號、掃描訊號、或閘極訊號。

須注意如圖14B所示，訊號GS1_1至GS1_N從訊號GS1_1順序進入H位準。例如，訊號GS1_i-1(i係1至N之任一者)進入H位準。之後，當將訊號GS2及訊號GS3反相時，訊號GS1_i-1進入L位準且訊號GS1_i進入H位準。之後，當將訊號GS2及訊號GS3再次反相時，訊號GS1_i進入L位準且訊號GS1_i+1進入H位準。以此方式，訊號GS1_1至GS1_N循序地進入H位準。換言之，循序地選擇佈線201_1至201_N。

電路221具有供應訊號、或電壓等至移位暫存器220以控制移位暫存器220之功能，且功能可如同控制電路或 控制器等。在此實施例中，電路211將訊號GS2、訊號GS3、電壓V1、訊號GS4、以及訊號GS5分別供應至佈線202、佈線203、佈線204、佈線205、以及佈線206。然而，此實施例未受此所限制。移位暫存器220可供應訊號、電流、或電壓等至該等佈線以外的各種電路以控制此等電路。例如，訊號221可將訊號、或電壓等供應至訊號線驅動器電路、掃描線驅動器電路、及/或像素等以控制此等電路。

例如，電路221包括電路222及電路223。電路222具有產生電源供應電壓，諸如正電源供應電壓、負電源供應電壓、接地電壓、或參考電壓的功能，且功能可如同電源供應電路或調整器。電路223具有產生各種訊號，諸如時鐘訊號、反相時鐘訊號、開始訊號、重設訊號、及/或視訊訊號的功能，且功能可如同時序產生器。然而，此實施例未受此所限制。電路221可包括除了電路222及電路223以外的各種電路或各種元件。例如，電路221可包括振盪器、位準移位器電路、反相器電路、緩衝器電路、DA轉換器電路、AD轉換器電路、運算放大器、移位暫存器、查找表、線圈、電晶體、電容器、電阻器、及/或除頻器等。

其次，將參考圖15以描述移位暫存器220的一範例。圖15中的移位暫存器包括正反器200_1至200_N(N係自然數)之複數個正反器。正反器200_1至200_N各者對應於描述於實施例1及實施例2中的該半導體裝置。圖 15顯示作為範例之將圖9B中的該半導體裝置使用為正反器之結構。

描述該移位暫存器的連接關係。首先，描述正反器200_i的連接關係。在正反器200_i中，佈線121、佈線122、佈線123、佈線124、佈線126、以及佈線127分別連接至佈線201_i、佈線204、佈線202、佈線203、佈線201_i-1、以及佈線201_i+1。然而，在許多情形中，待連接至佈線123及佈線124的該等佈線係在奇數級之正反器及在偶數級的正反器中切換。例如，若在奇數級正反器中，佈線123連接至佈線202且佈線124連接至佈線203，則在偶數級正反器中，佈線123連接至佈線203且佈線124連接至佈線202。另一方面，若在奇數級正反器中，佈線123連接至佈線203且佈線124連接至佈線202，則在偶數級正反器中，佈線123連接至佈線202且佈線124連接至佈線203。

須注意在正反器200_1中，佈線125係連接至佈線205。

須注意在正反器200_N中，佈線126係連接至佈線206。

其次，參考圖14B所示之時序圖以描述顯示於圖15中的該移位暫存器之操作的一範例。須注意將省略與描述於實施例1及實施例2中之該半導體裝置的操作相同之操作的描述。

描述正反器200_i的操作。首先，訊號GS1_i-1進入 H位準。然後，正反器200_i開始週期T1中的操作，且訊號GS1_i進入L位準。之後，將訊號GS2及訊號GS3反相。然後，正反器200_i開始週期T2中的操作，且訊號GS1_i進入H位準。將訊號GS1_i作為重設訊號輸入至正反器200_i-1並作為開始訊號輸入至正反器200_i+1。因此，正反器200_i-1開始週期T3中的操作且正反器200_i+1開始週期T1中的操作。之後，將訊號GS2及訊號GS3再次反相。然後，正反器200_i+1開始週期T2中的操作，且訊號GS1_i+1進入H位準。將訊號GS1_i+1作為重設訊號輸入至正反器200_i中。因此，因為正反器200_i開始週期T3中的操作，訊號GS1_i進入L位準。之後，在訊號GS1_i-1再次進入H位準之前，在每次將訊號GS2及訊號GS3反相時，正反器200_i重複週期T4中的該操作及週期T5中的該操作。

須注意，取代來自前級正反器的輸出訊號，訊號GS4從外部電路經由佈線205輸入至正反器200_1。因此，當訊號GS4進入H位準時，正反器200_1開始週期T1中的操作。

須注意，取代來自次級正反器的輸出訊號，訊號GS5從外部電路經由佈線206輸入至正反器200_N。因此，當訊號GS5進入H位準時，正反器200_N開始週期T3中的操作。

藉由將描述於實施例1及實施例2中的該半導體裝置使用為此實施例中的該移位暫存器，可得到與描述於實施 例1及實施例2中的該半導體裝置相似之優點。

須注意可消除佈線206。在該情形中，例如，將顯示於圖10C中的電晶體134及電晶體135消除之結構可用於正反器200_N。

須注意在使用訊號取代正反器200_1至200_N中之電壓V1的情形中，可將佈線204消除。

須注意訊號GS4可輸入至佈線206，如同佈線205的情形。在該情形中，藉由將佈線206連接至佈線205，佈線205及佈線206可共享。或者，訊號GS2可輸入至佈線206，如同佈線202的情形。在該情形中，藉由將佈線206連接至佈線202，佈線206及佈線202可共享。或者，訊號GS3可輸入至佈線206，如同在佈線203中。在該情形中，藉由將佈線206連接至佈線203，佈線206及佈線203可共享。或者，電壓V1可輸入至佈線206，如同佈線204的情形。在該情形中，藉由將佈線206連接至佈線204，佈線206及佈線204可共享。

須注意在將需要訊號GS6之與圖13B中的結構類似之結構用於正反器200_1至200_N的情形中，佈線207可如圖16所示地加入。訊號GS6係輸入至佈線207。訊號GS6對應於描述於實施例2中的訊號S6，且功能可如同所有級中的重設訊號。此外，佈線207對應於圖13B中的佈線128，且功能可如同訊號線。

然而，此實施例未受此所限制。藉由使佈線207與不同佈線共享，可減少佈線之數量或訊號或電源供應電壓的 數量。例如，訊號GS4可輸入至佈線207，如同佈線205的情形。因此，藉由將佈線207連接至佈線205，佈線207及佈線205可共享。或者，訊號GS5可輸入至佈線207，如同佈線206的情形。因此，藉由將佈線207連接至佈線206，佈線207及佈線206可共享。或者，可將其係來自正反器200_N之輸出訊號的訊號S1_N輸入至佈線207。因此，藉由將佈線207連接至佈線201_N，佈線207及佈線201_N可共享。

須注意在將需要電壓V2之與圖9C中的結構類似之結構用於正反器200_1至200_N的情形中，可額外設置佈線。將電壓V2供應至額外設置的該佈線。此外，該佈線對應於圖9C中的佈線127，且功能可如同電源供應線。

須注意如實施例1及實施例2所描述的，在將其L位準之電位低於V1的訊號、其H位準之電位低於V2的訊號、或其電壓振幅低於(V2-V1)的訊號等輸入該正反器，以抑制該電晶體的特徵之退化的情形中，可額外設置佈線。將訊號輸入至該佈線。該佈線之功能可如同訊號線。

須注意如圖17A所示，該移位暫存器可包括電路212、電路213、電路214、電路215、及/或電路216。電路212至216各者具有增加(或減少)輸入訊號之電壓振幅或輸入電壓並輸出該輸入訊號的功能，且功能可如同位準移位器電路。或者，電路212至216具有將輸入訊號反相並輸出該反相輸入訊號的功能，且功能可如同反相器電路或緩衝器電路。佈線202係經由電路212連接至該等正反 器。佈線203係經由電路213連接至該等正反器。佈線204係經由電路214連接至該等正反器。佈線205係經由電路215連接至該等正反器。佈線206係經由電路216連接至該等正反器。以此方式，因為可將具有低振幅之訊號輸入至該移位暫存器，可降低外部電路的驅動電壓。因此，可達成該外部電路之成本、或功率消耗等的降低。

須注意如圖17A所示，移位暫存器可包括電路212至216之任何一個、二個、或多個。

須注意如圖17B所示，該移位暫存器可包括電路211_1至211_N。電路211_1至211_N各者具有增加輸入訊號之電流容量、增加該輸入訊號的電壓振幅、或將該輸入訊號反相的功能，且功能可如同緩衝器電路、位準移位器電路或反相器電路。電路211_1至211_N係連接於個別正反器200_1至200_N以及個別佈線201_1至201_N之間。例如，電路211_i係連接於正反器200_i及佈線201_i之間。然後，將其係來自正反器200_i之輸出訊號的訊號GS1_i經由電路211_i從佈線201_i輸出。以此方式，因為可使各正反器的驅動電壓變低，可達成功率消耗降低、或抑制電晶體之特徵的退化等。或者，因為可使包括在各正反器中之電晶體(具體地說，電晶體101)的通道寬度變小，可實現佈置面積縮減。

須注意在圖17B所示的範例中，訊號GS1_i係作為重設訊號經由電路211_i輸入至正反器200_i-1。因此，在正反器200_i-1中，因為電晶體101在週期T3之期間內 的導通時間週期甚長，可將其係來自正反器200_i-1之輸出訊號的訊號GS_i-1的下降時間縮短。另一方面，訊號GS1_i係作為開始訊號輸入至正反器200_i+1而無須經由電路211_i。因此，在正反器200_i+1中，因為節點A的電位在週期T1之期間內可迅速地上昇，可達成驅動頻率增加。然而，此實施例未受此所限制。訊號GS1_i可作為重設訊號輸入至正反器200_i-1而無須經由電路211_i。或者，訊號GS1_i可作為開始訊號經由電路211_i輸入至正反器200_i+1。

須注意在圖14A所示之該移位暫存器中，訊號GS1_1至GS1_N的週期係以訊號S2之週期的一半或以訊號S3之週期的一半而彼此不同。然而，此實施例未受此所限制。訊號GS1_1至GS1_N的週期可以訊號S2之週期的1/2×M(M係自然數)倍或以訊號S3之週期的1/2×M倍而彼此不同。亦即，一列之訊號GS1_1至GS1_N間的訊號進入H位準之週期及不同列之訊號GS1_1至GS1_N間的訊號進入H位準之週期可彼此重疊。為實現此，可將具有2×M之相位的時鐘訊號輸入至該移位暫存器。

參考圖24中的移位暫存器以描述具體範例。圖24僅顯示正反器200_i+1至200_i+2M+1。正反器200_i+1至200_i+M的佈線123係分別連接至佈線203_1至203_M。正反器200_i+1至200_i+M的佈線124係分別連接至佈線204_1至204_M。正反器200_i+M+1至200_i+2M的佈線123係分別連接至佈線204_1至204_M。正反器 200_i+M+1至200_i+2M的佈線124係分別連接至佈線203_1至203_M。此外，正反器200_i+1之佈線125係連接至正反器200_i的佈線121。正反器200_i+1之佈線126係連接至正反器200_i+M+1的佈線121。須注意佈線203_1至203_M對應於佈線203。須注意佈線204_1至204_M對應於佈線204。如圖25A所示，訊號GS2_1至GS2_M係分別輸入至佈線203_1至203_M。訊號GS3_1至GS3_M係分別輸入至佈線204_1至204_M。訊號GS2_1至GS2_M係彼等之相位係以1/2M個週期彼此不同的M個時鐘訊號並對應於訊號GS2。訊號GS3_1至GS3_M係訊號GS2_1至GS2_M的反相訊號並對應於訊號GS3。以此方式，訊號GS1_1至GS1_N的週期可以週期的1/2xM(M係自然數)倍與訊號S2之週期不同或以週期的1/2xM倍而與訊號S3之週期不同。

須注意在圖24中，正反器200_i+1的佈線125可連接至正反器200_i-M+1至200_i-1之任一者的佈線121。以此方式，因為將正反器200_i+1中的電晶體131導通的時序可較早發生，節點A之電位上昇時序可較早發生。因此，可增加驅動頻率。或者，因為電晶體131或電晶體132的通道寬度可減少，可實現佈置面積縮減。

須注意在圖24中，正反器200_i+1的佈線126可連接至正反器200_i+M+2至200_i+2M之任一者的佈線121。以此方式，因為將正反器200_i+1中的電晶體101斷開的時序可較早發生，訊號S1_i+1的下降時間可縮 短。

須注意在圖24中，正反器200_i+1的佈線126可連接至正反器200_i+2至200_i+M之任一者的佈線121。以此方式，可使訊號S1_1至S1_N的脈衝寬度小於該時鐘訊號之週期的一半。因此，當功率消耗縮減實現時可增加驅動頻率。

須注意在圖24中，M4為佳。M2更佳。此係因為，在將圖23A至23E中的移位暫存器用於顯示裝置之掃描線驅動器電路的情形中，若M係過大之數，會將複數種視訊訊號寫至像素。因此，在部分情形中，不規則視訊訊號輸入至該像素的週期變長且顯示品質受損。圖25B顯示在M=2之情形中，時序圖的範例。

[實施例4]

在此實施例中，將描述半導體裝置及包括該半導體裝置之移位暫存器的範例。須注意可將描述於實施例1至3中的內容施用至此實施例之該半導體裝置及該移位暫存器的內容。

首先，將參考圖19A以描述此實施例之半導體裝置。須注意與圖1A之部位共同的部位係以共同參考數值表示，且因此省略其之描述。

圖19A的半導體裝置包括電路100、電晶體101、電晶體102、電晶體103、電晶體104、電容器105、電容器106、以及電晶體301。電晶體301對應於電晶體101並 具有與電晶體101相似的功能。此外，電晶體301係n-通道電晶體。須注意電晶體301可係p-通道電晶體。

電晶體301之第一終端係連接至佈線123D。電晶體301的第二終端係連接至佈線311。電晶體301之閘極係連接至節點A。

佈線123D對應於佈線123A至123C。訊號S2係輸入至佈線123D。因此，如圖3D，佈線123D及佈線123A至123C可共享。在該情形中，電晶體301之第一終端係連接至佈線123。訊號S7係自佈線311輸出。訊號S7對應於訊號S1。

其次，將參考圖19B之時序圖以描述圖19A之半導體裝置的操作。須注意省略與圖1A之該半導體裝置共同之操作的描述。

首先，節點A的電位在週期T1中開始上昇。然後，類似電晶體101，電晶體301在節點A的電位變得與佈線123D之電位(V1)及電晶體301的臨界電壓(Vth301)之和相等時導通，(V1+Vth301)。然後，使佈線123D及佈線311進入電傳導。因此，因為在L位準之訊號S2係自佈線123D供應至佈線311，佈線311的電位下降至V1。

其次，因為節點A的電位在週期T2中到達(V1+Vth101+α)，電晶體301保持導通。因此，佈線123D及佈線311保持電傳導。因此，因為在H位準之訊號S2係自佈線123D供應至佈線311，佈線311的電位上昇至V2。

其次，節點A的電位在週期T3中開始下降至V1。類似電晶體101，電晶體301在節點A的電位變得與佈線123D之電位(V1)及電晶體301的臨界電壓(Vth301)之和相等之前係導通的，(V1+Vth301)。因此，因為在L位準之訊號S1係自佈線123D供應至佈線311，佈線311的電位下降至V1。之後，當節點A的電位下降至(V1+Vth301)時，電晶體301斷開。

在週期T4及週期T5的期間內，因為節點A的電位維持為V1，電晶體301保持斷開。因此，佈線123D及佈線311保持離開電傳導。

在圖19A的該半導體裝置中，佈線121及佈線311可用相同時序輸出訊號。因此，從佈線121輸出之訊號S1及從佈線311輸出的訊號S7之一者可用於驅動負載，諸如閘極線或像素，且彼等之另一者可使用為用於驅動不同電路的訊號，諸如用於轉移之訊號。以此方式，可驅動不同電路而不受因驅動該負載等所導致之訊號的扭曲、或延遲等的不利影響。

須注意可將電容器連接在電晶體301的閘極及第二終端之間。該電容器對應於電容器105。

須注意如圖20A所示，可將電晶體301加至圖6A的半導體裝置。

須注意如圖20B所示，可加入電晶體302、電晶體303、及/或電晶體304。電晶體302、電晶體303、及電晶體304分別對應於電晶體134、電晶體102、以及電晶體 133，並具有相似的功能。電晶體302之第一終端連接至佈線122H。電晶體302的第二終端連接至佈線331。電晶體302之閘極連接至佈線126。電晶體303之第一終端連接至佈線331。電晶體303之第二終端係連接至節點A。電晶體303之閘極連接至佈線123E。電晶體304之第一終端連接至佈線122I。電晶體304的第二終端連接至佈線331。電晶體304之閘極連接至佈線124C。然而，此實施例未受此所限制。可僅加入電晶體302、電晶體303、及電晶體304之一者或二者。

須注意在圖20B中，因為將與佈線123A至123C相同的訊號(例如，訊號S2)輸入至佈線123D及佈線123E，佈線123D、佈線123E、以及佈線123A至123C可共享。在該情形中，將電晶體301的第一終端及電晶體303之閘極連接至佈線123。

須注意在圖20B中，因為將與佈線122A至122E相同的電壓(例如，電壓V1)輸入至佈線122H及佈線122I，佈線122H、佈線122I、以及佈線122A至122E可共享。在該情形中，將電晶體302的第一終端及電晶體304之閘極連接至佈線122。

須注意在圖20B中，類似電晶體135，可用二極體或二極體連接的電晶體置換電晶體302。或者，類似電晶體133，可用二極體或二極體連接的電晶體置換電晶體304。

其次，參考圖21以描述包括上述半導體裝置之移位 暫存器的一範例。須注意省略描述於實施例3中之內容的描述。或者，與圖14中之部位相同的部位係以相同之參考數值表示，且因此省略其描述。

該移位暫存器包括正反器320_1至320_N之複數個正反器。正反器320_1至320_N對應於圖14中的正反器200_1至200_N。或者，正反器320_1至320_N對應於圖19A、圖20A、或圖20B中的半導體裝置。圖21顯示使用圖20A中的該半導體裝置之情形的一範例。

在正反器320_i中，佈線311係連接至佈線321_i。然後，佈線126係連接至佈線321_i-1。

訊號GS7_1至GS7_N係分別自佈線321_1至321_N輸出。訊號GS7_1至GS7_N對應於訊號S7，且各者功能可如同轉移訊號、輸出訊號、選擇訊號、掃描訊號、或閘極訊號。

其次，參考圖14B中之時序圖以描述顯示於圖21中的該移位暫存器之操作。

描述正反器320_i的操作。首先，訊號GS7_i-1進入H位準。然後，正反器320_i開始週期T2中的操作，且訊號GS1_i及訊號GS7_i進入L位準。之後，將訊號GS2及訊號GS3反相。然後，正反器320_i開始週期T2中的操作，且訊號GS1_i及訊號GS7_i進入H位準。將訊號GS1_i作為重設訊號輸入至正反器320_i-1並將訊號GS7_i作為開始訊號輸入至正反器320_i+1。因此，正反器320_i-1開始週期T3中的操作且正反器320_i+1開始週 期T1中的操作。之後，將訊號GS2及訊號GS3再次反相。然後，正反器320_i+1開始週期T2中的操作，且訊號GS1_i+1進入H位準。將訊號GS1_i+1作為重設訊號輸入至正反器320_i中。因此，因為正反器320_i開始週期T3中的操作，訊號GS1_i及訊號GS7_i進入L位準。之後，在訊號GS7_i-1再次進入H位準之前，在每次將訊號GS2及訊號GS3反相時，正反器320_i重複週期T4中的該操作及週期T5中的該操作。

在此實施例之該移位暫存器中，因為將訊號GS7_1至GS7_N使用為開始訊號，訊號S1_1至S1_N的延遲時間可縮短。此係因為，因為訊號GS7_1至GS7_N未輸入至該閘極線、或該像素等，訊號GS7_1至GS7_N的延遲或扭曲相較於訊號S1_1至S1_N係輕微的。

或者，在此實施例的移位暫存器中，因為將訊號GS1_1至GS1_N使用為重設訊號，可使電晶體101在週期T3之期間內在各正反器之操作中為導通的時間週期更長。因此，可將訊號S1_1至S1_N的下降時間及訊號GS7_1至GS7_N的下降時間縮短。

須注意可將訊號GS1_1至GS1_N作為開始訊號輸入至次級正反器。例如，訊號GS1_i可作為開始訊號輸入至正反器320_i+1。

須注意可將訊號GS7_1至GS7_N作為重設訊號輸入至前級正反器。例如，訊號GS7_i可作為重設訊號輸入至正反器320_i-1。

[實施例5]

在此實施例中，描述顯示裝置之範例。

首先，參考圖22A以描述液晶顯示裝置之系統方塊的範例。該液晶顯示裝置包括電路5361、電路5362、電路5363_1、電路5363_2、像素部5364、電路5365、以及發光裝置5366。將從電路5362延伸之複數條佈線5371以及從電路5363_1及電路5363_2延伸的複數條佈線5372設置在像素部5364中。此外，包括顯示元件(諸如，液晶元件)之像素5367係以矩陣形式設置在複數條佈線5371及複數條佈線5372彼此相交的個別區域中。

電路5361具有回應於視訊訊號5360將訊號、或電壓等輸出至電路5362、電路5363_1、電路5363_2、以及電路5365的功能，且功能可如同控制器、控制電路、時序產生器、或調整器等。

例如，電路5361將訊號輸出至電路5362，諸如掃描線驅動器電路開始訊號(SSP)、掃描線驅動器電路時鐘訊號(SCK)、訊號線驅動器電路反相時鐘訊號(SCKB)、視訊訊號資料(DATA)、或鎖存信號(LAT)。電路5362具有回應於此種訊號將視訊訊號輸出至複數條佈線5371之功能，且功能如同訊號線驅動器電路。

須注意在將該等視訊訊號輸入至複數條佈線5371的情形中，複數條佈線5371之功能可如同訊號線、視訊訊號線、或訊源線等。

例如，電路5361將訊號輸出至電路5363_1及電路5363_2，諸如掃描線驅動器電路開始訊號(GSP)、掃描線驅動器電路時鐘訊號(GCK)、或掃描線驅動器電路反相時鐘訊號(GCKB)。電路5363_1及電路5363_2各者具有回應於此種訊號將掃描訊號輸出至複數條佈線5372的功能，且功能如同掃描線驅動器電路。

須注意在將掃描訊號輸入至複數條佈線5372的情形中，複數條佈線5372之功能可如同訊號線、掃描線、或閘極線等。

須注意因為相同訊號係從電路5361輸入至電路5363_1及電路5363_2，從電路5363_1輸出至複數條佈線5367的掃描訊號及從電路5363_2輸出至複數條佈線5367的掃描訊號在許多情形中具有幾乎相同的時序。因此，可減少由電路5363_1及電路5363_2之驅動所導致的負載。因此，可使該顯示裝置變得更大。或者，該顯示裝置可具有較高的清析度。或者，因為可減少包括在電路5363_1及電路5363_2中之電晶體的通道寬度，可得到具有較窄訊框的顯示裝置。

例如，電路5361將背光控制訊號(BLC)輸出至電路5365。電路5365具有依據該背光控制訊號(BLC)藉由控制供應至發光裝置5366之電力量、或供應該電力至發光裝置5366的時間等控制發光裝置5366之亮度(或平均亮度)的功能，且功能如同電源供應電路。

須注意可消除電路5363_1及電路5363_2之一者。

須注意可將諸如電容器線、電源供應線、或掃描線之佈線新設置在像素部5364中。然後，電路5361可將訊號、或電壓等輸出至此種佈線。此外，可額外設置與電路5363_1或電路5363_2相似的電路。該額外設置的電路可將訊號，諸如掃描訊號，輸出至該額外設置的佈線。

須注意像素5367可包括發光元件，諸如EL元件，作為顯示元件。在該情形中，如圖22B所示，因為該顯示元件發光，可將電路5365及發光裝置5366消除。此外，為將電力供應至該顯示元件，可將功能可如同電源供應線之複數條佈線5373設置在像素部5364中。電路5361可將稱為電壓之電源供應電壓(ANO)供應至佈線5373。佈線5373可依據色彩成分分別地連接至該等像素或連接至所有像素。

須注意圖22B顯示電路5361供應不同訊號至電路5363_1及電路5363_2的範例。電路5361將訊號輸出至電路5363_1，諸如掃描線驅動器電路開始訊號(GSP1)、掃描線驅動器電路時鐘訊號(GCK1)、及掃描線驅動器電路反相時鐘訊號(GCKB1)。此外，電路5361將訊號輸出至電路5363_2，諸如掃描線驅動器電路開始訊號(GSP2)、掃描線驅動器電路時鐘訊號(GCK2)、及掃描線驅動器電路反相時鐘訊號(GCKB2)。在該情形中，電路5363_1可僅掃描在複數條佈線5372之奇數列中的佈線，且電路5363_2可僅掃描在複數條佈線5372之偶數列中的佈線。因此，電路5363_1及電路5363_2的驅動頻率可降 低，從而可達成功率消耗縮減。或者，可使可佈置一級正反器的區域變大。因此，顯示裝置可具有較高的清析度。或者，可使顯示裝置變得更大。

須注意如同圖22B，電路5361可供應不同訊號至圖22A中的電路5363_1及電路5363_2。

其次，參考圖23A至23E以描述該顯示裝置之結構的一範例。

在圖23A中，具有將訊號輸出至像素部5364之功能的電路(例如，電路5362、電路5363_1、及電路5363_2)係形成在像素部5364也形成於其上方之基材5380上方。此外，電路5361係形成在與像素部5364不同之基材上方。以此方式，因為外部組件的數量降低，可達成成本降低。或者，因為輸入至基材5380之訊號或電壓的數量降低，基材5380及該外部組件之間的連接數量可降低。因此，可達成可靠性改善或良率增加。

須注意在該電路形成在與像素部5364不同之基材上方的情形中，該基材可藉由TAB(捲帶自動接合)法載置於FPC(撓性印刷電路)上。或者，該基材可藉由COG(玻璃覆晶接合)法載置在與像素部5364相同的基材5380上。

須注意在該電路係形成在與像素部5364不同之基材上方的情形中，使用單晶半導體形成的電晶體可形成在該基材上。因此，形成在該基材上方的該電路可具有，諸如驅動頻率改善、驅動電壓改善、或抑制輸出訊號中的變化之優點。

須注意在許多情形中，訊號、電壓、或電流等係經由輸入端5381自外部電路輸入。

在圖23B中，具有低驅動頻率的電路(例如，電路5363_1及電路5363_2)係如同像素部5364般形成在基材5380上方。此外，電路5361及電路5362係形成在與像素部5364不同之基材上方。以此方式，因為形成在基材5380上方的該電路可使用具有低遷移率的電晶體形成，非單晶半導體、微晶半導體、有機半導體、或氧化物半導體等可用於該電晶體的半導體層。因此，可達成該顯示裝置之尺寸的增加、步驟數量之減少、成本的降低、或良率之改善等。

須注意如圖23C所示，電路5362的一部分(電路5362a)可形成在像素部5364形成於其上方之基材5380上方，且電路5362之其他部分(電路5362b)可形成在與像素部5364不同的基材上方。電路5362a包括在許多情形中可使用具有低遷移率之電晶體形成的電路(例如，移位暫存器、選擇器、或開關)。此外，電路5362b包括在許多情形中係使用具有高遷移率且在特徵中具有少量變化之電晶體形成為佳的電路(例如，移位暫存器、鎖存器電路、緩衝器電路、DA轉換器電路、或AD轉換器電路)。以此方式，如圖23B，可將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體等用於該電晶體的半導體層。另外，可達成外部組件的減少。

在圖23D中，具有將訊號輸出至像素部5364之功能 的電路(例如，電路5362、電路5363_1、以及電路5363_2)及具有控制此等電路之功能的電路(電路5361)係形成在與像素部5364不同的基材上方。以此方式，因為該像素部及其周邊電路可形成在不同基材上方，可達成良率改善。

在圖23E中，電路5361的一部分(電路5361a)係形成在像素部5364形成於其上方之基材5380上方，且電路5361之其他部分(電路5361b)係形成在與像素部5364不同的基材上方。電路5361a包括在許多情形中可使用具有低遷移率之電晶體形成的電路(例如，開關、選擇器、或位準移位電路)。此外，電路5361b包括在許多情形中係使用具有高遷移率且低變化之電晶體形成為佳的電路(例如，移位暫存器、時序產生器、振盪器、調整器、或類比緩衝器)。

須注意可將實施例1至4中的該半導體裝置或移位暫存器使用為電路5363_1及電路5363_2。在該情形中，若電路5363_1及電路5363_2係形成在與該像素部相同的基材上方，形成在該基材上方的所有電晶體之極性可係n-型或p-型。因此，可實現步驟數量的減少、良率改善、或成本降低。具體地說，藉由將所有電晶體的極性設定為n-型，可將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體等用於該電晶體的半導體層。因此，可達成該顯示裝置之尺寸的增加、成本的降低、或良率之改善等。

須注意在許多情形中，在其半導體層係使用非單晶半 導體、微晶半導體、有機半導體、或氧化物半導體等形成的電晶體中導致特徵退化，諸如臨界電壓的增加或遷移率之降低。然而，因為該電晶體之特徵的退化可在實施例1至4中的該半導體裝置或移位暫存器中受到抑制，可使該顯示裝置的壽命更長。

須注意可將實施例1至4中的該半導體裝置或移位暫存器使用為電路5362之一部分。例如，顯示於圖23C中的電路5362a可包括實施例1至4中的該半導體裝置或移位暫存器。

[實施例6]

在此實施例中，將描述該移位暫存器的佈置圖(在下文中也指稱為頂視圖)。在此實施例中，例如，將描述顯示於圖15中之該移位暫存器的佈置圖。須注意除了圖15中的該移位暫存器外，描述於此實施例中的內容可施用至實施例1至5中的該半導體裝置、該移位暫存器、或該顯示裝置。須注意此實施例中的該佈置圖係一範例且此此未受此所限制。

參考圖30及圖31以描述此實施例中的該佈置圖。圖30描繪該移位暫存器之一部分的佈置圖之一範例。例如，圖31描繪正反器200_i的佈置圖。

顯示於圖30及圖31中的電晶體、電容器、及佈線等各者包括傳導層401、半導體層402、傳導層403、傳導層404、以及接點孔405。然而，此實施例未受此所限 制。可新形成不同的傳導層、絕緣膜、或不同的接點孔。例如，可額外地設置將傳導層401連接至傳導層403的接點孔。

傳導層401可包括功能如同閘極或佈線的部位。半導體層402可包括功能如同該電晶體之半導體層的部位。傳導層403可包括功能如同佈線或源極或汲極的部位。傳導層404可包括功能如同透明電極、像素電極、或佈線的部位。可使用接點孔405以連接傳導層401及傳導層404或以連接傳導層403及傳導層404。

在圖30的範例中，佈線202包括開口部411且佈線203包括開口部412。以此方式，因為線202及佈線203包括該等開口部，寄生電容可降低。或者，可抑制由於靜電放電所導致的該電晶體之崩潰。然而，此實施例未受此所限制。類似佈線204，開口部411或開口部412可消除。或者，類似佈線202或佈線203，可設置用於佈線204的開口部。

在圖30的該範例中，藉由將開口部設置在佈線202或佈線203與不同佈線的一部分相交部中，該佈線的跨越電容可降低。因此，可達成雜訊降低或訊號之延遲或扭曲的降低。

在圖30的範例中，傳導層404係形成於包括在佈線204中的傳導層403之一部分的上方。然後，傳導層404係經由接點孔405連接至傳導層403。以此方式，因為可使佈線電阻變低，可達成抑制電壓下降或訊號之延遲或扭 曲的降低。然而，此實施例未受此所限制。傳導層404及接點孔405可消除。或者，類似佈線204，傳導層404可形成在佈線202或佈線203中的傳導層403之一部分的上方，使得傳導層404可連接至傳導層403。

此處，在圖30的該範例中，佈線202的寬度、佈線203之寬度、以及佈線204的寬度係分別以佈線寬度421、佈線寬度422、以及佈線寬度423表示。然後，開口部411的寬度、開口部411的長度、開口部412的寬度、以及開口部412的長度係分別以寬度424、長度425、寬度426、以及長度427表示。

須注意輸入至佈線202及佈線203的該等訊號在許多情形中係彼此之反相訊號。因此，將佈線202的佈線電阻或寄生電容設定成與佈線203之佈線電阻或寄生電容幾乎相等為佳。因此，佈線202包括其寬度幾乎與佈線寬度422相等的部位為佳。或者，開口部411包括其寬度幾乎與開口部412之寬度426相等的部位或其長度幾乎與開口部412之長度427相等的部位為佳。然而，此實施例未受此所限制。佈線寬度421、佈線寬度422、開口部411之寬度424、開口部411的長度425、或開口部412的長度427可具有各種值。例如，當佈線202及不同佈線的跨越電容高於佈線203及不同佈線之跨越電容時，藉由減少佈線202的佈線電阻，可使輸入至佈線202及佈線203之訊號的延遲或扭曲幾乎相同。因此，佈線202可包括較佈線寬度422更寬之部位。或者，開口部411可包括比開口部 412之寬度426更窄的部位。或者，開口部411可包括比開口部412之長度427更短的部位。另一方面，當佈線202及不同佈線的跨越電容低於佈線203及不同佈線之跨越電容時，佈線202可包括比佈線寬度422更窄之部位。或者，開口部411可包括比開口部412之寬度426更寬的部位。或者，開口部411可包括比開口部412之長度427更長的部位。

在佈線204不包括該開口部的情形中，佈線204包括較佈線寬度421或佈線寬度422更窄之部位為佳。此係因為佈線204不包括開口部，且佈線204有低佈線電阻。然而，此實施例未受此所限制。佈線204可包括較佈線寬度421或佈線寬度422更寬之部位。

在圖31之該範例中，電容器105及電容器106各者之一電極係使用傳導層401形成且電容器105及電容器106各者之另一電極係使用傳導層403形成。因此，因為每一單位面積可具有大電容值，可達成佈置面積縮減。然而，此實施例未受此所限制。半導體層402可設置在傳導層401及傳導層403之間。以此方式，可抑制在傳導層401及傳導層403之間的短路。或者，電容器105或電容器106可能係MOS電容器。

在圖31之該範例中，在電晶體101、電晶體103、電晶體104、電晶體131、電晶體132、電晶體133、電晶體134、以及電晶體135中，該等第二終端之傳導層401及傳導層403彼此重疊的區域小於該等第一終端之傳導層 401及傳導層403彼此重疊的區域為佳。以此方式，可達成電晶體101之閘極或佈線201_i之雜訊的降低。或者，因為可抑制第二終端上的電場濃度，可抑制該電晶體之退化或該電晶體的崩潰。

須注意半導體層402可針對傳導層401及傳導層403彼此重疊之部位設置。因此，可減少傳導層401及傳導層403之間的寄生電容，從而可達成雜訊降低。因為相似的原因，半導體層402或電晶體層403可針對傳導層401及傳導層404彼此重疊之部位設置。

須注意傳導層404可形成在傳導層401之一部分的上方，並可經由接點孔405連接至傳導層401。因此，可降低佈線電阻。或者，傳導層403及傳導層404可形成在傳導層401之一部分的上方，使得傳導層401經由接點孔405連接至傳導層404且傳導層403可經由接點孔405連接至傳導層404。以此方式，可更行降低佈線電阻。

須注意傳導層404可形成在傳導層403之一部分的上方，使得傳導層403可經由接點孔405連接至傳導層404。以此方式，可降低佈線電阻。

須注意傳導層401或傳導層403可形成在傳導層404之一部分的下方，使得傳導層404可經由接點孔405連接至傳導層401或傳導層403。以此方式，可降低佈線電阻。

須注意在將電容器105消除的情形中，如實施例1所描述的，電晶體101之閘極及第二終端之間的寄生電容可 高於電晶體101之閘極及第一終端之間的寄生電容。於圖18中顯示該情形中的電晶體101之佈置圖的一範例。在圖18的該範例中，將功能可如同電晶體101之第一電極的傳導層403之寬度指稱為寬度431並將功能可如同電晶體101之第二電極的傳導層403之寬度指稱為寬度432。此外，寬度431可大於寬度432。以此方式，如實施例1所描述的，電晶體101之閘極及第二終端之間的寄生電容可高於電晶體101之閘極及第一終端之間的寄生電容。然而，此實施例未受此所限制。

[實施例7]

在此實施例中，將描述訊號線驅動器電路的一範例。須注意該訊號線驅動器電路可指稱為半導體裝置或訊號產生電路。

參考圖26A以描述該訊號線驅動器電路的一範例。該訊號線驅動器電路包括電路502_1至502_N(N係自然數)、電路500、電路501之複數個電路。此外，電路502_1至502_N各者包括電晶體503_1至503_k(k係自然數)之複數個電晶體。電晶體503_1至503_k係n-通道電晶體。然而，此實施例未受此所限制。電晶體503_1至503_k可係p-通道電晶體或CMOS開關。

藉由將電路502_1使用為範例以描述該訊號線驅動器電路的連接關係。電晶體503_1至503_k的第一終端係連接至佈線505_1。電晶體503_1至503_k的第二終端係分 別連接至佈線S1至Sk。電晶體503_1至503_k的閘極係分別連接至佈線504_1至504_k。例如，電晶體503_1的第一終端係連接至佈線505_1，電晶體503_1的第二終端係連接至佈線S1，且電晶體503_1的閘極係連接至佈線504_1。

電路500具有經由佈線504_1至504_k將訊號供應至電路502_1至502_N的功能，且功能可如同移位暫存器或解碼器等。該訊號在許多情形中係數位訊號且功能可如同選擇訊號。此外，佈線504_1至504_k的功能可如同訊號線。

電路501具有將訊號輸出至電路502_1至502_N的功能，且功能可如同視訊訊號產生電路等。例如，電路501經由佈線505_1將該訊號供應至電路502_1。在此同時，電路501經由佈線505_2將該訊號供應至電路502_2。該訊號在許多情形中係類比訊號且功能可如同視訊訊號。此外，佈線505_1至505_N的功能可如同訊號線。

電路502_1至502_k各者具有選擇佈線以將來自電路501的輸出訊號輸出至其之功能，且功能可如同選擇器電路。例如，電路502_1具有選擇佈線S1至Sk之一者以將輸出自電路501的訊號輸出至佈線505_1之功能。

電晶體503_1至503_k具有依據來自電路500的輸出訊號控制佈線505_1及佈線S1至Sk之間的電導通狀態之功能，且功能如同開關。

其次，將參考圖26B之時序圖以描述顯示於圖26A 之訊號線驅動器電路的操作。圖26B顯示輸入至佈線504_1之訊號514_1、輸入至佈線504_2之訊號514_2、輸入至佈線504_k之訊號514_k、輸入至佈線505_1之訊號515_1、以及輸入至佈線505_2之訊號515_2的範例。

須注意該訊號線驅動器電路的一操作週期對應於顯示裝置中的一閘極選擇週期。一閘極選擇週期係選擇屬於一列之像素且可將視訊訊號寫至該像素之週期。

須注意一閘極選擇週期係分割為週期T0以及週期T1至週期Tk。週期T0係用於將用於預充電之電壓同時施加至屬於已選擇列之像素的週期，並可使用為預充電週期。週期T1至Tk各者係將視訊訊號寫入至屬於該已選擇列之像素的週期，並可使用為寫入週期。

須注意為了簡化，藉由將電路502_1之操作使用為範例而描述該訊號線驅動器電路的操作。

首先，在週期T0之期間內，電路500將在H位準之訊號輸出至佈線504_1至504_k。然後，電晶體503_1至503_k導通，因此使佈線505_1及佈線S1至Sk進入電導通。在此時，電路501將預充電電壓Vp供應至佈線505_1，使得該預充電電壓Vp分別經由電晶體503_1至503_k輸出至佈線S1至Sk。然後，將預充電電壓Vp寫至屬於該已選擇列之該等像素，因此將屬於該已選擇列之該等像素預充電。

其次，在週期T1之期間內，電路500將在H位準之訊號輸出至佈線504_1。然後，電晶體503_1導通，因此 使佈線505_1及佈線S1進入電導通。然後，使佈線505_1及佈線S2至Sk離開電導通。在此時，電路501將訊號Data(S1)供應至佈線505_1，使得該訊號Data(S1)經由電晶體503_1輸出至佈線S1。以此方式，將訊號Data(S1)寫至與佈線S1連接之屬於該已選擇列的該等像素。

其次，在週期T2之期間內，電路500將在H位準之訊號輸出至佈線504_2。然後，電晶體503_2導通，因此使佈線505_2及佈線S2進入電導通。然後，在佈線505_1及佈線S3至Sk保持離開電導通同時使佈線505_1及佈線S1離開電導通。在此時，當電路501輸出Data資料(S2)至佈線505_1時，訊號Data(S2)係經由電晶體503_2輸出至佈線S2。以此方式，將訊號Data(S2)寫至與佈線S2連接之屬於該已選擇列的該等像素。

之後，因為電路500將在H位準的訊號循序地輸出至佈線504_1至504_k，直到週期Tk結束，如同在週期T1及週期T2中，電路500從週期T3至週期Tk將在H位準的該訊號循序地輸出至佈線504_3至504_k。因此，因為循序地將電晶體503_3至503_k導通，電晶體503_1至503_k循序地導通。因此，自電路501輸出的訊號循序地輸出至佈線S1至Sk。以此方式，該訊號可寫至屬於該已選擇列的該等像素。

因為此實施例中的該訊號線驅動器電路包括功能如同選擇器的電路，訊號或佈線的數量可降低。或者，因為用 於預充電的電壓係在視訊訊號寫至該像素之前寫至該像素(在週期T0期間)，該視訊訊號的寫入時間可縮短。因此，可達成顯示裝置之尺寸及該顯示裝置之更高解析度的增加。然而，此實施例未受此所限制。可能將週期T0消除，使得不預充電該像素。

須注意若k係過大的數字，則該像素的寫入時間縮短，因此在部分情形中，視訊訊號至該像素的寫入不能在該寫入時間內完成。因此，k6為佳。k3較佳。k=2更佳。

具體地說，在像素之彩色成份分割為n(n係自然數)的情形中，可能係k=n。例如，在像素之彩色成份分割為紅色(R)、綠色(G)、及藍色(B)的情形中，可能係k=3。在該情形中，將一閘極選擇週期分割為週期T0、週期T1、週期T2、以及週期T3。然後，視訊訊號可在週期T1、週期T2、以及週期T3之期間內分別寫至紅色(R)像素、綠色(G)像素、以及藍色(B)像素。然而，此實施例未受此所限制。週期T1、週期T2、以及週期T3的順序可適當地設定。

具體地說，在像素分割為n(n係自然數)個次像素的情形中，可能係k=n。例如，在該像素分割為二次像素的情形中，可能係k=2。在該情形中，將一閘極選擇週期分割為週期T0、週期T1、以及週期T2。然後，視訊訊號可在週期T1的期間內寫至該二次像素之一者，且視訊訊號可在週期T2的期間內寫至該二次像素之另一者。

須注意因為電路500及電路502_1至502_N在許多情形中有低驅動頻率，電路500及電路502_1至502_N可形成在與像素部相同的基材上方。以此方式，因為像素部形成於其上方的該基材與外部電路之間的連接數量可減少，可達成良率增加、或可靠性改善等。另外，如圖23C所示，藉由也將掃描線驅動器電路形成在與該像素部相同的基材上方，像素部形成於其上方的該基材與外部電路之間的連接數量可更行減少。

須注意可將描述於實施例1至4中的該半導體裝置或移位暫存器使用為電路500。在該情形中，電路500中的所有電晶體之極性可係n-通道或電路500中的所有電晶體之極性可係p-通道。因此，可實現步驟數量的減少、良率增加、或成本降低。

須注意不僅係包括在電路500中的所有電晶體，在電路502_1至502_N中的所有電晶體之極性也可係n-通道，或在電路502_1至502_N中的所有電晶體之極性係p-通道。因此，在電路500及電路502_1至502_N係形成在與像素部相同之基材上方的情形中，可達成步驟數量的減少、良率增加、或成本降低。具體地說，藉由將所有電晶體的極性設定為n-通道，可將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體使用為該等電晶體的半導體層。此係因為電路500及電路502_1至502_N在許多情形中有低驅動頻率。

[實施例8]

在此實施例中，描述可施用至液晶顯示裝置之像素的結構及操作。

圖27A描繪可施用至液晶顯示裝置之像素結構的範例。像素5080包括電晶體5081、液晶元件5082、以及電容器5083。電晶體5081之閘極係電性連接至佈線5085。電晶體5081之第一終端係電性連接至佈線5084。電晶體5081之第二終端係電性連接至液晶元件5082的第一終端。液晶元件5082之第二終端係電性連接至佈線5087。電容器5083的第一終端係電性連接至液晶元件5082之第一終端。電容器5083之第二終端係電性連接至佈線5086。

佈線5084之功能可如同訊號線。該訊號線係用於傳輸訊號電壓之佈線，其係自該像素的外側輸入至像素5080。佈線5085之功能可如同掃描線。該掃描線係用於控制電晶體5081之導通或斷開的佈線。佈線5086之功能可如同電容器線。該電容器線係用於將預定電壓施加至電容器5083之第二終端的佈線。電晶體5081之功能可如同開關。電容器5083之功能可如同儲存電容器。即使當該開關斷開時，該儲存電容器係使用其以將該訊號電壓持續施加至液晶元件5082的電容器。佈線5087之功能可如同相對電極。該相對電極係用於施加預定電壓至液晶元件5082之第二終端的佈線。須注意各佈線的功能未受限於其，且各佈線可具有各種功能。例如，藉由改變施加至該 電容器線的電壓，可調整施加至該液晶元件的電壓。須注意電晶體5081可係p-通道電晶體或n-通道電晶體，因為其功能僅係如同開關。

圖27B描繪可施用至液晶顯示裝置之像素結構的範例。除了將佈線5087消除，並將液晶元件5082之第二終端與電容器5083之第二終端彼此電性連接外，描繪於圖27B中的該像素結構之範例與圖27A中的範例相同。圖27B中的該像素結構之範例可特別施用至使用水平電場模式(包括IPS模式及FFS模式)液晶元件的情形。此係因為在水平電場模式液晶元件中，液晶元件5082的第二終端及電容器5083之第二終端可在一基材上方形成，且因此易於電性連接至液晶元件5082之第二終端及電容器5083的第二終端。使用圖10B中的該像素結構，佈線5087可消除，因此製程可簡化，且製造成本可降低。

可將描繪於圖27A或圖27B中的複數個像素結構配置成矩陣。因此，形成液晶顯示裝置的顯示部，並可顯示各種影像。圖27C描繪在將描繪於圖27A中的複數個像素結構配置成矩陣之情形中的電路組態。圖27C係描繪包括在該顯示部中的複數個像素間之四個像素的電路圖。將配置在第i列及第j行(i及j各者係自然數)中的像素表示為像素5080_i,j，且佈線5084_i、佈線5085_j、以及佈線5086_j係電性連接至像素5080_i,j。相似地，佈線5084_i+1、佈線5085_j、以及佈線5086_j係電性連接至像素5080_i+1,j。相似地，佈線5084_i、佈線5085_j+1、 以及佈線5086_j+1係電性連接至像素5080_i,j+1。相似地，佈線5084_i+1、佈線5085_j+1、以及佈線5086_j+1係電性連接至像素5080_i+1,j+1。須注意各佈線可共用於相同列或相同行中的複數個像素中。在圖27C所描繪的該像素結構中，佈線5087係相對電極，其由所有像素共同使用；因此，佈線5087未以自然數i或j標示。另外，因為圖27B中的該像素結構也可使用在此實施例中，例如，甚至在描述佈線5087的結構中，佈線5087並非不可少的，且當其他佈線之功能如同佈線5087時，可將其消除。

圖27C中的該像素結構可由各種驅動方法驅動。明確地說，當該等像素係由稱為交流電驅動之方法所驅動時，可抑制該液晶元件的退化(燒入)。圖27D係在實施其為一種交流電驅動之點反轉驅動的情形中，施加至圖27C之該像素結構中的各佈線之電壓的時序圖。藉由該點反轉驅動，可抑制當實施交流電驅動時所見到的閃爍。須注意圖27D顯示輸入至佈線5085_j之訊號5185_j、輸入至佈線5085_j+1之訊號5185_j+1、輸入至佈線5084_i之訊號5184_i、輸入至佈線5084_i+1之訊號5184_i+1、以及供應至佈線5086_j及佈線5086_j+1之電壓5186。

在圖27C之該像素結構中，使電性連接至佈線5085_i之像素中的開關在一訊框週期中的第j閘極選擇週期中進入選擇狀態(導通狀態)，並在其他週期中進入非選擇狀態(斷開狀態)。然後，將第(j+1)閘極選擇週期設置在 第j閘極週期週期之後。藉由以此種方式實施循序掃描，使所有像素在一訊框週期內循序地進入選擇狀態。在圖27D的該時序圖中，當電壓係在高位準時，使該像素中的開關進入選擇狀態；當電壓係在低位準時，使該開關進入非選擇狀態。須注意此係該等像素中的電晶體係n-通道電晶體之情形。在使用p-通道電晶體的情形中，該電壓及該選擇狀態之間的關係係與使用n-通道電晶體之情形中的關係相反。

在描繪於圖27D中的該時序圖中，在第k訊框(k係自然數)中的第j閘極選擇週期中，將正訊號電壓施加至使用為訊號線的佈線5084_i，並將負電壓施加至佈線5084_i+1。然後，在該第k訊框中的第(j+1)閘極選擇週期中，將負訊號電壓施加至佈線5084_i，並將正訊號電壓施加至佈線5084_i+1。之後，將其極性在各閘極選擇週期中反相之訊號交錯地供應至該訊號線。因此，在該第k訊框中，正訊號電壓係施加至像素5080_i,j以及5080_i+1,j+1，且負訊號電壓係施加至像素5080_i+1,j以及5080_i,j+1。然後，在第(k+1)訊框中，將其極性與在該第k訊框中寫入之訊號的極性相反之訊號電壓寫至各像素。因此，在該第(k+1)訊框中，正訊號電壓係施加至像素5080_i+1,j以及5080_i,j+1，且負訊號電壓係施加至像素5080_i,j以及5080_i+1,j+1。以此種方式，該點反轉驅動係將其極性在相鄰像素間不同的訊號電壓施加至一訊框，且用於該像素之訊號電壓的極性在各訊框中反轉之驅 動方法。藉由該點反轉驅動，該液晶元件之退化受抑制的同時，可抑制當待顯示影像的整體或一部分係均勻時可見之閃爍。須注意施加至包括佈線5086_j及5086_j+1的所有佈線5086之電壓可係固定電壓。此外，僅將用於佈線5084之訊號電壓的極性顯示在該時序圖中，該訊號電壓在所顯示的極性中實際上可具有各種值。此處，描述極性在每一點(每一像素)反轉之情形；然而，此實施例未受此所限制，且該極性可在每複數個像素反轉。例如，待寫入之訊號電壓的極性係每二閘極選擇週期反轉，因此寫入該訊號電壓所消耗的功率可降低。或者，該極性可能每行(源極線反轉)或每列(閘極線反轉)反轉。

須注意固定電壓可能在一訊框週期中施加至像素5080中之電容器5083的第二終端。因為施加至使用為掃描線的佈線5085之電壓在一訊框週期中的多數時間係在低位準，其意謂著將實質固定之電壓施加至佈線5085；因此，像素5080中的電容器5083之第二終端可能連接至佈線5085。圖27E描繪可施用至液晶顯示裝置之像素結構的範例。相較於圖27C中的該像素結構，圖27E中的該像素結構之特性在於消除佈線5086並將像素5080中的電容器5083之第二終端與前列中的佈線5085彼此電性連接。具體地說，在圖27E所描繪的該範圍中，像素5080_i,j+1及像素5080_i+1,j+1中的電容器5083之第二終端係電性連接至佈線5085_j。藉由以此種方式將像素5080中的電容器5083之第二終端電性連接至前列中的佈 線5085，可消除佈線5086，使得該像素的孔徑率可增加。須注意電容器5083之第二終端可能連接至取代前列之其他列中的佈線5085。另外，圖27E中的該像素結構可由與圖27C中之該像素結構相似的驅動方法驅動。

須注意可藉由使用電容器5083及電性連接至電容器5083之第二終端的該佈線而使施加至使用為訊號線之佈線5084的電壓變低。將參考圖27F及27G以描繪該情形中的像素結構及驅動方法。相較於圖27A中的該像素結構，圖27F中的該像素結構之特性係每像素列設置二佈線5086，且在相鄰像素中，一佈線電性連接至每隔一個電容器5083的第二終端且另一佈線電性連接至其餘每隔一個電容器5083的第二終端。將二佈線5086指稱為佈線5086-1及佈線5086-2。具體地說，在圖27F所描繪的該範圍中，像素5080_i,j中的電容器5083之第二終端係電性連接至至佈線5086-1_j；像素5080_i+1,j中的電容器5083之第二終端係電性連接至至佈線5086-2_j；像素5080_i,j+1中的電容器5083之第二終端係電性連接至至佈線5086-2_j+1；以及像素5080_i+1,j+1中的電容器5083之第二終端係電性連接至至佈線5086-1_j+1。須注意圖27G顯示輸入至佈線5085_j之訊號5185_j、輸入至佈線5085_j+1之訊號5185_j+1、輸入至佈線5084_i之訊號5184_i、輸入至佈線5084_i+1之訊號5184_i+1、輸入至佈線5086-1_j之訊號5186-1_j、輸入至佈線5086-2_j之訊號5186-2_j、輸入至佈線5086-1_j+1之訊號5186-1_j+1、以 及輸入至佈線5086-2_j+1之訊號5186-2_j+1。

例如，如圖27G所描繪的，當正訊號電壓在第k訊框中寫至像素5080_i,j時，佈線5086-1_j變為低位準，並在第j閘極選擇週期之後改變至高位準。然後，佈線5086-1_j在一訊框週期中保持在高位準，且在負訊號電壓在第(k+1)訊框中的第j閘極選擇週期中寫入之後，佈線5086-1_j改變至高位準。以此種方式，在正訊號電壓寫至該像素之後，電性連接至電容器5083的第二終端之該佈線的電壓改變至正向，因此施加至該液晶元件的電壓可藉由預定量改變至正向。亦即，寫至該像素的訊號電壓可因此減少，使得訊號寫入所消耗的功率可降低。須注意當負訊號電壓在該第j閘極選擇週期中寫入時，在負訊號電壓寫至該像素之後，電性連接至電容器5083的第二終端之該佈線的電壓改變至負向。因此，施加至該液晶元件的電壓可藉由預定量改變至負向，且寫至該像素之該訊號電壓可如同該正極性之情形中地降低。換言之，至於電性連接至電容器5083之第二終端的該佈線，在一訊框之相同列中將不同佈線用於正訊號電壓施加至其之像素及負訊號電壓施加至其的像素為佳。圖27F描繪佈線5086-1電性連接至在第k訊框中將正訊號電壓施加至其之該像素，且佈線5086-2電性連接至在第k訊框中將負訊號電壓施加至其之該像素的範例。須注意此僅係範例，且例如，在使用將正訊號電壓施加至其之像素及將負訊號電壓施加至其的像素係以每二個像素配置的驅動方法中，佈線5086-1及5086-2因此 電性連接至每二個交替像素為佳。此外，在將相同極性的訊號電壓寫入一列中之所有像素的情形中(閘極線反轉)，可能每列設置一佈線5086。換言之，在圖27C的該像素結構中，可使用如參考圖27F及27G所描述地將寫至像素之訊號電壓降低的該驅動方法。

其次，在液晶元件使用以MVA模式或PVA模式為代表之垂直對準(VA)模式的情形中，特別較佳地使用的像素結構及驅動方法。該VA模式具有，諸如在製造時無研磨步驟，在全黑顯示時有些許漏光、以及低驅動電壓之優點，但具有以斜角觀看螢幕時影像品質退化的問題(視角較窄)。為增加該VA模式中的視角，如圖28A及28B所描繪的，一像素包括複數個次像素的像素結構係有效的。描繪於圖28A及28B中的該等像素結構係像素5080包括二次像素(次像素5080-1以及次像素5080-2)之情形的範例。須注意一像素中的次像素數量未限制為二且可係其他數量。當次像素的數量增加時，視角可更行增加。複數個次像素可具有相同的電路組態；此處，所有的該等次像素具有描繪於圖27A中的該電路組態。第一次像素5080-1包括電晶體5081-1、液晶元件5082-1、以及電容器5083-1。連接關係與圖27A中的該電路組態之連接關係相同。相似地，第二次像素5080-2包括電晶體5081-2、液晶元件5082-2、以及電容器5083-2。連接關係與圖27A中的該電路組態之連接關係相同。

圖28A中的該像素結構包括，針對形成一像素之二次 像素，使用為掃描線的二佈線5085(佈線5085-1以及佈線5085-2)、使用為訊號線的一佈線5084、以及使用為電容器線的一佈線5086。當該訊號線及該電容器線以此種方式與二次像素共享時，該孔徑比率可增加。另外，因為訊號線驅動器電路可簡化，製造成本可降低。此外，因為液晶面板及驅動器電路IC之間的連接數量可減少，良率可增加。圖28B中的該像素結構包括，針對形成一像素之二次像素，使用為掃描線的一佈線5085、使用為訊號線的二佈線5084(佈線5084-1以及5084-2)、以及使用為電容器線的一佈線5086。當該掃描線及該電容器線以此種方式與二次像素共享時，該孔徑比率可增加。另外，因為掃描線的總數量可減少，即使在高解析度液晶面板中，一閘極線選擇週期可足夠長，並可將適當的訊號電壓寫入各像素中。

圖28C及28D描繪圖28B之像素結構中的該液晶元件係以像素電極之形狀取代的範例並概要地顯示各元件之電性連接。在圖28C及28D中，電極5088-1代表第一像素電極，且電極5088-2代表第二像素電極。在圖28C中，第一像素電極5088-1對應於圖28B之液晶元件5082-1的第一終端，且第二像素電極5088-2對應於圖28B之液晶元件5082-2的第一終端。亦即，第一像素電極5088-1電性連接至電晶體5081-1之源極及汲極的一者，且第二像素電極5088-2電性連接至電晶體5081-2之源極及汲極的一者。在圖28D中，像素電極及電晶體之間的連接關係與圖 28C中之連接關係相反。亦即，第一像素電極5088-1電性連接至電晶體5081-2之源極及汲極的一者，第二像素電極5088-2電性連接至電晶體5081-1之源極及汲極的一者。

藉由將如圖28C或圖28D所描繪的複數個像素結構配置成矩陣，可得到非凡的效果。圖28E及28F描繪此種像素結構及驅動方法的範例。在圖28E的該像素結構中，對應於像素5080_i,j及5080_i+1,j+1之部位具有描繪於圖28C中的結構，且對應於像素5080_i+1,j及5080_i,j+1之部位具有描繪於圖28D中的結構。當將此結構驅動成如圖28F之時序圖所示時，將正訊號電壓寫至像素5080_i,j中的第一像素電極以及像素5080_i+1,j中之第二像素電極，並將負訊號電壓寫至像素5080_i,j中的第二像素電極以及像素5080_i+1,j中之第一像素電極。然後，在第k訊框的第(j+1)閘極選擇週期中，將正訊號電壓寫至像素5080_i,j+1中的第二像素電極以及像素5080_i+1,j+1中之第一像素電極，並將負訊號電壓寫至像素5080_i,j+1中的第一像素電極以及像素5080_i+1,j+1中之第二像素電極。在第(k+1)訊框中，該訊號電壓的極性在每個像素中反轉。因此，當對應於點反轉驅動之驅動在包括次像素之該像素結構中實現時，施加至該訊號線之電壓的極性在一訊框中可相同，因此該等訊號電壓寫入至該等像素所消耗的功率可急劇地減少。須注意施加至包括佈線5086_j及5086_j+1的所有佈線5086之電壓可係固定電壓。圖27F 顯示輸入至佈線5085_j的訊號5185_j、輸入至佈線5085_j+1的訊號5185_j+1、輸入至佈線5084-1_i的訊號5184-1_i、輸入至佈線5084-2_i的訊號5184-2_i、輸入至佈線5084-1_i+1的訊號5184-1_i+1、輸入至佈線5084-2_i+1的訊號5184-2_i+1、以及供應至佈線5086_j以及佈線5086_j+1的電壓5186。

另外，藉由描繪在圖28G及28H中的像素結構及驅動方法，可將寫至像素之該訊號電壓的位準降低。在該結構中，包括在各像素中的複數個次像素係電性連接至個別電容器線。亦即，根據描繪於圖28G及28H中的該像素結構及驅動方法，一電容器線與一列中的次像素共享，在一訊框中將相同極性之訊號電壓寫至其；且在一訊框中將不同極性之訊號電壓寫至其之像素使用一列中的不同電容器線。然後，當每列中的寫入完成時，該等電容器線的電壓在正訊號電壓寫至其之該等次像素中改變為正向，並在負訊號電壓寫至其之該等次像素中改變為負向；因此，可將寫至該像素之訊號電壓的位準減少。具體地說，在每列設置使用為電容器線的二佈線5086(佈線5086-1及5086-2)。像素5080_i,j的第一像素電極及佈線5086-1_j係經由該電容器電性連接。像素5080_i,j的第二像素電極及佈線5086-2_j係經由該電容器電性連接。像素5080_i+1,j的第一像素電極及佈線5086-2_j係經由該電容器電性連接。像素5080_i+1,j的第二像素電極及佈線5086-1_j係經由該電容器電性連接。像素5080_i,j+1的第一像素電極及佈線 5086-2_j+1係經由該電容器電性連接。像素5080_i,j+1的第二像素電極及佈線5086-1_j+1係經由該電容器電性連接。像素5080_i+1,j+1的第一像素電極及佈線5086-1_j+1係經由該電容器電性連接。像素5080_i+1,j+1的第二像素電極及佈線5086-2_j+1係經由該電容器電性連接。須注意此僅係範例，且例如，在使用將正訊號電壓施加至其之像素及將負訊號電壓施加至其的像素係以每二個像素配置的驅動方法中，佈線5086-1及5086-2因此電性連接至每二個交替像素為佳。此外，在將相同極性的訊號電壓寫入一列中之所有像素的情形中(閘極線反轉)，可能每列設置一佈線5086。換言之，在圖28E的該像素結構中，如參考圖28G及28H所描述的，可使用將寫至像素之訊號電壓降低的該驅動方法。須注意圖28H顯示輸入至佈線5085_j的訊號5185_j、輸入至佈線5085_j+1的訊號5185_j+1、輸入至佈線5084-1_i的訊號5184-1_i、輸入至佈線5084-2_i的訊號5184-2_i、輸入至佈線5084-1_i+1的訊號5184-1_i+1、輸入至佈線5084-2_i+1的訊號5184-2_i+1、輸入至佈線5086-1_j的訊號5186-1_j、輸入至佈線5086-2_j的訊號5186-2_j、輸入至佈線5086-1_j+1的訊號5186-1_j+1、以及輸入至佈線5086-2_j+1的訊號5186-2_j+1。

藉由組合此實施例的該像素以及實施例1至7中的半導體裝置、移位暫存器、或顯示裝置，可得到各種優點。例如，在使用具有次像素結構之像素的情形中，因為用於驅動該顯示裝置所須之訊號數量增加，閘極線或源極線的 數量在部分情形中增加。結果，在像素部形成於其上方的基材及外部電路之間的連接數量在部分情形中大量地增加。然而，即使閘極線的數量增加，掃描線驅動器電路可如實施例5中所示地形成在與該像素部相同的基材上方。因此，可使用具有該次像素結構之像素而無須大量增加像素部形成於其上方的基材及外部電路之間的連接數量。或者，即使源極線的數量增加，源極線的數量可藉由使用實施例7中的訊號線驅動器電路而減少。因此，可使用具有該次像素結構之像素而無須大量增加像素部形成於其上方的基材及外部電路之間的連接數量。

或者，在將訊號輸入至電容器線的情形中，在像素部形成於其上方的基材及外部電路之間的連接數量在部分情形中大量地增加。因此，該訊號可藉由使用實施例1至4中的半導體裝置或移位暫存器而供應至該電容器線。此外，實施例1至4中的該半導體裝置或移位暫存器可形成在與該像素部相同的基材上方。因此，可將該訊號輸入至該電容器線而無須大量增加像素部形成於其上方的基材及外部電路之間的連接數量。

或者，在使用交流電驅動的情形中，視訊訊號至該像素的寫入時間變長。結果，在部分情形中不能得到足以將視訊訊號寫至該像素的時間。相似地，在使用具有次像素結構之像素的情形中，視訊訊號至該像素的寫入時間縮短。結果，在部分情形中不能得到足以將視訊訊號寫至該像素的時間。藉由使用實施例7中的該訊號線驅動器電 路，可將該視訊訊號寫至該像素。在該情形中，因為用於預充電的電壓係在該視訊訊號寫至該像素之前寫至該像素，該視訊訊號可在短時間內寫至該像素。或者，如圖24及圖25A及25B所示，藉由使選擇一列之週期與選擇不同列的週期彼此重疊，可將不同列中的視訊訊號使用為用於預充電的電壓。

須注意藉由組合此實施例之該像素的驅動方法以及顯示於圖24及圖25A及25B中的該驅動方法，可將該視訊訊號至該像素的寫入時間縮短。茲參考圖29A中的時序圖及圖27C中的像素結構以詳細描述。在第k訊框中將正視訊訊號輸入至佈線5084_i並將負視訊訊號輸入至佈線5084_i+1。此外，在第(k+1)訊框中將負視訊訊號輸入至佈線5084_i並將正視訊訊號輸入至佈線5084_i+1。在第(k+1)訊框中，實施所謂的源極線反轉驅動。此外，例如，將H訊號輸入至佈線5085_j之週期的後半部與H訊號輸入至佈線5085_j+1之週期的前半部彼此重疊。另外，在第(k-1)訊框中將負視訊訊號寫至並保持在像素5080_i以及5080_j+1中。將正視訊訊號寫至並保持在像素5080_i+1及5080_j+1中。須注意圖29A顯示輸入至佈線5085_j的訊號5185_j、輸入至佈線5085_j+1的訊號5185_j+1、輸入至佈線5084_i的訊號5184_i、以及輸入至佈線5084_i+1的訊號5184_i+1。

首先，在第k訊框中，在H訊號輸入至佈線5085_j的週期與H訊號輸入至佈線5085_j+1之週期彼此重疊的 週期期間內，將正視訊訊號寫至像素5080_i及5080_j並將負視訊訊號寫至像素5080_i+1以及5080_j。在此時，該正視訊訊號也寫至像素5080_i及5080_j+1且該負視訊訊號也寫至像素5080_i+1及5080_j+1。以此方式，第(j+1)列中的像素係藉由使用寫至第j列之像素的該視訊訊號而預充電。之後，在第k訊框中，在H訊號輸入至佈線5080_j+1之週期的後半部期間，將正視訊訊號寫至像素5080_i以及5080_j+1並將負視訊訊號寫至像素5080_i+1以及5080_j+1。不消說，將該正視訊訊號寫至像素5080_i以及像素5080_j+2，因此將像素5080_i以及5080_j+2預充電。相似地，將該負視訊訊號寫至像素5080_i+1以及5080_j+2，因此將像素5080_i+1以及5080_j+2預充電。以此方式，藉由使用寫至第j列像素的該視訊訊號將第(j+1)列中的像素預充電，可將該視訊訊號至第(j+1)列中之像素的寫入時間縮短。

須注意藉由組合圖29A中的該驅動方法以及圖29B中的該像素結構，可實現點反轉驅動。在圖29B的該像素結構中，像素5080_i以及5080_j係連接至佈線5084_i。另一方面，像素5080_i以及5080_j+1係連接至佈線5084_i+1。亦即，第i行中的各像素係相關於一列交替地連接至佈線5084_i或佈線5084_i+1。以此方式，因為正視訊訊號或負視訊訊號係交替地寫至第i行中的各像素，可實現該點反轉驅動。然而，此實施例未受此所限制。第i行中的各像素可相關於複數列(例如，二列或三列)而交 替地連接至佈線5084_i或5084_i+1。

[實施例9]

在此實施例中，茲參考圖32A、32B、以及32C以描述電晶體之結構的範例。

圖32A描繪頂閘極電晶體之結構的範例。圖32B描繪底閘極電晶體之結構的範例。圖32C描繪使用半導體基材形成之半導體的結構範例。

圖32A描繪基材5260；形成在基材5260上方的絕緣層5261；形成在絕緣層5261上方並設有區域5262a、區域5262b、區域5262c、區域5262d、以及區域5262e的半導體層5262；形成為覆蓋半導體層5262的絕緣層5263；形成在半導體層5262以及絕緣層5263上方的傳導層5264；形成在絕緣層5263以及傳導層5264上方並設有開口的絕緣層5265；形成在絕緣層5265上方及在形成於絕緣層5265中的開口中的傳導層5266；形成在傳導層5266以及絕緣層5265上方並設有開口的絕緣層5267；形成在絕緣層5267上方及在形成於絕緣層5267中的開口中的傳導層5268；形成在絕緣層5267及傳導層5268上方並設有開口的絕緣層5269；形成在絕緣層5269上方及在形成於絕緣層5269中的開口中的發光層5270；以及形成在絕緣層5269以及發光層5270上方的傳導層5271。

圖32B描繪基材5300；形成在基材5300上方的傳導層5301；形成為覆蓋傳導層5301的絕緣層5302；形成在 傳導層5301及絕緣層5302上方的半導體層5303a；形成在半導體5303a上方的半導體層5303b；形成在半導體層5303b及絕緣層5302上方的傳導層5304；形成在絕緣層5302及傳導層5304上方並設有開口的絕緣層5305；形成在絕緣層5305上方並在形成於絕緣層5305中的開口中的傳導層5306；形成在絕緣層5305及傳導層5306上方的液晶層5307；以及形成在液晶層5307上方的傳導層5308。

圖32C描繪包括區域5353及區域5355的半導體基材5352；形成在半導體基材5352上方的絕緣層5356；形成在半導體基材5352上方的絕緣層5354；形成在絕緣層5356上方的傳導層5357；形成在絕緣層5354、絕緣層5356、以及傳導層5357上方並設有開口的絕緣層5358；以及形成在絕緣層5358上方及在形成於絕緣層5358中的開口中的傳導層5359。因此，電晶體在區域5350及區域5351各者中形成。

絕緣層5261的功能可如同基材膜。絕緣層5354之功能如同元件隔離層(例如，場氧化物膜)。絕緣層5263、絕緣層5302、以及絕緣層5356各者的功能可如同閘極絕緣膜。傳導層5264、傳導層5301、以及傳導層5357各者的功能可如同閘極。絕緣層5265、絕緣層5267、絕緣層5305、以及絕緣層5358各者的功能可如同層間膜或偏振膜。傳導層5266、傳導層5304、以及傳導層5359各者的功能可如同佈線、電晶體之電極、或電容器的電極等。傳 導層5268及傳導層5306各者的功能可如同像素電極或反射電極等。絕緣層5269的功能可如同庫。傳導層5271及傳導層5308各者的功能可如同相對電極或共同電極等。

例如，玻璃基材、石英基材、矽基材、金屬基材、不銹鋼基材、或撓性基材等可使用為基材5260及基材5300各者。例如，鋇硼矽酸玻璃基材、或鋁硼矽酸玻璃基材等可使用為玻璃基材。例如，諸如以聚對苯二甲酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、以及聚醚碸樹脂(PES)為代表的撓性合成樹脂或丙烯酸可用於撓性基材。或者，可使用裝附膜(使用聚丙烯、聚酯、乙烯基、聚氟乙烯、或聚氯乙烯等形成)、纖維材料的紙、或基質材料膜(使用聚酯、聚醯胺、無機氣相沈積膜、或紙等形成)等。

例如，可將具有n-型或p-型傳導性的單晶矽基材使用為半導體基材5352。須注意此實施例未受限於此，且可使用與基材5260相似的基材。例如，區域5353係雜質加至半導體基材5352處的區域且功能如同井。例如，在半導體基材5352具有p-型傳導性的情形中，區域5353具有n-型傳導性且功能如同n-井。另一方面，在半導體基材5352具有n-型傳導性的情形中，區域5353具有p-型傳導性且功能如同p-井。例如，區域5355係雜質加至半導體基材5352處的區域且功能如同源極區域或汲極區域。須注意LDD區域可形成在半導體基材5352中。

例如，含氧或氮之絕緣膜的單層結構或疊層結構可用於絕緣層5261，諸如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧 化矽(SiO_xN_y)(x>y)、或矽氮化氧化矽(SiN_xO_y)(x>y)。在絕緣膜5261具有二層結構之情形的範例中，氮化矽膜及氧化矽膜可分別形成為第一絕緣膜及第二絕緣膜。在絕緣膜5261具有三層結構之情形的範例中，氧化矽膜、氮化矽膜、以及氧化矽膜可分別形成為第一絕緣膜、第二絕緣膜、以及第三絕緣膜。

可將非晶半導體、微晶(微晶體)半導體、多晶半導體、單晶半導體、氧化物半導體(例如，氧化鋅(ZnO)或IGZO(InGaZnO))、或化合物半導體(例如，砷化鎵(GaAs))等的單層結構或疊層結構給定為半導體層5262、半導體層5303a、及半導體層5303b各者的範例。

須注意，例如，區域5262a係雜質未加至半導體層5262處的本質區域且功能如同通道區域。然而，可將輕量雜質加至區域5262a。加至區域5262a之雜質濃度低於加至區域5262b、區域5262c、區域5262d、或區域5262e的雜質濃度為佳。區域5262b及區域5262d各者係以低濃度加入雜質的區域且功能如同LDD(輕度摻雜汲極)區域。須注意可將區域5262b及區域5262d消除。區域5262c及區域5262e各者係以高濃度加入雜質的區域且功能如同源極區域或汲極區域。

須注意在將半導體層5262用於電晶體的情形中，區域5262c的傳導類型與區域5262e之傳導類型相同為佳。

須注意半導體層5303b係將磷等作為雜質元素加入至其並具有n-型傳導性的半導體層。

須注意在將氧化物半導體或化合物半導體用於半導體層5303a的情形中，可將半導體層5303b消除。

例如，含氧或氮之絕緣膜的單層結構或疊層結構可用於絕緣層5263、絕緣層5302、以及絕緣層5356各者，諸如氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)(x>y)、或矽氮化氧化矽(SiN_xO_y)(x>y)。

例如，可將具有單層結構或疊層結構的傳導膜等使用為傳導層5264、傳導層5266、傳導層5268、傳導層5271、傳導層5301、傳導層5304、傳導層5306、傳導層5308、傳導層5357、以及傳導層5359各者。例如，可將包含選自由鋁(Al)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鎢(W)、釹(Nd)、鉻(Cr)、鎳(Ni)、鉑(Pt)、金(Au)、銀(Ag)、銅(Cu)、錳(Mn)、鈷(Co)、鈮(Nb)、矽(Si)、鐵(Fe)、鈀(Pd)、碳(C)、鈧(Sc)、鋅(Zn)、磷(P)、硼(B)、砷(As)、鎵(Ga)、銦(In)、錫(Sn)、以及氧(O)組成之群組的一元素之單層膜；包含選自上述群組之一或多個元素的化合物；等用於該傳導膜。例如，該化合物係包含選自上述群組之一或多個元素的合金(例如，合金材料，諸如氧化銦錫(ITO)、氧化銦鋅(IZO)、含氧化矽的氧化銦錫(ITSO)、氧化鋅(ZnO)、氧化錫(SnO)、氧化鎘錫(CTO)、鋁-釹(Al-Nd)、鎂-銀(Mg-Ag)、鉬-鈮(Mo-Nb)、鉬-鎢(Mo-W)、或鉬-鉭(Mo-Ta))；含氮及選自上述群組之一或多個元素的化合物(例如，含氮化鈦、氮化鉭、或氮化鉬等的氮化物膜)；或含矽及選自上述群組之一或多個元素的化合物(例如，含 矽化鎢、矽化鈦、矽化鎳、矽化鋁、或矽化鉬的矽化物膜)；等。或者，可使用奈米管材料，例如碳奈米管、有機奈米管、無機奈米管、或金屬奈米管。

須注意矽(Si)可包含n-型雜質(例如，磷)或p-型雜質(例如，硼)。

須注意在將銅用於該傳導層的情形中，使用疊層結構以改善黏著性為佳。

須注意將鉬或鈦用於與氧化物半導體或矽接觸之傳導層為佳。

須注意藉由將含釹及鋁的合金材料用於該傳導層，鋁不會輕易地導致突起。

須注意在將半導體材料，諸如矽，用於該傳導層的情形中，該半導體材料，諸如矽，可與電晶體之半導體層同時形成。

須注意因為ITO、IZO、ITSO、ZnO、Si、SnO、CTO、或碳奈米管等具有光透射性質，此種材料可用於光穿透的部位，諸如，像素電極、相對電極、或共同電極。

須注意藉由使用含低電阻材料(例如，鋁)的疊層結構，可降低佈線電阻。

須注意藉由使用低耐熱性材料(例如，鋁)係插於高耐熱性材料(例如、鉬、鈦、或釹)之間的疊層結構，可有效地使用低耐熱性材料的優點並可增加佈線、等電極等的耐熱性。

須注意其性質係藉由與不同材料反應而改變的材料可 夾於不易與不同材料反應的材料之間或以其覆蓋。例如，在ITO及鋁彼此連接的情形中，可將鈦、鉬、或釹之合金夾於ITO及鋁之間。例如，在矽及鋁彼此連接的情形中，可將鈦、鉬、或釹之合金夾於矽及鋁之間。須注意此種材料可用於佈線、電極、傳導層、傳導膜、終端、接頭、或插頭等。

須注意在將上述傳導膜形成為具有疊層結構的情形中，例如，Al包夾在Mo、或Ti等之間的結構較佳。因此，可改善Al對熱或化學反應的抵抗性。

例如，可將具有單層結構或疊層結構的絕緣膜用於絕緣層5265、絕緣層5267、絕緣層5269、絕緣層5305、以及絕緣層5358各者。例如，可將包含氧或氮的絕緣膜，諸如，氧化矽(SiO_x)、氮化矽(SiN_x)、氮氧化矽(SiO_xN_y)(x>y)或氮化氧化矽(SiN_xO_y)(x>y)；含碳之膜，諸如，類鑽碳(DLC)；有機材料，諸如矽氧烷樹脂、環氧樹脂、聚醯亞胺、聚醯胺、聚苯乙烯、苯環丁烯、或丙烯酸；等使用為該絕緣膜。

例如，有機EL元件、或無機EL元件等可用於發光層5270。例如，可將使用電洞注入材料形成之電洞注入層、使用電洞傳輸材料形成之電洞傳輸層、使用發光材料形成之發光層、使用電子傳輸材料形成之電子傳輸層、使用電子注入材料形成之電子注入層的單層結構或疊層結構，或將複數種材料混合於其中之層用於有機EL元件。

須注意功能如同對準膜的絕緣層、或功能如同突出部 的絕緣層等可形成在絕緣層5305及傳導層5306上方。

須注意功能如同彩色濾波器、黑矩陣、或凸出部的絕緣層等可形成在傳導層5308上方。功能如同對準膜的絕緣層可形成在傳導層5308下方。

須注意可將圖32A之剖面結構中的絕緣層5269、發光層5270、以及傳導層5271消除，且描繪於圖32B中的液晶層5307及傳導層5308可形成在絕緣層5267及傳導層5268上方。

須注意可將圖32B之剖面結構中的液晶層5307及傳導層5308消除，且描繪於圖32A中的絕緣層5269、發光層5270、及傳導層5271可形成在絕緣層5305及傳導層5306上方。

須注意在圖32C的剖面結構中，描繪於圖32A中的絕緣層5269、發光層5270、及傳導層5271可形成在絕緣層5358及傳導層5359上方。或者，描繪於圖32B中的液晶層5307及傳導層5308可形成在絕緣層5267及傳導層5268上方。

此實施例的移位暫存器可用於實施例1至8中的半導體裝置、移位暫存器、或顯示裝置。具體地說，在將非單晶半導體、微晶半導體、有機半導體、或氧化物半導體等使用為圖32B中之該電晶體的半導體層的情形中，該電晶體在部分情形中退化。也在此種情形中，該電晶體的退化可在實施例1至8中的該半導體、移位暫存器、或顯示裝置中受到抑制。

[實施例10]

在此實施例中，描述電子裝置的範例。

圖33A至33H及圖34A至34D係描繪電子裝置的圖。此等電子裝置各者可包括外殼5000、顯示部5001、揚聲器5003、LED燈5004、操作鍵5005、連接終端5006、感測器5007(具有量測力、位移、位置、速度、加速度、角速度、旋轉頻率、距離、光、液體、磁性、溫度、化學基質、聲音、時間、硬度、電場、電流、電壓、電源、輻射、流動率、濕度、梯度、振盪、氣味、或紅外光之功能的感測器)、及微音器5008等。

圖33A係除了上述物件外，可包括開關5009、及紅外光埠5010等的移動式電腦。圖33B描繪設有記憶體裝置之可攜式再生裝置(例如，DVD再生裝置)，除了上述物件外，其可包括第二顯示部5002、及記憶體媒體讀取部5011等。圖33C描繪除了上述物件外，可包括第二顯示部5002、支撐部5012、及耳機5013等的蛙鏡型顯示器。圖33D描繪除了上述物件外，可包括記憶體媒體讀取部5011等的可攜式遊戲機。圖33E係除了上述物件外，可包括光源5033、及投影鏡頭5034等的投影機。圖33F係除了上述物件外，可包括第二顯示部5002、及記憶體媒體讀取部5011等的可攜式遊戲機。圖33G係除了上述物件外，可包括調諧器、及影像處理部等的電視接收機。圖33H描繪除了上述物件外，可包括可傳輸及接收訊號之充 電器5017等的可攜式電視接收機。圖34A描繪除了上述物件外，可包括支撐板5018等的顯示器。圖34B係除了上述物件外，可包括外部連接埠5019、快門按鈕5015、及影像接收器部5016等的相機。圖34C係除了上述物件外，可包括指標裝置5020、外部連接埠5019、及讀取器/寫入器5021等的電腦。圖34D描繪除了上述物件外，可包括天線5014、及用於行動電話及行動終端的一段部分接收服務(「1段」)之調諧器等的行動電話。

顯示於圖33A至33H及圖34A至34D中的電子裝置可具有不同功能。例如，可提供在顯示部上顯示各種資訊(靜態影像、動態影像、及文字影像等)的功能、觸控板功能、顯示日曆、日期、及時間等的功能、控制以各種軟體(程式)處理的功能、無線通訊功能、使用無線通訊功能連接至各種電腦網路的功能、使用無線通訊功能傳輸及接收各種資料的功能、以及讀取儲存在記憶體媒體中的程式或資料並將該程式或資料顯示在顯示部上的功能。另外，包括複數個顯示部的該電子裝置可具有將影像資訊主要顯示在一顯示部上而將文字資訊顯示在其他顯示部上的功能、藉由在複數個顯示部上考慮視差以顯示影像而顯示三維影像的功能等。再者，包括影像接收器部的該電子裝置可具有拍攝靜態影像的功能、拍攝動態影像的功能、自動或手動校正拍攝影像的功能、將拍攝影像儲存在記憶體媒體(外部記憶體媒體或合併在該相機中的記憶體媒體)中的功能、或將拍攝影像顯示在顯示部上的功能等。須注意可設 於在圖33A至33H及圖34A至34D所顯示之該等電子裝置上的功能未受限於此，且該等電子裝置可具有各種功能。

描述於此實施例中的電子裝置之特徵在於具有用於顯示特定種類資訊的顯示部。藉由組合此實施例中的該電子裝置及實施例1至9中的該半導體裝置、移位暫存器、或顯示裝置，可達成可靠性改善、良率改善、成本降低、顯示部尺寸增加、或顯示部解析度增加等。

其次，描述半導體裝置的應用範例。

圖34E顯示將半導體裝置設置成與建築物整合的範例。在圖34E中，包括外殼5022、顯示部5023、係操作部的遙控器裝置5024、及揚聲器5025等。該半導體裝置以壁掛形式併入該已建構物件中，並可無須大空間而設置。

圖34F描繪將半導體裝置併入已建構物件中的範例。顯示面板5026與預製造浴盆5027整合，使得淋浴的人可觀看顯示面板5026。

須注意雖然此實施例供應牆壁及預製造浴盆作為該建築的範例，此實施例未受彼等所限制且該半導體裝置可設置在各種建築中。

其次，描述半導體裝置與移動物件合併的範例。

圖34G描繪該半導體裝置設置在車輛中的範例。顯示面板5028設置在該車輛的本體5029中，並可依要求顯示從該本體操作或從該本體外側輸入的資訊。須注意可能設 置導航功能。

圖34H顯示將半導體裝置設置成與客機整合的範例。圖34H顯示當顯示面板5031設置在該客機之座位上方的天花板5030中時的使用模式。顯示面板5031經由轉軸部5032與天花板5030整合，且乘客可藉由伸縮轉軸部5032而觀看顯示面板5031。顯示面板5031具有當乘客操作時顯示資訊的功能。

須注意雖然此實施例將該車輛本體及該飛機本體提供為移動本體的範例，此實施例未受限於此。該半導體裝置可設置在各種移動本體，諸如二輪摩托車輛、四輪車輛(包括車、及公車等)、火車(單軌鐵路、及鐵路等)、及船。

本申請案基於2008年11月28日向日本特許廳申請的日本專利申請案編號第2008-304124號，該專利之教示全文以提及之方式併入本文中。

100‧‧‧電路

101、102、103、104、131、132、133、134、135‧‧‧電晶體

105、106‧‧‧電容器

121、122A、122B、122C、122D、122E、123A、123B、123C、124A、124B、‧‧‧佈線

A、B‧‧‧節點

Claims (9)

1. 一種包含移位暫存器的半導體裝置，包含：能夠供應電位的佈線；以及能夠供應信號的佈線，其中能夠供應該信號的該佈線具有開口部，且其中能夠供應該電位的該佈線的寬度小於能夠供應該信號的該佈線的寬度。
2. 一種包含移位暫存器的半導體裝置，包含：能夠供應電位的佈線；以及能夠供應信號的複數個佈線，其中能夠供應該信號的該複數個佈線具有開口部，且其中能夠供應該電位的該佈線的寬度小於能夠供應該信號的該複數個佈線各者的寬度。
3. 如申請專利範圍第2項之包含移位暫存器的半導體裝置，其中能夠供應該信號的該複數個佈線具有相同的寬度。
4. 如申請專利範圍第2項之包含移位暫存器的半導體裝置，其中能夠供應該信號的該複數個佈線的該些開口部具有相同的寬度。
5. 如申請專利範圍第2項之包含移位暫存器的半導體裝置，其中能夠供應該信號的該複數個佈線的該些開口部在縱向方向上具有相同的長度。
6. 如申請專利範圍第1或2項之包含移位暫存器的半導體裝置， 其中能夠供應該電位的該佈線係電連接至電晶體的源極電極和汲極電極中的一者，且其中該電晶體的該源極電極和該汲極電極中的另一者係電連接至像素。
7. 如申請專利範圍第1或2項之包含移位暫存器的半導體裝置，其中能夠供應該信號的該佈線係電連接至電晶體的源極電極和汲極電極中的一者，且其中該電晶體的該源極電極和該汲極電極中的另一者係電連接至像素。
8. 如申請專利範圍第6項之包含移位暫存器的半導體裝置，其中該電晶體的通道區域包含氧化物半導體。
9. 如申請專利範圍第7項之包含移位暫存器的半導體裝置，其中該電晶體的通道區域包含氧化物半導體。