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KR101300038B1 - 게이트 구동회로 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동회로 및 이를 포함하는 표시 장치 Download PDF

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KR101300038B1
KR101300038B1 KR1020060074583A KR20060074583A KR101300038B1 KR 101300038 B1 KR101300038 B1 KR 101300038B1 KR 1020060074583 A KR1020060074583 A KR 1020060074583A KR 20060074583 A KR20060074583 A KR 20060074583A KR 101300038 B1 KR101300038 B1 KR 101300038B1
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Abstract

구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치가 개시된다. 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m 스테이지는 제1 유지부, 프리차징부, 풀업부 및 풀다운부를 포함한다. 제1 유지부는 제1 클럭 신호에 응답하여 제1 출력단을 오프 전압으로 방전시킨다. 프리차징부는 제m-1 스테이지의 출력 신호에 응답하여 제1 유지부를 턴-오프 시키고, 제1 출력단으로 제1 클럭 신호를 출력하여 프리차징 한다. 풀업부는 제m-1 스테이지의 출력 신호에 응답하여 제2 클럭 신호를 프리차징된 제1 출력단으로 출력한다. 풀다운부는 제m+1 스테이지의 출력 신호에 응답하여 제1 출력단을 오프 전압으로 방전시킨다. 이에 따라, 게이트 신호를 프리차징 하여 딜레이 타임을 감소시킴으로써, 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선할 수 있다.
Figure R1020060074583
게이트 구동회로, 스테이지, 프리차징, 표시 장치

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 구성 블록도이다.
도 3은 도 2에 도시된 스테이지를 구체적으로 나타낸 회로도이다.
도 4는 도 3에 도시된 스테이지의 구동 파형도이다.
도 5는 도 3에 도시된 스테이지의 시뮬레이션 결과이다.
도 6은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.
도 7은 도 6에 도시된 스테이지를 구체적으로 나타낸 회로도이다.
도 8은 도 7에 도시된 스테이지의 구동 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
IN1: 제1 입력단 IN2: 제2 입력단
CK1: 제1 클럭단 CK2: 제2 클럭단
V: 전압단 RE: 리셋단
OUT: 제1 출력단 CR: 제2 출력단
C1: 제1 커패시터 C2: 제2 커패시터
C3: 제3 커패시터 N1: 제1 노드
N2: 제2 노드 N3: 제3 노드
T1 ~ T17: 제1 트랜지스터 ~ 제17 트랜지스터
210: 풀업부 220: 풀다운부
230: 방전부 242: 제1 유지부
244: 제2 유지부 246: 제3 유지부
248: 제4 유지부 250: 스위칭부
260: 리셋부 270: 충전부
280: 버퍼부 290: 캐리부
300: 프리차징부
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 어레이 기판 및 대향 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정에 전계를 인가하고, 전계의 세기에 따른 광투과율을 조절함으로써, 원하는 화상 신호를 얻는 표시 장치이다.
액정표시장치는 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부가 형성된 표시 패널과, 게이트 배선들을 구동하기 위한 게이트 구동부 및 데이터 배선들을 구동하기 위한 데이터 구동부를 포함한다. 이러한 게이트 구동부 및 데이터 구동부는 구동칩 형태로 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동부를 표시 기판상에 집적회로 형태로 집적하는 방식이 주목받고 있으며, 구동칩의 개수를 줄이는 표시 패널의 개발이 진행되고 있다.
이로 인해서, 게이트 신호의 구동 주파수가 증가하여 신호의 펄스 폭이 감소하면, 신호의 딜레이 타임에 의한 게이트 신호의 드롭 발생으로 데이터 신호의 화소부 충전 시간이 부족하게 된다. 즉, 구동 주파수의 증가로 구동 불량이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치에서 게이트 신호의 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며, 제m(m은 자연수) 스테이지는 제1 유지부, 프리차징부, 풀업부 및 풀다운부를 포함한다. 상 기 제1 유지부는 제1 클럭 신호에 응답하여 제1 출력단을 오프 전압으로 방전시킨다. 상기 프리차징부는 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키고, 상기 제1 출력단으로 상기 제1 클럭 신호를 출력하여 프리차징 한다. 상기 풀업부는 상기 제m-1 스테이지의 출력 신호에 응답하여 제2 클럭 신호를 프리차징된 상기 제1 출력단으로 출력한다. 상기 풀다운부는 제m+1 스테이지의 출력 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시킨다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동회로를 포함한다. 상기 표시 패널은 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다. 상기 데이터 구동부는 상기 데이터 배선들에 데이터 신호를 출력한다. 상기 게이트 구동회로는 상기 주변 영역에 직접 형성되고, 상호 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 제1 펄스 및 제2 펄스를 포함하는 게이트 신호를 출력한다. 여기서, 상기 게이트 구동회로의 제m 스테이지는 제1 유지부, 프리차징부, 풀업부 및 풀다운부를 포함한다. 상기 제1 유지부는 제1 클럭 신호에 응답하여 제1 출력단을 오프 전압으로 방전시킨다. 상기 프리차징부는 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키고, 상기 제1 클럭 신호를 상기 제1 출력단으로 출력하여 상기 제1 펄스를 형성한다. 상기 풀업부는 상기 제m-1 스테이지의 출력 신호에 응답하여 1H(수평 구간) 경과 후에 상기 제2 클럭 신호를 상기 제1 출력단으로 출력하여 상기 제2 펄스를 형성한다. 상기 풀다운부는 제m+1 스테이지의 출력 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시킨다.
이러한 게이트 구동회로 및 이를 포함하는 표시 장치에 의하면, 게이트 신호를 프리차징 하여 딜레이 타임을 감소시킴으로써, 게이트 신호의 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 구동부(200) 및 데이터 구동부(130)를 포함한다.
표시 패널(100)은 어레이 기판, 어레이 기판과 마주보는 대향 기판(예컨대 컬러필터 기판) 및 어레이 기판과 대향 기판 사이에 개재된 액정층(미도시)으로 이루어진다. 이러한 표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2)으로 구분된다.
표시 영역(DA)에는 일방향으로 연장된 복수의 게이트 배선(DL)들 및 게이트 배선(GL)들과 교차하는 방향으로 연장된 복수의 데이터 배선(DL)들에 의해 매트릭스 형태로 복수의 화소부가 형성되어 영상을 디스플레이 한다.
표시 영역(DA)에는 일방향으로 연장된 게이트 배선(GL)들 및 게이트 배선(GL)들과 교차하는 방향으로 연장된 데이터 배선(DL)들에 의해 복수의 화소부가 형성되어 영상을 디스플레이 한다. 각 화소부에는 스위칭 소자인 박막트랜지스 터(TFT)와, 박막트랜지스터(TFT)에 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다. 구체적으로 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)과 전기적으로 연결되고, 액정 커패시터(CLC) 및 스토리지 커패시터(CST)는 박막트랜지스터(TFT)의 드레인 전극에 전기적으로 연결된다.
한편, 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2)은 데이터 배선(DL)들의 일단부에 위치하는 제1 주변 영역(PA1)과 게이트 배선(GL)들의 일단부에 위치하는 제2 주변 영역(PA2)을 포함한다.
데이터 구동부(130)는 게이트 배선(GL)으로 인가되는 게이트 신호에 동기하여 데이터 배선(DL)들에 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 구동칩(132)으로 이루어진다. 데이터 구동칩(132)은 연성회로기판(134)에 실장되고, 데이터 구동칩(132)이 실장된 연성회로기판(134)은 일단부가 표시 패널(100)의 제1 주변 영역(PA1)에 연결되고, 타단부가 인쇄회로기판(140)에 연결된다. 즉, 데이터 구동칩(132)은 연성회로기판(134)을 통해 인쇄회로기판(134) 및 표시 패널(100)과 전기적으로 연결된다.
게이트 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 게이트 배선(GL)들에 제1 펄스 및 제2 펄스를 포함하는 게이트 신호를 순차적으로 출력한다. 게이트 구동회로(200)는 표시 패널(100)의 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성된다. 여기서, 표시 패널(100)에 집적회로 형태로 형성되는 게이트 구동회로(200)의 경우에 구동 마진을 향상하기 위해 서 저저항 메탈인 Mo/Al/Mo(몰리브덴/알루미늄/몰리브덴 3적층 메탈)을 사용하는 것이 바람직하다.
도 2는 도 1에 도시된 게이트 구동회로의 제1 실시예에 따른 구성 블록도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)는 회로부(CS) 및 배선부(LS)를 포함한다. 회로부(CS)는 상호 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력한다(n은 자연수). 배선부(LC)는 회로부(CS)의 일측으로 형성되어 회로부(CS)에 동기신호 및 구동전압을 제공한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 n 개의 구동 스테이지(SRC1 ~ SRCn)와 하나의 더미 스테이지(SRCn+1)로 이루어지며, 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 각각 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(V), 리셋단(RE), 제1 출력단(OUT) 및 제2 출력단(CR)을 포함한다. 여기서, 제1 출력단(OUT)의 신호는 게이트 신호(GOUT)로 정의되고, 제2 출력단(CR)의 신호는 캐리 신호(COUT)로 정의된다.
제m 스테이지(SRCm, m은 n+1이하의 자연수)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 1H(H는 수평구간) 주기로 반전하고, 위상이 서로 반대인 제1 및 제2 클럭 신호(CKB, CK)가 각각 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3...)의 경우에 제1 클럭단(CK1)에 제1 클럭 신호(CKB)가 제공되고, 제2 클럭단(CK2)에 제1 클럭 신호(CKB)와 위상이 반대인 제2 클럭 신호(CK)가 제공된다. 반 면, 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1)에 제2 클럭 신호(CK)가 제공되고, 제2 클럭단(CK2)에 제2 클럭 신호(CK)와 위상이 반대인 제1 클럭 신호(CKB)가 제공된다.
즉, 홀수 번째 스테이지(SRC1, SRC3...)의 경우에 제1 클럭단(CK1) 및 제2 클럭단(CK2)에 서로 위상이 반대인 제1 클럭 신호(CKB) 및 제2 클럭 신호(CK)가 각각 제공되고, 이와는 반대로 짝수 번째 스테이지(SRC2, SRC4...)의 경우에 제1 클럭단(CK1) 및 제2 클럭단(CK2)에 각각 제2 클럭 신호(CK) 및 제1 클럭 신호(CKB)가 제공된다.
제m 스테이지(SRCm)의 제1 입력단(IN1)에는 수직 개시신호(STV) 또는 제m-1 스테이지(SRCm-1)의 출력 신호가 제공된다. 즉, 첫 번째 스테이지(SRC1)의 제1 입력단(IN1)에는 수직 개시신호(STV)가 제공되고, 제1 스테이지(SRC1)를 제외한 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 제1 입력단(IN1)에는 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 캐리 신호(COUT1 ~ COUTn)가 각각 제공된다.
제m 스테이지(SRCm)의 제2 입력단(IN2)에는 제m+1 스테이지(SRCm+1)의 출력 신호 또는 수직 개시신호(STV)가 제공된다. 즉, 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제2 입력단(IN2)에는 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 게이트 신호(GOUT2 ~ GOUTn+1)가 각각 제공되고, 마지막 스테이지(SRCn+1)의 제2 입력단(IN2)에는 수직 개시신호(STV)가 제공된다.
제m 스테이지(SRCm)의 전압단(V)에는 오프 전압(VOFF)이 제공되며, 일 예로 오프 전압(VOFF)은 -5V ~ -7V의 전압 레벨을 갖는다.
제m 스테이지(SRCm)의 리셋단(RE)에는 마지막 스테이지(SRCn+1)의 캐리 신호(COUTn+1)가 제공된다.
제m 스테이지(SRCm)의 제1 출력단(OUT)은 제2 클럭단(CK2)으로 제공되는 제2 클럭 신호(CK) 또는 제1 클럭 신호(CKB)의 하이 구간이 출력된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 출력단(OUT)은 제2 클럭 신호(CK)의 하이 구간이 출력되고, 짝수 번째 스테이지(SRC2, SRC4...)의 제1 출력단(OUT)으로 제1 클럭 신호(CKB)의 하이 구간이 출력된다. 따라서, 제1 내지 제n 스테이지(SRC1 ~ SRCn)는 순차적으로 게이트 신호(GOUT)를 출력할 수 있다.
제m 스테이지(SRCm)의 제2 출력단(CR)은 캐리 신호(COUT)가 출력되며, 제1 출력단(OUT)과 마찬가지로 제2 클럭단(CK2)으로 제공되는 제2 클럭 신호(CK)또는 제1 클럭 신호(CKB)의 하이 구간이 출력된다.
한편, 게이트 구동회로(200)는 회로부(CS)의 일측으로 형성되는 배선부(LS)를 포함하며, 배선부(LS)는 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 동기신호 및 구동전압을 제공하기 위한 복수의 배선들로 이루어진다. 배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받아, 첫 번째 스테이지(SRC1)의 제1 입력단(IN1) 및 마지막 스테이지(SRCn+1)의 제2 입력단(IN2)에 제공한다.
제1 클럭 배선(SL2)은 외부로부터 1H 주기로 반전하는 제1 클럭 신호(CKB)를 제공받아, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭단(CK1) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭단(CK2)에 제공한다.
제2 클럭 배선(SL3)은 외부로부터 제1 클럭 신호(CKB)와 위상이 반대인 제2 클럭 신호(CK)를 제공받아 홀수 번째 스테이지(SRC1, SRC3...)의 제2 클럭단(CK2) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1)에 제공한다.
전압 배선(SL4)은 외부로부터 오프 전압(VOFF)을 제공받아 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 전압단(V)에 제공한다. 즉, 전압 배선(SL4)은 모든 스테이지(SRC)의 전압단(V)에 오프 전압(VOFF)을 제공한다.
리셋 배선(SL5)은 제n+1 스테이지(SRCn+1)의 캐리 신호(COUTn+1)를 제공받아, 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단(RE)에 제공한다.
도 3은 도 2에 도시된 스테이지를 구체적으로 나타낸 회로도이고, 도 4는 도 3에 도시된 스테이지의 구동 파형도이다.
여기서, 설명의 편의를 위해 제1 클럭단(CK1)에 제1 클럭 신호(CKB)가 제공되고, 제2 클럭단(CK2)에 제2 클럭 신호(CK)가 제공되는 경우를 예로 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)의 제m 스테이지(SRCm)는 풀업부(210) 및 풀다운부(220)를 포함한다. 풀업부(210)는 제1 출력단(OUT)으로 제2 클럭 신호(CK)의 하이 구간을 출력한다. 즉, 제1 출력단(OUT)으로 출력되는 제m 게이트 신호(GOUTm)를 제2 클럭 신호(CK)의 하이 구간으로 풀-업(pull-up)시킨다. 풀다운부(220)는 제m+1 스테이지(SRCm+1)의 출력 신호에 응답하여 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시킨다. 즉, 제 m+1 게이트 신호(GOUTm+1)에 응답하여 풀업된 제m 게이트 신호(GOUTm)를 오프 전압(VOFF)으로 풀다운(pull-down)시킨다.
풀업부(210)는 드레인 전극이 제2 클럭단(CK2)에 연결되어 제2 클럭 신호(CK)가 제공되고, 소스 전극은 제1 출력단(OUT)에 연결된 제8 트랜지스터(T8)로 이루어진다.
풀다운부(220)는 게이트 전극이 제2 입력단(IN2)에 연결되고, 드레인 전극이 제1 출력단(OUT)에 연결되며, 소스 전극이 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제9 트랜지스터(T9)로 이루어진다.
제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)로부터 출력되는 제m-1 캐리 신호(COUTm-1)에 응답하여 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 제m+1 게이트 신호(GOUTm+1)에 응답하여 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력단(IN1)에 공통으로 연결되고, 소스 전극이 제8 트랜지스터(T8)의 게이트 전극과 연결되어 제1 노드(N1)를 이루는 제15 트랜지스터(T15)로 이루어진다. 여기서, 제1 노드(N1)는 풀업부(210)의 온/오프를 제어하는 풀업부(210)의 제어 노드로 정의할 수 있다. 충전부(270)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제1 출력단(OUT)에 연결된 제3 커패시터(C3)로 이루어진다. 방전부(230)는 게이트 전극이 제2 입력단(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제12 트랜지스터(T12)로 이루어진다.
이러한 풀업 구동부는 제m-1 캐리 신호(COUTm-1)에 응답하여 제15 트랜지스터(T15)가 턴-온 되면, 제m-1 캐리 신호(COUTm-1)가 제1 노드(N1)에 인가되어 제3 커패시터(C3)에 충전된다. 이 후, 제8 트랜지스터(T8)의 문턱전압 이상의 전하가 제3 커패시터(C3)에 충전되고, 로우(low) 구간이던 제2 클럭 신호(CK)가 하이 구간이 되면, 제8 트랜지스터(T8)가 부트스트랩(Bootstrap) 되어 제2 클럭 신호(CK)의 하이 구간을 제1 출력단(OUT)으로 출력한다.
즉, 제m-1 캐리 신호(COUTm-1) 인가되고, 1H 경과 후에 제8 트랜지스터(T8)가 부트스트랩 되어 제m 스테이지(SRCm)로부터 출력되는 제m 게이트 신호(GOUTm)의 제2 펄스를 형성한다. 이 후, 제m+1 게이트 신호(GOUTm+1)에 응답하여 제12 트랜지스터(T12)가 턴-온 되면, 제3 커패시터(C3)에 충전된 전하는 전압단(V)의 오프 전압(VOFF)으로 방전되어 제8 트랜지스터(T8)는 턴-오프 된다.
제m 스테이지(SRCm)는 제1 출력단(OUT)으로 출력되는 제m 게이트 신호(GOUTm)를 오프 전압(VOFF) 상태로 유지시키는 제1 유지부(242) 및 제2 유지부(246)와 제2 유지부(246)의 온/오프를 스위칭하는 스위칭부(250)를 더 포함한다.
제1 유지부(242)는 제1 클럭 신호(CKB)에 따른 제2 노드(N2)의 신호에 응답하여 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시킨다. 제1 유지부(242)는 게이트 전극이 제2 노드(N2)에 연결되고, 드레인 전극은 제1 출력단(OUT)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는 제10 트랜지스 터(T10)로 이루어진다.
제2 유지부(244)는 게이트 전극이 스위칭부(250)와 연결되어 제3 노드(N3)를 이루고, 드레인 전극은 제1 출력단(OUT)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는 제11 트랜지스터(T11)로 이루어진다.
스위칭부(250)는 제4 내지 제7 트랜지스터(T4, T5, T6, T7)와 제1 및 제2 커패시터(C1, C2)로 이루어진다.
제4 트랜지스터(T4)의 게이트 전극과 드레인 전극은 공통으로 제2 클럭단(CK2)에 연결되어 제2 클럭 신호(CK)를 제공받고, 소스 전극은 제5 트랜지스터(T5)의 드레인 전극과 연결된다. 제5 트랜지스터(T5)의 게이트 전극은 제1 출력단(OUT)에 연결되고, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는다. 제6 트랜지스터(T6)의 드레인 전극은 제2 클럭단(CK2)에 연결되고, 게이트 전극은 제1 커패시터(C1)를 통해 제2 클럭단(CK2)에 연결되며, 소스 전극은 제7 트랜지스터(T7)의 드레인 전극과 연결된다. 따라서, 제6 트랜지스터(T6)의 드레인 전극 및 게이트 전극은 제2 클럭 신호(CK)를 제공받는다. 또한, 제6 트랜지스터(T6)의 게이트 전극과 소스 전극 사이에는 제2 커패시터(C2)가 연결된다. 제7 트랜지스터(T7)의 게이트 전극은 제1 출력단(OUT)에 연결되고, 드레인 전극은 제6 트랜지스터(T6)의 소스 전극과 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는다.
한편, 제6 트랜지스터(T6)의 소스 전극 및 제7 트랜지스터(T7)의 드레인 전극은 제2 유지부(244)의 게이트 전극과 연결되어 제3 노드(N3)를 이루며, 제3 노 드(N3)의 신호에 따라 제2 유지부(244)의 온/오프가 스위칭된다.
이러한 스위칭부(250)의 동작을 간략하게 설명한다. 제2 클럭단(CK2)으로부터 제공되는 제2 클럭 신호(CK)에 의해 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 턴-온 된다. 동시에 제1 출력단(OUT)으로 제2 클럭 신호(CK)가 출력되면, 제1 출력단(OUT)의 전위가 하이 레벨로 전환됨에 따라 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)가 턴-온 된다. 이로 인해서, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)로부터 출력되는 전압은 각각 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)를 통해 오프 전압(VOFF)으로 방전된다. 따라서 제3 노드(N3)의 신호는 로우 레벨로 유지되어 제11 트랜지스터(T11)는 턴-오프 된다.
이 후, 제m 게이트 신호(GOUTm)가 제m+1 게이트 신호(GOUTm+1)에 응답하여 오프 전압(VOFF)으로 방전되면, 제1 출력단(OUT)의 전위는 로우 상태로 점차 하락한다. 따라서 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-오프 상태로 전환되고, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)로부터 출력되는 전압에 의해 제3 노드(N3)의 전위는 하이 레벨로 전환된다. 제3 노드(N3)의 전위가 하이 레벨로 전환됨에 따라서 제11 트랜지스터(T11)가 턴-온 되고, 턴-온 된 제11 트랜지스터(T11)에 의해서 제1 출력단(OUT)의 전위는 오프 전압(VOFF)으로 더욱 빠르게 방전된다.
이 후, 제2 클럭 신호(CK)가 로우 레벨로 전환되면, 제3 노드(N3)의 전위도 로우 레벨로 전환되어 제11 트랜지스터(T11)는 턴-오프 된다. 반면에 제2 클럭 신호(CK)와 위상이 반대인 제1 클럭 신호(CKB)에 의해서 제10 트랜지스터(T10)가 턴- 온 되어 제1 출력단(OUT)의 전위를 오프 전압(VOFF)으로 방전시킨다.
이처럼, 제1 유지부(242) 및 제2 유지부(244)는 각각 제2 클럭 신호(CK) 및 제1 클럭 신호(CKB)에 응답하여 번갈아 가며 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시킨다. 한편, 제1 유지부(242)는 제2 클럭 신호(CK)가 제1 출력단(OUT)으로 출력되는 풀-업 구간의 경우에는 제2 클럭 신호(CK)에 무관하게 방전을 중단한다.
게이트 구동회로(200)의 제m 스테이지(SRCm)는 프리차징부(300)를 더 포함한다.
프리차징부(300)는 제m-1 스테이지(SRCm-1)의 제m-1 캐리 신호(COUTm-1)에 응답하여 제1 유지부(242)를 턴-오프 시키고, 제1 출력단(OUT)으로 제1 클럭 신호(CKB)를 출력하여 프리차징(precharging) 한다. 즉, 제m-1 캐리 신호(COUTm-1)에 응답하여 제1 출력단(OUT)으로 제1 클럭 신호(CKB)를 출력하여 프리차징을 위한 제m 게이트 신호(GOUTm)의 제1 펄스를 형성한다.
프리차징부(300)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다.
제1 트랜지스터(T1)는 드레인 전극이 제10 트랜지스터(T10)의 게이트 전극과 연결되어 제2 노드(N2)를 이루고, 게이트 전극은 제1 입력단(IN1)에 연결되어 제m-1 캐리 신호(COUTm-1)를 제공받으며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)을 제공받는다.
제2 트랜지스터(T2)는 드레인 전극은 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CKB)를 제공받고, 게이트 전극은 제1 입력단(IN)에 연결되어 제m-1 캐리 신호(COUTm-1)를 제공받으며, 소스 전극은 제1 출력단(OUT)에 연결된다.
제3 트랜지스터(T3)는 드레인 전극 및 게이트 전극이 공통으로 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CKB)를 제공받고, 소스 전극은 제1 트랜지스터(T1)의 드레인 전극 및 제10 트랜지스터(T10)의 게이트 전극과 연결되어 제2 노드(N2)를 이룬다.
이러한 프리차징부(300)의 동작을 간략하게 설명한다. 제1 클럭 신호(CKB)에 응답하여 제3 트랜지스터(T3)가 턴-온 되어, 제2 노드(N2)의 전위는 하이 레벨로 전환된다. 즉, 제1 클럭 신호(CKB)가 하이 구간인 경우에 제2 노드(N2)는 하이 레벨로 전환된다.
제1 입력단(IN1)으로 제공되는 제m-1 캐리 신호(COUTm-1)에 응답하여 제1 트랜지스터(T1)가 턴-온 되면, 제1 클럭 신호(CKB)에 응답하여 하이 레벨로 전환된 제2 노드(N2)를 오프 전압으로 방전시켜 제10 트랜지스터(T10)를 턴-오프 시킨다. 따라서, 제2 노드(N2)의 신호에 응답하여 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시키는 제1 유지부(242)는 방전을 중단한다.
동시에, 제1 입력단(IN1)의 제m-1 캐리 신호(COUTm-1)에 응답하여 제2 트랜지스터(T2)도 턴-온 되어 방전이 중단된 제1 출력단(OUT)으로 제1 클럭 신호(CKB)의 하이 구간을 출력한다. 따라서, 제1 출력단(OUT)으로 출력되는 제m 게이트 신호(GOUTm)를 제1 클럭 신호(CKB)의 하이 구간을 이용하여 프리차징 한다. 제1 출력단(OUT)으로 출력되는 제1 클럭 신호(CKB)의 하이 구간은 제1 펄스로 정의된다.
한편, 상기한 프리차징부(300)에서 제3 트랜지스터(T10)는 제10 트랜지스터(T10)의 턴-오프 효과를 향상하기 위한 것으로 경우에 따라서 생략할 수도 있다. 즉, 제10 트랜지스터(T10)는 제1 클럭 신호(CKB)에 응답하여 온/오프 되는데, 제1 클럭 신호(CKB)가 직접 인가되는 경우에 턴-오프 효과가 감소할 수 있으므로, 다이오드 역항의 제3 트랜지스터(T3)를 구비하여 턴-오프 효과를 개선하는 것으로, 경우에 따라서 생략할 수도 있다.
제m 스테이지(SRCm)는 제1 노드(N1)의 신호를 오프 전압(VOFF) 상태로 유지시키는 제3 유지부(246) 및 제4 유지부(248)를 더 포함한다.
제3 유지부(246)는 게이트 전극이 제1 클럭단(CK1)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극이 제1 출력단(OUT)에 연결된 제13 트랜지스터(T13)로 이루어진다. 제4 유지부(248)는 게이트 전극이 제2 클럭단(CK2)에 연결되고, 드레인 전극은 제1 입력단(IN1)에 연결되며, 소스 전극은 제1 노드(N1)에 연결되는 제14 트랜지스터(T14)로 이루어진다.
제3 유지부(246) 및 제4 유지부(248)는 제m 게이트 신호(GOUTm)가 풀다운부(220)에 의해 오프 전압(VOFF)으로 방전된 후에, 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 유지함으로써, 풀업부(210)의 턴-오프를 유지시킨다. 즉, 제2 클럭 신호(CK)에 응답하여 제13 트랜지스터(T13)가 턴-온 되면, 오프 전압(VOFF)으로 방전된 제1 출력단(OUT)의 신호가 제1 노드(N1)에 인가되어 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 방전시킨다. 또한, 제2 클럭 신호(CK)와 위상이 반대인 제1 클럭 신호(CKB)에 응답하여 제14 트랜지스터(T14)가 턴-온 되면, 오프 전압(VOFF) 상태의 제m-1 캐리 신호(COUTm-1, 예컨대 제1 입력단의 신호)를 제1 노드(N1)에 인가하여 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 방전시킨다.
이처럼, 제3 유지부(246) 및 제4 유지부(248)는 각각 제2 클럭 신호(CK) 및 제1 클럭 신호(CKB)에 응답하여 번갈아 턴-온 구동하여 제1 노드(N1)의 신호를 오프 전압(VOFF)으로 방전시킨다.
게이트 구동회로(200)의 제m 스테이지(SRCm)는 리셋부(260) 및 캐리부(290)를 더 포함한다.
리셋부(260)는 게이트 전극이 리셋단(RE)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제16 트랜지스터(T16)로 이루어진다. 리셋단(RE)으로 제공되는 마지막 스테이지(SRCn+1)의 제n+1 캐리 신호(COUTn+1)에 의해 제16 트랜지스터(T16) 턴-온 되어, 제1 노드(N1)의 전위는 오프 전압(VOFF)으로 방전된다. 따라서, 제m 게이트 신호(GOUTm)는 제n+1 캐리 신호(COUTn+1)에 의해 오프 전압(VOFF)으로 방전된다.
캐리부(290)는 제1 노드(N1)의 신호에 응답하여 제2 클럭 신호(CK)의 하이 구간을 제2 출력단(CR)으로 출력하여 제m 캐리 신호(COUT)를 형성한다. 캐리부(290)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극은 제1 클럭단(CK1)에 연결되어 제1 클럭 신호(CK)를 제공받으며, 소스 전극은 제2 출력단(CR)에 연결되는 제17 트랜지스터(T17)로 이루어진다. 캐리부(290)는 풀업부(210)와 마찬가지로 제m-1 캐리 신호(COUTm-1)가 제1 노드(N1)에 인가되어 제3 커패시터(C3)에 충전된 후, 제2 클럭 신호(CK)가 하이 구간이 되면 부트스트랩 되는 제1 노 드(N1)의 신호에 응답하여, 제2 클럭 신호(CK)의 하이 구간을 제2 출력단(CR)으로 출력한다.
이와 같이, 본 발명의 제1 실시예에 따른 게이트 구동회로(200)는 제m 게이트 신호(GOUTm)를 게이트 온 신호로 정의되는 제2 펄스를 형성하기 전에 제1 펄스를 형성함으로써, 게이트 신호(GOUT)를 프리차징 하여 딜레이 타임을 감소시킬 수 있다.
도 5는 도 3에 도시된 스테이지의 시뮬레이션 결과이다.
도 5에 도시된 시뮬레이션 결과는 게이트 오프 신호 및 게이트 온 신호에 통상적으로 사용되고 있는 -7V 및 20V일 경우의 결과이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 제m 게이트 신호(GOUTm)는 -7V의 게이트 오프 신호 레벨을 유지하다가, 제2 펄스로 정의되는 게이트 온 신호가 생성되기 전에 약 2V의 제1 펄스 레벨까지 프리차징 한다. 통상, 게이트 온 신호가 생성되는 구간의 전압 변화량은 프리차징이 없을 경우 -7V의 오프 전압(VOFF)에서 20V의 온 전압으로 27V이다. 반면, 프리차징이 있을 경우 약 2V의 프리차징 전압에서 20V의 온 전압으로 약 18V의 전압 변화량을 갖게 된다. 즉, 게이트 온 신호가 생성되는 구간에 프리차징 전압에 의한 전압 변화량은 약 18V 수준으로 감소한다. 따라서, 게이트 온 신호를 담당하는 풀업부(210)에서 감당해야 하는 전압 상승분이 감소하여 소비 전력 상승이나, 고온 노이즈 불량등의 부작용에 대한 취약점 없이 충전 마진을 향상시킬 수 있다.
또한, 게이트 구동회로(200)에서 게이트 온 신호가 형성되어 화소부의 박막 트랜지스터(TFT)를 턴-온 하는 경우에, 게이트 신호(GOUT)가 이미 박막트랜지스터(TFT)의 문턴전압(Vth) 레벨 수준까지 충전(프리차징)되어 있으므로, 충전 시간을 개선하여 구동 주파수 증가에 따른 구동 불량을 개선할 수 있다.
도 6은 도 1에 도시된 게이트 구동회로의 제2 실시예에 따른 상세 블록도이다.
여기서, 본 발명의 제2 실시예에 따른 게이트 구동회로는 제1 실시예에 따른 게이트 구동회로와 유사하므로, 제1 실시예에 따른 게이트 구동회로와의 차이점 위주로 간략하게 설명한다. 또한, 동일 구성에 대해서는 동일 부호를 사용한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동회로(200)는 회로부(CS) 및 배선부(LS)를 포함한다. 회로부(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호(GOUT)를 순차적으로 출력한다. 배선부(LS)는 회로부(CS)의 일측으로 형성되어 회로부(CS)에 동기 신호 및 구동전압을 제공한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 각각 제1 클럭단(CK1), 제2 클럭 단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(V), 리셋단(RE) 및 제1 출력단(OUT)을 포함한다.
제m 스테이지(SRCm, m은 n+1이하의 자연수)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 1H(H는 수평구간) 주기로 반전하며, 위상이 서로 반대인 제1 클럭 신호(CKB) 및 제2 클럭 신호(CK)가 순차적으로 번갈아 제공된다.
제m 스테이지(SRCm)의 제1 입력단(IN1)에는 수직 개시신호(STV) 또는 제m-1 스테이지(SRCm-1)의 출력 신호가 제공된다. 즉, 첫 번째 스테이지(SRC1)의 제1 입력단(IN1)에는 수직 개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 제1 입력단(IN1)에는 제m-1 게이트 신호(GOUTm-1)가 제공된다.
제m 스테이지(SRCm)의 제2 입력단(IN2)에는 제m+1 스테이지(SRCm+1)의 출력 신호 또는 수직 개시신호(STV)가 제공된다. 즉, 마지막 스테이지(SRCn+1)의 제2 입력단(IN2)에는 수직 개시신호(STV)가 제공되고, 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 제2 입력단(IN2)에는 제m+1 게이트 신호(GOUTm+1)가 제공된다
제m 스테이지(SRCm)의 전압단(V)에는 오프 전압(VOFF)이 제공되며, 제m 스테이지(SRCm)의 리셋단(RE)에는 마지막 스테이지(SRCn+1)의 제n+1 게이트 신호(COUTn+1)가 제공된다.
제m 스테이지(SRCm)의 제1 출력단(OUT)은 제2 클럭단(CK2)으로 제공되는 제2 클럭 신호(CK) 또는 제1 클럭 신호(CKB)의 하이 구간이 출력된다.
회로부(CS)의 일측으로 형성되는 배선부(LS)는 개시신호 배선(SL1), 제1 클럭 배선(SL2), 제2 클럭 배선(SL3), 전압 배선(SL4) 및 리셋 배선(SL5)을 포함한다.
개시신호 배선(SL1)은 외부로부터 수직 개시신호(STV)를 제공받아, 제1 스테이지(SRC1)의 제1 입력단(IN1) 및 제n+1 스테이지(SRCn+1)의 제2 입력단(IN2)에 제공한다.
제1 클럭 배선(SL2)은 제1 클럭 신호(CKB)를 제공받고, 제2 클럭 배선(SL3)은 제1 클럭 신호(CKB)와 반대 위상의 제2 클럭 신호(CK)를 제공받아 제1 내지 제 n+1 스테이지(SRC1~SRCn+1)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에 번갈아 가며 제공한다.
전압 배선(SL4)은 오프 전압(VOFF)을 제공받아 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 전압단(V)에 제공한다.
리셋 배선(SL5)은 제n+1 게이트 신호(GOUTn+1)를 제공받아 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단(RE)에 제공한다.
이처럼, 본 발명의 제2 실시예에 따른 게이트 구동회로(200)는 제m-1 스테이지(SRCm-1)의 제m-1 캐리 신호(COUTm-1)를 대신하여 제m-1 스테이지(SRCm-1)의 게이트 신호(GOUTm-1)를 제공받아 구동한다.
도 7은 도 6에 도시된 스테이지를 구체적으로 나타낸 회로도이고, 도 8은 도 7에 도시된 스테이지의 구동 파형도이다.
여기서, 본 발명의 제2 실시예에 따른 스테이지는 제1 실시예에 따른 스테이지와 유사하므로, 설명의 편의를 위해 각 부에 대한 상세 설명은 생략하고 간략하게 설명한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 제m 스테이지(SRCm)는 제m-1 게이트 신호(GOUTm-1)에 응답하여 제1 출력단(OUT)으로 제2 클럭 신호(CK)의 하이 구간을 출력하여 제2 펄스를 형성하는 풀업부(210) 및 제m+1 게이트 신호(GOUTm+1)에 응답하여 제1 출력단(OUT)을 오프 전압(VOFF)으로 방전시키는 풀다운부(220)를 포함한다.
제m 스테이지(SRCm)는 풀업부(210)를 제m-1 게이트 신호(GOUTm-1)에 응답하 여 턴-온 시키고, 제m+1 게이트 신호(GOUTm+1)에 응답하여 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)를 포함한다.
버퍼부(280)는 제m-1 게이트 신호(GOUTm-1)를 제1 노드(N1)에 인가하여 충전부(270)를 충전시킨 후, 제2 클럭 신호(CK)가 하이 구간이 되면 풀업부(210)를 턴-온 시킨다. 방전부(230)는 제m-1 게이트 신호(GOUTm-1)에 응답하여 제1 노드(N1, 예컨대 충전부)를 방전시켜 풀업부(210)를 턴-오프 시킨다.
제m 스테이지(SRCm)는 제1 출력단(OUT)으로 출력되는 제m 게이트 신호(GOUTm)를 번갈아 오프 전압(VOFF)으로 유지시키는 제1 유지부(242) 및 제2 유지부(244)와 제2 유지부(244)의 온/오프를 스위칭하는 스위칭부(250)를 더 포함한다.
제1 유지부(242)는 제1 클럭 신호(CKB)에 따른 제2 노드(N2)의 신호에 응답하여 동작하고, 제2 유지부(244)는 스위칭부(250)와 연결되는 제3 노드(N3)의 신호에 의해 온/오프 동작한다. 스위칭부(250)는 제2 클럭 신호(CK2)에 응답하여 제2 유지부(244)를 스위칭하며, 제1 출력단(OUT)의 신호가 하이 구간인 경우에는 제2 클럭 신호(CK2)에 무관하게 제2 유지부(244)를 턴-오프 시킨다.
제m 스테이지(SRCm)는 프리차징부(300)를 더 포함한다. 프리차징부(300)는 제m-1 게이트 신호(GOUTm-1)에 응답하여 제1 유지부(242)를 턴-오프 시키고, 제1 출력단(OUT)으로 제1 클럭 신호(CKB)의 하이 구간을 출력하여 제m 게이트 신호(GOUTm)를 프리차징 한다. 여기서, 프리차징부(300)에 의해 제1 출력단(OUT)으로 출력되는 제1 클럭 신호(CK1)의 하이 구간은 제m 게이트 신호(GOUTm)의 제1 펄스로 정의된다.
제m 스테이지(SRCm)는 풀업부(210)의 게이트 전극과 연결되는 제1 노드(N1)를 오프 전압(VOFF)으로 유지시키는 제3 유지부(246) 및 제4 유지부(248)를 더 포함한다. 제3 유지부(246)는 제2 클럭 신호(CK)에 응답하여 오프 전압(VOFF)으로 방전된 제1 출력단(OUT) 신호로 제1 노드(N1)를 방전시키고, 제4 유지부(248)는 제1 클럭 신호(CKB)에 응답하여 오프 전압(VOFF) 상태의 제m-1 게이트 신호(GOUTm-1)로 제1 노드(N1)를 방전시킨다.
제m 스테이지(SRCm)는 리셋부(260)를 더 포함하며, 리셋부(260)는 제n+1 게이트 신호(GOUTm+1)에 응답하여 제1 노드(N1)를 오프 전압(VOFF)으로 방전시켜 풀업부(210)를 턴-오프 시킨다.
이상에서 설명한 바와 같이, 본 발명에 따르면 오프 전압 레벨의 게이트 신호를 클럭 신호로 프리차징 하여 게이트 온 신호를 생성함으로써, 문턱전압까지의 라이징 타임을 감소시켜 게이트 신호의 드롭 불량을 개선한다. 또한, 게이트 신호의 개선으로 데이터 신호의 화소충전 시간을 증가시켜 구동 주파수 증가에 따른 표시 장치의 구동 불량을 개선할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터로 이루어지며,
    제m 스테이지는
    제1 클럭 신호에 응답하여 제1 출력단을 오프 전압으로 방전시키는 제1 유지부;
    제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키고, 상기 제1 출력단으로 상기 제1 클럭 신호를 출력하여 프리차징하는 프리차징부;
    상기 제m-1 스테이지의 출력 신호에 응답하여 제2 클럭 신호를 프리차징된 상기 제1 출력단으로 출력하는 풀업부;
    제m+1 스테이지의 출력 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시키는 풀다운부를 포함하고,
    상기 프리차징부는
    상기 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키는 제1 트랜지스터; 및
    상기 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 출력단으로 상기 제1 클럭 신호를 출력하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.(m은 자연수)
  2. 제1항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 1H주기로 반전되며, 서로 위상이 반대인 것을 특징으로 하는 게이트 구동회로.
  3. 삭제
  4. 제2항에 있어서, 상기 프리차징부는
    상기 제1 클럭 신호에 응답하여 상기 제1 유지부를 턴-온 시키는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제2항에 있어서, 상기 제1 출력단을 오프 전압으로 방전시키는 제2 유지부; 및
    상기 제2 클럭 신호에 응답하여 상기 제2 유지부의 온/오프를 스위칭하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 스위칭부는
    상기 제1 출력단으로 상기 제2 클럭 신호가 출력되는 경우에 상기 제2 유지부를 턴-오프 시키는 것을 특징으로 하는 게이트 구동회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 표시 패널;
    상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부; 및
    상기 주변 영역에 직접 형성되고, 상호 종속적으로 연결된 복수의 스테이지들로 이루어져 상기 게이트 배선들에 제1 펄스 및 제2 펄스를 포함하는 게이트 신호를 출력하는 게이트 구동회로를 포함하며,
    상기 게이트 구동회로의 제m 스테이지는
    제1 클럭 신호에 응답하여 제1 출력단을 오프 전압으로 방전시키는 제1 유지부;
    제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키고, 상기 제1 클럭 신호를 상기 제1 출력단으로 출력하여 상기 제1 펄스를 형성하는 프리차징부;
    상기 제m-1 스테이지의 출력 신호에 응답하여 1H(수평 구간) 경과 후에 상기 제2 클럭 신호를 상기 제1 출력단으로 출력하여 상기 제2 펄스를 형성하는 풀업부;
    제m+1 스테이지의 출력 신호에 응답하여 상기 제1 출력단을 오프 전압으로 방전시키는 풀다운부를 포함하고,
    상기 프리차징부는
    상기 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 유지부를 턴-오프 시키는 제1 트랜지스터; 및
    상기 제m-1 스테이지의 출력 신호에 응답하여 상기 제1 출력단으로 상기 제1 클럭 신호를 출력하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.(m은 자연수)
  13. 제12항에 있어서, 상기 제1 클럭 신호 및 제2 클럭 신호는 1H 주기로 반전되며, 서로 위상이 반대인 것을 특징으로 하는 표시 장치.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서, 상기 제1 출력단을 오프 전압으로 방전시키는 제2 유지부; 및
    상기 제2 클럭 신호에 응답하여 상기 제2 유지부의 온/오프를 스위칭하는 스위칭부를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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