KR920005294B1

KR920005294B1 - 듀얼포트 메모리 소자의 칩인에이블신호 제어회로

Info

Publication number: KR920005294B1
Application number: KR1019900012907A
Authority: KR
Inventors: 정형섭
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-08-18
Filing date: 1990-08-18
Publication date: 1992-06-29
Also published as: KR920004972A

Abstract

내용 없음.

Description

듀얼포트 메모리 소자의 칩인에이블신호 제어회로.

제1도는 종래의 듀얼포트 메모리 소자의 칩인에이블 신호 제어회로.

제2도는 제1도의 동작 파형도.

제3도는 이 발명에 따른 듀얼 포트 메모리 소자의 칩인에이블 신호 제어회로.

제4도는 제3도의 동작 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 래치부

NO1, NO2, NO3 : 제1, 제2 및 제3 노아게이트

I1, I2 : 제1 및 제2 인터버터

이 발명은 듀얼 포트 메모리 소자(Dual Port Momory Device)의 칩인에이블 신호 제어회로에 관한 것으로, 특히 RAM(Random Access Memory)포트와 SAM(Serial Access Memory)포트 사이에서 데이타 전송시에 칩을 동작시키는 신호를 제어하는 듀얼 포트 메모리 소자의 칩인에이블 제어회로에 관한 것이다.

듀얼 포트 메모리 소자는 그래픽 디스플레이(Graphic Display)를 위한 VRAM(Video RAM)으로 사용하기 위해 개발된 메모리소자이다. 초기에 VRAM은 64K×4의 RAM포트와 256K×4의 SAM포트를 가지고 256K VRAM이 개발되었다. 이때부터 64K×4VRAM의 기능을 향상시켜 라이트 퍼 비트(Write Per Bit) 기능 및 메모리에서 직렬 데이타로 리얼 타임데이타전송(Real Time Data Transfer)시키는 기능등이 첨가되어 VRAM의 표준형태로 형성되었다. 현재 1M비트의 VRAM은 256K×4 또는 128K×8등의 종류가 있다.

한편, 일반적인 DRAM은 프로세서(Processor)에서 주변장치로 정보를 전송할 때, 먼저 메모리에 정보를 전송한 후 메모리에 전송된 정보를 엑세스하는 과정을 거치게 된다. 이 경우 주변장치에서 억세스가 이루어지는 동안에 프로세서는 메모리에 정보를 전송할 수 없게 된다. 그러나, VRAM은 제1포트를 통하여 메모리에 정보를 전달하는 동안에 주변장치에서는 동시에 제2포트를 통하여 메모리를 억세스할 수 있다. 상기 제1 및 제2포트는 RAM 및 SAM포트를 나타내며, 이 SAM포트가 고속의 억세스시간을 가지므로 VRAM은 고해상도 또는 고속화상 표시용으로 널리 이용되고 있다. 상기 SAM포트의 데이타 전송 사이클에는 리드전송(Read Transfer)사이클, 라이트 전송(Write Transfer)사이클 및 리얼타임 라이트 전송 사이클등이 있다. 상기 리드전송사이클은 RAM포트에 쓰여진 데이타를 SAM포트로 전송시켜 이 SAM포트를 리드할 수 있는 모우드로 셋트(Set)되게 하며, 라이트 전송 사이클은 주변장치로부터 SAM포트에 쓰여진 데이타를 RAM포트로 전송하는 모우드이다.

제1도는 종래의 듀얼포트 메모리 소자의 칩인에이블 신호 제어회로이다. 상기 칩인에이블신호의 제어회로는 제1 및 제2노아게이트(NO1), (NO2)와 제1 및 제2버터(I1), (I2)로 구성된다. 제2도는 상기 칩인에이블 신호 제어회로의 데이타 전송시 동작 파형도이다.

데이타 전송 모드시에 상기 제1노아케이트(NO1)의 일측 입력단에 외부에서 인가되는 칩인에이블 신호인

를 입력시키고 타측 입력단을 접지시킨다. 그러므로 상기 제1노아케이트(NO1)는 상기

와 반전된 신호를 출력하며, 이 신호는 제1 및 제2인버터(I1), (I2)에 의해 소정시간 지연되어 제2노아케이트(NO2)의 일측 입력단에 입력된다. 또한, 상기 제2노아케이트(NO2)의 타측입력단은 접지되며, 따라서 이 제2노아케이트(NO2)는 상기 제2인버터(I2)의 출력을 반잔시킨 클럭(CLK)을 출력한다. 상기 제2노아케이트(NO2)에서 출력되는 클럭(CLK)은 칩내부의 마스터 클럭(Master Clock)으로 듀얼포트 사이의 데이타전송을 제어한다. 상기 듀얼포트 사이의 데이타전송은 상기 클럭(CLK)의 액티브 영역, 즉

의 액티브 영역에서만 이루어지게 된다. 그러므로 종래에는 듀얼포트사이의 데이타전송시간이

의 액티브영역으로 제한되므로 데이타전송의 마진(margin)이 작으며, 또한 데이타전송시간이

의 비액티브영역까지 확대되면 데이타전송이 완료되기전에 칩이 프리차아지(Precharge)상태가 되어 오동작을 하는 문제점이 있었다. 따라서 이 발명의 목적은 듀얼포트사이에서 데이타전송시 전송시간을 보상하여 전송마진을 크게하고 오동작을 방지할 수 있는 듀얼포트 메모리 소자의 칩인에이블신호제어회로를 제공함에 있다.

상기와 같은 목적을 달성하기 위한 이 발명은 일측입력단에 칩인에이블 신호가 입력되고 타측입력단이 접지되는 노아게이트와, 상기 노아게이트가 인버터들을 개재시켜 일측입력단에 접속되고 데이타전송완료를 나타내는 제1클럭이 타측입력단에 입력되어 칩내부의 마스터클럭인 제2클럭을 출력하는 래치회로로 이루어짐을 특징으로 한다.

이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다. 제3도는 본 발명에 따른 듀얼 포트 메모리 소자의 칩인에이블 신호 제어회로를 나타내고 있다. 상기 칩인에이블신호 제어회로는 알측입력단에

가 입력되고 타측 입력단이 접지된 제1노아게이트(NO1)와, 상기 제1노아게이트(NO1)와 제1 및 제2인버터(I 1), (I 2)를 개재시켜 접속되는 래치부(10)로 이루어진다. 상기 노아게이트(NO1)은 상기

를 반전시키는 스위치(Switch) 동작을 한다. 또한, 상기의 래치부(10)는 제2 및 제3노아게이트(NO2), (NO3)로 이루어지며, 이 제2 및 제3노아게이트(NO2), (NO3)의 일측 입력단들에 제2인버터(I 2)의 출력과 데이타 전송의 완료를 나타내는 제1클럭(CLK1)이 각각 입력되고, 타측입력단에는 타측의 노아게이트(NO3), (NO2)의 출력단이 각각 접속된다. 상기 제1클럭(CLK1)은 상기

의 액티브영역에서 제1에지(edge)를 가지며, 제2에지에 의해 데이타전송의 완료를 나타낸다. 상기 제1클럭(CLK1)이 '로우'액티브일 때 상기 제1에지는 하강에지이고, 상기 제2에지는 상승에지이다. 상기 제2노아게이트(NO2)는 칩내부의 마스터 클럭(Master Clock)인 제2클럭(CLK2)을 출력한다.

제4도는 상기 듀얼 포트 메모리 소자의 칩인에이블 신호 제어회로의 데이타 전송시 동작파형도를 나타내고 있다. 제4도를 참조하여 제3도의 동작을 설명한다. 데이타전송 모드시에 상기 제1노아게이트(NO1)의 입력단에 외부에서 인가되는 칩인에이블 신호인

를 입력시킨다. 상기 제1노아게이트(NO1)는 상기

와 반전된 신호를 출력하며, 이 신호는 제1 및 제2인버터(I 1), (I 2)에의해 소정시간 지연되어 제2노아게이트(NO2)의 일측입력단에 입력된다. 또한, 상기 제3노아게이트(NO3)의 일측입력단에 칩의 내부에서 발생되며 제2에지에 의해 데이타 전송의 완료를 나타내는 제1클럭(CLK1)을 입력한다. 상기에서 제1클럭(CLK1)의 제1에지가

의 액티브구간에, 제2에지가

의 비액티브구간에 있다하자, 상기 제1클럭(CLK1)이 '하이'일때 상기 제3노아게이트(NO3)는 '로우'를 출력하므로 상기 제2노아게이트 (NO2)에서 출력되는 제2클럭(CLK2)은 상기 제2인버터(I 2)의 출력을 반전시킨 것이다. 그 후 상기 제1클럭(CLK1)이 '로우'로 천이되어 상기 제3노아게이트(NO3)의 일측입력단에 입력하면 타측입력단에 입력되는 상기 '로우'상태의 제2클럭(CLK2)에 의해 상기 제3노아게이트(NO3)의 출력은 '하이'상태가 되어 상기 제2노아게이트(NO2)는

에 관계없이 제2클럭(CLK2)은 '로우'를 유지한다. 즉, 상기

가 '하이'의 비액티브가 되어도 제2클럭(CLK2)은 '로우'로 출력하게 되어 액티브 구간이 길어진다. 그후, 상기 제1클럭(CLK1)이 '하이'상태로 천이하면 상기 제3노아게이트(NO3)의 출력이 '로우'상태가 된다. 따라서 상기 제2노아게이트(NO2)에서 출력되는 제2클럭(CLK2)은 상기 제2인버터(I 2)의 출력을 반전시킨 '하이'상태가 된다.

또한, 상기 제1클럭(CLK1)의 제2에지가

의 액티브구간에 있는 경우 상기 제2클럭(CLK2)은

가 비액티브되는 것에 동기되어 '하이'가 되는것을 유의하여야 한다.

상술한 바와 같이 데이타전송의 완료를 나타내는 클럭에 의해 칩내부에 마스터클럭의 액티브영역을 크게하므로 듀얼 포트 사이에서 데이타 전송시간을 보상할 수 있어 전송마진을 크게하며, 또한, 데이타전송 시간이

의 비액티브영역까지 확대되어도 칩이 프리차아지되지않고 소정시간 동안 정상 데이타 전송 동작을 한다. 따라서 이 발명 듀얼 포트 사이에서 데이타 전송시간을 보상하여 전송 마진을 크게 할 뿐만아니라 안정된 데이타 전송동작을 할 수 있게 하는 잇점이 있다.

Claims

듀얼 포트 메모리 소자에 있어서, 일측 입력단에 칩인에이블신호가 입력되는 스위치 수단과 상기 스위치수단이 인버터들을 개재시켜 일측입력단에 접속되고 데이타전송완료를 나타내는 제1클럭이 타측입력단에 입력되어 칩내부의 마스터클럭인 제2클럭을 출력하는 래치수단으로 이루어짐을 특징으로 하는 듀얼 포트메모리 소자의 칩인에이블 신호 제어회로.
제1항에 있어서, 상기 제1클럭은 상기 칩인에이블신호의 액티브영역에서 제1에지를 가지고 데이타 전송이 완료된 시점에서 제2에지를 가지는 것을 특징으로 하는 듀얼 포트 메모리 소자의 칩인에이블 신호 제어회로.
제2항에 있어서, 상기 제2클럭이 상기 제1클럭의 제2에지와 칩인에이블 신호의 비액티브되는 시점중의 늦은 것에 비액티브가 되는 것을 특징으로 하는 듀얼 포트 메모리 소자의 칩인에이블 신호 제어회로.