JP2618422B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の基本原理（第５、６図） （２）本発明の一実施例（第１〜４図） 発明の効果 〔概 要〕 読出しポートと書込みポートをパイプライン化した半
導体記憶装置に関し、 書込み動作を比較的低速で行いつつ低コストで容易に
実現できる読出し動作の高速化を図った半導体記憶装置
を提供することを目的とし、 記憶情報の読出しに用いる読出しポートと該情報の書
込みに用いる書込みポートを有し、読出しポートあるい
は書込みポートにアドレス情報を与えると、該アドレス
情報に対応するメモリセルがデコーダにより選択されて
リードアンプを介して記憶情報を読出し、ライトアンプ
を介して該情報を書き込む半導体記憶装置において、前
記読出しポートを第１のクロツク信号に応答して動作す
るパイプライン構造とするとともに、前記書込みポート
を前記第１のクロツク信号と異なる第２のクロツク信号
に応答して動作するパイプライン構造とし、且つ、前記
読み出しポート側のパイプライン構造の段数と、前記書
込みポート側のパイプライン構造の段数とを異ならせた
ことを特徴とする。
導体記憶装置に関し、 書込み動作を比較的低速で行いつつ低コストで容易に
実現できる読出し動作の高速化を図った半導体記憶装置
を提供することを目的とし、 記憶情報の読出しに用いる読出しポートと該情報の書
込みに用いる書込みポートを有し、読出しポートあるい
は書込みポートにアドレス情報を与えると、該アドレス
情報に対応するメモリセルがデコーダにより選択されて
リードアンプを介して記憶情報を読出し、ライトアンプ
を介して該情報を書き込む半導体記憶装置において、前
記読出しポートを第１のクロツク信号に応答して動作す
るパイプライン構造とするとともに、前記書込みポート
を前記第１のクロツク信号と異なる第２のクロツク信号
に応答して動作するパイプライン構造とし、且つ、前記
読み出しポート側のパイプライン構造の段数と、前記書
込みポート側のパイプライン構造の段数とを異ならせた
ことを特徴とする。
本発明は、半導体記憶装置に関し、詳細には読出しポ
ートと書込みポートをパイプライン化した半導体記憶装
置に関する。
ートと書込みポートをパイプライン化した半導体記憶装
置に関する。
近時、ディジタル技術の応用分野は多枝に亘ってお
り、大量のデータを高速で処理することが要望されてい
る。
り、大量のデータを高速で処理することが要望されてい
る。
ところで、デジタル技術と切り離せないものとして半
導体記憶装置（以下、単にメモリという）があるが、メ
モリには読出し速度のみ高速化が要求される場合があ
る。例えば、パーソナルコンピュータやワークステーシ
ョン等では使用者にわかりやすく処理結果を伝えるため
に画像情報として出力する機会が多く、装置内のメモリ
（以下、フレームバッファという）に書き込まれている
処理結果をCRTディスプレイ等の表示装置に出力してい
る。すなわち、表示装置の走査周波数と画素数で決まる
速度でフレームバッファからリアルタイムで処理結果を
読出しており、画素数の増加に伴って読出し速度は高速
化する傾向にある。また、表示装置の画素数は表示能
力、すなわち解像度を向上させるために増加する傾向に
あり、このような表示装置に対応する場合、フレームバ
ッファの情報を十分な速さで読み出す必要がある。
導体記憶装置（以下、単にメモリという）があるが、メ
モリには読出し速度のみ高速化が要求される場合があ
る。例えば、パーソナルコンピュータやワークステーシ
ョン等では使用者にわかりやすく処理結果を伝えるため
に画像情報として出力する機会が多く、装置内のメモリ
（以下、フレームバッファという）に書き込まれている
処理結果をCRTディスプレイ等の表示装置に出力してい
る。すなわち、表示装置の走査周波数と画素数で決まる
速度でフレームバッファからリアルタイムで処理結果を
読出しており、画素数の増加に伴って読出し速度は高速
化する傾向にある。また、表示装置の画素数は表示能
力、すなわち解像度を向上させるために増加する傾向に
あり、このような表示装置に対応する場合、フレームバ
ッファの情報を十分な速さで読み出す必要がある。
また、通信分野でも通信速度の高速化が図られてお
り、メモリ内に記憶された情報を高速で読出して通信系
に出力することが行われている。
り、メモリ内に記憶された情報を高速で読出して通信系
に出力することが行われている。
このような読出しの高速化に対応する従来の半導体記
憶装置としては、ECLで構成したスタティクRAM（Ｓ・RA
M）があり、２〜3nsのサイクルタイムを実現している。
憶装置としては、ECLで構成したスタティクRAM（Ｓ・RA
M）があり、２〜3nsのサイクルタイムを実現している。
また、Ｃ・MOS系のＳ・RAMでは25nsのサイクルタイム
が実現されており、サイクルタイムの高速化という点で
はかなり高いレベルで達成されている。
が実現されており、サイクルタイムの高速化という点で
はかなり高いレベルで達成されている。
しかしながら、このような従来の半導体記憶装置にあ
っては、単に動作速度を高速化するものであったため、
次のような問題点があった。
っては、単に動作速度を高速化するものであったため、
次のような問題点があった。
すなわち、前述のフレームバッファのように読出しの
み高速化が要望される装置では書込み時間には余裕があ
る場合が多く、これはCPU等書込み側の処理速度が比較
的低速でしか行えないことによる。例えば、CPUのクロ
ックを10MHzとしても、書込み速度は高々１〜2MHz（1ms
〜500ns）程度である。
み高速化が要望される装置では書込み時間には余裕があ
る場合が多く、これはCPU等書込み側の処理速度が比較
的低速でしか行えないことによる。例えば、CPUのクロ
ックを10MHzとしても、書込み速度は高々１〜2MHz（1ms
〜500ns）程度である。
このように、書込み側は比較的低速でも良いにもかか
わらず、読出しの高速化に対応するためのみに高速のメ
モリを必要としていた。
わらず、読出しの高速化に対応するためのみに高速のメ
モリを必要としていた。
この場合、前述のECLのＳ・RAMでは速度は十分に高速
であるが、高集積化が困難であることから画像用メモ
リ、すなわち、大容量のフレームバッファを構成するた
めには多くのチップを組み合わせる必要がある。また、
高速化のために消費電力も大きいことから、冷却方法を
十分に考慮する必要があり、一般的には液冷システムが
用いられる。さらに、ECL自体が高価であることからECL
のＳ・RAMを多数用いて高速かつ大容量のフレームバッ
ファを実現する場合、コストも大きなものとなる。以上
のことから、小型化が困難であり、装置が高価なものに
なる傾向にある。
であるが、高集積化が困難であることから画像用メモ
リ、すなわち、大容量のフレームバッファを構成するた
めには多くのチップを組み合わせる必要がある。また、
高速化のために消費電力も大きいことから、冷却方法を
十分に考慮する必要があり、一般的には液冷システムが
用いられる。さらに、ECL自体が高価であることからECL
のＳ・RAMを多数用いて高速かつ大容量のフレームバッ
ファを実現する場合、コストも大きなものとなる。以上
のことから、小型化が困難であり、装置が高価なものに
なる傾向にある。
また、Ｃ・MOS系のＳ・RAMの場合、ECLのＳ・RAMが持
つ欠点はほぼ解決されるものの今日の技術水準では速度
の点で用途が限られる場合がある。すなわち、１フレー
ムが60Hzで800×400画素の表示を想定した場合、各画素
に対応するドットクロック周波数は19.2MHzとなり時間
にして約52nsである。この場合、前述のサイクルタイム
が25nsのＣ・MOS系Ｓ・RAMで対応することができる。と
ころが、高解像度化の要求に伴って1000×1000画素の表
示を可能とする表示装置もあり、この場合は17ns以下の
サイクルタイムを実現する必要が生じて25nsのＳ・RAM
では対応できない。
つ欠点はほぼ解決されるものの今日の技術水準では速度
の点で用途が限られる場合がある。すなわち、１フレー
ムが60Hzで800×400画素の表示を想定した場合、各画素
に対応するドットクロック周波数は19.2MHzとなり時間
にして約52nsである。この場合、前述のサイクルタイム
が25nsのＣ・MOS系Ｓ・RAMで対応することができる。と
ころが、高解像度化の要求に伴って1000×1000画素の表
示を可能とする表示装置もあり、この場合は17ns以下の
サイクルタイムを実現する必要が生じて25nsのＳ・RAM
では対応できない。
このように、メモリの高速化は高度な技術を必要とす
るとともに、コストアップを招来するという問題点があ
った。
るとともに、コストアップを招来するという問題点があ
った。
そこで本発明は、書込み動作を比較的低速で行いつつ
低コストで容易に実現できる読出し動作の高速化を図っ
た半導体記憶装置を提供することを目的としている。
低コストで容易に実現できる読出し動作の高速化を図っ
た半導体記憶装置を提供することを目的としている。
本発明による半導体記憶装置は上記目的達成のため、
記憶情報の読出しに用いる読出しポートと該情報の書込
みに用いる書込みポートを有し、読出しポートあるいは
書込みポートにアドレス情報を与えると、該アドレス情
報に対応するメモリセルがデコーダにより選択されてリ
ードアンプを介して記憶情報を読出し、ライトアンプを
介して該情報を書き込む半導体記憶装置において、前記
読出しポートを第１のクロツク信号に応答して動作する
パイプライン構造とするとともに、前記書込みポートを
前記第１のクロツク信号と異なる第２のクロツク信号に
応答して動作するパイプライン構造とし、且つ、前記読
み出しポート側のパイプライン構造の段数と、前記書込
みポート側のパイプライン構造の段数とを異ならせたこ
とを特徴とする。
記憶情報の読出しに用いる読出しポートと該情報の書込
みに用いる書込みポートを有し、読出しポートあるいは
書込みポートにアドレス情報を与えると、該アドレス情
報に対応するメモリセルがデコーダにより選択されてリ
ードアンプを介して記憶情報を読出し、ライトアンプを
介して該情報を書き込む半導体記憶装置において、前記
読出しポートを第１のクロツク信号に応答して動作する
パイプライン構造とするとともに、前記書込みポートを
前記第１のクロツク信号と異なる第２のクロツク信号に
応答して動作するパイプライン構造とし、且つ、前記読
み出しポート側のパイプライン構造の段数と、前記書込
みポート側のパイプライン構造の段数とを異ならせたこ
とを特徴とする。
本発明では、たとえば、読み出しポート側のパイプラ
イン構造の段数を書き込みポート側のパイプライン構造
の段数よりも多くして読み出し時のサイクルタイムを細
分化するとともに、読み出しポート側のパイプライン構
造に与える第１のクロック信号の周波数を書き込みポー
ト側のパイプライン構造に与える第２のクロック信号の
周波数よりも高くすることにより、読み出し動作の一層
の高速化を達成しつつ、書き込みと読み出しの動作を独
立化（書き込みは低速動作、読み出しは高速動作）を図
ることができる。
イン構造の段数を書き込みポート側のパイプライン構造
の段数よりも多くして読み出し時のサイクルタイムを細
分化するとともに、読み出しポート側のパイプライン構
造に与える第１のクロック信号の周波数を書き込みポー
ト側のパイプライン構造に与える第２のクロック信号の
周波数よりも高くすることにより、読み出し動作の一層
の高速化を達成しつつ、書き込みと読み出しの動作を独
立化（書き込みは低速動作、読み出しは高速動作）を図
ることができる。
以下、本発明を図面に基づいて説明するが、最初に、
第５、６図を参照してパイプライン構造に関する基本原
理を説明する。
第５、６図を参照してパイプライン構造に関する基本原
理を説明する。
メモリが単一の動作、例えば読出しを連続して行う場
合、１回の読出しに最低必要な時間がサイクルタイムと
呼ばれ、メモリの応答性すなわち、速度を決定する重要
な要素であることは良く知られている。
合、１回の読出しに最低必要な時間がサイクルタイムと
呼ばれ、メモリの応答性すなわち、速度を決定する重要
な要素であることは良く知られている。
ここで、サイクルタイムtcの内訳を考察すると、次式
のように考えられる。
のように考えられる。
tc＝tr＋ｔrd＋ts＋td …… 但し、tr:ローデコード時間 ｔrd：リードタイム ts:センス時間 td:出力ドライブ時間 このように、１サイクルタイムの期間に様々なステッ
プを経てデータの読出しが行われているが、一つのステ
ップを１クロックサイクル毎に行うことにより、読出し
に要する時間をリードタイムｔrdのみとすることが可能
となる。例えば、あるRAMのサイクルタイムtcが30nsで
あって、内訳が次式のようになっているとすると、 tc＝tr＋ｔrd＋ts＋td ＝（７＋12＋８＋３）ns …… 各ステップのうち最も長いのはリードタイムtrdであ
ることから各ステップを分解して処理することにより最
大のリードタイム（12ns）で読出しを行うことができ
る。このように、各ステップをクロックに同期させて分
解し、別々のタイミングで処理する方式をパイプライン
方式という。
プを経てデータの読出しが行われているが、一つのステ
ップを１クロックサイクル毎に行うことにより、読出し
に要する時間をリードタイムｔrdのみとすることが可能
となる。例えば、あるRAMのサイクルタイムtcが30nsで
あって、内訳が次式のようになっているとすると、 tc＝tr＋ｔrd＋ts＋td ＝（７＋12＋８＋３）ns …… 各ステップのうち最も長いのはリードタイムtrdであ
ることから各ステップを分解して処理することにより最
大のリードタイム（12ns）で読出しを行うことができ
る。このように、各ステップをクロックに同期させて分
解し、別々のタイミングで処理する方式をパイプライン
方式という。
このようなパイプライン方式の半導体記憶装置として
は、例えば、第５図に示すものがある。同図において、
アドレスデータAdrはクロック（CLK）の１サイクル目で
フリップフロップ（FF）１によりラッチされ、デコーダ
２によりアドレスデータAdrに対応したワードラインデ
ータWLにデコードされる。ワードラインデータWLはCLK
の２サイクル目でFF3によりラッチされ、メモリ４のワ
ードラインが選択される。ワードラインが選択される
と、CLKの３サイクル目でFF5によりビットラインデータ
BLがラッチされ、所定のメモリセルが選択されてデータ
がセンスアンプ６に入力される。センスアンプ６の出力
はCLKの４サイクル目でFF7によりラッチされ、これが出
力データDrとなる。これをタイミングチャート化すると
第６図に示すようになり、各クロックサイクル毎に所定
の信号が順次ラッチされて出力データDrが得られる。し
たがって、前述のように分解した各ステップのうち最も
時間の長いものが処理できるようにクロック信号CLKの
周波数を定めることにより、読出しデータDrの読出しを
該クロック信号CLKの周波数で行うことができ、メモリ
４の構成が同一であってもパイプライン化しない場合に
比較して読出し速度の高速化を図ることができる。この
場合、アドレスデータAdrをラッチしてから出力データD
rが確定するまでに４クロックサイクル必要であるが、
読出しを高速で行う用途では若干の遅れは問題とならな
い場合が多い。なお、書込みも同様にして行われること
から説明は省略する。
は、例えば、第５図に示すものがある。同図において、
アドレスデータAdrはクロック（CLK）の１サイクル目で
フリップフロップ（FF）１によりラッチされ、デコーダ
２によりアドレスデータAdrに対応したワードラインデ
ータWLにデコードされる。ワードラインデータWLはCLK
の２サイクル目でFF3によりラッチされ、メモリ４のワ
ードラインが選択される。ワードラインが選択される
と、CLKの３サイクル目でFF5によりビットラインデータ
BLがラッチされ、所定のメモリセルが選択されてデータ
がセンスアンプ６に入力される。センスアンプ６の出力
はCLKの４サイクル目でFF7によりラッチされ、これが出
力データDrとなる。これをタイミングチャート化すると
第６図に示すようになり、各クロックサイクル毎に所定
の信号が順次ラッチされて出力データDrが得られる。し
たがって、前述のように分解した各ステップのうち最も
時間の長いものが処理できるようにクロック信号CLKの
周波数を定めることにより、読出しデータDrの読出しを
該クロック信号CLKの周波数で行うことができ、メモリ
４の構成が同一であってもパイプライン化しない場合に
比較して読出し速度の高速化を図ることができる。この
場合、アドレスデータAdrをラッチしてから出力データD
rが確定するまでに４クロックサイクル必要であるが、
読出しを高速で行う用途では若干の遅れは問題とならな
い場合が多い。なお、書込みも同様にして行われること
から説明は省略する。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明に係る半導体記憶装置の一実施例に適
用したＳ・RAMの構成を示す図である。説明の都合上、
まず、このＳ・RAMについて説明し、前述のパイプライ
ン化したRAMと同一構成部材には同一符号を付してその
説明を省略する。
用したＳ・RAMの構成を示す図である。説明の都合上、
まず、このＳ・RAMについて説明し、前述のパイプライ
ン化したRAMと同一構成部材には同一符号を付してその
説明を省略する。
同図において、11はＳ・RAMであり、Ｓ・RAM11はいわ
ゆるマルチポートメモリである。書込み側のアドレスデ
ータAdwはFF12に入力され、FF12はクロック信号（発明
の要旨に記載の第２のクロック信号に相当するもの）CL
Kwに従ってアドレスデータAdwをラッチする。クロック
信号CLKwは読出し側のクロック信号（発明の要旨に記載
の第１のクロック信号に相当するもの）CLKrと全く異な
るタイミングであり、クロック信号CLKwは書込み側の処
理速度に応じて設定されるとともにクロック信号CLKrは
表示装置等読出し側の要求に応じて設定される。FF12に
よりラッチされたアドレスデータAdwはデコーダ13に入
力され、デコーダ13はアドレスデータAdwに応じた書込
み側のワードラインデータWLwにデコードする。すなわ
ち、デコーダ13は、メモリ14内の行アドレスを選択す
る。一方、書込みデータDwは書込みアンプ15に入力さ
れ、書込みアンプ15はアドレスデータAdwに基づく書込
み側のビットラインBLwを選択する。これにより、メモ
リ14内のアドレスデータAdwに対応する図示されないメ
モリセルに書込みデータDwが書き込まれる。
ゆるマルチポートメモリである。書込み側のアドレスデ
ータAdwはFF12に入力され、FF12はクロック信号（発明
の要旨に記載の第２のクロック信号に相当するもの）CL
Kwに従ってアドレスデータAdwをラッチする。クロック
信号CLKwは読出し側のクロック信号（発明の要旨に記載
の第１のクロック信号に相当するもの）CLKrと全く異な
るタイミングであり、クロック信号CLKwは書込み側の処
理速度に応じて設定されるとともにクロック信号CLKrは
表示装置等読出し側の要求に応じて設定される。FF12に
よりラッチされたアドレスデータAdwはデコーダ13に入
力され、デコーダ13はアドレスデータAdwに応じた書込
み側のワードラインデータWLwにデコードする。すなわ
ち、デコーダ13は、メモリ14内の行アドレスを選択す
る。一方、書込みデータDwは書込みアンプ15に入力さ
れ、書込みアンプ15はアドレスデータAdwに基づく書込
み側のビットラインBLwを選択する。これにより、メモ
リ14内のアドレスデータAdwに対応する図示されないメ
モリセルに書込みデータDwが書き込まれる。
メモリ14のメモリセルは第２図に示すように、フリッ
プフロップ21を有し、フリップフロップ21は二つのイン
バータ22、23がたすき掛けに接続されて構成される。フ
リップフロップ21には書込み用の転送ゲート24、25が接
続され、転送ゲート24、25のデータ、すなわち書込みの
ワードラインWLwと書込みのビットラインBLwおよびBLw
がそれぞれアクティブになるとフリップフロップ21がセ
ットされ、所定のデータを保持する。また、フリップフ
ロップ21には読出し用の転送ゲート26が接続されてお
り、転送ゲート26はトランジスタ26a、26bからなる。転
送ゲート26は読出し側のワードラインWLRがアクティブ
のときフリップフロップ21のデータをビットラインBLR
に転送するものであるが、ビットラインBLRは予めプリ
チャージされており、フリップフロップ21のデータとビ
ットラインWLRが共にアクティブのときトランジスタ26a
およびトランジスタ26bがONしてビットラインBLRのプリ
チャージ電圧をディスチャージする。この場合、プリチ
ャージ電圧をディスチャージするのみでフリップフロッ
プ21のデータがビットラインBLRに転送できることか
ら、読出し速度の高速化が期待できる。
プフロップ21を有し、フリップフロップ21は二つのイン
バータ22、23がたすき掛けに接続されて構成される。フ
リップフロップ21には書込み用の転送ゲート24、25が接
続され、転送ゲート24、25のデータ、すなわち書込みの
ワードラインWLwと書込みのビットラインBLwおよびBLw
がそれぞれアクティブになるとフリップフロップ21がセ
ットされ、所定のデータを保持する。また、フリップフ
ロップ21には読出し用の転送ゲート26が接続されてお
り、転送ゲート26はトランジスタ26a、26bからなる。転
送ゲート26は読出し側のワードラインWLRがアクティブ
のときフリップフロップ21のデータをビットラインBLR
に転送するものであるが、ビットラインBLRは予めプリ
チャージされており、フリップフロップ21のデータとビ
ットラインWLRが共にアクティブのときトランジスタ26a
およびトランジスタ26bがONしてビットラインBLRのプリ
チャージ電圧をディスチャージする。この場合、プリチ
ャージ電圧をディスチャージするのみでフリップフロッ
プ21のデータがビットラインBLRに転送できることか
ら、読出し速度の高速化が期待できる。
第３図は上記Ｓ・RAM11の読出しデータDrと他のデー
タ（演算データ）Doを演算する場合のデータ処理回路で
あり、同図において、読出しアドレスAdrは図示されな
いアドレスコントローラ、例えばCRTコントローラ等か
ら出力される。また、演算データDoはアドレス以外のデ
ータであり、例えば、ビデオRAM（Ｖ・RAM）等に格納さ
れたテキストデータである。演算データDoはパイプライ
ンレジスタ31に入力されており、パイプラインレジスタ
31は図示は略されているが、読出しクロックCLKrに同期
してデータを伝達するフリップフロップを有する。この
場合、フリップフロップは演算データDoの一つのビット
に対して４段が直列に接続されており、この段数はＳ・
RAM11の読出しポートのパイプライン段数、すなわち、F
F1、３、５および７の数と一致させてある。パイプライ
ンレジスタ31に演算データDoが入力されると、パイプラ
インレジスタ31内部のフリップフロップは読出しクロッ
クCLKrに従って演算データDoを順次次段のフリップフロ
ップに伝達し、最終的にはパイプラインレジスタ31から
演算データDodが出力される。すなわち、演算データDod
は演算データDoよりも読出しクロックCLKrの４クロック
サイクル分だけ遅れて出力される。
タ（演算データ）Doを演算する場合のデータ処理回路で
あり、同図において、読出しアドレスAdrは図示されな
いアドレスコントローラ、例えばCRTコントローラ等か
ら出力される。また、演算データDoはアドレス以外のデ
ータであり、例えば、ビデオRAM（Ｖ・RAM）等に格納さ
れたテキストデータである。演算データDoはパイプライ
ンレジスタ31に入力されており、パイプラインレジスタ
31は図示は略されているが、読出しクロックCLKrに同期
してデータを伝達するフリップフロップを有する。この
場合、フリップフロップは演算データDoの一つのビット
に対して４段が直列に接続されており、この段数はＳ・
RAM11の読出しポートのパイプライン段数、すなわち、F
F1、３、５および７の数と一致させてある。パイプライ
ンレジスタ31に演算データDoが入力されると、パイプラ
インレジスタ31内部のフリップフロップは読出しクロッ
クCLKrに従って演算データDoを順次次段のフリップフロ
ップに伝達し、最終的にはパイプラインレジスタ31から
演算データDodが出力される。すなわち、演算データDod
は演算データDoよりも読出しクロックCLKrの４クロック
サイクル分だけ遅れて出力される。
上記構成において、Ｓ・RAM11に対するデータの書込
みは第４図に示すように行われる。すなわち、アドレス
データAdwは書込みクロックCLKwの立ち上がりでＳ・RAM
11のFF12にラッチされ、書込みデータDwは書込みクロッ
クCLKwの２クロックサイクル目で書込みアンプ15に入力
される。したがって、書込みデータがメモリ14内に書き
込まれるのはアドレスを指定してから１クロック遅れて
行われる。この場合、書込みクロックCLKwは読出しクロ
ックCLKrとは別のタイミングで良く、書込み側の装置、
例えばCPUの処理速度に応じたタイミングとすることが
できる。一方、読出し側はパイプライン段数を４段とし
てリードサイクルの高速化を図ってあるので、表示装置
等の要求に応じた高速度の読出しを行うことができる。
この場合、Ｓ・RAM11の各メモリセルは同一構成であ
り、ECLのような特別に高速動作を意図したものではな
い。したがって、Ｓ・RAM11を容易に実現できるので低
コストで読出し速度の高速化を図ることができる。ま
た、Ｓ・RAM11からの読出しデータDrと他の演算データD
oを演算するような場合、第３図に示したように演算デ
ータDoをパイプラインレジスタ31により演算データDod
とすることにより、Ｓ・RAM11からの読出しデータDrと
演算データDodのタイミングを完全に一致させることが
できる。したがって、演算精度を向上させることができ
る。
みは第４図に示すように行われる。すなわち、アドレス
データAdwは書込みクロックCLKwの立ち上がりでＳ・RAM
11のFF12にラッチされ、書込みデータDwは書込みクロッ
クCLKwの２クロックサイクル目で書込みアンプ15に入力
される。したがって、書込みデータがメモリ14内に書き
込まれるのはアドレスを指定してから１クロック遅れて
行われる。この場合、書込みクロックCLKwは読出しクロ
ックCLKrとは別のタイミングで良く、書込み側の装置、
例えばCPUの処理速度に応じたタイミングとすることが
できる。一方、読出し側はパイプライン段数を４段とし
てリードサイクルの高速化を図ってあるので、表示装置
等の要求に応じた高速度の読出しを行うことができる。
この場合、Ｓ・RAM11の各メモリセルは同一構成であ
り、ECLのような特別に高速動作を意図したものではな
い。したがって、Ｓ・RAM11を容易に実現できるので低
コストで読出し速度の高速化を図ることができる。ま
た、Ｓ・RAM11からの読出しデータDrと他の演算データD
oを演算するような場合、第３図に示したように演算デ
ータDoをパイプラインレジスタ31により演算データDod
とすることにより、Ｓ・RAM11からの読出しデータDrと
演算データDodのタイミングを完全に一致させることが
できる。したがって、演算精度を向上させることができ
る。
本発明によれば、読み出し動作の一層の高速化を達成
しつつ、書き込みと読み出しの動作の独立化（書き込み
は低速動作、読み出しは高速動作）を図ることができ
る。
しつつ、書き込みと読み出しの動作の独立化（書き込み
は低速動作、読み出しは高速動作）を図ることができ
る。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はそのＳ・RAMの構成を示す構成図、 第２図はそのＳ・RAMのメモリセルを示す回路図、 第３図はその全体構成図、 第４図はそのＳ・RAMの書込み動作を示すタイミングチ
ャート、 第５、６図はパイプライン化したRAMの基本原理を説明
する図であり、 第５図はその一例を示す構成図、 第６図はその読出し動作を示すタイミングチャート、 である。 CLKr……クロック（第１のクロック信号）、CLKw……ク
ロック（第２のクロック信号）、１、３、５、７、12…
…フリップフロップ、11……Ｓ・RAM、14……メモリ、3
1……パイプラインレジスタ。
示す図であり、 第１図はそのＳ・RAMの構成を示す構成図、 第２図はそのＳ・RAMのメモリセルを示す回路図、 第３図はその全体構成図、 第４図はそのＳ・RAMの書込み動作を示すタイミングチ
ャート、 第５、６図はパイプライン化したRAMの基本原理を説明
する図であり、 第５図はその一例を示す構成図、 第６図はその読出し動作を示すタイミングチャート、 である。 CLKr……クロック（第１のクロック信号）、CLKw……ク
ロック（第２のクロック信号）、１、３、５、７、12…
…フリップフロップ、11……Ｓ・RAM、14……メモリ、3
1……パイプラインレジスタ。
Claims (1)
- 【請求項１】記憶情報の読出しに用いる読出しポートと
該情報の書込みに用いる書込みポートを有し、 読出しポートあるいは書込みポートにアドレス情報を与
えると、該アドレス情報に対応するメモリセルがデコー
ダにより選択されてリードアンプを介して記憶情報を読
出し、ライトアンプを介して該情報を書き込む半導体記
憶装置において、 前記読出しポートを第１のクロツク信号に応答して動作
するパイプライン構造とするとともに、 前記書込みポートを前記第１のクロツク信号と異なる第
２のクロツク信号に応答して動作するパイプライン構造
とし、且つ、 前記読み出しポート側のパイプライン構造の段数と、前
記書込みポート側のパイプライン構造の段数とを異なら
せたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027223A JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027223A JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204292A JPH01204292A (ja) | 1989-08-16 |
| JP2618422B2 true JP2618422B2 (ja) | 1997-06-11 |
Family
ID=12215098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027223A Expired - Lifetime JP2618422B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618422B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2932790B2 (ja) * | 1991-09-27 | 1999-08-09 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリ装置 |
| US5901086A (en) * | 1996-12-26 | 1999-05-04 | Motorola, Inc. | Pipelined fast-access floating gate memory architecture and method of operation |
| TW374919B (en) * | 1997-08-28 | 1999-11-21 | Hitachi Ltd | Synchronous memory unit |
| JP2007164888A (ja) * | 2005-12-13 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7440313B2 (en) * | 2006-11-17 | 2008-10-21 | Freescale Semiconductor, Inc. | Two-port SRAM having improved write operation |
| JP2008269751A (ja) * | 2007-04-25 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び当該半導体記憶装置を具備する電子機器 |
| JP2009070474A (ja) * | 2007-09-13 | 2009-04-02 | Panasonic Corp | 半導体集積回路 |
| US8432724B2 (en) * | 2010-04-02 | 2013-04-30 | Altera Corporation | Memory elements with soft error upset immunity |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
| US4905189B1 (en) * | 1985-12-18 | 1993-06-01 | System for reading and writing information | |
| JPS62217481A (ja) * | 1986-03-18 | 1987-09-24 | Fujitsu Ltd | マルチポ−トメモリ回路 |
-
1988
- 1988-02-08 JP JP63027223A patent/JP2618422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204292A (ja) | 1989-08-16 |
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