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KR100275722B1 - 동기식 랜덤 엑세스 메모리 제어 장치 및 방법 - Google Patents

동기식 랜덤 엑세스 메모리 제어 장치 및 방법 Download PDF

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KR100275722B1
KR100275722B1 KR1019970049757A KR19970049757A KR100275722B1 KR 100275722 B1 KR100275722 B1 KR 100275722B1 KR 1019970049757 A KR1019970049757 A KR 1019970049757A KR 19970049757 A KR19970049757 A KR 19970049757A KR 100275722 B1 KR100275722 B1 KR 100275722B1
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장태성
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윤종용
삼성전자주식회사
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Abstract

버스트 길이가 풀 페이지인 경우 종결 엑세스 방식이나 랩 아라운드 방식으로 데이타가 엑세스될 수 있도록 동기식 랜덤 엑세스 메모리(Sync-RAM)를 제어하는 동기식 랜덤 엑세스 메모리 제어 장치 및 방법이 개시된다. 이 장치의 OR 게이트는 Sync-RAM의 데이타 입/출력을 중단시키는 버스트 완료 신호와 외부로부터 입력되는 입/출력 동작 명령 신호를 논리합하고, 카운팅부는 논리합한 결과에 응답하여 리셋되며 외부 시스템 클럭 신호에 응답하여 카운팅하고, 버스트 감지부는 외부로부터 입력되며 버스트 길이에 대한 정보를 갖는 적어도 하나 이상의 버스트 길이 신호와 카운팅부에서 카운팅된 결과로부터 제어 신호에 응답하여 버스트 동작의 완료를 감지하고, 감지된 결과를 버스트 완료 신호로서 출력하고, 및 제어부는 Sync-RAM에 저장된 데이타를 종결 방식으로 엑세스할 것인가 혹은 랩 어라운드 방식으로 엑세스할 것인가에 상응하여 제어 신호를 출력하는 것을 특징으로 하고, Sync-RAM에 저장된 데이타를 종결 방식 및 랩 어라운드 방식들중에서 어느 방식으로도 엑세스할 수 있도록 제어하고, 엑세스 방식에 따라 카운팅부를 제어함으로서 소비 전류를 감소시킬 수 있는 효과가 있다.

Description

동기식 랜덤 엑세스 메모리 제어 장치 및 방법{Apparatus and method for controlling synchronous RAM}
본 발명은 랜덤 엑세스 메모리(RAM:Random Access Memory)에 관한 것으로서, 특히, 시스템 클럭 신호와 동기되어 동작하는 동기식 랜덤 엑세스 메모리를 제어하는 동기식 RAM 제어 장치 및 방법에 관한 것이다.
작은 면적에 많은 정보를 저장할 수 있는 반도체 메모리 장치로서, 동기식 다이나믹 랜덤 엑세스 메모리(SDRAM:Synchronous Dynamic RAM)가 있다. 이 SDRAM은 'SYSTEM INCLUDING A DATA PROCESSOR, A SYNCHRONOUS DRAM, A PERIPHERAL DEVICE, AND A SYSTEM CLOCK'라는 제목으로 출원된 미국 특허 번호 US5390149에 개시되어 있는 바와 같이, 컴퓨터의 중앙 처리 장치인 콘트롤러 프로세서 유니트(CPU)에서 사용하는 시스템 클럭 신호에 동기되어 동작하는 DRAM이다. 결국, SDRAM은 시스템 클럭 신호를 활용하여 데이타를 엑세스하기 때문에 종래의 일반 DRAM에 비해 데이타 엑세스 시간이 크게 향상될 수 있다.
그러나, 단시간내에 개발된 SDRAM은 그 동작이 명확히 정의되지 않았거나 그 동작이 혼재되어 사용되고 있는 실정이다. 그 일례로서, 버스트 길이(BL:Burst Length)가 풀 페이지(full page)인 경우, SDRAM으로부터 데이타를 엑세스하는 두가 지의 방식들이 존재한다. 즉, 버스트 길이가 풀 페이지가 아닌 기본적으로 1, 2, 4 또는 8과 같은 다른 길이를 갖을 때 데이타가 엑세스되는 방식인, 풀 페이지 깊이 만큼의 데이타가 모두 엑세스된 후 동기식 랜덤 엑세스 메모리의 출력단을 "고" 임퍼던스 상태로 종결시키는 종결(termination) 방식이 있고, 풀 페이지 깊이 만큼의 데이타가 모두 엑세스된 후, 개시 어드레스에 해당하는 데이타가 다시 반복되어 엑세스되는 랩 어라운드(wrap around) 방식이 있다. 여기서, 개시 어드레스란, 데이타 입/출력 명령이 인가되는 시점에 외부로부터 입력된 컬럼 어드레스를 의미한다.
전술한 종결 방식 및 랩 어라운드 방식들은 범용 SDRAM을 제조하는 회사에 따라 선택적으로 사용된다. 즉, SDRAM의 한 종류로서, 그래픽용으로 활용되고 있는 싱크 그래픽 메모리는 통상적으로 랩 어라운드 방식을 채택하고 있다.
결국, SDRAM의 데이타 엑세스를 제어하는 종래의 SDRAM 제어 장치는 두가지 방식들을 모두 지원할 수 없고, 두가지 방식들중 하나만 지원할 수 있는 하드웨어 구조를 갖는다. 즉, 종래의 SDRAM 제어 장치는 두가지 데이타 엑세스 방식들을 모두 지원할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 버스트 길이가 풀 페이지인 경우 종결 엑세스 방식이나 랩 아라운드 방식으로 데이타가 엑세스될 수 있도록 동기식 랜덤 엑세스 메모리를 제어하는 동기식 랜덤 엑세스 메모리 제어 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 버스트 길이가 풀 페이지인 경우 종결 엑세스 방식이나 랩 어라운드 방식으로 데이타가 엑세스될 수 있도록 동기식 랜덤 엑세스 메모리를 제어하는 동기식 랜덤 엑세스 메모리 제어 방법을 제공하는 데 있다.
도 1 (a) ∼ (d)들은 동기식 RAM의 동작을 설명하기 위한 타이밍도들이다.
도 2 (a) ∼ (c)들은 종결 방식과 랩 어라운드 방식을 설명하기 위한 파형도들이다.
도 3은 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치의 블럭도이다.
도 4는 도 3에 도시된 카운팅부의 본 발명에 의한 바람직한 일실시에의 회로도이다.
도 5는 도 4에 도시된 제1 ∼ 제N-1 플립플롭들 각각의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 6은 도 4에 도시된 제N 플립플롭의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 7은 도 3에 도시된 버스트 감지부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 8 (a) ∼ (h)들은 도 7에 도시된 버스트 감지부의 동작을 설명하기 위한 파형도들이다.
도 9는 도 3에 도시된 제어부의 본 발명에 의한 바람직한 일실시예의 회로도 이다.
도 10은 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 방법을 설명하기 위한 플로우차트이다.
상기 과제를 이루기 위해, 외부 시스템 클럭 신호에 동기되어 동작하는 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치는, 상기 동기식 랜덤 엑세스 메모리의 데이타 입/출력을 중단시키는 버스트 완료 신호와 외부로부터 입력되는 입/출력 동작 명령 신호를 논리합하여 출력하는 논리합 수단과, 상기 논리합한 결과에 응답하여 리셋되고, 상기 외부 시스템 클럭 신호에 응답하여 카운팅하는 카운팅 수단과, 외부로부터 입력되며 버스트 길이에 대한 정보를 갖는 적어도 하나 이상의 버스트 길이 신호와 상기 카운팅 수단에서 카운팅된 결과로부터 제어 신호에 응답하여 버스트 동작의 완료를 감지하고, 감지된 결과를 상기 버스트 완료 신호로서 출력하는 버스트 감지 수단 및 상기 동기식 랜덤 엑세스 메모리에 저장된 데이타를 종결 방식으로 엑세스할 것인가 혹은 랩 어라운드 방식으로 엑세스할 것인가에 상응하여 상기 제어 신호를 출력하는 제어 수단을 구비하는 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 장치로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 외부 시스템 클럭 신호에 동기되어 동작하는 동기식 랜덤 엑세스 메모리를 제어하는 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 방법은, 입/출력 동작 명령에 따라 상기 외부 시스템 클럭 신호를 카운팅하는 (a) 단계와, 버스트 길이가 풀 페이지 인가를 판단하는 (b) 단계와, 상기 버스트 길이가 상기 풀 페이지가 아닌 경우, 상기 동기식 랜덤 엑세스 메모리의 데이타 엑세스를 중단시키는 버스트 완료 신호를 상기 카운팅된 값과 상기 버스트 길이에 따라 생성하는 (c) 단계와, 상기 버스트 길이가 상기 풀 페이지인 경우, 상기 동기식 랜덤 엑세스 메모리로부터 데이타를 종결방식으로 엑세스할 것인가 혹은 랩 어라운드 방식으로 엑세스할 것인가를 판단하여, 상기 데이타를 상기 종결 방식으로 엑세스할 경우, 상기 (c) 단계로 진행하는 (d) 단계 및 상기 데이타를 상기 랩 어라운드 방식으로 엑세스하고자 할 경우, 버스트 정지 명령에 따라 상기 버스트 완료 신호를 생성하는 (e) 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 동기식 랜던 엑세스 메모리 제어 장치가 제어하는 동기식 랜덤 엑세스 메모리는 동기식 DRAM(SDRAM) 또는 동기식 스태이틱 램(Sync Static RAM)일 될 수 있다. SRAM의 동작 용어들중 버스트 길이와 컬럼 레이턴시들이 있으며, 먼저, 버스트 길이란 한번의 독출 또는 기입 동작 명령에 의해 동기식 랜덤 엑세스 메모리로부터 연속적으로 독출 또는 기입될 수 있는 데이타의 수를 의미한다. 즉, 버스트 길이가 '4'일 때 한번의 입/출력 명령에 의해 '4'비트의 데이타가 연속적으로 데이타 입/출력 핀을 통해 입/출력될 수 있고, 버스트 길이가 풀 페이지인 경우 한번의 입/출력 명령에 의해 풀 페이지 깊이의 데이타가 연속적으로 입/출력될 수 있다. 여기서, 풀 페이지 깊이란, 임의의 워드 라인이 선택될 경우, 그 워드라인에 연결된 셀의 정보를 엑세스할 수 있는 컬럼 어드레스의 총 조합수를 의미한다. 즉, 컬럼 어드레스의 수가 N비트인 경우, 풀 페이지 깊이는 2N이 된다. 이러한 버스트 길이의 설정은 동기식 랜덤 엑세스 메모리를 사용할 때, 모드 레지스터 세트 신호를 이용함으로서 가능해진다.
또한, 컬럼 레이턴시(CL:Column address strobe Latency)란, 데이타 독출 명령이 발생한 시점에서부터, 독출되어야 할 첫번째 데이타가 출력되는 시점까지 입력된 시스템 클럭 신호의 주기수를 의미한다.
전술한 용어들을 토대로 하여, 동기식 랜덤 엑세스 메모리의 기본적인 동작을 다음과 같이 첨부한 도면들을 참조하여 설명한다.
도 1 (a) ∼ (d)들은 동기식 RAM의 동작을 설명하기 위한 타이밍도들로서, 도 1 (a)는 시스템 클럭 신호의 파형도를 나타내고, 도 1 (b) ∼ (d)들은 동기식 랜덤 엑세스 메모리로부터 출력되는 데이타의 파형도들을 각각 나타낸다.
만일, BL=4 이고, 도 1 (a)에 도시된 시스템 클럭 신호의 소정 시점(10)에서 데이타 독출 명령이 인가되면, CL=1, 2 및 3인 경우, 시스템 클럭 신호의 1, 2 및 3 주기내에서 도 1 (b), (c) 및 (d)에 각각 도시된 바와 같이 4개의 데이타 Q0, Q1, Q2 및 Q3들이 동기식 랜덤 엑세스 메모리로부터 시스템 클럭 신호에 응답하여 출력됨을 알 수 있다.
동기식 랜덤 엑세스 메모리로부터 해당하는 데이타들이 모두 출력된 후에는 도 1 (b) ∼ (d)들에 각각 도시된 바와 같이 동기식 랜덤 엑세스 메모리의 출력단은 "고" 임피던스 상태(12, 14 및 16)로 된다.
도 2 (a) ∼ (c)들은 종결 방식과 랩 어라운드 방식을 설명하기 위한 파형도들로서, 도 2 (a)는 시스템 클럭 신호의 파형도를 나타내고, 도 2 (b) 및 도 2 (c) 들은 동기식 랜덤 엑세스 메모리로부터 출력되는 데이타들의 파형도를 각각 나타낸다.
만일, BL=풀 페이지이고 CL=1이며 컬럼 어드레스의 수(N)가 8이라고 가정하자. 도 2 (a)에 도시된 시스템 클럭 신호의 상승 엣지(20)에서 데이타 독출 명령이 인가되면, 종결 방식으로 데이타를 엑세스할 경우 도 2 (b)에 도시된 바와 같이, 256개의 데이타들(Q0 ∼ Q255)이 모두 출력된 후 동기식 랜덤 엑세스 메모리의 출력단은 "고" 임피던스 상태(22)로 된다. 그러나, 랩 어라운드 방식으로 데이타를 엑세스할 경우, 도 2 (c)에 도시된 바와 같이 256개의 데이타들이 모두 출력된 후, 개시 어드레스에 해당하는 데이타(Q0)부터 다시 동기식 랜덤 엑세스 메모리로부터 출력된다. 랩 어라운드 방식의 경우, 동기식 랜덤 엑세스 메모리로부터 데이타가 출력되는 것을 종결시키기 위해서는 별도의 버스트 정지 명령이 인가되어 동기식 랜덤 엑세스 메모리의 출력단을 "고" 임피던스 상태로 한다.
이하, 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치의 블럭도로서, OR 게이트(40), 카운팅부(42), 버스트 감지부(44) 및 제어부(46)로 구성된다.
도 3에 도시된 OR 게이트(40)는 입력단자 IN1을 통해 입력한 입/출력 동작 명령 신호와 버스트 감지부(44)로부터 출력되는 버스트 완료 신호를 논리합하고, 논리합한 결과를 리셋 신호(RESET)로서 카운팅부(42)로 출력한다. 이 때, 버스트 완료 신호는 동기식 랜덤 엑세스 메모리로부터 데이타가 입/출력되는 것을 중단시 키는 역할을 하는 신호이다.
카운팅부(42)는 리셋 신호(RESET)에 응답하여 리셋되어, 동기식 랜덤 엑세스 메모리가 동기되는 시스템 클럭 신호(CK)를 카운팅하고, 카운팅된 결과를 버스트 감지부(44)로 출력한다.
버스트 감지부(44)는 외부로부터 입력되며 버스트 길이(BL)에 대한 정보 즉, BL이 얼마인가를 나타내는 버스트 길이 신호들(BLS)과 카운팅부(42)에서 카운팅된 결과로부터 제어 신호(C)에 응답하여 버스트 동작의 완료를 감지하고, 감지된 결과를 버스트 완료 신호로서 OR 게이트(40) 및 출력단자 OUT를 통해 출력한다. 여기서, 버스트 동작은 BL에 따라 동기식 랜덤 엑세스 메모리로부터 데이타를 엑세스시키는 것을 의미한다.
한편, 제어부(46)는 동기식 랜덤 엑세스 메모리에 저장된 데이타를 전술한 종결 방식으로 엑세스할 것인가 혹은 전술한 랩 어라운드 방식으로 엑세스할 것인가를 결정하는 외부 제어 신호를 입력단자 IN2를 입력하고, 입력한 외부 제어 신호에 상응하는 제어 신호(C)를 버스트 감지부(44) 및 카운팅부(42)로 출력한다. 여기서, BL이 풀 페이지이고 랩 어라운드 방식으로 데이타를 엑세스하고자 할 경우, 카운팅부(42)에서 카운팅된 값의 비트 수는 제어부(46)로부터 발생되는 제어 신호(C)에 의해 가변될 수 있다. 즉, 필요한 비트수만을 카운팅하므로, 카운팅부(42)에서 소비되는 전류는 줄어들 수 있다. 이에 대해서는 본 발명에 의한 실시예의 설명에서 상세히 후술된다.
이하, 도 3에 도시된 본 발명에 의한 랜덤 엑세스 메모리 제어 장치에 각 부 의 본 발명에 의한 바람직한 일실시예의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 도 3에 도시된 카운팅부(42)의 본 발명에 의한 바람직한 일실시에의 회로도로서, 제1, 제2, 제3, ..., 제N-1 및 제N 플립플롭(F/F)들(60, 62, 64, ..., 66 및 68), 인버터들(80, 82, 84, ... 및 86), NOR 게이트들(100, ...) 및 NAND 게이트들(102, ... 및 104)로 구성된다.
도 4에 도시된 제1 플립플롭 ∼ 제N-1 플립플롭들(60, 62, 64, ..., 66 및 68) 각각은 도 3에 도시된 OR 게이트(40)로부터 출력되며 리셋 단자(R)를 통해 입력되는 리셋 신호(RESET)에 응답하여 리셋되고, 데이타 입력 단자(D)를 통해 입력되는 신호를 클럭 단자(CK)를 통해 입력되는 시스템 클럭 신호(CK)에 응답하여 BCNTK(0≤K≤N-1)로서 도 3에 도시된 버스트 감지부(44)로 출력한다. 이를 위해, 인버터(80)는 NOR 게이트(100)의 출력을 반전하여 제1 플립플롭(60)의 데이타 입력단자(D)로 출력하고, 인버터(86)는 제N 플립플롭(68)의 출력을 반전하여 제N-1 플립플롭(66)의 데이타 입력 단자(D)로 출력한다. 이 때, NOR 게이트(100)는 인버터(82)에서 반전된 제2 플립플롭(62)의 출력과 NAND 게이트(102)의 출력을 반전 논리합하고, 반전 논리합한 결과를 인버터(80)로 출력한다. 또한, NAND 게이트(102)는 제4 플립플롭(미도시)의 출력과 제3 플립플롭(64)의 출력(
Figure pat00001
)을 반전 논리곱하고, 반전 논리곱한 결과를 NOR 게이트(100) 및 제2 플립플롭(62)의 데이타 입력 단자(D)로 출력한다.
한편, 제N 플립플롭(68)은 도 3에 도시된 OR 게이트(40)로부터 출력되며 리셋 단자(R)를 통해 입력되는 리셋 신호(RESET)에 응답하여 리셋되고, 데이타 입력 단자(D)를 통해 입력되는 "저" 논리 레벨의 신호를 클럭 단자(CK)를 통해 입력되는 시스템 클럭 신호(CK)에 응답하여 BCNT0로서 도 3에 도시된 버스트 감지부(44)로 출력한다.
결국, BCNT0는 시스템 클럭 신호(CK)에 응답하여 토글되는 신호로서 시스템 클럭 신호(CK) 주기의 2배 주기를 갖고, BCNTK는 BCNTK-1에 응답하여 토글되는 신호로서 BCNTK-1주기의 2배 주기를 갖는다.
전술한 제1 ∼ 제N 플립플롭들(60, 62, 64, ..., 66 및 68) 각각은 도 3에 도시된 제어부(46)로부터 출력되는 제어 신호(C)에 응답하여 선택적으로 리셋될 수도 있다. 즉, BL이 풀 페이지이고 랩 어라운드 방식인 경우, BL이 전술한 바와 같이 1, 2, 4 및 8의 값만을 가질 수 있다면, 제N-2 ∼ 제N 플립플롭들(68, 66, ..)만 동작시키고 제1 ∼ 제N-3 플립플롭들(60, 62, 64, ...)은 모두 리셋시키도록, 제어 신호(C)에 의해 리셋신호가 각 플립플롭의 리셋 단자(R)로 입력됨으로서, 사용되지 않는 플립플롭의 소모전력을 절약할 수 있도록 한다.
도 5는 도 4에 도시된 제1 ∼ 제N-1 플립플롭들(60, 62, 64, ... 및 66) 각각의 본 발명에 의한 바람직한 일실시예의 회로도로서, NOR 게이트(110), 인버터들(112, 116, 118, 124, 126 및 128), 전송 게이트들(114 및 122) 및 NMOS 트랜지스터(120)로 구성된다.
도 5에 도시된 NOR 게이트(110)는 시스템 클럭 신호(CK), 데이타 입력단자를 통해 입력된 데이타(D) 및 리셋 신호(RESET)를 반전 논리합하고, 반전 논리합한 결과를 인버터(112)로 출력한다. 전송 게이트(114)는 인버터(112)에서 반전된 신호와 NOR 게이트(110)의 출력에 응답하여 인버터(128)로부터 출력되는 신호를 인버터(116)로 전송하고, 전송 게이트(122)는 인버터(112)에서 반전된 신호와 NOR 게이트(110)의 출력에 응답하여 인버터(116)로부터 출력되는 신호를 인버터(124)로 전송한다. 이 때, NMOS 트랜지스터(120)는 리셋 신호(RESET)에 응답하여 온/오프되어 출력 신호(BCNTK)를 리셋시키는 역할을 한다.
도 6은 도 4에 도시된 제N 플립플롭(68)의 본 발명에 의한 바람직한 일실시예의 회로도로서, NOR 게이트(140), 인버터들(142, 146, 148, 154, 156 및 158), 전송 게이트들(144 및 152), NMOS 트랜지스터(150)으로 구성된다.
도 6에 도시된 NOR 게이트(140)가 도 5에 도시된 NOR 게이트(110)와 달리 시스템 클럭 신호(CK)와 리셋 신호(RESET)만을 반전 논리합하는 것을 제외하면, 도 6에 도시된 회로는 도 5에 도시된 회로와 구성이 동일하고, 동일한 동작을 수행하여 카운팅된 값의 최하위 비트(BCNT0)를 출력한다.
도 7은 도 3에 도시된 버스트 감지부(44)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 다수개의 AND 게이트들(180, 182, 184, ..., 186 및 188) 및 OR 게이트(190)로 구성된다.
도 7에 도시된 AND 게이트(180)는 BL=2 일 때 활성화되는 버스트 길이 신호(BLS2)와 카운팅부(42)에서 카운팅된 값의 최하위 비트(BCNT0)를 논리곱하고, 논리곱한 결과를 OR 게이트(190)로 출력한다. 마찬가지로, AND 게이트(182)는 BL=4 일 때 활성화되는 버스트 길이 신호(BLS4)와 카운팅부(42)에서 카운팅된 값의 두개의 최하위 비트들(BCNT0및 BCNT1)을 논리곱하고, 논리곱한 결과를 OR 게이트(190)로 출력한다. 또한, AND 게이트(184)는 BL=8 일 때 활성화되는 버스트 길이 신호(BCNT8)와 카운팅부(42)에서 카운팅된 값의 세개의 최하위 비트들(BCNT0, BCNT1및 BCNT2)을 논리곱하고, 논리곱한 결과를 OR 게이트(190)로 출력한다. 또한, AND 게이트(186)는 BL=풀 페이지 일 때 활성화되는 버스트 길이 신호(BCNTFULL)와 카운팅부(42)에서 카운팅된 N 개의 비트들(
Figure pat00002
,
Figure pat00003
, ..., BCNT2, BCNT1및 BCNT0)을 논리곱하고, 논리곱한 결과를 OR 게이트(190)로 출력한다. 또한, AND 게이트(188)는 제어 신호(C)에 의해 AND 게이트(186)의 출력이 선택적으로 OR 게이트(190)로 출력될 수 있도록, AND 게이트(186)의 출력과 제어 신호(C)를 논리곱하고, 논리곱한 결과를 OR 게이트(190)로 출력한다.
OR 게이트(190)는 AND 게이트들(180, 182, 184, ... 및 188)의 출력을 논리합하고, 논리합한 결과를 버스트 완료 신호로서 출력단자 OUT를 통해 출력한다.
도 8 (a) ∼ (h)들은 도 7에 도시된 버스트 감지부(44)의 동작을 설명하기 위한 파형도들로서, 도 8 (a)는 시스템 클럭 신호의 파형도를 나타내고, 도 8 (b) ∼ (g)들은 도 4에 도시된 카운팅부(42)에서 카운팅된 값의 파형도들을 나타내고, 도 8 (h)는 버스트 종료 신호의 파형도를 각각 나타낸다.
도 3에 도시된 카운팅부(42)는 도 8 (a)에 도시된 시스템 클럭 신호(CK)를 카운팅하고, 도 8 (b), (c), (d), (e), (f), ... 및 (g)에 각각 도시된 카운팅된 값(BCNT0, BCNT1, BCNT2, BCNT3, BCNT4, ... 및
Figure pat00004
)을 버스트 감지부(44)로 출력한다고 하자. 만일, BL=8 인 경우, BLS2, BLS4, .... 및 BLSFULL은 모두 "저" 논리 레벨이 되고 BLS8만이 "고" 논리 레벨로 활성화된다. 그러므로, 도 7에 도시된 AND 게이트들(180, 182, ... 및 186)의 출력은 "저" 논리 레벨이 되고, OR 게이트(190)의 출력은 AND 게이트(184)의 출력에만 의존하게 된다.
이 때, 도 8 (a)에 도시된 시스템 클럭 신호(CK)의 어느 시점(200)에서 데이타 독출 명령이 입력되면, 도 3에 도시된 카운팅부(42)로부터 출력되는 도 8 (b) ∼ (g)들에 각각 도시된 카운팅된 값은 "저" 논리 레벨로 먼저 리셋된다. 이 후, 카운팅부(42)는 시스템 클럭 신호(CK)을 계속적으로 카운팅하고, 시스템 클럭 신호의 8주기 후(202)에 최하위 세 비트들(BCNT0, BCNT1및 BCNT2)은 모두 "고" 논리 레벨로 된다. 그러므로, AND 게이트(184)는 "고" 논리 레벨의 BLS8과 도 8 (b), (c) 및 (d)들에 각각 도시된 "고" 논리 레벨의 BCNT0, BCNT1및 BCNT2을 논리곱하여, 도 8 (h)에 도시된 바와 같이, OR 게이트(190)로부터 "고" 논리 레벨의 버스트 완료 신호가 출력될 수 있도록 한다. 동기식 랜덤 엑세스 메모리는 "고" 논리 레벨의 버 스트 완료 신호에 응답하여 메모리 엑세스 동작을 멈춘다. 한편, "고" 논리 레벨의 버스트 완료 신호에 의해 도 8 (b), (c) 및 (d)들에 도시된 바와 같이, 카운팅부(42)로부터 출력되는 카운팅된 값들(BCNT0, BCNT1및 BCNT2)은 다시 리셋되어 "저" 논리 레벨(0)로 된다(204).
만일, 버스트 길이가 풀 페이지로 설정되면, BLSFULL신호가 "고" 논리 레벨로 활성화되고, 도 8 (g) ∼ (b)들에 각각 도시된 카운팅된 값들(
Figure pat00005
... BCNT4BCNT3BCNT2BCNT1BCNT0)이 모두 "고" 논리레벨인 경우에만 AND 게이트(186)의 출력은 "고" 논리 레벨로 된다. 즉, 시스템 클럭 신호의 2N주기후에, "고" 논리 레벨의 신호가 AND 게이트(186)로부터 출력된다. 이 때, 메모리 엑세스 방식으로 랩 어라운드 방식이 사용되면 "저" 논리 레벨의 제어 신호(C)가 발생되므로, AND 게이트(186)의 출력은 OR 게이트(190)로 전달되지 않고, 종결 방식이 사용되면 "고" 논리 레벨의 제어 신호(C)가 발생되므로 AND 게이트(186)의 출력은 OR 게이트(190)로 입력되어, "고" 논리 레벨의 버스트 종료 신호가 출력단자 OUT를 통해 출력될 수 있다.
도 9는 도 3에 도시된 제어부(46)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 패드(210), PMOS 트랜지스터들(212, 214 및 216), NMOS 트랜지스터들(218 및 220), 인버터들(222 및 224), 퓨즈(226) 및 NOR 게이트(228)로 구성된다.
도 9에 도시된 패드(210)는 와이어 본딩이 가능하고, 인위적인 전압을 인가받을 수 있다. PMOS 트랜지스터(212)는 접지되는 게이트, 공급 전원(Vs)과 패드(210) 사이에 연결되는 소스 및 드레인을 갖고, PMOS 트랜지스터(214)는 공급 전원(Vs)과 패드(210) 사이에 연결되는 소스 및 드레인과 인버터(222)의 출력과 연결되는 게이트를 갖는다. 또한, PMOS 트랜지스터(216)는 동기식 랜덤 엑세스 메모리에 안정된 공급 전원이 인가된 후 "고" 논리 레벨에서 "저" 논리 레벨로 전이되는 전력 온 신호(POS:Power On Signal)에 연결되는 게이트, 공급 전원(Vs)과 퓨즈(226) 사이에 연결되는 소스 및 드레인을 갖고, NMOS 트랜지스터(218)는 전력 온 신호(POS)와 연결되는 게이트, 퓨즈(226)와 접지 사이에 연결되는 드레인 및 소스를 갖고, NMOS 트랜지스터(220)는 인버터(224)의 출력과 연결되는 게이트, 퓨즈(226)와 접지 사이에 연결되는 드레인 및 소스를 갖는다. 한편, NOR 게이트(228)는 인버터(222)에서 반전된 전압과 인버터(224)에서 반전된 전압을 입력하여 반전 논리합하고, 반전 논리합한 결과를 제어 신호(C)로서 버스트 감지부(44) 및 카운팅부(42)로 출력한다. 여기서, 퓨즈(226)는 레이져등을 이용하여 컷팅이 가능하도록 만들어진다.
전술한 구성을 갖는 제어부(46)의 동작을 살펴보기 전에 동기식 랜덤 엑세스 메모리의 데이타 엑세스를 랩 어라운드 방식으로 수행하고자 할 때는 퓨즈(226)를 컷팅시키거나 패드(210)에 "저" 논리 레벨의 신호를 인가한다고 가정한다. 즉, 종결 방식에서는 퓨즈(226)가 컷팅되지도 않고, 패드(210)에 "저" 논리 레벨의 인위적인 신호가 인가되지 않는다. 그러므로, 종결 방식에서, 인버터(222)는 PMOS 트랜 지스터(212)를 통해 공급되는 "고" 논리 레벨의 신호를 반전한 "저" 논리 레벨의 신호를 출력하고, 인버터(224)는 PMOS 트랜지스터(216)를 통해 공급되는 "고" 논리 레벨의 신호를 반전한 "저" 논리 레벨의 신호를 NOR 게이트(228)로 출력한다. 결국, 종결 방식에서 NOR 게이트(218)는 반전 논리합한 "고" 레벨의 제어 신호(C)를 도 7에 도시된 AND 게이트(188)로 출력하여, 도 7에 도시된 AND 게이트(186)의 출력이 OR 게이트(190)로 입력될 수 있도록 한다.
그러나, 랩 어라운드 방식에서, 퓨즈(226)가 컷팅되면 인버터(224)는 NMOS 트랜지스터(220)를 통해 입력되는 "저" 논리 레벨의 신호를 반전한 "고" 논리 레벨의 신호를 NOR 게이트(228)로 출력하므로, "저" 논리 레벨의 제어 신호(C)가 발생된다. 그렇지 않고 패드(210)를 통해 "저" 논리 레벨의 인위적인 신호가 인가되면, 인버터(222)는 인가된 "저" 논리 레벨의 신호를 반전한 "고" 논리 레벨의 신호를 NOR 게이트(228)로 출력하므로, "저" 논리 레벨의 제어 신호(C)가 발생된다. 여기서, "저" 논리 레벨의 제어 신호(C)가 AND 게이트(188)로 입력되면, AND 게이트(186)의 출력은 OR 게이트(190)로부터 출력되는 버스트 종료 신호에 영향을 미치지 못한다.
결국, 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치는 패키지 조립단계 직전에 도 9에 도시된 제어부의 패드(210)를 "저" 논리 레벨로 와이어 본딩하거나 단순히 퓨즈(226)를 컷팅함으로서 버스트 길이가 풀 페이지인 경우 랩 어라운드 방식으로 데이타를 엑세스할 수 있다.
이하, 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 방법을 첨부한 도면 을 참조하여 다음과 같이 설명한다.
도 10은 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 방법을 설명하기 위한 플로우차트로서, 외부 시스템 클럭 신호를 카운팅하는 단계(제240단계) 및 버스트 길이 및 데이타 엑세스 방식에 따라 버스트 정지 명령을 생성하는 단계(제242 ∼ 제248단계)로 이루어진다.
도 10을 참조하면, 먼저 동기식 랜덤 엑세스 메모리가 동기되는 외부 시스템 클럭 신호를 카운팅한다(제240단계). 제240단계후에, 버스트 길이가 풀 페이지 인가를 판단한다(제242단계). 만일, 버스트 길이가 풀 페이지가 아니고, 1, 2, 4 또는 8등과 같을 때 동기식 랜덤 엑세스 메모리의 엑세스를 중지시키는 버스트 완료 신호를 카운팅된 값과 버스트 길이에 따라 전술한 바와 같이 생성한다(제246단계).
그러나, 버스트 길이가 풀 페이지인 경우, 랜덤 엑세스 메모리를 종결 방식으로 엑세스할 것인가 혹은 랩 어라운드 방식으로 엑세스할 것인가를 판단한다(제244단계). 만일, 종결 방식으로 엑세스할 경우 제246단계로 진행하여, 버스트 완료 신호를 카운팅된 값과 버스트 길이에 따라 생성한다. 그러나, 랩 어라운드 방식으로 랜덤 엑세스 메모리를 엑세스할 경우 버스트 정지 명령에 따라 버스트 완료 신호를 생성한다(제248단계).
이상에서 설명한 바와 같이, 본 발명에 의한 동기식 랜덤 엑세스 메모리 제어 장치 및 방법은 동기식 랜덤 엑세스 메모리에 저장된 데이타를 종결 방식 및 랩 어라운드 방식들중에서 어느 방식으로도 엑세스할 수 있도록 제어하고, 엑세스 방 식에 따라 카운팅부를 제어함으로서 소비 전류를 감소시킬 수 있는 효과가 있다.

Claims (5)

  1. 외부 시스템 클럭 신호에 동기되어 동작하는 동기식 랜덤 엑세스 메모리에서 소정의 방식으로 데이타가 엑세스되도록 제어하는 동기식 랜덤 엑세스 메모리 제어 장치에 있어서,
    상기 동기식 랜덤 엑세스 메모리의 데이타 입/출력을 중단시키는 버스트 완료 신호와 외부로부터 입력되는 입/출력 동작 명령 신호를 논리합하여 출력하는 논리합 수단;
    상기 논리합한 결과에 응답하여 리셋되고, 상기 외부 시스템 클럭 신호에 응답하여 카운팅하는 카운팅 수단;
    외부로부터 입력되며 버스트 길이에 대한 정보를 갖는 적어도 하나 이상의 버스트 길이 신호와 상기 카운팅 수단에서 카운팅된 결과로부터 제어 신호에 응답하여 버스트 동작의 완료를 감지하고, 감지된 결과를 상기 버스트 완료 신호로서 출력하는 버스트 감지 수단; 및
    상기 동기식 랜덤 엑세스 메모리에 저장된 데이타를 엑세스하기 위한 방식에 상응하여 상기 제어 신호를 출력하는 제어 수단을 구비하고,
    상기 데이타를 엑세스하기 위한 방식은, 풀 페이지 깊이 만큼의 데이타가 모두 엑세스된 후 상기 동기식 랜덤 엑세스 메모리의 출력단을 소정 레벨의 임퍼던스 상태로 종결시키는 종결 방식 또는 상기 풀 페이지 깊이 만큼의 데이타가 모두 엑 세스된 후, 개시 어드레스에 해당하는 데이타가 다시 반복되어 엑세스되는 랩 어라운드 방식인 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 장치.
  2. 제1 항에 있어서, 상기 카운팅 수단은 상기 제어 신호에 상응하는 비트 수를 카운팅하는 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 장치.
  3. 제1 항 또는 제2 항에 있어서, 상기 제어 수단은
    상기 동기식 랜덤 엑세스 메모리에 안정된 전원이 인가될 때 발생되는 전력 온 신호와 연결되는 게이트, 상기 전원과 제1 노드 사이에 연결되는 소스 및 드레인을 갖는 제1 MOS 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 동기식 랜덤 엑세스 메모리에 저장된 상기 데이타를 상기 종결 방식으로 엑세스 할 것인가 혹은 상기 랩 어라운드 방식으로엑세스 할 것인가에 상응하여 컷팅되는 퓨즈;
    상기 전력 온 신호와 연결되는 게이트, 상기 제2 노드와 기준 전위 사이에 연결되는 드레인 및 소스를 갖는 제2 MOS 트랜지스터;
    상기 제2 노드와 상기 기준 전위 사이에 연결되는 드레인 및 소스를 갖는 제3 MOS 트랜지스터; 및
    상기 제2 노드의 전압을 반전하고, 반전된 전압을 상기 제어 신호로서 상기 제3 MOS 트랜지스터의 게이트 및 상기 버스트 감지 수단으로 각각 출력하는 제1 인버터를 구비하는 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 장치.
  4. 제1 항 또는 제2 항에 있어서, 상기 제어 수단은
    상기 동기식 랜덤 엑세스 메모리에 저장된 데이타를 엑세스하는 방식을 결정하기 위한 소정 전압을 인가받아 제3 노드로 출력하는 패드;
    기준 전위와 연결되는 게이트, 상기 제3 노드의 전압과 공급 전원 사이에 연결되는 드레인 및 소스를 갖는 제4 MOS 트랜지스터;
    상기 제3 노드의 전압과 상기 공급 전원 사이에 연결되는 드레인 및 소스를 갖는 제5 MOS 트랜지스터; 및
    상기 제3 노드의 전압을 반전하고, 반전된 전압을 상기 제어 신호로서 상기 버스트 감지 수단 및 상기 제5 MOS 트랜지스터의 게이트로 각각 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 장치.
  5. 외부 시스템 클럭 신호에 동기되어 동작하는 동기식 랜덤 엑세스 메모리에서 소정의 방식으로 데이타가 엑세스되도록 제어하는 동기식 랜덤 엑세스 메모리 제어 방법에 있어서,
    (a) 입/출력 동작 명령에 따라 상기 외부 시스템 클럭 신호를 카운팅하는 단계:
    (b) 버스트 길이가 풀 페이지 인가를 판단하는 단계:
    (c) 상기 버스트 길이가 상기 풀 페이지가 아닌 경우, 상기 동기식 랜덤 엑세스 메모리의 데이타 엑세스를 중단시키는 버스트 완료 신호를 상기 카운팅된 값 과 상기 버스트 길이에 따라 생성하는 단계;
    (d) 상기 버스트 길이가 상기 풀 페이지인 경우, 상기 동기식 랜덤 엑세스 메모리로부터 데이타를 어떠한 방식으로 엑세스할 것인가 혹은 랩 어라운드 방식으로 엑세스할 것인가를 판단하여, 상기 데이타를 상기 종결 방식으로 엑세스할 경우, 상기 (c) 단계로 진행하는 단계; 및
    (e) 상기 데이타를 상기 랩 어라운드 방식으로 엑세스하고자 할 경우, 버스트 정지 명령에 따라 상기 버스트 완료 신호를 생성하는 단계를 구비하고,
    상기 종결 방식은 풀 페이지 깊이 만큼의 데이타가 모두 엑세스된 후 상기 동기식 랜덤 엑세스 메모리의 출력단을 소정 레벨의 임퍼던스 상태로 종결시키는 방식을 나타내고, 상기 랩 어라운드 방식은 상기 풀 페이지 깊이 만큼의 데이타가 모두 엑세스된 후, 개시 어드레스에 해당하는 데이타가 다시 반복되어 엑세스되는 방식을 나타내는 것을 특징으로 하는 동기식 랜덤 엑세스 메모리 제어 방법.
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