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KR20230032587A - 반도체 패키지 - Google Patents

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KR20230032587A
KR20230032587A KR1020210115589A KR20210115589A KR20230032587A KR 20230032587 A KR20230032587 A KR 20230032587A KR 1020210115589 A KR1020210115589 A KR 1020210115589A KR 20210115589 A KR20210115589 A KR 20210115589A KR 20230032587 A KR20230032587 A KR 20230032587A
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KR
South Korea
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redistribution
semiconductor chip
pattern
layer
substrate
Prior art date
Application number
KR1020210115589A
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English (en)
Inventor
이현석
김종윤
이석현
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/723,981 priority patent/US12057435B2/en
Publication of KR20230032587A publication Critical patent/KR20230032587A/ko
Priority to US18/763,686 priority patent/US20240355779A1/en

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    • H01L2224/16137—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

본 발명의 개념에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩; 상기 재배선 기판의 상기 제2 면 상에 제공되는 외부 단자들; 상기 제1 반도체 칩 상에 제공되는 제2 반도체 칩; 상기 제2 반도체 칩 아래에 제공되는 외부 연결 부재들, 상기 외부 연결 부재들 각각은 도전 범프 패턴 및 상기 도전 범프 패턴 상의 솔더 패턴을 포함하고; 및 상기 외부 연결 부재들과 상기 재배선 기판을 전기적으로 연결하는 도전 기둥들을 포함하되, 상기 제2 반도체 칩은 반도체 기판과 상기 반도체 기판 상에 차례로 적층된 소자층, 배선층 및 재배선층을 포함하고, 상기 배선층은 차례로 적층된 금속간 절연막들, 상기 금속간 절연막들 사이에 개재되는 배선들, 및 상기 배선들 중 최상위의 배선에 연결된 도전 패드를 포함하고, 상기 재배선층은: 상기 배선층을 덮는 제1 재배선 절연막; 상기 제1 재배선 절연막을 관통하여 상기 도전 패드와 연결되며 상기 제1 재배선 절연막 상으로 연장되는 제1 재배선 패턴; 및 상기 제1 재배선 패턴과 상기 제1 재배선 절연막을 덮는 제2 재배선 절연막을 포함하며, 상기 반도체 기판과 상기 도전 기둥들 사이의 수직 거리는 상기 제1 반도체 칩과 상기 외부 단자들 사이의 수직 거리보다 작을 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로써, 보다 구체적으로 적층된 반도체 칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩; 상기 재배선 기판의 상기 제2 면 상에 제공되는 외부 단자들; 상기 제1 반도체 칩 상에 제공되는 제2 반도체 칩; 상기 제2 반도체 칩 아래에 제공되는 외부 연결 부재들, 상기 외부 연결 부재들 각각은 도전 범프 패턴 및 상기 도전 범프 패턴 상의 솔더 패턴을 포함하고; 및 상기 외부 연결 부재들과 상기 재배선 기판을 전기적으로 연결하는 도전 기둥들을 포함하되, 상기 제2 반도체 칩은 반도체 기판과 상기 반도체 기판 상에 차례로 적층된 소자층, 배선층 및 재배선층을 포함하고, 상기 배선층은 차례로 적층된 금속간 절연막들, 상기 금속간 절연막들 사이에 개재되는 배선들, 및 상기 배선들 중 최상위의 배선에 연결된 도전 패드를 포함하고, 상기 재배선층은: 상기 배선층을 덮는 제1 재배선 절연막; 상기 제1 재배선 절연막을 관통하여 상기 도전 패드와 연결되며 상기 제1 재배선 절연막 상으로 연장되는 제1 재배선 패턴; 및 상기 제1 재배선 패턴과 상기 제1 재배선 절연막을 덮는 제2 재배선 절연막을 포함하며, 상기 반도체 기판과 상기 도전 기둥들 사이의 수직 거리는 상기 제1 반도체 칩과 상기 외부 단자들 사이의 수직 거리보다 작을 수 있다.
본 발명의 다른 개념에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판의 상기 제1 면 상의 제1 반도체 칩; 상기 제1 반도체 칩 상의 제2 반도체 칩, 상기 제2 반도체 칩의 일부분은 상기 제1 반도체 칩과 수직적으로 중첩되고; 상기 제1 반도체 칩과 상기 재배선 기판 사이의 연결 단자들; 상기 제2 반도체 칩 아래의 외부 연결 부재들; 및 상기 재배선 기판으로부터 상기 외부 연결 부재들로 수직적으로 연장되는 도전 기둥들을 포함하되, 상기 제2 반도체 칩은, 반도체 기판과 이 위에 차례로 적층된 소자층, 배선층 및 재배선층을 포함하고, 상기 배선층은 차례로 적층된 금속간 절연막들, 상기 금속간 절연막들 사이에 개재되는 배선들, 상기 배선들 중 최상위의 배선에 연결된 도전 패드를 포함하고, 상기 재배선층은: 상기 배선층을 덮는 제1 재배선 절연막; 상기 제1 재배선 절연막을 관통하여 상기 도전 패드와 연결되며 상기 제1 재배선 절연막 상으로 연장되는 제1 재배선 패턴; 및 상기 제1 재배선 패턴과 상기 제1 재배선 절연막을 덮는 제2 재배선 절연막을 포함하며, 상기 외부 연결 부재들 각각은 상기 제1 재배선 패턴과 접촉하는 도전 범프 패턴 및 상기 도전 범프 패턴 상의 솔더 패턴을 포함하고, 상기 연결 단자들 간의 피치는 상기 외부 연결 부재들 간의 피치보다 작고, 상기 연결 단자들 각각의 최대 폭은 상기 외부 연결 부재들 각각의 최대 폭보다 작을 수 있다.
본 발명의 또 다른 개념에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고; 상기 재배선 기판은 제1 재배선 절연막, 상기 제1 재배선 절연막 내에서 상기 재배선 기판의 상기 제2 면으로부터 상기 제1 면을 향하는 방향으로 순차적으로 제공되는 제1 재배선 패턴, 제2 재배선 패턴, 및 제3 재배선 패턴을 포함하며; 상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 제공되는 제2 반도체 칩, 상기 제2 반도체 칩의 일부분은 상기 제1 반도체 칩과 수직적으로 중첩되고; 상기 제1 반도체 칩과 상기 재배선 기판 사이에 제공되는 연결 단자들; 상기 제2 반도체 칩 상에 제공되는 외부 연결 부재들, 상기 외부 연결 부재들 각각은 도전 범프 패턴 및 상기 도전 범프 패턴 상의 솔더 패턴을 포함하고; 상기 솔더 패턴과 상기 재배선 기판을 전기적으로 연결하는 도전 기둥들; 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 몰딩막; 및 상기 재배선 기판의 상기 제2 면 상에 제공되는 외부 단자들을 포함하되, 상기 제2 반도체 칩은 반도체 기판과 상기 반도체 기판 상에 차례로 적층된 소자층, 배선층, 및 재배선층을 포함하고, 상기 배선층은 차례로 적층된 금속간 절연막들, 상기 금속간 절연막들 사이에 개재되는 배선들, 및 상기 배선들 중 최상위의 배선에 연결된 도전 패드를 포함하고, 상기 재배선층은: 상기 배선층을 덮는 제2 재배선 절연막; 상기 제2 재배선 절연막을 관통하여 상기 도전 패드와 연결되며 상기 제2 재배선 절연막 상으로 연장되는 제4 재배선 패턴; 및 상기 제4 재배선 패턴과 상기 제2 재배선 절연막을 덮는 제3 재배선 절연막을 포함하며, 상기 제4 재배선 패턴은 상기 제2 재배선 절연막을 관통하여 상기 도전 패드와 연결되는 콘택부, 상기 제2 재배선 절연막 상의 패드부 및 상기 콘택부와 패드부를 연결하는 라인부를 포함하며, 상기 패드부는 상기 언더 범프 패턴과 접촉하고, 상기 제1 내지 제3 재배선 패턴들 각각은 상기 재배선 기판의 상기 제1 면에 평행한 방향으로 연장되는 배선 부분 및 상기 배선 부분으로부터 상기 재배선 기판의 상기 제2 면을 향해 돌출되는 비아 부분을 포함하고, 상기 비아 부분의 폭은 상기 재배선 기판의 상기 제1 면에서 상기 제2 면을 향하는 방향으로 갈수록 작아지며, 상기 반도체 기판과 상기 도전 기둥들 사이의 수직 거리는 상기 제1 반도체 칩과 상기 외부 단자들 사이의 수직 거리보다 작을 수 있다.
본 발명에 따르면, 제2 반도체 칩의 재배선층이 포스트-팹(post-fab) 공정이 아닌, 인-팹(in-fab) 공정을 통해 형성될 수 있다. 즉, 반도체 칩의 제조 공정을 그대로 이용하여 제2 반도체 칩의 재배선층을 형성할 수 있다. 이로써, 포스트-팹 공정에서 별도의 설비 투자 없이 제2 반도체 칩의 재배선층을 형성할 수 있는 이점이 있다.
본 발명에 따르면, 제2 반도체 칩의 일부분이 제1 반도체 칩과 수직적으로 중첩되도록 도전 기둥들을 이용하여 제2 반도체 칩을 제1 반도체 칩보다 높은 레벨에 배치할 수 있다. 이로써, 제2 반도체 칩을 제1 반도체 칩과 동일한 레벨에 배치했을 때보다 반도체 패키지의 크기를 줄일 수 있다. 결과적으로, 소형화된 반도체 패키지를 제공할 수 있다.
또한, 제2 반도체 칩의 재배선층이 인-팹 공정을 이용하여 형성되므로 별도의 재배선 기판을 형성하지 않으면서 도전 기둥들 간의 피치와 대응되도록 외부 연결 부재들을 형성하는 것이 가능하다. 결과적으로, 도전 기둥들을 이용하여 반도체 패키지를 소형화하는 것이 보다 용이해질 수 있다.
본 발명의 실시예들에 따르면, 제2 반도체 칩의 재배선층이 인-팹 공정을 이용하여 형성되므로 고온의 열에 의해 반도체 칩의 성능이 저하되는 문제점을 방지할 수 있다. 결과적으로, 반도체 패키지의 전기적 특성이 향상될 수 있다. 이와 함께, 포스트-팹 공정에서의 도금 공정을 이용한 재배선 패턴 형성 과정을 생략할 수 있으므로 제조 공정을 보다 단순화할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 패키지의 개략적인 평면도이다.
도 3은 도 1의 P1 영역의 확대도 또는 도 2의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 5a 내지 도 5l은 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 본 발명의 실시예들에 따른 도 1의 반도체 패키지의 개략적인 평면도이다. 도 3은 도 1의 P1 영역의 확대도 또는 도 2의 A-A'선에 따른 단면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 제1 재배선 기판(100)을 포함할 수 있다. 제1 재배선 기판(100)은 재배선 절연막들(101, 102, 103), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 및 제3 재배선 패턴(130)을 포함할 수 있다.
제1 재배선 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 일 예로, 제1 재배선 기판(100)의 제1 면(100a)은 제1 재배선 기판(100)의 상면이고, 제1 재배선 기판(100)의 제2 면(100b)은 제1 재배선 기판(100)의 하면일 수 있다.
재배선 절연막들(101, 102, 103)은 제1 재배선 기판(100)의 제2 면(100b)에서 제1 면(100a)을 향하는 방향으로 순차적으로 적층된 제1 재배선 절연막(101), 제2 재배선 절연막(102), 및 제3 재배선 절연막(103)을 포함할 수 있다. 다시 말하면, 제1 내지 제3 재배선 절연막들(101, 102, 103)은 제1 재배선 기판(100)의 제1 면(100a)에 수직한 방향(즉, 제3 방향(D3))으로 순차적으로 적층될 수 있다. 제1 재배선 기판(100)은 배선 구조체로 명명될 수 있다. 제1 재배선 기판(100)의 제1 면(100a)은 제3 재배선 절연막(103)의 상면일 수 있다. 제1 재배선 기판(100)의 제2 면(100b)은 제1 재배선 절연막(101)의 하면일 수 있다.
제1 재배선 절연막(101) 상에 제1 재배선 패턴(110)이 배치될 수 있다. 제1 재배선 패턴(110)은 후술할 범프 패턴(350) 상에 제공될 수 있다. 제1 재배선 절연막(101)은 최하위의 재배선 절연막일 수 있다. 제1 재배선 패턴(110)의 하면은 제1 재배선 기판(100)의 제2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 재배선 절연막(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(Photo Imagable Dielectric: PID) 수지를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제2 재배선 절연막(102)이 제1 재배선 절연막(101) 상에 배치될 수 있다. 제2 재배선 절연막(102)은 제1 재배선 절연막(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 재배선 절연막(102)은 감광성 폴리머와 같은 유기 물질 또는 감광성 절연 수지를 포함할 수 있다.
제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 배선 부분(110W)은 제2 재배선 절연막(102) 내에 배치될 수 있다. 제1 배선 부분(110W)은 제1 재배선 절연막(101)의 상면 상에 배치될 수 있다. 제1 배선 부분(110W)은 후술할 제2 재배선 패턴(120)과 접촉할 수 있다. 제1 비아 부분(110V)은 후술할 범프 패턴(350)과 접촉할 수 있다. 제1 비아 부분(110V)은 제1 배선 부분(110W)과 연결될 수 있다. 제1 비아 부분(110V)은 제1 배선 부분(110W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 돌출되는 부분일 수 있다. 구체적으로, 제1 비아 부분(110V)은 제1 배선 부분(110W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 돌출되는 부분일 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제1 비아 부분(110V)은 제1 재배선 절연막(101) 내에 제공될 수 있다.
제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전층(113)을 포함할 수 있다. 제1 도전층(113)은 제1 재배선 절연막(101)의 상면 상에 및 제1 재배선 절연막(101) 내에 제공될 수 있다. 제1 도전층(113)은 구리와 같은 금속을 포함할 수 있다. 제1 씨드 패턴(111)은 후술할 범프 패턴(350)과 제1 도전층(113) 사이 그리고 제1 재배선 절연막(101)과 제1 도전층(113) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 후술할 범프 패턴(350)과 접촉할 수 있다. 제1 씨드 패턴(111)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 비아 부분(110V) 및 제1 배선 부분(110W) 각각은 제1 씨드 패턴(111) 및 제1 도전층(113)을 포함할 수 있다. 제1 비아 부분(110V)의 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 씨드 패턴(111)과 경계면 없이 직접 연결될 수 있다. 제1 씨드 패턴(111)은 제1 비아 부분(110V)의 제1 도전층(113)의 하면과 후술할 범프 패턴(350) 사이에 제공되고, 제1 비아 부분(110V)의 제1 도전층(113)의 측벽과 제1 재배선 절연막(101) 사이 및 제1 배선 부분(110W)의 제1 도전층(113)의 하면과 제1 재배선 절연막(101) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 도전층(113)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제1 비아 부분(110V)의 제1 도전층(113)은 제1 배선 부분(110W)의 제1 도전층(113)과 직접 연결될 수 있다.
제1 재배선 패턴(110) 상에 제2 재배선 패턴(120)이 배치될 수 있다. 제2 재배선 패턴(120)은 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다.
제3 재배선 절연막(103)이 제2 재배선 절연막(102) 상에 배치될 수 있다. 제3 재배선 절연막(103)은 제1 재배선 절연막(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 재배선 절연막(103)은 감광성 폴리머와 같은 유기 물질 또는 감광성 절연 수지를 포함할 수 있다.
제2 재배선 패턴(120)은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다. 제2 배선 부분(120W)은 제3 재배선 절연막(103) 내에 배치될 수 있다. 제2 배선 부분(120W)은 제2 재배선 절연막(102)의 상면 상에 배치될 수 있다. 제2 배선 부분(120W)은 후술할 제3 재배선 패턴(130)과 접촉할 수 있다. 제2 비아 부분(120V)은 제1 재배선 패턴(110)과 접촉할 수 있고, 제2 배선 부분(120W)과 연결될 수 있다. 제2 비아 부분(120V)은 제2 배선 부분(120W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 돌출되는 부분일 수 있다. 구체적으로, 제2 비아 부분(120V)은 제2 배선 부분(120W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 돌출되는 부분일 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제2 비아 부분(120V)은 제2 재배선 절연막(102) 내에 제공될 수 있다.
제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전층(123)을 포함할 수 있다. 제2 도전층(123)은 제2 재배선 절연막(102)의 상면 상에 및 제2 재배선 절연막(102) 내에 제공될 수 있다. 제2 도전층(123)은 구리와 같은 금속을 포함할 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 제2 도전층(123) 사이 그리고 제2 재배선 절연막(102)과 제2 도전층(123) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 접촉할 수 있다. 제2 씨드 패턴(121)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제2 비아 부분(120V) 및 제2 배선 부분(120W) 각각은 제2 씨드 패턴(121) 및 제2 도전층(123)을 포함할 수 있다. 제2 비아 부분(120V)의 제2 씨드 패턴(121)은 제2 배선 부분(120W)의 제2 씨드 패턴(121)과 경계면 없이 직접 연결될 수 있다. 제2 씨드 패턴(121)은 제2 비아 부분(120V)의 제2 도전층(123)의 하면과 제1 재배선 패턴(110) 사이에 제공되고, 제2 비아 부분(120V)의 제2 도전층(123)의 측벽과 제2 재배선 절연막(102) 사이 및 제2 배선 부분(120W)의 제2 도전층(123)의 하면과 제2 재배선 절연막(102) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제2 배선 부분(120W)의 제2 도전층(123)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제2 비아 부분(120V)의 제2 도전층(123)은 제2 배선 부분(120W)의 제2 도전층(123)과 직접 연결될 수 있다.
제2 재배선 패턴(120) 상에 제3 재배선 패턴(130)이 배치될 수 있다. 제3 재배선 패턴(130)은 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다.
제3 재배선 패턴(130)은 제3 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다. 제3 배선 부분(130W)은 제3 재배선 절연막(103)의 상면 상에 배치될 수 있다. 제3 배선 부분(130W)은 후술할 몰딩막(300) 내에 배치될 수 있다. 제3 배선 부분(130W)은 후술할 연결 단자들(230) 또는 도전 기둥들(250) 중 어느 하나와 접촉할 수 있다. 제3 비아 부분(130V)은 제2 재배선 패턴(120)과 접촉하고, 제3 배선 부분(130W)과 연결될 수 있다. 제3 비아 부분(130V)은 제3 배선 부분(130W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에 수직한 방향으로 돌출되는 부분일 수 있다. 구체적으로, 제3 비아 부분(130V)은 제3 배선 부분(130W)으로부터 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 돌출되는 부분일 수 있다. 제3 배선 부분(130W)은 제3 비아 부분(130V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제3 비아 부분(130V)은 제3 재배선 절연막(103) 내에 제공될 수 있다.
제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전층(133)을 포함할 수 있다. 제3 도전층(133)은 제3 재배선 절연막(103)의 상면 상에 및 제3 재배선 절연막(103) 내에 제공될 수 있다. 제3 도전층(133)은 구리와 같은 금속을 포함할 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 제3 도전층(133) 사이 그리고 제3 재배선 절연막(103)과 제3 도전층(133) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 접촉할 수 있다. 제3 씨드 패턴(131)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 내지 제3 비아 부분들(110V, 120V, 130V) 각각의 폭은 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 갈수록 작아질 수 있다.
제1 재배선 기판(100)의 제1 면(100a) 상에 제1 반도체 칩(210)이 배치될 수 있다. 제1 반도체 칩(210)은 서로 반대되는 비활성면(210a) 및 활성면(210b)을 포함할 수 있다. 제1 반도체 칩(210)은 그의 활성면(210b)에 인접하는 활성부(210c)를 포함할 수 있다. 제1 반도체 칩(210)의 활성부(210c)는 집적 회로를 구성하는 복수 개의 트랜지스터들을 포함할 수 있다. 제1 반도체 칩(210)은 DRAM이나 VNAND와 같은 메모리 칩 또는 SOC(System on chip)와 같은 로직 칩일 수 있다.
제1 반도체 칩(210)과 제1 재배선 기판(100) 사이에 연결 단자들(230)이 제공될 수 있다. 구체적으로, 연결 단자들(230) 각각은 제3 재배선 패턴(130)과 제1 반도체 칩(210) 사이에 개재될 수 있다. 연결 단자들(230) 각각은 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 일 예로, 연결 단자(230)는 솔더 물질을 포함할 수 있다. 연결 단자들(230)에 의해 제1 반도체 칩(210)과 제1 재배선 기판(100)이 전기적으로 연결될 수 있다.
제1 재배선 기판(100)의 제1 면(100a) 상에 제2 반도체 칩(220)이 배치될 수 있다. 제2 반도체 칩(220)은 제1 반도체 칩(210) 상에 배치될 수 있다. 제2 반도체 칩(220)은 제1 반도체 칩(210)보다 높은 레벨에 배치될 수 있다. 제2 반도체 칩(220)의 일부분은 제1 반도체 칩(210)과 수직적으로 중첩될 수 있다. 제2 반도체 칩(220)은 DRAM이나 VNAND와 같은 메모리 칩 또는 SOC(System on chip)와 같은 로직 칩일 수 있다.
도 3을 참조하면, 제2 반도체 칩(220)은 반도체 기판(221), 반도체 기판(221) 상에 차례로 적층된 소자층(222), 배선층(223), 및 재배선층(224)을 포함할 수 있다. 반도체 기판(221)은 서로 반대되는 비활성면(221a) 및 활성면(221b)을 포함할 수 있다. 반도체 기판(221)은 그의 활성면(221b)에 인접한 활성부(221c)를 포함할 수 있다.
소자층(222)은 반도체 기판(221)의 활성부(221c) 내의 복수 개의 소스/드레인 패턴들(SD), 반도체 기판(221)의 활성부(221c) 상의 복수 개의 게이트 전극들(GE), 및 소스/드레인 패턴들(SD)에 각각 연결되는 복수 개의 활성 콘택들(AC)을 포함할 수 있다. 게이트 전극들(GE)은 반도체 기판(221)의 활성면(221a) 상에 제공될 수 있다. 각각의 게이트 전극들(GE)은, 서로 인접하는 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 게이트 전극들(GE)과 소스/드레인 패턴들(SD)을 포함하는 활성부(221c)는, 복수 개의 트랜지스터들을 구성할 수 있다.
상기 트랜지스터들 및 콘택들은, 제2 반도체 칩(220)의 제조 공정 중 전단 공정을 통해 형성될 수 있다. 즉, 상기 트랜지스터들 및 콘택들은 제2 반도체 칩(220)의 전단 공정 구조체(FEOL)를 구성할 수 있다.
소자층(222) 상에 배선층(223)이 제공될 수 있다. 배선층(223)은 차례로 적층된 금속간 절연막들(ILD) 및 상기 금속간 절연막들(ILD) 사이에 개재된 배선들(74), 및 배선들(74) 중 최상위의 배선(74t)에 연결된 도전 패드(225)를 포함할 수 있다. 금속간 절연막(ILD)은 소자층(222)을 덮을 수 있다. 일 예로, 금속간 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다. 배선들(74) 및 도전 패드(225) 각각은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 도전 패드(225)는 최상위의 금속간 절연막(ILD) 내에 배치될 수 있다. 도전 패드(225)의 상면은 최상위의 금속간 절연막(ILD)에 의해 노출될 수 있다.
배선층(223) 상에 재배선층(224)이 제공될 수 있다. 재배선층(224)은 배선층(223)을 덮는 제4 재배선 절연막(227), 제4 재배선 절연막(227)을 관통하여 도전 패드(225)와 연결되며 제4 재배선 절연막(227) 상으로 연장되는 제4 재배선 패턴(226), 및 제4 재배선 절연막(227)과 제4 재배선 패턴(226)을 덮는 제5 재배선 절연막(228)을 포함할 수 있다.
제4 재배선 절연막(227)은 도전 패드(225)의 상면의 적어도 일부를 노출하는 제1 콘택 홀(CNH1)을 포함할 수 있다. 제4 재배선 절연막(227)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 본 발명의 다른 실시예로, 제4 재배선 절연막(227)은 적층된 복수 개의 절연막들을 포함할 수 있다.
제4 재배선 절연막(227) 상에 적어도 하나의 제4 재배선 패턴(226)이 배치될 수 있다. 제4 재배선 패턴(226)은, 제1 콘택 홀(CNH1)의 적어도 일부를 채우는 콘택부(226a), 후술할 도전 범프 패턴(241a)과 연결되는 패드부(226c), 및 콘택부(226a)로부터 패드부(226c)까지 연장되는 라인부(226b)를 포함할 수 있다.
콘택부(226a)를 통해, 제4 재배선 패턴(226)은 도전 패드(225)와 연결될 수 있다. 콘택부(226a)는 제1 콘택 홀(CNH1)을 채우면서, 그의 상부에 함몰 영역을 포함할 수 있다. 예를 들어, 함몰 영역의 바닥은 제4 재배선 절연막(227)의 상면보다 낮을 수 있다.
라인부(226b)는 제4 재배선 절연막(227)의 상면 상에서 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 라인부(226b)의 두께는 콘택부(226a)의 두께와 실질적으로 동일할 수 있다.
제4 재배선 패턴(226)은 증착 및 식각 공정이 가능한 금속 물질을 포함할 수 있다. 일 예로, 제4 재배선 패턴(226)은 알루미늄(Al)을 포함할 수 있다.
제4 재배선 패턴(226) 상에 제5 재배선 절연막(228)이 제공될 수 있다. 제5 재배선 절연막(228)은 제4 재배선 패턴(226)이 배치되지 않은 제4 재배선 절연막(227)의 상면도 덮을 수 있다. 제5 재배선 절연막(228)은 제4 재배선 패턴(226)의 콘택부(226a)를 노출하는 제1 오프닝(OPN1) 및 제4 재배선 패턴(226)의 패드부(226c)를 노출하는 제2 오프닝(OPN2)을 포함할 수 있다.
제5 재배선 절연막(228)은 하부 절연막(228a) 및 상부 절연막(228b)을 포함할 수 있다. 상부 절연막(228b)은 하부 절연막(228a) 상에 제공될 수 있다. 하부 절연막(228a)의 두께는 상부 절연막(228b)의 두께보다 작을 수 있다. 하부 절연막(228a)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 알루미늄 산화물과 같은 무기 절연성 물질을 포함할 수 있다. 상부 절연막(228b)은 유기 고분자막을 포함할 수 있다. 예를 들어, 상부 절연막(228b)은 폴리이미드, 레진, 또는 합성 고무를 포함할 수 있다. 하부 절연막(228a)은 예를 들면, 상부 절연막(228b)과 제4 재배선 절연막(227) 사이에서 접착 촉진막 기능을 할 수 있다.
배선층(223) 및 재배선층(224)은 후단 공정 구조체를 구성할 수 있다. 즉, 배선층(223) 및 재배선층(224)은 제2 반도체 칩(220)의 제조 공정 중 후단(back end of line, BEOL) 공정을 통해 형성될 수 있다.
제5 재배선 절연막(228) 상에 절연 필름(229)이 제공될 수 있다. 절연 필름(229)은 제5 재배선 절연막(228)의 제1 오프닝(OPN1) 및 제2 오프닝(OPN2)을 채울 수 있다. 일 예로, 절연 필름(229)은 유기 고분자막을 포함할 수 있다.
절연 필름(229)은, 제4 재배선 패턴(226)의 패드부(226c)의 상면의 적어도 일부를 노출하는 제2 콘택 홀(CNH2)을 포함할 수 있다. 제2 콘택 홀(CNH2)은, 제2 오프닝(OPN2)을 채우는 절연 필름(229) 내에 형성될 수 있다. 제2 콘택 홀(CNH2)의 직경은, 제2 오프닝(OPN2)의 직경보다 작을 수 있다.
절연 필름(229) 상에 제4 재배선 패턴(226)과 연결되는 외부 연결 부재(240)가 제공될 수 있다. 외부 연결 부재(240)는 도전 범프 패턴(241) 및 도전 범프 패턴(241) 상의 솔더 패턴(242)을 포함할 수 있다. 도전 범프 패턴(241)은 절연 필름(229) 상에 제공되어, 제2 콘택 홀(CNH2)을 채울 수 있다. 다시 말하면, 제2 콘택 홀(CNH2)을 통해 도전 범프 패턴(241)이 제4 재배선 패턴(226)의 패드부(226c)와 연결될 수 있다. 제2 콘택 홀(CNH2) 내의 도전 범프 패턴(241)은, 절연 필름(229)에 의해 제5 재배선 절연막(228)으로부터 이격될 수 있다.
도전 범프 패턴(241)은, 씨드 패턴(241a) 및 씨드 패턴(241a) 상의 도전 패턴(241b)을 포함할 수 있다. 씨드 패턴(241a)은 도전 패턴(241b)의 하면을 덮을 수 있다. 씨드 패턴(241a)은 절연 필름(229)과 도전 패턴(241b) 사이에 개재될 수 있다. 예를 들어, 씨드 패턴(241a)은 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다. 씨드 패턴(241a)은 배리어 층으로도 기능하여 도전 패턴(241b) 내의 금속의 확산을 방지할 수 있다. 일 예로, 도전 패턴(241b)은 구리를 포함할 수 있다.
외부 연결 부재(240)의 솔더 패턴(242)이 도전 범프 패턴(241) 상에 배치될 수 있다. 도전 범프 패턴(241)은 솔더 패턴(242)의 패드로 기능할 수 있다. 솔더 패턴(242)을 형성하는 것은, 도전 범프 패턴(241) 상에 솔더 볼 부착 공정을 수행하는 것을 포함할 수 있다.
절연 필름(229) 및 외부 연결 부재(240)는, 패키지 공정, 즉 포스트-팹(post-fab) 공정으로 형성될 수 있다. 본 발명의 실시예들에 따르면, 제4 재배선 패턴(226)을 포함하는 재배선층(224)이 포스트-팹 공정이 아닌, 인-팹(in-fab) 공정(보다 구체적으로, 제2 반도체 칩(220)의 후단 공정)을 통해 형성될 수 있다. 즉, 반도체 칩의 제조 공정을 그대로 이용하여 재배선층(224)을 형성할 수 있기 때문에, 포스트-팹 공정에서 별도의 설비 투자 없이 재배선층(224)을 형성할 수 있는 이점이 있다.
도 1을 다시 참조하면, 제2 반도체 칩(220)과 제1 재배선 기판(100)을 전기적으로 연결하는 도전 기둥들(250)이 제공될 수 있다. 구체적으로, 도전 기둥들(250)은 외부 연결 부재(240)와 제3 재배선 패턴(130) 사이에서 수직적으로 연장될 수 있다. 도전 기둥들(250) 각각의 상면은 외부 연결 부재(240)의 솔더 패턴(242)과 직접 접촉할 수 있다. 도전 기둥들(250)은 후술할 몰딩막(300) 내에 배치될 수 있다. 도전 기둥들(250) 각각은 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다.
몰딩막(300)이 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 덮을 수 있다. 몰딩막(300)이 제1 반도체 칩(210)의 상면 및 측벽들, 그리고 제2 반도체 칩(220)의 상면 및 측벽들을 덮을 수 있다. 몰딩막(300)은 제1 반도체 칩(210)과 제1 재배선 기판(100) 사이, 제2 반도체 칩(220)과 제1 재배선 기판(100) 사이, 및 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에 제공될 수 있다. 몰딩막(300)은 도전 기둥(250)의 측벽과 접촉할 수 있다. 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제1 재배선 기판(100)의 제2 면(100b) 상에 복수 개의 범프 패턴들(350) 및 복수 개의 외부 단자들(400)이 배치될 수 있다. 범프 패턴들(350) 각각은 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 범프 패턴들(350) 각각은 도전성 금속 물질을 포함할 수 있다. 범프 패턴들(350) 아래에 외부 단자들(400)이 각각 제공될 수 있다. 도시되지는 않았지만, 외부 단자들(400)은 외부 기판(예를 들어, PCB 기판)과 연결될 수 있다. 일 예로, 외부 단자들(400) 각각은 솔더 볼일 수 있다.
도 2를 참조하면, 제2 반도체 칩(220)은 제1 반도체 칩(210)과 수직적으로 중첩되는 제1 영역(R1) 및 제1 반도체 칩(210)과 수평적으로 오프셋되는 제2 영역(R2)을 포함할 수 있다. 제2 반도체 칩(220)의 제2 영역(R2) 상에 외부 연결 부재들(240)이 배치될 수 있다. 제2 반도체 칩(220)의 제1 영역(R1) 상에는 외부 연결 부재들(240)이 배치되지 않을 수 있다. 즉, 외부 연결 부재들(240)은 제1 반도체 칩(210)으로부터 수평적으로 오프셋될 수 있다. 연결 단자들(230)은 제2 반도체 칩(220)으로부터 수평적으로 오프셋될 수 있다. 다른 예로, 연결 단자들(230) 중 적어도 어느 하나는 제2 반도체 칩(220)과 수직적으로 중첩될 수 있다. 도시된 것과 달리, 연결 단자들(230), 및 외부 연결 부재(240)의 개수 및 배열은 자유롭게 변경될 수 있다.
본 발명의 실시예들에 따르면, 제2 반도체 칩(220)이 제1 반도체 칩(210)보다 높은 레벨에 위치할 수 있다. 제2 반도체 칩(220)의 일부분이 제1 반도체 칩(210)과 수직적으로 중첩되도록 도전 기둥들(250)을 이용하여 제2 반도체 칩(220)을 배치할 수 있다. 이로써, 제2 반도체 칩(220)을 제1 반도체 칩(210)과 동일한 레벨에 배치했을 때보다 반도체 패키지의 크기를 줄일 수 있다. 결과적으로, 소형화된 반도체 패키지를 제공할 수 있다.
도 1을 다시 참조하면, 연결 단자들(230) 간의 피치는 제1 피치(D10)일 수 있다. 외부 연결 부재들(240) 간의 피치는 제2 피치(D20)일 수 있다. 외부 단자들(400) 간의 피치는 제3 피치(D30)일 수 있다. 제2 피치(D20)는 제1 피치(D10)보다 클 수 있다. 제3 피치(D30)는 제2 피치(D20)보다 클 수 있다. 도전 기둥들(250) 간의 피치는 제4 피치(D40)일 수 있다. 제4 피치(D40)는 제2 피치(D20)와 실질적으로 동일할 수 있다.
연결 단자(230)의 최대 폭은 제1 폭(W1)일 수 있다. 외부 연결 부재(240)의 최대 폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
본 발명의 실시예들에 따르면, 제2 반도체 칩(220)의 재배선층(224)이 인-팹 공정을 이용하여 형성될 수 있다. 이로써, 별도의 재배선 기판을 형성하지 않으면서 도전 기둥들(250) 간의 피치와 대응되도록 외부 연결 부재들(240)을 형성하는 것이 가능하다. 결과적으로, 도전 기둥들(250)을 이용하여 반도체 패키지를 소형화하는 것이 보다 용이해질 수 있다.
제2 반도체 칩(220)의 반도체 기판(221)과 도전 기둥(250) 사이의 수직 거리는 제1 거리(H1)일 수 있다. 구체적으로, 제1 거리(H1)는 반도체 기판(221)의 활성면(221b)과 도전 기둥(250)의 상면 사이의 최소 거리일 수 있다. 일 예로, 제1 거리(H1)는 5μm 내지 10μm 일 수 있다. 제1 반도체 칩(210)과 외부 단자(400) 사이의 수직 거리는 제2 거리(H2)일 수 있다. 구체적으로, 제2 거리(H2)는 제1 반도체 칩(210)의 활성면(210b)과 외부 단자(400) 사이의 최소 거리일 수 있다.
제2 반도체 칩(220)을 도전 기둥들(250)과 연결시킬 때 별도의 재배선 기판이 형성되지 않음으로써, 제1 거리(H1)가 제2 거리(H2)보다 작아질 수 있다. 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(PID) 수지를 포함하는 재배선 기판을 형성하는 경우, 고온의 열을 가하는 것이 제조 공정 시 필수적이므로 반도체 칩의 성능이 저하되는 문제점이 있다. 본 발명의 실시예들에 따르면, 제2 반도체 칩(220)의 재배선층(224)이 인-팹 공정을 이용하여 형성되므로 고온의 열에 의해 반도체 칩의 성능이 저하되는 문제점을 방지할 수 있다. 결과적으로, 반도체 패키지의 전기적 특성이 향상될 수 있다. 또한, 포스트-팹 공정에서의 도금 공정을 이용한 재배선 패턴 형성 과정을 생략할 수 있으므로 제조 공정을 보다 단순화할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 4를 참조하면, 평면적 관점에서 제1 반도체 칩(210)과 제2 반도체 칩(220)은 서로 교차할 수 있다. 예를 들어, 제1 반도체 칩(210)은 제1 방향(D1)으로 연장되고, 제2 반도체 칩(220)은 제2 방향(D2)으로 연장될 수 있다.
제2 반도체 칩(220)은 제1 반도체 칩(210)과 수직적으로 중첩되는 제1 영역(R1) 및 제1 반도체 칩(210)으로부터 수평적으로 오프셋되는 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 복수 개 제공될 수 있다. 제2 영역들(R2)은 각각 제1 영역(R1)에 제2 방향(D2)으로 인접할 수 있다. 제1 영역(R1)은 복수 개의 제2 영역들(R2) 사이에 제공될 수 있다.
외부 연결 부재(240)는 제1 반도체 칩(210)으로부터 수평적으로 오프셋될 수 있다. 외부 연결 부재(240)는 복수 개의 제2 영역들(R2) 상에 배치될 수 있다. 연결 단자들(230) 중 적어도 어느 하나는 제1 영역(R1)과 수직적으로 중첩될 수 있다. 도시된 것과 달리, 제1 반도체 칩(210), 제2 반도체 칩(220), 연결 단자들(230), 및 외부 연결 부재(240)의 배열은 자유롭게 변경될 수 있다.
도 5a 내지 도 5l은 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5e는 도 2의 P1 영역 및 도 3의 A-A'선에 따른 단면도로, 제2 반도체 칩(220)의 제조 공정을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 전단 공정을 통해 반도체 기판(221)의 활성부(221c)의 상부에 복수 개의 소스/드레인 패턴들(SD)이 형성될 수 있다. 반도체 기판(221)의 활성부(221c) 상에 복수 개의 게이트 전극들(GE)이 형성될 수 있다. 소스/드레인 패턴들(SD)에 각각 연결되는 복수 개의 활성 콘택들(AC)이 형성될 수 있다. 이로써, 반도체 기판(221) 상에 소자층(222)이 형성될 수 있다.
이후 후단 공정이 수행되어, 소자층(222) 상에 배선층(223)이 형성될 수 있다. 구체적으로, 배선층(223)을 형성하는 것은 금속간 절연막들(ILD)을 형성하는 것, 및 금속간 절연막들(ILD) 내에 배선들(74)을 형성하는 것을 포함할 수 있다. 최상위의 금속간 절연막(ILD) 내에 도전 패드(225)가 형성될 수 있다. 도전 패드(225)의 상면은 최상위의 금속간 절연막(ILD)에 의해 노출될 수 있다.
도 5b를 참조하면, 소자층(223) 상에 제4 재배선 절연막(227) 및 예비 재배선 패턴(226P)이 형성될 수 있다. 구체적으로, 최상위의 금속간 절연막(ILD) 상에 제4 재배선 절연막(227)이 증착 공정을 통하여 형성될 수 있다. 제4 재배선 절연막(227)을 패터닝하여, 도전 패드(225)를 노출하는 제1 콘택 홀(CNH1)이 형성될 수 있다.
제4 재배선 절연막(227) 상에 예비 재배선 패턴(226P)이 증착 공정을 통하여 형성될 수 있다. 예비 재배선 패턴(226P)은 물리적 기상 증착 공정(PVD), 예를 들어, 스퍼터링을 이용해 형성될 수 있다. 예비 재배선 패턴(226P)은 제1 콘택 홀(CNH1) 내에도 형성되어, 도전 패드(225)와 연결될 수 있다. 예비 재배선 패턴(226P)은 알루미늄과 같이 증착 가능한 금속으로 형성될 수 있다.
도 5c를 참조하면, 예비 재배선 패턴(226P) 상에 하드 마스크 패턴(700)이 형성될 수 있다. 하드 마스크 패턴(700)은, 포토리소그래피 공정을 이용하여 형성될 수 있다. 하드 마스크 패턴(700)을 식각 마스크로 예비 재배선 패턴(226P)을 패터닝하여, 제4 재배선 패턴(226)이 형성될 수 있다.
제4 재배선 패턴(226)을 형성하기 위한 패터닝 공정은, 건식 식각을 포함할 수 있다. 일 예로, 상기 건식 식각의 식각 가스로 BCl3, SF6 또는 이들의 조합이 사용될 수 있다. 제4 재배선 패턴(226)은 제1 콘택 홀(CNH1) 내의 콘택부(226a), 패드부(226c), 및 콘택부(226a)로부터 패드부(226c)까지 연장되는 라인부(226b)를 포함할 수 있다.
도 5d를 참조하면, 하드 마스크 패턴(700)이 선택적으로 제거될 수 있다. 후단 공정을 통하여, 제4 재배선 패턴(226) 및 제4 재배선 절연막(227) 상에 제5 재배선 절연막(228)이 형성될 수 있다. 제5 재배선 절연막(228)을 형성하는 것은 구체적으로, 하부 절연막(228a)을 형성하는 것 및 하부 절연막(228a) 상에 상부 절연막(228b)을 형성하는 것을 포함할 수 있다.
하부 절연막(228a)은 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용하여 형성될 수 있다. 상부 절연막(228b)은 폴리이미드, 레진, 또는 합성 고무와 같은 고분자 물질 또는 이의 전구체를 하부 절연막(228a) 상에 코팅하여 형성될 수 있다.
제5 재배선 절연막(228) 상에 포토리소그래피를 이용한 패터닝 공정을 수행하여, 제1 오프닝(OPN1) 및 제2 오프닝(OPN2)이 형성될 수 있다. 제1 오프닝(OPN1)은 제4 재배선 패턴(226)의 콘택부(226a)를 노출할 수 있고, 제2 오프닝(OPN2)은 제4 재배선 패턴(226)의 패드부(226c)를 노출할 수 있다.
제1 및 제2 오프닝들(OPN1, OPN2)을 갖는 제5 재배선 절연막(228)이 형성됨으로써, 재배선층(224)이 최종적으로 형성될 수 있다. 즉, 제2 반도체 칩(220)의 후단 공정이 완료될 수 있다. 제조된 제2 반도체 칩(220)은 팹 아웃(fab out)될 수 있다.
도 5e를 참조하면, 팹 아웃된 제2 반도체 칩(220) 상에 패키지 공정인 포스트-팹 공정이 수행될 수 있다. 구체적으로, 재배선층(224) 상에 절연 필름(229)이 형성될 수 있다. 절연 필름(229)은, 유기 고분자 물질을 제5 재배선 절연막(228) 상에 코팅하여 형성될 수 있다.
절연 필름(229) 상에 포토리소그래피를 이용한 패터닝 공정을 수행하여, 제2 콘택 홀(CNH2)이 형성될 수 있다. 제2 콘택 홀(CNH2)은, 제2 오프닝(OPN2)을 채우는 절연 필름(229)을 관통하도록 형성될 수 있다. 제2 콘택 홀(CNH2)에 의해, 제4 재배선 패턴(226)의 패드부(226c)의 상면의 적어도 일부가 노출될 수 있다.
도 3을 다시 참조하면, 포스트-팹 공정을 통해 외부 연결 부재(240)가 형성될 수 있다. 구체적으로, 제2 콘택 홀(CNH2) 상에 씨드 패턴(241a)이 형성될 수 있다. 도금 공정을 수행하여, 씨드 패턴(241a) 상에 도전 패턴(241b)을 형성할 수 있다. 씨드 패턴(241a) 및 도전 패턴(241b)은 도전 범프 패턴(241)을 구성할 수 있다. 도전 범프 패턴(241) 상에 솔더 볼 부착 공정을 수행하여, 솔더 패턴(242)이 형성될 수 있다. 도전 범프 패턴(241) 및 솔더 패턴(242)은 외부 연결 부재(240)를 구성할 수 있다.
제4 재배선 패턴(226)을 포스트-팹 공정으로 형성할 경우, 제4 재배선 패턴(226)을 도금 공정을 이용하여 구리로 형성해야 한다. 제4 재배선 패턴(226)이 도금 공정으로 형성되면, 본 발명의 실시예에 비해 신뢰성이 감소하고 추가적인 배선 공정이 필요한 문제가 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 도금 공정을 이용하는 금 또는 구리 대신, 증착 공정을 이용하는 저렴한 알루미늄을 이용하여 인-팹 공정을 통해 제4 재배선 패턴(226)을 형성할 수 있다. 따라서, 도금 공정을 이용하는 것에 비해 보다 경제적으로 제조 공정을 구현하는 것이 가능하다. 또한, 제4 재배선 패턴(226)을 도금 공정이 아닌 증착 및 패터닝 공정을 이용하여 형성하므로, 반도체 칩의 후단 공정 및 그 설비를 그대로 이용할 수 있다. 따라서 효율적인 반도체 제조 공정을 구현할 수 있다.
도 5f를 참조하면, 제1 캐리어 기판(900) 상에 제1 재배선 절연막(101)이 형성될 수 있다. 제1 재배선 절연막(101)은 제1 캐리어 기판(900)을 덮을 수 있다. 제1 재배선 절연막(101)의 형성은 예를 들어, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 재배선 절연막(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(Photo Imagable Dielectric: PID) 수지를 포함할 수 있다.
제1 재배선 절연막(101)이 패터닝되어, 제1 홀(109)이 제1 재배선 절연막(101) 내에 형성될 수 있다. 제1 재배선 절연막(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 홀(109)은 제1 캐리어 기판(900)의 일면을 노출시킬 수 있다. 제1 홀(109)은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 홀(109)의 상부의 직경은 제1 홀(109)의 하부의 직경보다 더 클 수 있다. 제1 홀(109)에 의해 제1 재배선 절연막(101)의 내측벽이 정의될 수 있다.
제1 씨드층(111P), 제1 레지스트 패턴(171), 및 제1 도전층들(113)이 제1 재배선 절연막(101)의 상면 상에 형성될 수 있다. 실시예들에 따르면, 제1 씨드층(111P)은 제1 재배선 절연막(101)의 상면, 제1 재배선 절연막(101)의 내측벽, 및 제1 캐리어 기판(900)의 노출된 상면을 콘포말하게 덮을 수 있다.
제1 레지스트 패턴(171)이 제1 씨드층(111P) 상에 형성될 수 있다. 제1 레지스트 패턴(171)을 형성하는 것은 포토 레지스트 물질을 제1 씨드층(111P) 상에 도포하는 것을 포함할 수 있다. 제1 레지스트 패턴(171)이 패터닝되어, 제1 오프닝들이 형성될 수 있다. 제1 레지스트 패턴(171)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝들은 제1 홀들(109)과 각각 수직적으로 중첩될 수 있다. 제1 오프닝들의 너비들은 대응되는 제1 홀들(109)의 너비들보다 클 수 있다. 제1 오프닝들 각각의 측벽은 바닥면과 실질적으로 수직할 수 있다. 제1 오프닝들 각각은 제1 씨드층(111P)의 일부를 노출시킬 수 있다.
제1 도전층들(113)이 제1 홀들(109) 내에 각각 형성되어, 제1 씨드층(111P)을 덮을 수 있다. 제1 도전층들(113)은 제1 오프닝들의 하부들을 각각 채울 수 있다. 예를 들어, 제1 도전층들(113)은 제1 홀들(109)을 각각 채우되, 제1 레지스트 패턴(171)의 상면 상으로 연장되지 않을 수 있다. 제1 도전층들(113)은 제1 씨드층(111P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전층들(113)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다.
도 5g를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제1 씨드층(111P)의 제1 부분의 상면을 노출시킬 수 있다. 제1 레지스트 패턴(171)의 제거는 스트립(strip) 공정에 의해 수행될 수 있다.
제1 씨드층(111P)의 노출된 제1 부분이 제거되어, 제1 씨드 패턴들(111)을 형성할 수 있다. 제1 씨드층(111P)의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제1 도전층들(113)은 제1 씨드층(111P)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(111P)의 제2 부분들은 제1 도전층들(113)의 하면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 완료된 후, 남아 있는 제1 씨드층(111P)의 제2 부분들은 제1 씨드 패턴들(111)을 형성할 수 있다. 이에 따라, 제1 재배선 패턴들(110)이 형성될 수 있다. 제1 재배선 패턴들(110)은 서로 옆으로 이격될 수 있다. 제1 재배선 패턴들(110)은 제1 씨드 패턴들(111) 및 제1 도전층들(113)을 각각 포함할 수 있다. 제1 도전층들(113)은 제1 씨드 패턴들(111) 상에 각각 배치될 수 있다. 제1 재배선 패턴들(110) 각각은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 홀들(109) 중 어느 하나 내에 제공될 수 있다.
도 5h를 참조하면, 제2 재배선 절연막(102)이 제1 재배선 절연막(101) 상에 형성되어, 제1 재배선 절연막(101) 및 제1 재배선 패턴들(110)을 덮을 수 있다. 예를 들어, 제2 재배선 절연막(102)은 제1 재배선 패턴들(110)의 상면들과 측벽들을 덮을 수 있다.
제2 재배선 패턴들(120)이 제2 재배선 절연막(102) 상에 형성된 제2 홀들 내에 형성될 수 있다. 제2 재배선 패턴들(120)은 제2 재배선 절연막(102)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(120)은 서로 옆으로 이격 배치될 수 있다. 제2 재배선 패턴들(120)을 형성하는 것은 제1 재배선 패턴들(110)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제2 재배선 패턴들(120)을 형성하는 것은, 제2 씨드층을 형성하는 것, 상기 제2 씨드층 상에 제2 오프닝을 갖는 제2 레지스트 패턴을 형성하는 것, 제2 홀들 및 제2 오프닝들 내에 제2 도전층들(123)을 형성하는 것, 상기 제2 레지스트 패턴을 제거하여, 제2 씨드층의 일부분을 노출시키는 것, 및 노출된 제2 씨드층의 노출된 일부분을 식각하여, 제2 씨드 패턴들(121)을 형성하는 것을 포함할 수 있다. 제2 재배선 패턴들(120)은 제2 씨드 패턴들(121) 및 제2 도전층들(123)을 각각 포함할 수 있다. 제2 도전층들(123)은 제2 씨드 패턴들(121) 상에 각각 배치될 수 있다. 제2 재배선 패턴들(120) 각각은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다.
제3 재배선 절연막(103)이 제2 재배선 절연막(102) 상에 형성되어, 제2 재배선 절연막(102) 및 제2 재배선 패턴들(120)을 덮을 수 있다. 예를 들어, 제3 재배선 절연막(103)은 제2 재배선 패턴들(120)의 상면들과 측벽들을 덮을 수 있다.
제3 재배선 패턴들(130)이 제3 재배선 절연막(103) 상에 형성된 제3 홀들 내에 각각 형성될 수 있다. 제3 재배선 패턴들(130)은 제3 재배선 절연막(103)의 상면 상으로 연장될 수 있다. 제3 재배선 패턴들(130)은 서로 옆으로 이격 배치될 수 있다. 제3 재배선 패턴들(130)을 형성하는 것은 제1 재배선 패턴들(110)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제3 재배선 패턴들(130)을 형성하는 것은 제3 씨드층을 형성하는 것, 상기 제3 씨드층 상에 제3 오프닝을 갖는 제3 레지스트 패턴을 형성하는 것, 제3 홀들 및 제3 오프닝들 내에 제3 도전층들(133)을 형성하는 것, 상기 제3 레지스트 패턴을 제거하여 제3 씨드층을 노출시키는 것, 및 상기 노출된 제3 씨드층의 부분을 식각하여 제3 씨드 패턴들(131)을 형성하는 것을 포함할 수 있다. 제3 재배선 패턴들(130)은 제3 씨드 패턴들(131) 및 제3 도전층들(133)을 각각 포함할 수 있다. 제3 재배선 패턴들(130) 각각은 제3 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다.
복수 개의 도전 기둥들(250)이 제3 재배선 패턴들(130)의 일부분 상에 각각 형성될 수 있다. 도전 기둥들(250) 각각은 도전성 금속 물질을 포함할 수 있다. 도전 기둥들(250)은 제3 방향(D3)으로 연장될 수 있다.
도 5i를 참조하면, 제1 반도체 칩(210)이 제1 재배선 기판(100) 상에 배치될 수 있다. 제1 반도체 칩(210)과 제3 재배선 패턴(130) 사이에 연결 단자들(230)이 개재될 수 있다. 연결 단자들(230) 간의 피치는 제1 피치(D10)일 수 있다. 연결 단자(230)의 최대 폭은 제1 폭(W1)일 수 있다.
제1 재배선 기판(100) 상에 제1 반도체 칩(210)을 덮는 제1 몰딩부(301)가 형성될 수 있다. 제1 몰딩부(301)는 일 예로, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩부(301)는 도전 기둥들(250)을 덮을 수 있다. 제1 몰딩부(301) 상에 그라인딩 공정이 수행될 수 있다. 이에 따라, 제1 몰딩부(301)의 상면은 평평해질 수 있다. 제1 몰딩부(301)의 상면은 도전 기둥(250)의 상면과 공면을 이룰 수 있다. 도전 기둥(250)의 상면은 제1 반도체 칩(210)의 상면보다 높은 레벨에 위치할 수 있다.
도 5j를 참조하면, 제2 반도체 칩(220)이 제1 몰딩부(310) 상에 배치될 수 있다. 구체적으로, 도 5a 내지 도 5e와 도 3의 제조 공정을 이용하여 제조한 제2 반도체 칩(220)을 플립(flip)하여 제1 몰딩부(301) 상에 배치할 수 있다.
외부 연결 부재들(240)이 각각의 도전 기둥들(250)과 대응되도록 제2 반도체 칩(220)이 배치될 수 있다. 외부 연결 부재(240)의 솔더 패턴(242)은 도전 기둥(250)과 직접 접촉할 수 있다. 일 예로, 외부 연결 부재(240)를 도전 기둥(250)에 연결시키는 것은 열압착 공정을 이용하여 수행될 수 있다.
외부 연결 부재들(240) 간의 피치는 제2 피치(D20)일 수 있다. 도전 기둥들(250) 간의 피치는 제4 피치(D40)일 수 있다. 제4 피치(D40)는 제2 피치(D20)와 실질적으로 동일할 수 있다. 외부 연결 부재(240)의 최대 폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
도 5k를 참조하면, 제1 몰딩부(301) 상에 제2 반도체 칩(220)을 덮는 제2 몰딩부(302)가 형성될 수 있다. 제2 몰딩부(302)는 일 예로, 제1 몰딩부(301)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 몰딩부(301)는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 제2 몰딩부(302)는 제1 몰딩부(301)와 상이한 물질을 포함할 수 있다.
제1 몰딩부(301) 및 제2 몰딩부(302)는 몰딩막(300)을 구성할 수 있다. 도시된 것과 달리, 제1 몰딩부(301) 및 제2 몰딩부(302)가 동일한 물질을 포함할 경우, 그들 사이의 경계면은 보이지 않을 수 있다. 몰딩막(300)의 상면에 그라인딩 공정이 수행될 수 있다. 몰딩막(300)의 상면은 평평해질 수 있다.
도 5l을 참조하면, 제2 캐리어 기판(901)이 몰딩막(300)의 상면 상에 배치될 수 있다. 이후, 반도체 패키지를 플립하고 제1 캐리어 기판(900)을 제거할 수 있다. 제1 캐리어 기판(900)이 제거됨으로써, 제1 재배선 패턴(110)이 노출될 수 있다.
노출된 제1 재배선 패턴(110) 상에 범프 패턴들(350)이 형성될 수 있다. 범프 패턴들(350) 상에 외부 단자들(400)이 각각 형성될 수 있다. 결과적으로, 도 1을 참조하여 설명한 반도체 패키지가 제조될 수 있다.
설명의 간소화를 위해 단수의 반도체 패키지에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지 제조 방법이 웨이퍼 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지는 패널 레벨로 제조될 수도 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 본 실시예에서는, 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 6을 참조하면, 제1 재배선 기판(100)의 제1 반도체 칩(210) 상에 제2 반도체 칩(220)이 제공될 수 있다. 제2 반도체 칩(220)은 서로 반대되는 비활성면(220a) 및 활성면(220b)을 포함할 수 있다. 제2 반도체 칩(220)은 그의 활성면(220b)에 인접한 활성부(220c)를 포함할 수 있다. 제2 반도체 칩(220)은 그의 활성면(220b)에 인접한 칩 패드들(255)을 포함할 수 있다. 칩 패드(255)의 하면은 제2 반도체 칩(220)에 의해 노출될 수 있다. 칩 패드(255)는 도전성 금속 물질을 포함할 수 있다.
제2 반도체 칩(220)의 아래에 제2 재배선 기판(500)이 제공될 수 있다. 제2 재배선 기판(500)은 제6 재배선 절연막(501), 제7 재배선 절연막(502), 제8 재배선 절연막(503), 제5 재배선 패턴(510), 제6 재배선 패턴(520) 및 제7 재배선 패턴(530)을 포함할 수 있다.
제2 재배선 기판(500)은 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 순차적으로 적층된 제6 재배선 절연막(501), 제7 재배선 절연막(502), 및 제8 재배선 절연막(503)을 포함할 수 있다.
제6 재배선 절연막(501) 아래에 제5 재배선 패턴(510)이 배치될 수 있다. 제5 재배선 패턴(510)은 칩 패드(255) 상에 제공될 수 있다. 제6 재배선 절연막(501)은 예를 들어, 감광성 폴리머와 같은 유기 물질 또는 감광성 절연(Photo Imagable Dielectric: PID) 수지를 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제7 재배선 절연막(502)이 제6 재배선 절연막(501) 아래에 배치될 수 있다. 제7 재배선 절연막(502)은 제6 재배선 절연막(501)과 동일한 물질을 포함할 수 있다.
제5 재배선 패턴(510)은 제4 비아 부분(510V) 및 제4 배선 부분(510W)을 포함할 수 있다. 제5 재배선 패턴(510)은 제4 씨드 패턴(511) 및 제4 도전층(513)을 포함할 수 있다.
제5 재배선 패턴(510) 아래에 제6 재배선 패턴(520)이 배치될 수 있다. 제6 재배선 패턴(520)은 제5 재배선 패턴(510)과 전기적으로 연결될 수 있다. 제6 재배선 패턴(520)은 제5 비아 부분(520V) 및 제5 배선 부분(520W)을 포함할 수 있다. 제6 재배선 패턴(520)은 제5 씨드 패턴(521) 및 제5 도전층(523)을 포함할 수 있다.
제8 재배선 절연막(503)이 제7 재배선 절연막(502) 아래에 배치될 수 있다. 제8 재배선 절연막(503)은 제6 재배선 절연막(501)과 동일한 물질을 포함할 수 있다.
제6 재배선 패턴(520) 아래에 제7 재배선 패턴(530)이 배치될 수 있다. 제7 재배선 패턴(530)은 제6 비아 부분(530V) 및 제6 배선 부분(530W)을 포함할 수 있다. 제7 재배선 패턴(530)은 제6 씨드 패턴(531) 및 제6 도전층(533)을 포함할 수 있다.
제4 내지 제6 비아 부분들(510V, 520V, 530V) 각각의 폭은 제1 재배선 기판(100)의 제1 면(100a)에서 제2 면(100b)을 향하는 방향으로 갈수록 커질 수 있다. 제2 재배선 기판(500)은 도 1을 참조하여 설명한 제1 재배선 기판(100)과 실질적으로 동일하되, 상하 위치관계만 뒤바뀔 수 있다.
외부 연결 부재(240)가 제7 재배선 패턴(530) 및 도전 기둥(250) 사이에 개재될 수 있다. 외부 연결 부재(240)는 도 3을 참조하여 설명한 것과 달리 도전 범프 패턴(241)을 포함하지 않을 수 있다. 외부 연결 부재(240)는 도전 기둥(250)과 직접 접촉할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 재배선 기판, 상기 재배선 기판은 서로 반대되는 제1 면 및 제2 면을 포함하고;
    상기 재배선 기판의 상기 제1 면 상에 제공되는 제1 반도체 칩;
    상기 재배선 기판의 상기 제2 면 상에 제공되는 외부 단자들;
    상기 제1 반도체 칩 상에 제공되는 제2 반도체 칩;
    상기 제2 반도체 칩 아래에 제공되는 외부 연결 부재들, 상기 외부 연결 부재들 각각은 도전 범프 패턴 및 상기 도전 범프 패턴 상의 솔더 패턴을 포함하고; 및
    상기 외부 연결 부재들과 상기 재배선 기판을 전기적으로 연결하는 도전 기둥들을 포함하되,
    상기 제2 반도체 칩은 반도체 기판과 상기 반도체 기판 상에 차례로 적층된 소자층, 배선층 및 재배선층을 포함하고,
    상기 배선층은 차례로 적층된 금속간 절연막들, 상기 금속간 절연막들 사이에 개재되는 배선들, 및 상기 배선들 중 최상위의 배선에 연결된 도전 패드를 포함하고,
    상기 재배선층은:
    상기 배선층을 덮는 제1 재배선 절연막;
    상기 제1 재배선 절연막을 관통하여 상기 도전 패드와 연결되며 상기 제1 재배선 절연막 상으로 연장되는 제1 재배선 패턴; 및
    상기 제1 재배선 패턴과 상기 제1 재배선 절연막을 덮는 제2 재배선 절연막을 포함하며,
    상기 반도체 기판과 상기 도전 기둥들 사이의 수직 거리는 상기 제1 반도체 칩과 상기 외부 단자들 사이의 수직 거리보다 작은 반도체 패키지.
  2. 제1항에 있어서,
    상기 솔더 패턴은 상기 도전 기둥들 중 어느 하나와 접촉하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 기판과 상기 도전 기둥들 사이의 수직 거리는 5μm 내지 10μm 인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 재배선 기판 사이에 제공되는 연결 단자들을 더 포함하되,
    상기 연결 단자들 간의 피치는 상기 외부 연결 부재들 간의 피치보다 작은 반도체 패키지.
  5. 제4항에 있어서,
    상기 연결 단자들 각각의 최대 폭은 상기 외부 연결 부재들 각각의 최대 폭보다 작은 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 반도체 칩의 일부분은 상기 제1 반도체 칩과 수직적으로 중첩되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 수직적으로 중첩되는 제1 영역 및 상기 제1 반도체 칩으로부터 수평적으로 오프셋되는 제2 영역을 포함하되,
    상기 외부 연결 부재들은 상기 제2 영역 상에 제공되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 외부 단자들 간의 피치는 상기 외부 연결 부재들 간의 피치보다 큰 반도체 패키지.
  9. 제1항에 있어서,
    상기 도전 기둥들 간의 피치는 상기 외부 연결 부재들 간의 피치와 실질적으로 동일한 반도체 패키지.
  10. 제1항에 있어서,
    상기 재배선 기판은 상기 제1 반도체 칩과 상기 제2 반도체 칩을 상기 외부 단자들과 전기적으로 연결하는 제2 재배선 패턴들을 포함하되,
    상기 제2 재배선 패턴들 각각은 상기 재배선 기판의 상기 제1 면에 평행한 방향으로 연장되는 배선 부분 및 상기 배선 부분으로부터 상기 재배선 기판의 상기 제2 면을 향해 돌출되는 비아 부분을 포함하고,
    상기 비아 부분의 폭은 상기 재배선 기판의 상기 제1 면에서 상기 제2 면을 향하는 방향으로 갈수록 작아지는 반도체 패키지.

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