Nothing Special   »   [go: up one dir, main page]

KR20220056309A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220056309A
KR20220056309A KR1020200140604A KR20200140604A KR20220056309A KR 20220056309 A KR20220056309 A KR 20220056309A KR 1020200140604 A KR1020200140604 A KR 1020200140604A KR 20200140604 A KR20200140604 A KR 20200140604A KR 20220056309 A KR20220056309 A KR 20220056309A
Authority
KR
South Korea
Prior art keywords
redistribution
pad
sidewall
insulating layer
recess
Prior art date
Application number
KR1020200140604A
Other languages
English (en)
Inventor
이석현
석경림
장애니
장재권
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200140604A priority Critical patent/KR20220056309A/ko
Priority to US17/331,751 priority patent/US11610785B2/en
Priority to EP21189519.8A priority patent/EP3993027A3/en
Publication of KR20220056309A publication Critical patent/KR20220056309A/ko
Priority to US18/169,161 priority patent/US11869775B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로, 반도체 칩; 상기 반도체 칩 상의 외부 연결 부재; 및 상기 반도체 칩과 상기 외부 연결 부재 사이에 개재된 절연 필름을 포함한다. 상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함한다. 상기 후단 공정 구조체는: 상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고; 상기 최상부의 금속층 상의 제1 절연막, 상기 제1 절연막은 상기 패드를 노출하는 콘택 홀을 포함하며; 상기 제1 절연막 상의 재배선, 상기 재배선은 상기 콘택 홀 내에 제공되어 상기 패드와 연결되는 콘택부, 패드부 및 상기 콘택부와 상기 패드부를 연결하는 라인부를 포함하고; 및 상기 재배선 상의 상부 절연막을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지는, 반도체 칩; 상기 반도체 칩 상의 외부 연결 부재; 및 상기 반도체 칩과 상기 외부 연결 부재 사이에 개재된 절연 필름을 포함할 수 있다. 상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고, 상기 후단 공정 구조체는: 상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고; 상기 최상부의 금속층 상의 제1 절연막, 상기 제1 절연막은 상기 패드를 노출하는 콘택 홀을 포함하며; 상기 제1 절연막 상의 재배선, 상기 재배선은 상기 콘택 홀 내에 제공되어 상기 패드와 연결되는 콘택부, 패드부 및 상기 콘택부와 상기 패드부를 연결하는 라인부를 포함하고; 및 상기 재배선 상의 상부 절연막을 포함하며, 상기 상부 절연막은, 상기 콘택부를 노출하는 제1 오프닝 및 상기 패드부를 노출하는 제2 오프닝을 포함하고, 상기 외부 연결 부재는, 상기 제2 오프닝을 통해 상기 패드부와 연결되는 언더 범프 패턴을 포함하며, 상기 콘택부는 그의 상부에 함몰 영역을 포함하고, 상기 제1 오프닝은 상기 함몰 영역을 노출하며, 상기 절연 필름은 그의 상면에 제1 리세스를 포함하고, 상기 제1 리세스는 상기 함몰 영역과 수직적으로 중첩될 수 있다.
본 발명의 다른 개념에 따른 반도체 패키지는, 반도체 칩; 및 상기 반도체 칩 상의 외부 연결 부재를 포함할 수 있다. 상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고, 상기 후단 공정 구조체는: 상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고; 상기 최상부의 금속층 상의 제1 절연막; 상기 제1 절연막 상에 제공되어 상기 패드와 연결되는 재배선; 및 상기 재배선 상의 상부 절연막을 포함하고, 상기 외부 연결 부재는, 상기 상부 절연막의 오프닝을 통해 상기 재배선과 연결되는 언더 범프 패턴을 포함하며, 상기 재배선의 상부는 제1 리세스를 포함하고, 상기 언더 범프 패턴의 하부가 상기 제1 리세스를 채울 수 있다.
본 발명의 또 다른 개념에 따른 반도체 패키지는, 반도체 칩, 및 상기 반도체 칩 상의 외부 연결 부재를 포함하는 웨이퍼 레벨 패키지를 포함할 수 있다. 상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고, 상기 후단 공정 구조체는: 상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고; 상기 최상부의 금속층 상의 제1 절연막; 상기 제1 절연막 상에 제공되어 상기 패드와 연결되는 재배선; 및 상기 재배선 상의 상부 절연막을 포함하고, 상기 외부 연결 부재는, 상기 상부 절연막의 오프닝을 통해 상기 재배선과 연결되는 언더 범프 패턴을 포함하며, 상기 제1 절연막은, 상기 재배선과 수직적으로 중첩되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 재배선의 일 단은 제1 측벽을 포함하며, 상기 제2 영역의 상부는 제1 리세스를 포함하고, 상기 제1 리세스의 내벽은 상기 제1 측벽과 연결되는 제2 측벽을 포함하며, 상기 제1 측벽의 기울기와 상기 제2 측벽의 기울기는 서로 다를 수 있다.
본 발명에 따르면, 웨이퍼 레벨 패키지의 재배선이 인-팹 공정, 예를 들어, 반도체 칩의 후단 공정을 통해 형성될 수 있다. 반도체 칩의 제조 공정을 그대로 이용하여 웨이퍼 레벨 패키지의 재배선을 형성할 수 있기 때문에, 포스트-팹 공정에서 별도의 설비 투자 없이도 재배선을 형성할 수 있다. 결과적으로, 경제적이면서 효율적인 웨이퍼 레벨 패키지의 제조 공정을 구현할 수 있다.
본 발명에 따른 웨이퍼 레벨 패키지의 재배선과 재배선 상의 언더 범프 패턴은 구조적으로 안정하게 형성될 수 있다. 이로써 패키지의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지의 바닥면을 나타낸 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4는 도 3의 M 영역을 확대한 단면도이다.
도 5 내지 도 9는 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다.
도 10, 도 11 및 도 12 각각은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다.
도 13, 도 14 및 도 15 각각은 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 1은 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도 2는 도 1의 반도체 패키지의 바닥면을 나타낸 평면도이다. 도 3은 도 2의 I-I'선에 따른 단면도이다. 도 4는 도 3의 M 영역을 확대한 단면도이다.
도 1을 참조하면, 보드(BRD) 상에 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP)가 제공될 수 있다. 웨이퍼 레벨 패키지(FIP)는 플립 칩 방식으로 보드(BRD) 상에 실장될 수 있다. 다시 말하면, 웨이퍼 레벨 패키지(FIP)는 후술하는 기판(SUB)의 제2 면(SUBb)이 그의 상면으로서 노출되도록 보드(BRD) 상에 실장될 수 있다.
웨이퍼 레벨 패키지(FIP)는, 반도체 칩(SMC) 및 반도체 칩(SMC) 상의 외부 연결 부재들(ECT)을 포함할 수 있다. 구체적으로, 반도체 칩(SMC)은 기판(SUB), 및 기판(SUB) 상의 후단 공정 구조체(BEOL)를 포함할 수 있다. 기판(SUB)은 제1 면(SUBa) 및 제1 면(SUBa)에 대향하는 제2 면(SUBb)을 가질 수 있다. 기판(SUB)은, 제1 면(SUBa)에 인접하는 활성부(ACP) 및 제2 면(SUBb)에 인접하는 비활성부(IACP)를 포함할 수 있다. 후술하는 바와 같이, 활성부(ACP)는 집적 회로를 구성하는 복수개의 트랜지스터들을 포함할 수 있다. 본 실시예들에 따른 반도체 칩(SMC)은, DRAM이나 VNAND와 같은 메모리 칩 또는 SOC(System On Chip)와 같은 로직 칩일 수 있다.
후단 공정 구조체(BEOL)는, 기판(SUB)의 제1 면(SUBa) 상의 금속층(MEL), 금속층(MEL) 상의 재배선들(RDL), 및 금속층(MEL)과 재배선들(RDL) 사이의 패드들(PAD)을 포함할 수 있다. 금속층(MEL)은 기판(SUB)의 활성부(ACP)와 연결될 수 있다. 후술하는 바와 같이, 금속층(MEL)은 적층된 복수개의 금속층들을 포함할 수 있다.
각각의 재배선들(RDL) 상에 외부 연결 부재(ECT)가 제공될 수 있다. 외부 연결 부재(ECT)는, 재배선(RDL)과 연결되는 언더 범프 패턴(BMP), 및 언더 범프 패턴(BMP) 상의 솔더 패턴(SLD)을 포함할 수 있다. 외부 연결 부재들(ECT)을 통해, 웨이퍼 레벨 패키지(FIP)가 보드(BRD)와 연결될 수 있다. 도시되진 않았지만, 언더필 막이 웨이퍼 레벨 패키지(FIP)와 보드(BRD) 사이를 채울 수 있다.
본 실시예에 따른 웨이퍼 레벨 패키지(FIP)는, 반도체 칩(SMC), 재배선들(RDL) 및 외부 연결 부재들(ECT)로 구성될 수 있다. 재배선들(RDL) 및 외부 연결 부재들(ECT)은, 반도체 칩(SMC)과 수직적으로 중첩되는 영역 내에만 한정적으로 배치될 수 있다. 재배선들(RDL) 및 외부 연결 부재들(ECT)은 기판(SUB)과 수직적으로 중첩되는 영역을 벗어나 외부로 확장되지 않을 수 있다. 다시 말하면, 본 실시예에 따른 웨이퍼 레벨 패키지(FIP)는 팬-인 웨이퍼 레벨 패키지(Fan-in wafer level package)일 수 있다.
도 2 및 도 3을 참조하면, 기판(SUB)의 활성부(ACP)가 제1 면(SUBa)에 인접할 수 있고, 기판(SUB)의 비활성부(IACP)가 제2 면(SUBb)에 인접할 수 있다. 도 1을 다시 참조하면, 웨이퍼 레벨 패키지(FIP)는 플립 칩 방식으로 보드(BRD) 상에 실장되기 때문에, 기판(SUB)의 제2 면(SUBb)은 웨이퍼 레벨 패키지(FIP)의 노출된 상면이 될 수 있다.
기판(SUB)의 활성부(ACP) 상에 전단 공정 구조체(FEOL)가 제공될 수 있다. 구체적으로, 기판(SUB)의 활성부(ACP) 내에 복수개의 소스/드레인 패턴들(SD)이 제공될 수 있다. 활성부(ACP) 상에 복수개의 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 기판(SUB)의 제1 면(SUBa) 상에 복수개의 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은, 서로 인접하는 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 게이트 전극들(GE)과 소스/드레인 패턴들(SD)을 포함하는 활성부(ACP)는, 복수개의 트랜지스터들을 구성할 수 있다.
소스/드레인 패턴들(SD)에 각각 연결되는 복수개의 활성 콘택들(AC)이 제공될 수 있다. 도시되진 않았지만, 게이트 전극들(GE)에 각각 연결되는 복수개의 게이트 콘택들이 더 제공될 수 있다.
앞서 설명한 활성부(ACP) 상의 트랜지스터들 및 콘택들은, 반도체 칩(SMC)의 제조 공정 중 전단 공정을 통해 형성될 수 있다. 다시 말하면, 상기 트랜지스터들 및 콘택들은, 반도체 칩(SMC)의 전단 공정 구조체(FEOL)를 구성할 수 있다.
전단 공정 구조체(FEOL) 상에 후단 공정 구조체(BEOL)가 제공될 수 있다. 후단 공정 구조체(BEOL)는, 전단 공정 구조체(FEOL) 상의 금속층(MEL), 금속층(MEL) 상의 제1 절연막(PAL1), 재배선(RDL), 제2 절연막(PAL2) 및 제3 절연막(PAL3)을 포함할 수 있다.
구체적으로, 금속층(MEL)은 순차적으로 적층된 복수개의 금속층들(M1, M2, ..., Mt)을 포함할 수 있다. 예를 들어, 금속층(MEL) 내의 최하부의 제1 금속층(M1)은 제1 배선들(IL1) 및 제1 배선들(IL1) 아래의 제1 비아들(VI1)을 포함할 수 있다. 제1 배선들(IL1)은 제1 비아들(VI1)을 통해, 전단 공정 구조체(FEOL)의 활성 콘택들(AC)과 연결될 수 있다. 제1 금속층(M1) 상의 제2 금속층(M2)은 제2 배선들(IL2) 및 제2 배선들(IL2) 아래의 제2 비아들(VI2)을 포함할 수 있다. 제2 배선들(IL2)은 제2 비아들(VI2)을 통해, 제1 배선들(IL1)과 연결될 수 있다.
금속층(MEL) 내의 최상부 금속층(Mt)은 적어도 하나의 패드(PAD) 및 패드(PAD) 아래의 최상부 비아(VIt)를 포함할 수 있다. 제2 금속층(M2)과 최상부 금속층(Mt) 사이에 복수개의 금속층들이 개재될 수 있고, 상기 개재된 금속층들의 개수는 특별히 제한되지 않는다.
금속층(MEL) 내의 배선들, 비아들 및 패드(PAD) 각각은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 배선들(IL1, IL2)은 구리를 포함할 수 있고, 패드(PAD)는 알루미늄을 포함할 수 있다.
금속층(MEL) 상에, 패드(PAD)를 덮는 제1 절연막(PAL1)이 제공될 수 있다. 제1 절연막(PAL1)은 패드(PAD)의 상면의 적어도 일부를 노출하는 제1 콘택 홀(CNH1)을 포함할 수 있다. 제1 절연막(PAL1)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막을 포함할 수 있다.
본 발명의 다른 실시예로, 제1 절연막(PAL1)은 적층된 복수개의 절연막들을 포함할 수 있다. 적층된 절연막들 중 적어도 하나의 절연막은 실리콘 질화막을 포함하고, 다른 하나의 절연막은 실리콘 산화막을 포함할 수 있다.
제1 절연막(PAL1) 상에 적어도 하나의 재배선(RDL)이 배치될 수 있다. 재배선(RDL)은, 제1 콘택 홀(CNH1)의 적어도 일부를 채우는 콘택부(CNTP), 언더 범프 패턴(BMP)과 연결되는 패드부(PADP), 및 콘택부(CNTP)로부터 패드부(PADP)까지 연장되는 라인부(LINP)를 포함할 수 있다.
콘택부(CNTP)를 통해, 재배선(RDL)은 패드(PAD)와 연결될 수 있다. 패드(PAD) 상의 콘택부(CNTP)는, 기판(SUB)의 제1 면(SUBa)에 수직한 방향(즉, 제3 방향(D3))으로 제1 두께(T1)를 가질 수 있다. 제1 콘택 홀(CNH1)의 내벽 상의 콘택부(CNTP)는 기판(SUB)의 제1 면(SUBa)에 평행한 방향(즉, 제1 방향(D1))으로 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 일 예로, 제1 두께(T1)는 1μm 내지 8μm일 수 있다.
콘택부(CNTP)는 제1 콘택 홀(CNH1)을 채우면서, 그의 상부에 함몰 영역(DEN)을 포함할 수 있다. 예를 들어, 함몰 영역(DEN)의 바닥은 제1 절연막(PAL1)의 상면보다 낮을 수 있다.
라인부(LINP)는, 제1 절연막(PAL1)의 상면 상에서 기판(SUB)의 제1 면(SUBa)에 평행한 방향, 예를 들어 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 라인부(LINP)는 제3 방향(D3)으로 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)와 실질적으로 동일할 수 있다.
재배선(RDL)을 형성하는 것은, 금속막을 증착하는 것 및 상기 금속막을 하드 마스크를 이용하여 패터닝하는 것을 포함할 수 있다. 다시 말하면, 재배선(RDL)은 증착 및 식각 공정이 가능한 금속을 포함할 수 있다. 일 예로, 재배선(RDL)은 알루미늄(Al)을 포함할 수 있다.
재배선(RDL) 상에, 재배선(RDL)의 표면을 직접 덮는 제2 절연막(PAL2)이 제공될 수 있다. 제2 절연막(PAL2)은 재배선(RDL)이 배치되지 않은 제1 절연막(PAL1)의 상면도 덮을 수 있다. 제2 절연막(PAL2) 상에 제3 절연막(PAL3)이 제공될 수 있다.
제2 및 제3 절연막들(PAL2, PAL3)은 상부 절연막(UIL)을 구성할 수 있다. 상부 절연막(UIL)은, 재배선(RDL)의 콘택부(CNTP)를 노출하는 제1 오프닝(OPN1) 및 재배선(RDL)의 패드부(PADP)를 노출하는 제2 오프닝(OPN2)을 포함할 수 있다.
제2 절연막(PAL2)은 제4 두께(T4)를 가질 수 있다. 제3 절연막은 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 제4 두께(T4)보다 클 수 있다. 일 예로, 제4 두께(T4)는 0.1μm 내지 3μm 일 수 있고, 제5 두께(T5)는 0.3μm 내지 6μm일 수 있다.
제2 절연막(PAL2)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막과 같은 무기 절연막을 포함할 수 있다. 제3 절연막(PAL3)은 유기 고분자 막을 포함할 수 있다. 예를 들어, 상기 유기 고분자 막은, 폴리이미드, 플루오로 카본, 레진, 또는 합성 고무를 포함할 수 있다.
앞서 설명한 후단 공정 구조체(BEOL)를 구성하는 금속층(MEL), 제1 내지 제3 절연막들(PAL1, PAL2, PAL3) 및 재배선(RDL)은, 반도체 칩(SMC)의 제조 공정 중 후단 공정을 통해 형성될 수 있다.
후단 공정 구조체(BEOL) 상에 절연 필름(DIF)이 제공될 수 있다. 절연 필름(DIF)은 상부 절연막(UIL)의 제1 오프닝(OPN1) 및 제2 오프닝(OPN2)을 채울 수 있다. 절연 필름(DIF)은, 그의 상면에 제1 리세스(RS1)를 포함할 수 있다. 제1 리세스(RS1)는, 재배선(RDL)의 콘택부(CNTP)의 함몰 영역(DEN)과 수직적으로 중첩될 수 있다. 절연 필름(DIF)은 유기 고분자 막을 포함할 수 있다.
절연 필름(DIF)은, 재배선(RDL)의 패드부(PADP)의 상면의 적어도 일부를 노출하는 제2 콘택 홀(CNH2)을 포함할 수 있다. 제2 콘택 홀(CNH2)은, 제2 오프닝(OPN2)을 채우는 절연 필름(DIF) 내에 형성될 수 있다. 제2 콘택 홀(CNH2)의 직경은, 제2 오프닝(OPN2)의 직경보다 작을 수 있다.
절연 필름(DIF) 상에 재배선(RDL)과 연결되는 외부 연결 부재(ECT)가 제공될 수 있다. 구체적으로, 외부 연결 부재(ECT)의 언더 범프 패턴(BMP)은 절연 필름(DIF) 상에 제공되어, 제2 콘택 홀(CNH2)을 채울 수 있다. 다시 말하면, 제2 콘택 홀(CNH2)을 통해 언더 범프 패턴(BMP)이 재배선(RDL)의 패드부(PADP)와 연결될 수 있다. 제2 콘택 홀(CNH2) 내의 언더 범프 패턴(BMP)은, 절연 필름(DIF)에 의해 상부 절연막(UIL)으로부터 이격될 수 있다.
언더 범프 패턴(BMP)은 씨드 패턴(BM) 및 씨드 패턴(BM) 상의 도전 패턴(FM)을 포함할 수 있다. 씨드 패턴(BM)은 도전 패턴(FM)의 바닥면을 덮을 수 있다. 씨드 패턴(BM)은 절연 필름(DIF)과 도전 패턴(FM) 사이에 개재될 수 있다. 예를 들어, 씨드 패턴(BM)은 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다. 씨드 패턴(BM)은 배리어 층으로도 기능하여, 도전 패턴(FM) 내의 금속의 확산을 방지할 수 있다. 도전 패턴(FM)은 구리를 포함할 수 있다.
언더 범프 패턴(BMP)은, 절연 필름(DIF)의 상면 상에서 제1 높이(HE1)를 가질 수 있다. 제1 높이(HE1)는, 절연 필름(DIF)의 상면으로부터 언더 범프 패턴(BMP)의 상면까지의 거리일 수 있다. 제1 높이(HE1)는 1μm 내지 50μm일 수 있다. 보다 구체적으로, 제1 높이(HE1)는 5μm 내지 50μm일 수 있다.
외부 연결 부재(ECT)의 솔더 패턴(SLD)이 언더 범프 패턴(BMP) 상에 배치될 수 있다. 언더 범프 패턴(BMP)은 솔더 패턴(SLD)의 패드로 기능할 수 있다. 솔더 패턴(SLD)을 형성하는 것은, 언더 범프 패턴(BMP) 상에 솔더볼 부착 공정을 수행하는 것을 포함할 수 있다.
후단 공정 구조체(BEOL) 상의 절연 필름(DIF) 및 외부 연결 부재(ECT)는, 패키지 공정, 즉 포스트-팹(Post-Fab.) 공정으로 형성될 수 있다. 본 발명의 실시예들에 따르면, 재배선(RDL)이 포스트-팹 공정이 아닌, 인-팹(In-Fab.) 공정(보다 구체적으로, 반도체 칩의 후단 공정)을 통해 형성될 수 있다. 즉, 반도체 칩의 제조 공정을 그대로 이용하여 재배선(RDL)을 형성할 수 있기 때문에, 포스트-팹 공정에서 별도의 설비 투자 없이 재배선(RDL)을 형성할 수 있는 이점이 있다.
본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP)는, 언더 범프 패턴(BMP)의 제1 높이(HE1)가 20μm 이상으로 상대적으로 높게 형성될 수 있다. 이로써, 도 1과 같이 보드(BRD) 상에 플립 칩 방식으로 웨이퍼 레벨 패키지(FIP)가 실장될 경우, 범프 레벨에서의 신뢰성이 향상될 수 있다.
도 4를 참조하면, 재배선(RDL)의 패드부(PADP)는 그의 상부에 제2 리세스(RS2)를 포함할 수 있다. 제2 리세스(RS2)는 제2 콘택 홀(CNH2)에 의해 정의될 수 있다. 제2 리세스(RS2)는 제1 깊이(DEP1)를 가질 수 있다. 구체적으로 제1 깊이(DEP1)는, 절연 필름(DIF)으로 덮인 패드부(PADP)의 상면(TS1)의 레벨로부터 제2 리세스(RS2)의 바닥의 레벨까지의 수직 거리를 의미할 수 있다. 언더 범프 패턴(BMP)의 하부가 제2 리세스(RS2)를 채울 수 있다. 예를 들어, 언더 범프 패턴(BMP)의 씨드 패턴(BM)의 두께는, 제2 리세스(RS2)의 제1 깊이(DEP1)보다 클 수 있다.
언더 범프 패턴(BMP)의 하부 측벽이 제2 리세스(RS2)의 측벽과 접할 수 있다. 다시 말하면, 제2 리세스(RS2)를 통해 언더 범프 패턴(BMP)과 패드부(PADP)와의 접촉 면적이 증가할 수 있다. 결과적으로, 언더 범프 패턴(BMP)과 패드부(PADP)간의 저항이 감소하여, 전기적 특성이 향상될 수 있다.
재배선(RDL)과 중첩되지 않는 제1 절연막(PAL1)은, 그의 상부에 제3 리세스(RS3)를 포함할 수 있다. 제3 리세스(RS3)는 재배선(RDL)과 수직적으로 중첩되지 않는 영역일 수 있다. 제3 리세스(RS3)는 재배선(RDL)으로부터 이격된 영역일 수 있다.
제1 절연막(PAL1)은, 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제1 영역(RG1)은 재배선(RDL)과 수직적으로 중첩되는 영역일 수 있다. 제2 영역(RG2)은 제3 리세스(RS3)가 형성된 영역일 수 있다. 제1 영역(RG1)의 상면(TS2)은 제2 영역(RG2)의 상면보다 더 높을 수 있다.
제3 리세스(RS3)는 제2 깊이(DEP2)를 가질 수 있다. 구체적으로 제2 깊이(DEP2)는, 제1 절연막(PAL1)의 제1 영역(RG1)의 상면(TS2)의 레벨로부터 제3 리세스(RS3)의 바닥의 레벨까지의 수직 거리를 의미할 수 있다. 일 예로, 제2 깊이(DEP2)는 제1 깊이(DEP1)보다 클 수 있다.
재배선(RDL)의 일 단은 제1 측벽(SW1)을 포함할 수 있다. 제3 리세스(RS3)의 내벽은 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1)은 제2 측벽(SW2)과 연결될 수 있다. 제1 측벽(SW1)의 기울기와 제2 측벽(SW2)의 기울기는 서로 다를 수 있다. 예를 들어, 제2 측벽(SW2)이 제1 측벽(SW1)보다 더 가파를 수 있다.
제2 절연막(PAL2)이 재배선(RDL)의 상면(TS1)으로부터 제1 측벽(SW1) 및 제2 측벽(SW2)을 덮으며 제3 리세스(RS3)의 바닥으로 연장될 수 있다. 제3 리세스(RS3) 내의 제2 절연막(PAL2)의 바닥면(PAL2b)은, 제1 절연막(PAL1)의 제1 영역(RG1)의 상면(TS2)보다 낮을 수 있다. 제2 절연막(PAL2)의 바닥면(PAL2b)은, 재배선(RDL)의 바닥면보다 낮을 수 있다. 제2 절연막(PAL2)의 제4 두께(T4)는 제2 깊이(DEP2)와 실질적으로 동일하거나 제2 깊이(DEP2)보다 작을 수 있다.
도 5 내지 도 9는 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도들이다.
도 5를 참조하면, 반도체 칩의 전단 공정을 통해, 기판(SUB)의 제1 면(SUBa) 상에 전단 공정 구조체(FEOL)가 형성될 수 있다. 구체적으로, 기판(SUB)의 활성부(ACP)의 상부에 복수개의 소스/드레인 패턴들(SD)이 형성될 수 있다. 활성부(ACP) 상에 복수개의 게이트 전극들(GE)이 형성될 수 있다. 소스/드레인 패턴들(SD)에 각각 연결되는 복수개의 활성 콘택들(AC)이 형성될 수 있다.
전단 공정 구조체(FEOL) 상에 반도체 칩의 후단 공정이 수행되어, 금속층(MEL)이 형성될 수 있다. 구체적으로, 금속층(MEL)을 형성하는 것은, 복수개의 금속층들(M1, M2, ..., Mt)을 순차적으로 형성하는 것을 포함할 수 있다. 금속층(MEL) 내의 최상부 금속층(Mt)은, 적어도 하나의 패드(PAD)를 포함할 수 있다.
도 6을 참조하면, 반도체 칩의 후단 공정을 통하여, 금속층(MEL) 상에 제1 절연막(PAL1) 및 도전막(MTL)이 형성될 수 있다. 구체적으로, 최상부 금속층(Mt) 상에 제1 절연막(PAL1)이 증착 공정을 통하여 형성될 수 있다. 제1 절연막(PAL1)을 패터닝하여, 패드(PAD)를 노출하는 제1 콘택 홀(CNH1)이 형성될 수 있다.
제1 절연막(PAL1) 상에 도전막(MTL)이 증착 공정을 통하여 형성될 수 있다. 도전막(MTL)은 물리적 기상 증착 공정(PVD), 예를 들어, 스퍼터링을 이용해 형성될 수 있다. 도전막(MTL)은 제1 콘택 홀(CNH1) 내에도 형성되어, 패드(PAD)와 연결될 수 있다. 도전막(MTL)은 알루미늄과 같이 증착 가능한 금속으로 형성될 수 있다.
패드(PAD) 상의 도전막(MTL)은, 제3 방향(D3)으로 제1 두께(T1)를 가질 수 있다. 제1 콘택 홀(CNH1)의 내벽 상의 도전막(MTL)은, 제1 방향(D1)으로 제2 두께(T2)를 가질 수 있다. 제1 절연막(PAL1)의 상면 상의 도전막(MTL)은, 제3 두께(T3)를 가질 수 있다. 도전막(MTL)은 스텝 커버리지가 낮은 PVD 공정을 통해 형성되기 때문에, 제2 두께(T2)가 제1 두께(T1) 및 제3 두께(T3)보다 작을 수 있다. 제1 두께(T1) 및 제3 두께(T3)는 서로 실질적으로 동일할 수 있다.
도 7을 참조하면, 도전막(MTL) 상에 하드 마스크 패턴(HML)이 형성될 수 있다. 하드 마스크 패턴(HML)은, 포토리소그래피 공정을 이용하여 형성될 수 있다. 하드 마스크 패턴(HML)을 식각 마스크로 도전막(MTL)을 패터닝하여, 재배선(RDL)이 형성될 수 있다.
재배선(RDL)을 형성하기 위한 패터닝 공정은, 건식 식각을 포함할 수 있다. 일 예로, 상기 건식 식각의 식각 가스로 BCl3, SF6 또는 이들의 조합이 사용될 수 있다. 재배선(RDL)은 제1 콘택 홀(CNH1) 내의 콘택부(CNTP), 패드부(PADP), 및 콘택부(CNTP)로부터 패드부(PADP)까지 연장되는 라인부(LINP)를 포함할 수 있다.
도 4를 다시 참조하면, 재배선(RDL)을 형성하기 위한 건식 식각 공정 동안, 제1 절연막(PAL1)의 제2 영역(RG2)이 과식각될 수 있다. 이로써, 제1 절연막(PAL1)의 제2 영역(RG2)의 상부에 제3 리세스(RS3)가 형성될 수 있다. 제3 리세스(RS3)의 바닥은 제1 절연막(PAL1)의 제1 영역(RG1)의 상면(TS2)보다 낮을 수 있다.
상기 건식 식각 공정 동안, 재배선(RDL)의 일 단에 경사진 제1 측벽(SW1)이 형성될 수 있다. 상기 건식 식각 공정 동안, 제1 절연막(PAL1)의 제1 및 제2 영역들(RG1, RG2) 사이에 제2 측벽(SW2)이 형성될 수 있다. 이때, 제1 측벽(SW1)의 경사와 제2 측벽(SW2)의 경사는 서로 다르게 형성될 수 있다.
도 8을 참조하면, 하드 마스크 패턴(HML)이 선택적으로 제거될 수 있다. 반도체 칩의 후단 공정을 통하여, 재배선(RDL) 및 제1 절연막(PAL1) 상에 제2 절연막(PAL2)이 형성될 수 있다. 제2 절연막(PAL2) 상에 제3 절연막(PAL3)이 형성될 수 있다. 제2 및 제3 절연막들(PAL2, PAL3)은 상부 절연막(UIL)을 구성할 수 있다.
제2 절연막(PAL2)은 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용하여 형성될 수 있다. 제3 절연막(PAL3)은 폴리이미드, 플루오로 카본, 레진, 또는 합성 고무와 같은 고분자 물질 또는 이의 전구체를 제2 절연막(PAL2) 상에 코팅하여 형성될 수 있다.
상부 절연막(UIL) 상에 포토리소그래피를 이용한 패터닝 공정을 수행하여, 제1 오프닝(OPN1) 및 제2 오프닝(OPN2)이 형성될 수 있다. 제1 오프닝(OPN1)은 재배선(RDL)의 콘택부(CNTP)를 노출할 수 있고, 제2 오프닝(OPN2)은 재배선(RDL)의 패드부(PADP)를 노출할 수 있다.
제1 및 제2 오프닝들(OPN1, OPN2)을 갖는 상부 절연막(UIL)이 형성됨으로써, 반도체 칩(SMC)의 제조 공정이 완료될 수 있다. 다시 말하면, 상부 절연막(UIL)이 형성됨으로써 반도체 칩(SMC)의 후단 공정이 완료될 수 있다. 제조된 반도체 칩(SMC)은 팹 아웃(Fab. out)될 수 있다.
도 9를 참조하면, 팹 아웃된 반도체 칩(SMC) 상에 패키지 공정인 포스트-팹 공정이 진행될 수 있다. 구체적으로, 반도체 칩(SMC)의 후단 공정 구조체(BEOL) 상에 절연 필름(DIF)이 형성될 수 있다. 절연 필름(DIF)은, 유기 고분자 물질을 제3 절연막(PAL3) 상에 코팅하여 형성될 수 있다. 한편, 재배선(RDL)의 콘택부(CNTP)의 함몰 영역(DEN)에 의해, 절연 필름(DIF)의 상면 중 일부에 제1 리세스(RS1)가 형성될 수 있다.
절연 필름(DIF) 상에 포토리소그래피를 이용한 패터닝 공정을 수행하여, 제2 콘택 홀(CNH2)이 형성될 수 있다. 제2 콘택 홀(CNH2)은, 제2 오프닝(OPN2)을 채우는 절연 필름(DIF)을 관통하도록 형성될 수 있다. 제2 콘택 홀(CNH2)에 의해, 재배선(RDL)의 패드부(PADP)의 상면의 적어도 일부가 노출될 수 있다.
도 3을 다시 참조하면, 포스트-팹 공정을 통해 외부 연결 부재(ECT)가 형성될 수 있다. 구체적으로, 제2 콘택 홀(CNH2) 상에 씨드 패턴(BM)이 형성될 수 있다. 도금 공정을 수행하여, 씨드 패턴(BM) 상에 도전 패턴(FM)을 형성할 수 있다. 씨드 패턴(BM) 및 도전 패턴(FM)은 언더 범프 패턴(BMP)을 구성할 수 있다. 언더 범프 패턴(BMP) 상에 솔더볼 부착 공정을 수행하여, 솔더 패턴(SLD)이 형성될 수 있다.
본 발명의 비교예로, 재배선(RDL)을 포스트-팹 공정으로 형성할 경우, 재배선(RDL)을 도금 공정을 이용하여 구리로 형성해야 한다. 재배선(RDL)이 도금 공정으로 형성되면, 본 발명의 실시예에 비해 신뢰성이 감소하고 추가적인 배선 공정이 필요한 문제가 있다.
본 발명의 실시예들에 따른 웨이퍼 레벨 패키지의 제조 방법은, 도금 공정을 이용하는 금 또는 구리 대신, 증착 공정을 이용하는 저렴한 알루미늄을 이용하여 인-팹 공정을 통해 재배선(RDL)을 형성할 수 있다. 따라서, 도금 공정을 이용하는 비교예에 비해 보다 경제적일 수 있다. 또한, 재배선(RDL)을 도금 공정이 아닌 증착 및 패터닝 공정을 이용하여 형성하므로, 반도체 칩의 후단 공정 및 그 설비를 그대로 이용할 수 있다. 따라서 효율적인 반도체 칩 및 웨이퍼 레벨 패키지 제조 공정을 구현할 수 있다.
도 10, 도 11 및 도 12 각각은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지를 설명하기 위한 것으로, 도 2의 I-I'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하면, 재배선(RDL)은 배리어 패턴(BMEP), 및 배리어 패턴(BMEP) 상의 금속 패턴(MEP)을 포함할 수 있다. 배리어 패턴(BMEP)은 제1 절연막(PAL1)과 금속 패턴(MEP) 사이에 개재될 수 있다. 배리어 패턴(BMEP)은 금속 패턴(MEP)의 바닥면을 덮을 수 있다. 배리어 패턴(BMEP)은 금속 패턴(MEP)과 수직적으로 중첩될 수 있다. 다시 말하면, 금속 패턴(MEP)의 측벽과 배리어 패턴(BMEP)의 측벽은 서로 정렬될 수 있다.
배리어 패턴(BMEP)은 금속 패턴(MEP) 내의 금속 물질이 제1 절연막(PAL1)으로 확산되는 것을 방지할 수 있다. 구체적으로 배리어 패턴(BMEP)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 배리어 패턴(BMEP)은, 재배선(RDL)과 제1 절연막(PAL1)간의 접착성을 향상시킬 수 있다.
도 11을 참조하면, 제2 콘택 홀(CNH2)이 상부 절연막(UIL)의 적어도 하나의 측벽을 노출할 수 있다. 제2 콘택 홀(CNH2) 내에 제공된 언더 범프 패턴(BMP)의 하부는, 서로 대향하는 제3 측벽(SW3) 및 제4 측벽(SW4)을 포함할 수 있다. 제3 측벽(SW3)은 제2 콘택 홀(CNH2)에 의해 노출된 상부 절연막(UIL)의 측벽과 직접 접촉할 수 있다. 제4 측벽(SW4)은 절연 필름(DIF)을 사이에 두고 상부 절연막(UIL)으로부터 이격될 수 있다. 언더 범프 패턴(BMP)의 제3 측벽(SW3)은 상부 절연막(UIL)과 접촉하고, 제4 측벽(SW4)은 절연 필름(DIF)과 접촉하도록 함으로써, 언더 범프 패턴(BMP)의 구조적 안정성을 향상시키고, 결과적으로 패키지의 신뢰성이 향상될 수 있다.
도 12를 참조하면, 절연 필름(DIF)이 생략될 수 있다. 언더 범프 패턴(BMP)의 하부는 제2 오프닝(OPN2)을 채울 수 있다. 제2 오프닝(OPN2)을 통해, 언더 범프 패턴(BMP)과 재배선(RDL)이 연결될 수 있다. 언더 범프 패턴(BMP)의 하부는, 서로 대향하는 제3 측벽(SW3) 및 제4 측벽(SW4)을 포함할 수 있다. 제3 및 제4 측벽들(SW3, SW4) 각각은 상부 절연막(UIL)의 측벽과 직접 접촉할 수 있다. 절연 필름(DIF)이 생략됨으로써 언더 범프 패턴(BMP)과 재배선(RDL)간의 접촉 면적이 증가할 수 있다. 이로써, 언더 범프 패턴(BMP)과 재배선(RDL)의 패드부(PADP)간의 저항이 감소하여, 전기적 특성이 향상될 수 있다.
도 13, 도 14 및 도 15 각각은 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 13을 참조하면, 패키지 기판(PSUB)이 제공될 수 있다. 패키지 기판(PSUB) 상에 인터포저 기판(IPS)이 제공될 수 있다. 일 예로, 패키지 기판(PSUB)은 인쇄회로기판(PCB)일 수 있다.
인터포저 기판(IPS)은 제1 면(IPSa) 및 제1 면(IPSa)에 대향하는 제2 면(IPSb)을 가질 수 있다. 제2 면(IPSb)은 패키지 기판(PSUB)을 마주볼 수 있다. 인터포저 기판(IPS)의 제2 면(IPSb) 상에 제1 외부 단자들(BP)이 제공될 수 있다. 제1 외부 단자들(BP)은 인터포저 기판(IPS)과 패키지 기판(PSUB) 사이에 개재될 수 있다. 예를 들어, 제1 외부 단자들(BP)은 범프들을 포함할 수 있다.
패키지 기판(PSUB)의 바닥면에 제2 외부 단자들(SB)이 제공될 수 있다. 제2 외부 단자들(SB)은 솔더볼들을 포함할 수 있다. 도시되진 않았지만, 패키지 기판(PSUB)은 그의 내부에 라우팅 배선들 및 적어도 하나의 비아들을 포함할 수 있다.
인터포저 기판(IPS)의 제1 면(IPSa) 상에 메모리 적층 구조체(SS) 및 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP)가 제공될 수 있다. 웨이퍼 레벨 패키지(FIP)의 반도체 칩(SMC)은, SOC와 같은 로직 칩일 수 있다. 웨이퍼 레벨 패키지(FIP)와 메모리 적층 구조체(SS)는, 인터포저 기판(IPS) 상에서 제1 방향(D1)으로 나란히(side by side) 실장될 수 있다.
메모리 적층 구조체(SS)는, 버퍼 다이(BC) 및 버퍼 다이(BC) 상에 순차적으로 적층된 제1 내지 제4 메모리 다이들(MC1-MC4)을 포함할 수 있다. 버퍼 다이(BC)는, 그의 활성층이 인터포저 기판(IPS)을 바라보는 페이스다운 상태로 인터포저 기판(IPS) 상에 실장될 수 있다.
제1 내지 제4 메모리 다이들(MC1-MC4)은 동적 랜덤 액세스 메모리(DRAM) 칩들일 수 있다. 제1 내지 제3 메모리 다이들(MC1, MC2, MC3) 각각은, 그의 내부를 관통하는 제1 관통 비아들(TV1)을 포함할 수 있다. 제4 메모리 다이(MC4)는 제1 관통 비아(TV1)를 포함하지 않을 수 있다. 버퍼 다이(BC)와 제1 메모리 다이(MC1) 사이, 제1 메모리 다이(MC1)와 제2 메모리 다이(MC2) 사이, 제2 메모리 다이(MC2)와 제3 메모리 다이(MC3) 사이, 및 제3 메모리 다이(MC3)와 제4 메모리 다이(MC4) 사이에 마이크로 범프들(MBP)이 제공될 수 있다.
마이크로 범프들(MBP)은 제1 내지 제3 메모리 다이들(MC1, MC2, MC3)의 제1 관통 비아들(TV1)과 전기적으로 연결될 수 있다. 제1 관통 비아들(TV1) 및 마이크로 범프들(MBP)을 통해, 제1 내지 제4 메모리 다이들(MC1-MC4)은 버퍼 다이(BC)와 전기적으로 연결될 수 있다.
인터포저 기판(IPS)의 제1 면(ISPa) 상에 신호 패드들(SPD)이 제공될 수 있다. 웨이퍼 레벨 패키지(FIP)의 외부 연결 부재들(ECT)이 신호 패드들(SPD) 상에 각각 배치될 수 있다. 외부 연결 부재들(ECT) 및 신호 패드들(SPD)을 통해 웨이퍼 레벨 패키지(FIP)와 인터포저 기판(IPS)이 서로 전기적으로 연결될 수 있다.
메모리 적층 구조체(SS)와 신호 패드들(SPD) 사이에 연결 단자들(IM)이 각각 개재될 수 있다. 연결 단자들(IM) 및 신호 패드들(SPD)을 통해 메모리 적층 구조체(SS)와 인터포저 기판(IPS)이 서로 전기적으로 연결될 수 있다. 일 예로, 연결 단자들(IM)은 마이크로 범프들을 포함할 수 있다.
도시되진 않았지만, 웨이퍼 레벨 패키지(FIP)와 인터포저 기판(IPS) 사이 및 메모리 적층 구조체(SS)와 인터포저 기판(IPS) 사이에 언더필 수지막이 채워질 수 있다.
인터포저 기판(IPS)은 제1 층(IPS1), 제1 층(IPS1) 상의 제2 층(IPS2), 및 제1 층(IPS1) 아래의 제3 층(IPS3)을 포함할 수 있다. 제1 층(IPS1)은 제2 및 제3 절연층들(IPS2, IPS3) 사이에 개재될 수 있다.
제2 층(IPS2) 내에 도전 구조체(CS)가 제공될 수 있다. 도전 구조체(CS)는 복수개의 도전 라인들(CL) 및 비아들(VI)을 포함할 수 있다. 비아(VI)는 상부 층의 도전 라인(CL)과 하부 층의 도전 라인(CL)을 서로 연결할 수 있다. 도전 구조체(CS)를 통해, 웨이퍼 레벨 패키지(FIP) 아래의 신호 패드들(SPD)과 메모리 적층 구조체(SS) 아래의 신호 패드들(SPD)이 서로 전기적으로 연결될 수 있다.
제3 층(IPS3) 내에 도전 패드들(CPD)이 제공될 수 있다. 제3 층(IPS3)은 도전 패드들(CPD)을 덮을 수 있다. 도전 패드들(CPD) 상에 제1 외부 단자들(BP)이 각각 제공될 수 있다. 다시 말하면, 제1 외부 단자(BP)는 도전 패드(CPD)와 패키지 기판(PSUB) 사이에 개재될 수 있다.
제1 층(IPS1) 내에 제2 관통 비아들(TV2)이 제공될 수 있다. 제2 관통 비아들(TV2)은 제1 층(IPS1)을 관통할 수 있다. 제2 관통 비아들(TV2)은 도전 구조체(CS)와 도전 패드들(CPD)을 서로 전기적으로 연결할 수 있다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지는 하부 반도체 패키지(LPKG) 및 상부 반도체 패키지(UPKG)를 포함할 수 있다. 하부 반도체 패키지(LPKG)는 재배선 기판(RSUB), 제2 외부 단자들(SB), 연결 단자들(IM), 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP), 제1 다이(DIE1), 몰딩막(MOL), 도전 기둥들(CPIL) 및 상부 재배선층(URL)을 포함할 수 있다.
재배선 기판(RSUB)은 순차적으로 적층된 제1 재배선층(RLL1), 제2 재배선층(RLL2) 및 제3 재배선층(RLL3)을 포함할 수 있다. 제1 재배선층(RLL1)은 제1 재배선 패턴들(RDP1)을 포함할 수 있다. 제2 재배선층(RLL2)은 제2 재배선 패턴들(RDP2)을 포함할 수 있다. 제3 재배선층(RLL3)은 하부 본딩 패드들(RDP3)을 포함할 수 있다. 하부 본딩 패드들(RDP3) 각각의 상부는, 제3 재배선층(RLL3) 위로 돌출될 수 있다. 제1 재배선 패턴들(RDP1), 제2 재배선 패턴들(RDP2) 및 하부 본딩 패드들(RDP3) 각각은, 도 3의 언더 범프 패턴(BMP)과 유사하게 씨드 패턴 및 그 위의 도전 패턴을 포함할 수 있다.
제1 재배선층(RLL1) 아래에 복수개의 범프 패턴들(BUMP)이 제공될 수 있다. 범프 패턴들(BUMP)은 제1 재배선 패턴들(RDP1)과 각각 연결될 수 있다. 범프 패턴들(BUMP) 아래에 복수개의 제2 외부 단자들(SB)이 각각 제공될 수 있다. 범프 패턴(BUMP)은 제2 외부 단자(SB)와 제1 재배선 패턴(RDP1) 사이에 개재되어, 이들을 서로 연결할 수 있다. 일 예로, 제2 외부 단자(SB)는 솔더볼일 수 있다.
재배선 기판(RSUB) 상에 제1 다이(DIE1) 및 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP)가 제공될 수 있다. 웨이퍼 레벨 패키지(FIP)와 제1 다이(DIE1)는, 재배선 기판(RSUB) 상에서 제1 방향(D1)으로 나란히 실장될 수 있다.
제1 다이(DIE1)는, 웨이퍼 레벨 패키지(FIP)의 반도체 칩(SMC)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 다이(DIE1)는 로직 칩, 메모리 칩, 및 전력 관리 칩 중에서 어느 하나를 포함할 수 있고, 웨이퍼 레벨 패키지(FIP)는 로직 칩, 메모리 칩, 및 전력 관리 칩 중에서 다른 하나를 포함할 수 있다.
도시된 바와 달리, 제1 다이(DIE1)는 생략될 수 있다. 또 다른 예로, 추가적인 다이(즉, 반도체 칩)가 재배선 기판(RSUB)의 상에 실장될 수 있다.
웨이퍼 레벨 패키지(FIP)의 외부 연결 부재들(ECT)이 재배선 기판(RSUB)의 하부 본딩 패드들(RDP3) 상에 각각 배치될 수 있다. 연결 부재들(ECT)이 하부 본딩 패드들(RDP3)과 각각 연결됨으로써, 웨이퍼 레벨 패키지(FIP)와 재배선 기판(RSUB)이 서로 전기적으로 연결될 수 있다.
제1 다이(DIE1)와 재배선 기판(RSUB)의 하부 본딩 패드들(RDP3) 사이에 연결 단자들(IM)이 각각 개재될 수 있다. 연결 단자들(IM)을 통해 제1 다이(DIE1)와 재배선 기판(RSUB)이 서로 전기적으로 연결될 수 있다. 일 예로, 연결 단자들(IM)은 마이크로 범프들을 포함할 수 있다.
적어도 하나의 도전 기둥(CPIL)이 재배선 기판(RSUB)의 상에 제공될 수 있다. 도전 기둥(CPIL)은 재배선 기판(RSUB)의 엣지 영역 상에 제공될 수 있다. 도전 기둥(CPIL)은 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)와 수평적으로 이격될 수 있다.
도전 기둥(CPIL)은 그에 대응하는 하부 본딩 패드(RDP3)과 연결될 수 있다. 다시 말하면, 도전 기둥(CPIL)은 재배선 기판(RSUB)과 전기적으로 연결될 수 있다. 예를 들어, 도전 기둥(CPIL)은 재배선 기판(RSUB)을 통해 웨이퍼 레벨 패키지(FIP), 제1 다이(DIE1), 또는 제2 외부 단자들(SB)과 전기적으로 연결될 수 있다. 도전 기둥(CPIL)은 구리와 같은 금속을 포함하는 금속 기둥일 수 있다.
몰딩막(MOL)이 재배선 기판(RSUB) 상에 제공되어, 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)를 덮을 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 측벽을 덮을 수 있다. 몰딩막(MOL)의 측벽은 재배선 기판(RSUB)의 측벽과 정렬될 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 상면(310a)을 노출할 수 있다. 예를 들어, 몰딩막(MOL)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 재배선층(URL)이 몰딩막(MOL)의 상면 상에 제공될 수 있다. 상부 재배선층(URL)은 제1 상부 재배선층(URL1), 제2 상부 재배선층(URL2), 및 제3 상부 재배선층(URL3)을 포함할 수 있다.
제1 상부 재배선층(URL1)은 제1 상부 재배선 패턴들(URP1)을 포함할 수 있다. 제2 상부 재배선층(URL2)은 제2 상부 재배선 패턴들(URP2)을 포함할 수 있다. 제3 상부 재배선층(URL3)은 상부 본딩 패드들(URP3)을 포함할 수 있다. 제1 상부 재배선 패턴(URP1)은 도전 기둥(CPIL)의 상면과 연결될 수 있다. 상부 본딩 패드들(URP3) 각각의 상부는, 제3 상부 재배선층(URL3) 위로 돌출될 수 있다. 제1 상부 재배선 패턴들(URP1), 제2 상부 재배선 패턴들(URP2) 및 상부 본딩 패드들(URP3) 각각은, 도 3의 언더 범프 패턴(BMP)과 유사하게 씨드 패턴 및 그 위의 도전 패턴을 포함할 수 있다.
상부 본딩 패드들(URP3)은, 제1 및 제2 상부 재배선 패턴들(URP1, URP2) 및 도전 기둥들(CPIL)을 통해, 웨이퍼 레벨 패키지(FIP), 제1 다이(DIE1), 또는 제2 외부 단자들(SB)과 전기적으로 연결될 수 있다. 제1 및 제2 상부 재배선 패턴들(URP1, URP2)이 제공되므로, 상부 본딩 패드(URP3)는 도전 기둥(CPIL)으로부터 오프셋되어 배치될 수 있다.
상부 반도체 패키지(UPKG)가 하부 반도체 패키지(LPKG) 상에 제공될 수 있다. 예를 들어, 상부 반도체 패키지(UPKG)는 상부 재배선층(URL) 상에 실장될 수 있다. 상부 반도체 패키지(UPKG)는 상부 기판(USUB), 제2 다이(DIE2), 및 상부 몰딩막(UMOL)을 포함할 수 있다. 예를 들어, 상부 기판(USUB)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(USUB)은 하부 반도체 패키지(LPKG)의 재배선 기판(RSUB)과 같은 재배선 기판일 수 있다.
제1 도전 패드(CPD1) 및 제2 도전 패드(CPD2)가 상부 기판(USUB)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(INL)이 상부 기판(USUB) 내에 제공되어, 제1 도전 패드(CPD1) 및 제2 도전 패드(CPD2)와 접속할 수 있다. 배선(INL)의 도시는 모식적인 것으로, 배선(INL)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 도전 패드(CPD1), 제2 도전 패드(CPD2), 및 배선(INL)은 금속과 같은 도전 물질을 포함할 수 있다.
제2 다이(DIE2)가 상부 기판(USUB) 상에 배치될 수 있다. 제2 다이(DIE2)는 집적 회로(미도시)를 포함할 수 있고, 상기 집적 회로는 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제2 다이(DIE2)는, 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)와 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제2 다이(DIE2)는 메모리 칩일 수 있다. 연결 단자(IM)가 제2 도전 패드(CPD2) 및 제2 다이(DIE2) 사이에 개재되어, 상부 기판(USUB)과 제2 다이(DIE2)를 서로 연결할 수 있다. 제2 다이(DIE2)는 연결 단자(IM) 및 배선(INL)을 통해 제1 도전 패드(CPD1)와 전기적으로 연결될 수 있다.
상부 몰딩막(UMOL)이 상부 기판(USUB) 상에 제공되어, 제2 다이(DIE2)를 덮을 수 있다. 상부 몰딩막(UMOL)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(UPKG)는 열 방출 구조체(HES)를 더 포함할 수 있다. 열 방출 구조체(HES)는 히트 싱크, 히트 슬러그, 또는 열 전달 물질층을 포함할 수 있다. 예를 들어, 열 방출 구조체(HES)는 금속을 포함할 수 있다. 열 방출 구조체(HES)는 상부 몰딩막(UMOL)의 상면 상에 배치될 수 있다. 열 방출 구조체(HES)는 상부 몰딩막(UMOL)의 측벽 상으로 더 연장될 수도 있다.
하부 반도체 패키지(LPKG)와 상부 반도체 패키지(UPKG) 사이에 제1 외부 단자들(BP)이 제공될 수 있다. 제1 외부 단자(BP)는 상부 본딩 패드(URP3) 및 제1 도전 패드(CPD1) 사이에 개재되어, 하부 반도체 패키지(LPKG)와 상부 반도체 패키지(UPKG)를 서로 연결할 수 있다. 예를 들어, 상부 반도체 패키지(UPKG)가 제1 외부 단자들(BP)을 통해 웨이퍼 레벨 패키지(FIP), 제1 다이(DIE1), 또는 제2 외부 단자들(SB)과 전기적으로 연결될 수 있다. 상부 반도체 패키지(UPKG)의 전기적 연결은 제2 다이(DIE2) 내의 집적 회로와 전기적 연결을 의미할 수 있다. 제1 외부 단자(BP)는 솔더, 범프, 또는 이들의 조합을 포함할 수 있다. 제1 외부 단자(BP)는 솔더 물질을 포함할 수 있다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지는 하부 반도체 패키지(LPKG) 및 상부 반도체 패키지(UPKG)를 포함할 수 있다. 하부 반도체 패키지(LPKG)는 재배선 기판(RSUB), 제2 외부 단자들(SB), 연결 단자들(IM), 연결 범프(CNBP), 본 발명의 실시예들에 따른 웨이퍼 레벨 패키지(FIP), 제1 다이(DIE1), 몰딩막(MOL), 및 연결 기판(CSUB)을 포함할 수 있다. 재배선 기판(RSUB), 제2 외부 단자들(SB), 연결 단자들(IM), 및 몰딩막(MOL)은 앞서 도 14에서 설명한 것과 동일 또는 유사할 수 있다.
하부 반도체 패키지(LPKG)는 제1 언더필 막(UDFL1) 및 제2 언더필 막(UDFL2)을 더 포함할 수 있다. 제1 언더필 막(UDFL1)은 재배선 기판(RSUB)과 웨이퍼 레벨 패키지(FIP) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필 막(UDFL1)은 외부 연결 부재들(ECT)을 밀봉할 수 있다. 제2 언더필 막(UDFL2)이 재배선 기판(RSUB)과 제1 다이(DIE1) 사이의 제2 갭 영역에 제공되어, 연결 단자들(IM)을 밀봉할 수 있다.
연결 기판(CSUB)이 재배선 기판(RSUB) 상에 배치될 수 있다. 연결 기판(CSUB)은 그 내부를 관통하는 기판 홀(SHO)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(SHO)을 형성하여, 연결 기판(CSUB)이 제조될 수 있다. 평면적 관점에서, 기판 홀(SHO)은 재배선 기판(RSUB)의 센터 부분과 오버랩될 수 있다. 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)는 연결 기판(CSUB)의 기판 홀(SHO) 내에 배치될 수 있다. 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)는 연결 기판(CSUB)의 내측벽과 이격될 수 있다.
연결 기판(CSUB)은 베이스층(BASL) 및 도전 기둥(CPIL)을 포함할 수 있다. 베이스층(BASL)은 단일층 또는 다중층들을 포함할 수 있다. 베이스층(BASL)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(BASL)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 도전 기둥(CPIL)는 베이스층(BASL) 내에 제공될 수 있다. 연결 기판(CSUB)은 제1 패드(PAD1) 및 제2 패드(PAD2)를 더 포함할 수 있다. 제1 패드(PAD1)는 도전 기둥(CPIL)의 하면 상에 배치될 수 있다. 제2 패드(PAD2)는 도전 기둥(CPIL)의 상면 상에 배치될 수 있다. 제2 패드(PAD2)는 도전 기둥(CPIL)를 통해 제1 패드(PAD1)와 전기적으로 연결될 수 있다. 예를 들어, 도전 기둥(CPIL), 제1 패드(PAD1), 및 제2 패드(PAD2) 각각은, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(CNBP)가 재배선 기판(RSUB) 및 연결 기판(CSUB) 사이에 배치될 수 있다. 연결 범프(CNBP)는 제1 패드(PAD1) 및 이에 대응하는 하부 본딩 패드(RDP3) 사이에 개재되어, 연결 기판(CSUB)과 재배선 기판(RSUB)을 서로 연결할 수 있다.
도전 기둥(CPIL)은 연결 범프(CNBP)에 의해 재배선 기판(RSUB)과 전기적으로 연결될 수 있다. 연결 범프(CNBP)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(CNBP)는 금속 물질을 포함할 수 있다.
제3 언더필 막(UDFL3)이 재배선 기판(RSUB) 및 연결 기판(CSUB) 사이에 개재되어, 연결 범프(CNBP)를 밀봉할 수 있다. 제3 언더필 막(UDFL3)은 절연성 폴리머를 포함할 수 있다.
연결 기판(CSUB) 상에 몰딩막(MOL)이 제공될 수 있다. 몰딩막(MOL)은 기판 홀(SHO)을 채우면서 웨이퍼 레벨 패키지(FIP) 및 제1 다이(DIE1)를 덮을 수 있다. 몰딩막(MOL)은 웨이퍼 레벨 패키지(FIP)와 제1 다이(DIE1) 사이, 웨이퍼 레벨 패키지(FIP)와 연결 기판(CSUB) 사이, 및 제1 다이(DIE1)와 연결 기판(CSUB) 사이에 개재될 수 있다.
일 실시예로, 접착성 절연 필름이 연결 기판(CSUB)의 상면, 제1 및 제2 하부 반도체칩들(210A, 220A)의 상면들, 웨이퍼 레벨 패키지(FIP)의 측벽들, 및 제1 다이(DIE1)의 측벽들 상에 부착되어, 몰딩막(MOL)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(MOL)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필 막들(UDFL1, UDFL2)이 생략되고, 몰딩막(MOL)이 웨이퍼 레벨 패키지(FIP)의 하면 및 제1 다이(DIE1)의 하면 상으로 더 연장될 수 있다. 제3 언더필 막(UDFL3)이 생략되는 경우, 몰딩막(MOL)은 재배선 기판(RSUB)과 연결 기판(CSUB) 사이의 갭으로 더 연장될 수 있다.
하부 반도체 패키지(LPKG)는 상부 재배선층(URL)을 더 포함할 수 있다. 상부 재배선층(URL)은 몰딩막(MOL) 및 연결 기판(CSUB) 상에 배치될 수 있다. 상부 재배선층(URL)은, 앞서 도 14를 참조하여 설명한 상부 재배선층(URL)과 동일 내지 유사할 수 있다.
상부 반도체 패키지(UPKG)가 하부 반도체 패키지(LPKG) 상에 제공될 수 있다. 예를 들어, 상부 반도체 패키지(UPKG)는 상부 재배선층(URL) 상에 실장될 수 있다. 상부 반도체 패키지(UPKG)는 상부 기판(USUB), 제2 다이(DIE2), 및 상부 몰딩막(UMOL)을 포함할 수 있다. 상부 반도체 패키지(UPKG) 및 제1 외부 단자(BP)는 앞서 도 14를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 예를 들어, 제1 외부 단자(BP)는 하부 반도체 패키지(LPKG) 및 상부 반도체 패키지(UPKG) 사이에 개재될 수 있다. 상부 반도체 패키지(UPKG)는 열 방출 구조체(HES)를 더 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 반도체 칩;
    상기 반도체 칩 상의 외부 연결 부재; 및
    상기 반도체 칩과 상기 외부 연결 부재 사이에 개재된 절연 필름을 포함하되,
    상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고,
    상기 후단 공정 구조체는:
    상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고;
    상기 최상부의 금속층 상의 제1 절연막, 상기 제1 절연막은 상기 패드를 노출하는 콘택 홀을 포함하며;
    상기 제1 절연막 상의 재배선, 상기 재배선은 상기 콘택 홀 내에 제공되어 상기 패드와 연결되는 콘택부, 패드부 및 상기 콘택부와 상기 패드부를 연결하는 라인부를 포함하고; 및
    상기 재배선 상의 상부 절연막을 포함하며,
    상기 상부 절연막은, 상기 콘택부를 노출하는 제1 오프닝 및 상기 패드부를 노출하는 제2 오프닝을 포함하고,
    상기 외부 연결 부재는, 상기 제2 오프닝을 통해 상기 패드부와 연결되는 언더 범프 패턴을 포함하며,
    상기 콘택부는 그의 상부에 함몰 영역을 포함하고,
    상기 제1 오프닝은 상기 함몰 영역을 노출하며,
    상기 절연 필름은 그의 상면에 제1 리세스를 포함하고,
    상기 제1 리세스는 상기 함몰 영역과 수직적으로 중첩되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 함몰 영역의 바닥은 상기 제1 절연막의 상면보다 낮은 반도체 패키지.
  3. 제1항에 있어서,
    상기 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고,
    상기 기판은 상기 제1 면에 인접하는 활성부 및 상기 제2 면에 인접하는 비활성부를 포함하며,
    상기 전단 공정 구조체는, 상기 활성부 상의 트랜지스터들 및 콘택들을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 절연막은, 상기 재배선과 수직적으로 중첩되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 재배선의 일 단은 제1 측벽을 포함하며,
    상기 제2 영역의 상부는 제2 리세스를 포함하고, 상기 제2 리세스의 내벽은 상기 제1 측벽과 연결되는 제2 측벽을 포함하며,
    상기 제1 측벽의 기울기와 상기 제2 측벽의 기울기는 서로 다른 반도체 패키지.
  5. 제1항에 있어서,
    상기 패드 상의 상기 콘택부는 수직한 방향으로 제1 두께를 갖고,
    상기 콘택 홀의 내벽 상의 상기 콘택부는 수평한 방향으로 제2 두께를 가지며,
    상기 제1 두께는 상기 제2 두께보다 크고,
    상기 제1 두께는 1μm 내지 8μm인 반도체 패키지.
  6. 제1항에 있어서,
    상기 패드부의 상부는 제2 리세스를 포함하고,
    상기 언더 범프 패턴의 하부가 상기 제2 리세스를 채우는 반도체 패키지.
  7. 제1항에 있어서,
    상기 상부 절연막은:
    상기 재배선 및 상기 제1 절연막을 덮는 제2 절연막; 및
    상기 제2 절연막 상의 제3 절연막을 포함하고,
    상기 제2 절연막은 무기 절연막을 포함하고,
    상기 제3 절연막 및 상기 절연 필름 각각은 유기 고분자 막을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 외부 연결 부재는, 상기 언더 범프 패턴 상의 솔더 패턴을 더 포함하고,
    상기 절연 필름의 상면 상에 노출된 상기 언더 범프 패턴의 높이는 5μm 내지 50μm인 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 오프닝 내의 상기 언더 범프 패턴의 하부는, 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 측벽은 상기 상부 절연막의 측벽과 접촉하며,
    상기 제2 측벽은 상기 절연 필름을 사이에 두고 상기 상부 절연막으로부터 이격된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 오프닝 내의 상기 언더 범프 패턴의 하부는, 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 및 제2 측벽들 각각은 상기 상부 절연막의 측벽과 접촉하는 반도체 패키지.
  11. 반도체 칩; 및
    상기 반도체 칩 상의 외부 연결 부재를 포함하되,
    상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고,
    상기 후단 공정 구조체는:
    상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고;
    상기 최상부의 금속층 상의 제1 절연막;
    상기 제1 절연막 상에 제공되어 상기 패드와 연결되는 재배선; 및
    상기 재배선 상의 상부 절연막을 포함하고,
    상기 외부 연결 부재는, 상기 상부 절연막의 오프닝을 통해 상기 재배선과 연결되는 언더 범프 패턴을 포함하며,
    상기 재배선의 상부는 제1 리세스를 포함하고,
    상기 언더 범프 패턴의 하부가 상기 제1 리세스를 채우는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1 절연막은, 상기 재배선과 수직적으로 중첩되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 재배선의 일 단은 제1 측벽을 포함하며,
    상기 제2 영역의 상부는 제2 리세스를 포함하고, 상기 제2 리세스의 내벽은 상기 제1 측벽과 연결되는 제2 측벽을 포함하며,
    상기 제1 측벽의 기울기와 상기 제2 측벽의 기울기는 서로 다른 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 리세스는 제1 깊이를 갖고,
    상기 제2 리세스는 제2 깊이를 가지며,
    상기 제2 깊이는 상기 제1 깊이보다 큰 반도체 패키지.
  14. 제11항에 있어서,
    상기 제1 절연막은 상기 패드를 노출하는 콘택 홀을 포함하며;
    상기 재배선은:
    상기 콘택 홀 내에 제공되어 상기 패드와 연결되는 콘택부;
    상기 언더 범프 패턴과 연결되는 패드부; 및
    상기 콘택부와 상기 패드부를 연결하는 라인부를 포함하고,
    상기 콘택부는 그의 상부에 함몰 영역을 포함하며,
    상기 함몰 영역의 바닥은 상기 제1 절연막의 상면보다 낮은 반도체 패키지.
  15. 제14항에 있어서,
    상기 반도체 칩과 상기 외부 연결 부재 사이에 개재된 절연 필름을 더 포함하되,
    상기 절연 필름은 그의 상면에 제2 리세스를 포함하며,
    상기 제2 리세스는 상기 함몰 영역과 수직적으로 중첩되는 반도체 패키지.
  16. 반도체 칩, 및 상기 반도체 칩 상의 외부 연결 부재를 포함하는 웨이퍼 레벨 패키지를 포함하되,
    상기 반도체 칩은, 기판, 상기 기판 상의 전단 공정 구조체, 및 상기 전단 공정 구조체 상의 후단 공정 구조체를 포함하고,
    상기 후단 공정 구조체는:
    상기 전단 공정 구조체 상에 적층된 복수개의 금속층들, 상기 금속층들 중 최상부의 금속층은 패드를 포함하고;
    상기 최상부의 금속층 상의 제1 절연막;
    상기 제1 절연막 상에 제공되어 상기 패드와 연결되는 재배선; 및
    상기 재배선 상의 상부 절연막을 포함하고,
    상기 외부 연결 부재는, 상기 상부 절연막의 오프닝을 통해 상기 재배선과 연결되는 언더 범프 패턴을 포함하며,
    상기 제1 절연막은, 상기 재배선과 수직적으로 중첩되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 재배선의 일 단은 제1 측벽을 포함하며,
    상기 제2 영역의 상부는 제1 리세스를 포함하고, 상기 제1 리세스의 내벽은 상기 제1 측벽과 연결되는 제2 측벽을 포함하며,
    상기 제1 측벽의 기울기와 상기 제2 측벽의 기울기는 서로 다른 반도체 패키지.
  17. 제16항에 있어서,
    상기 기판은 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고,
    상기 기판은 상기 제1 면에 인접하는 활성부 및 상기 제2 면에 인접하는 비활성부를 포함하며,
    상기 전단 공정 구조체는, 상기 활성부 상의 트랜지스터들 및 콘택들을 포함하는 반도체 패키지.
  18. 제16항에 있어서,
    상기 재배선의 상부는 제2 리세스를 포함하고,
    상기 언더 범프 패턴의 하부가 상기 제2 리세스를 채우며,
    상기 제2 리세스는 제1 깊이를 갖고,
    상기 제1 리세스는 제2 깊이를 가지며,
    상기 제2 깊이는 상기 제1 깊이보다 큰 반도체 패키지.
  19. 제16항에 있어서,
    상기 외부 연결 부재는, 상기 언더 범프 패턴 상의 솔더 패턴을 더 포함하고,
    상기 언더 범프 패턴의 노출된 상부의 높이는 5μm 내지 50μm인 반도체 패키지.
  20. 제16항에 있어서,
    상기 제1 절연막은 상기 패드를 노출하는 콘택 홀을 포함하며;
    상기 재배선은:
    상기 콘택 홀 내에 제공되어 상기 패드와 연결되는 콘택부;
    상기 언더 범프 패턴과 연결되는 패드부; 및
    상기 콘택부와 상기 패드부를 연결하는 라인부를 포함하는 반도체 패키지.
KR1020200140604A 2020-10-27 2020-10-27 반도체 패키지 KR20220056309A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200140604A KR20220056309A (ko) 2020-10-27 2020-10-27 반도체 패키지
US17/331,751 US11610785B2 (en) 2020-10-27 2021-05-27 Semiconductor packages
EP21189519.8A EP3993027A3 (en) 2020-10-27 2021-08-03 Semiconductor packages
US18/169,161 US11869775B2 (en) 2020-10-27 2023-02-14 Semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200140604A KR20220056309A (ko) 2020-10-27 2020-10-27 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220056309A true KR20220056309A (ko) 2022-05-06

Family

ID=77465789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200140604A KR20220056309A (ko) 2020-10-27 2020-10-27 반도체 패키지

Country Status (3)

Country Link
US (2) US11610785B2 (ko)
EP (1) EP3993027A3 (ko)
KR (1) KR20220056309A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999036957A1 (fr) 1998-01-19 1999-07-22 Citizen Watch Co., Ltd. Boitier de semiconducteur
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
JP3563635B2 (ja) 1999-04-21 2004-09-08 株式会社東芝 半導体集積回路装置およびその製造方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
KR100596452B1 (ko) * 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
TWI268564B (en) 2005-04-11 2006-12-11 Siliconware Precision Industries Co Ltd Semiconductor device and fabrication method thereof
KR100790978B1 (ko) * 2006-01-24 2008-01-02 삼성전자주식회사 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
JP2007227874A (ja) 2006-01-30 2007-09-06 Fujitsu Ltd 薄膜キャパシタ及びその製造方法
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US20090278263A1 (en) * 2008-05-09 2009-11-12 Texas Instruments Incorporated Reliability wcsp layouts
CN101582397B (zh) * 2008-05-16 2010-12-29 精材科技股份有限公司 半导体装置及其制造方法
US8035226B1 (en) 2008-06-05 2011-10-11 Maxim Integrated Products, Inc. Wafer level package integrated circuit incorporating solder balls containing an organic plastic-core
MY149251A (en) * 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
US8637983B2 (en) 2008-12-19 2014-01-28 Ati Technologies Ulc Face-to-face (F2F) hybrid structure for an integrated circuit
US8436255B2 (en) 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US8372689B2 (en) 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8755196B2 (en) 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8283781B2 (en) 2010-09-10 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having pad structure with stress buffer layer
US8304867B2 (en) * 2010-11-01 2012-11-06 Texas Instruments Incorporated Crack arrest vias for IC devices
US8569886B2 (en) * 2011-11-22 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of under bump metallization in packaging semiconductor devices
US8957694B2 (en) 2012-05-22 2015-02-17 Broadcom Corporation Wafer level package resistance monitor scheme
US9355978B2 (en) * 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
CN103745958B (zh) * 2013-12-05 2016-08-17 南通富士通微电子股份有限公司 封装结构
CN105849873B (zh) 2014-01-10 2019-01-11 株式会社村田制作所 半导体装置
US20150364430A1 (en) * 2014-06-16 2015-12-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a Dampening Structure to Improve Board Level Reliability
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
US10115688B2 (en) * 2015-05-29 2018-10-30 Infineon Technologies Ag Solder metallization stack and methods of formation thereof
KR102372349B1 (ko) 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US9935047B2 (en) 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same
KR102478381B1 (ko) * 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
TWI596734B (zh) 2016-06-07 2017-08-21 南茂科技股份有限公司 半導體元件
KR20190011070A (ko) 2017-07-24 2019-02-01 삼성전자주식회사 반도체 장치
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
US11393771B2 (en) 2018-09-27 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures in semiconductor packaged device and method of forming same
KR102551909B1 (ko) 2018-10-16 2023-07-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20200248329A1 (en) 2019-02-05 2020-08-06 Texas Instruments Incorporated NEUTRAL pH COPPER PLATING SOLUTION FOR UNDERCUT REDUCTION

Also Published As

Publication number Publication date
US11610785B2 (en) 2023-03-21
EP3993027A2 (en) 2022-05-04
US11869775B2 (en) 2024-01-09
US20230197469A1 (en) 2023-06-22
US20220130685A1 (en) 2022-04-28
EP3993027A3 (en) 2022-08-24

Similar Documents

Publication Publication Date Title
US20240250067A1 (en) Multi-die package structures including redistribution layers
TWI683399B (zh) 封裝與其形成方法
TW202203410A (zh) 半導體封裝
KR20170129534A (ko) 반도체 패키지
US20240136299A1 (en) Semiconductor packages and method of manufacture
US12094867B2 (en) Semiconductor package
US12021032B2 (en) Semiconductor package having an interposer and method of manufacturing semiconductor package
CN114765165A (zh) 封装件及其形成方法
CN113658873A (zh) 半导体系统封装及其制造方法
US12014977B2 (en) Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
US20230058497A1 (en) Semiconductor package
US11869775B2 (en) Semiconductor packages
CN114121836A (zh) 封装结构、半导体器件及其制造方法
US20230178469A1 (en) Semiconductor package including interposer
US11721604B2 (en) Semiconductor package
KR20220151485A (ko) 반도체 패키지 및 이를 포함하는 패키지 온 패키지 형태의 반도체 패키지
KR20230031582A (ko) 열 분산 장치를 포함하는 반도체 패키지
US20240321826A1 (en) Semiconductor package and method of manufacturing the same
KR20220020716A (ko) 배선 구조물 및 이를 포함하는 반도체 칩
KR20230001642A (ko) 반도체 패키지 및 그의 제조 방법
US20240120263A1 (en) Semiconductor package and method of manufacturing the semiconductor package
WO2024108906A1 (zh) 半导体结构的制造方法和半导体结构
KR20230172666A (ko) 반도체 패키지 및 그 제조 방법
KR20240076449A (ko) 반도체 패키지
KR20240143597A (ko) 반도체 패키지, 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination