Nothing Special   »   [go: up one dir, main page]

KR20220138539A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220138539A
KR20220138539A KR1020210044148A KR20210044148A KR20220138539A KR 20220138539 A KR20220138539 A KR 20220138539A KR 1020210044148 A KR1020210044148 A KR 1020210044148A KR 20210044148 A KR20210044148 A KR 20210044148A KR 20220138539 A KR20220138539 A KR 20220138539A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
mold
redistribution
redistribution substrate
Prior art date
Application number
KR1020210044148A
Other languages
English (en)
Inventor
이대호
김진현
박완수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210044148A priority Critical patent/KR20220138539A/ko
Priority to US17/457,660 priority patent/US12062647B2/en
Priority to CN202210095556.8A priority patent/CN115206946A/zh
Publication of KR20220138539A publication Critical patent/KR20220138539A/ko
Priority to US18/761,580 priority patent/US20240355796A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는, 제1 재배선 기판; 상기 제1 재배선 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막; 상기 제1 몰드막 상의 제2 재배선 기판; 상기 제2 재배선 기판 상에 배치되며 상기 제1 반도체 칩과 중첩되지 않는 제2칩 제1 도전 범프를 포함하는 제2 반도체 칩, 상기 제2 반도체 칩은 서로 반대되는 제1 측벽과 제2 측벽을 가지고, 상기 제1 측벽은 상기 제1 반도체 칩과 중첩되되 상기 제2 측벽은 상기 제1 반도체 칩과 중첩되지 않고; 및 상기 제1 몰드막을 관통하여 상기 제2칩 제1 도전 범프와 상기 제1 재배선 기판을 연결시키며, 상기 제2칩 제1 도전 범프와 중첩되는 제1 몰드 비아를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고성능과 고용량을 가지며 고집적화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 제1 재배선 기판; 상기 제1 재배선 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막; 상기 제1 몰드막 상의 제2 재배선 기판; 상기 제2 재배선 기판 상에 배치되며 상기 제1 반도체 칩과 중첩되지 않는 제2칩 제1 도전 범프를 포함하는 제2 반도체 칩, 상기 제2 반도체 칩은 서로 반대되는 제1 측벽과 제2 측벽을 가지고, 상기 제1 측벽은 상기 제1 반도체 칩과 중첩되되 상기 제2 측벽은 상기 제1 반도체 칩과 중첩되지 않고; 및 상기 제1 몰드막을 관통하여 상기 제2칩 제1 도전 범프와 상기 제1 재배선 기판을 연결시키며, 상기 제2칩 제1 도전 범프와 중첩되는 제1 몰드 비아를 포함한다.
본 발명의 일 양태에 따른 반도체 패키지는, 제1 재배선 기판; 상기 제1 재배선 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막; 상기 제1 몰드막 상의 제2 재배선 기판; 상기 제2 재배선 상에 배치되며 상기 제1 반도체 칩과 일부 중첩되는 제2 반도체 칩; 상기 제1 반도체 칩의 옆에서 상기 제1 몰드막을 관통하며 상기 제2 반도체 칩과 중첩되는 제1 몰드 비아; 및 상기 제1 반도체 칩 및 상기 제2 반도체 칩과 중첩되지 않는 위치에서 상기 제1 몰드막을 관통하여 상기 제1 몰드 비아와 이격되는 제2 몰드 비아를 포함하되, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 중첩되지 않으며 상기 제1 몰드 비아와 연결되는 제2칩 제1 도전 범프, 그리고 상기 제1 반도체 칩과 중첩되며 상기 제2 몰드 비아와 연결되는 제2칩 제2 도전 범프를 포함하고, 상기 제1 몰드 비아는 상기 제2칩 제1 도전범프와 중첩되고, 상기 제2 재배선 기판은 상기 제2칩 제2 도전 범프와 상기 제2 몰드 비아를 연결시키는 재배선 패턴을 포함하고, 상기 제2 반도체 칩은 제1 방향으로 제1 폭을 가지고, 상기 제1 반도체 칩과 중첩되는 상기 제2 반도체 칩의 일부는 상기 제1 방향으로 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭의 10~90%이다.
본 발명의 다른 양태에 따른 반도체 패키지는, 차례로 적층되는 제1 재배선 기판, 제1 반도체 칩, 제2 재배선 기판, 제2 반도체 칩, 제3 재배선 기판, 및 제3 반도체 칩; 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이의 제1 몰드막; 상기 제2 재배선 기판과 상기 제3 재배선 기판 사이의 제2 몰드막; 상기 제1 몰드막을 관통하며 서로 이격되는 제1 몰드 비아 및 제2 몰드 비아; 및 상기 제2 몰드막을 관통하는 제3 몰드 비아를 포함하되, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩은 제1 방향으로 서로 오프셋 되며, 상기 제2 반도체 칩은 상기 제1 몰드 비아를 통해 상기 제1 재배선 기판과 연결되고, 상기 제3 반도체 칩은 서로 수직하게 정렬되는 상기 제3 몰드 비아와 상기 제2 몰드 비아를 통해 상기 제1 재배선 기판과 연결된다.
본 발명의 또 다른 양태에 따른 반도체 패키지는, 제1 재배선 기판; 상기 제1 재배선 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막; 상기 제1 몰드막 상의 제2 재배선 기판; 상기 제2 재배선 기판 상에 배치되며 상기 제1 반도체 칩과 일부 중첩되는 제2 반도체 칩, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 중첩되지 않는 제2칩 제1 도전 범프와 제2칩 제2 도전 범프를 포함하고; 상기 제1 몰드막을 관통하여 상기 제2칩 제1 도전 범프와 상기 제1 재배선 기판을 연결시키는 제1 몰드 비아; 및 상기 제1 몰드막을 관통하여 상기 제2칩 제2 도전 범프와 상기 제1 재배선 기판을 연결시키는 제2 몰드 비아를 포함하되, 상기 제2칩 제2 도전 범프는 제2 몰드 비아와 수직하게 정렬되지 않는다.
본 발명에 따르면, 반도체 패키지에 포함되는 반도체 칩들이 관통 비아를 포함하지 않아, 반도체 칩들 크기를 줄일 수 있으며 생산 비용을 줄일 수 있다. 또한 본 발명에 따른 반도체 패키지에서는 반도체 칩들을 일부 중첩되도록 적층하여 패키지 크기를 줄이는 동시에 고용량 및 고성능을 나타낼 수 있다. 또한 상부에 배치되는 반도체 칩을 몰드 비아를 이용하여 연결하므로, 신호전달 거리를 줄이고 동작 속도를 향상시킬 수 있으며, 배선 자유도를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 2b는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 3a는 도 2a의 ‘P1’ 부분을 확대한 도면이다.
도 3b는 도 2a의 ‘P2’ 부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 16a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 16b는 도 16a의 평면을 가지는 반도체 패키지의 사시도이다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 본 명세서에서 제1, 제2 등과 같은 순서를 나타내는 용어는 동일/유사한 기능들을 하는 구성들을 서로 구분하기 위해 사용되었으며, 언급되는 순서에 따라 그 번호가 바뀔 수 있다. 본 명세서에서 '도전 범프'는 '도전 패드'로도 명명될 수 있다. 또는 본 명세서에서 '도전 범프' 또는 '본딩 패드'는 '핀(Pin)'으로도 명명될 수 있다. 또한 본 명세서에서 '도전 범프', '본딩 패드', 내부 연결 부재'들은 모두 '도전 패턴'으로도 명명될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2a는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다. 도 2b는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다. 도 3a는 도 2a의 'P1' 부분을 확대한 도면이다. 도 3b는 도 2a의 'P2' 부분을 확대한 도면이다.
도 1, 2a 및 도 2b를 참조하면, 본 예에 따른 반도체 패키지(1000)는 차례로 적층된 제1 재배선 기판(RS1), 제1 반도체 칩(CH1), 제1 몰드막(MD1), 제2 재배선 기판(RS2), 제2 반도체 칩(CH2) 및 제2 몰드막(MD2)을 포함한다. 상기 제1 반도체 칩(CH1)은 제1 내부 연결 부재들(ISB1)을 이용하여 플립 칩 본딩 방식으로 상기 제1 재배선 기판(RS1) 상에 실장될 수 있다. 상기 제1 몰드막(MD1)은 상기 제1 반도체 칩(CH1)의 상부면 및 측면과 상기 제1 재배선 기판(RS1)의 상부면을 덮을 수 있다. 상기 제1 몰드막(MD1)은 상기 제1 반도체 칩(CH1)과 상기 제1 재배선 기판(RS1) 사이의 공간에 개재될 수 있다.
상기 제2 반도체 칩(CH2)은 제2 내부 연결 부재들(ISB2)을 이용하여 플립 칩 본딩 방식으로 상기 제2 재배선 기판(RD2) 상에 실장될 수 있다. 상기 제2 몰드막(MD2)은 상기 제2 반도체 칩(CH2)의 상부면 및 측면과 상기 제2 재배선 기판(RS2)의 상부면을 덮을 수 있다. 상기 제2 몰드막(MD2)은 상기 제2 반도체 칩(CH2)과 상기 제2 재배선 기판(RS2) 사이의 공간에 개재될 수 있다.
상기 반도체 패키지(1000)는 상기 제1 몰드막(MD1)을 관통하여 상기 제2 반도체 칩(CH2)을 상기 제1 재배선 기판(RS1)에 연결시키는 제1층 몰드 비아들(MV1)을 더 포함할 수 있다. 제1 내부 연결 부재들(ISB1)과 제2 내부 연결 부재들(ISB2)는 각각 솔더볼일 수 있으며, 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다. 본 예에 있어서, 제1 방향(D1)에서 상기 제1층 몰드 비아들(MV1)의 배치는 상기 제1 반도체 칩(CH1)을 기준으로 비대칭일 수 있다. 예를 들어 본 예에 있어서 제1 방향(D1)에서 상기 제1층 몰드 비아들(MV1)은 상기 제1 반도체 칩(CH1)의 일 측에만 배치될 수 있다.
상기 제1 재배선 기판(RS1), 상기 제1 반도체 칩(CH1), 상기 제1 몰드막(MD1) 및 상기 제1 몰드 비아들(MV1)은 제1 서브 반도체 패키지(SPK1)를 구성할 수 있다. 상기 제2 재배선 기판(RS2), 상기 제2 반도체 칩(CH2) 및 상기 제2 몰드막(MD2)은 제2 서브 반도체 패키지(SPK2)를 구성할 수 있다. 상기 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)은 각각 칩 라스트(Chip last)형 팬아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, FOWLP) 형태를 가질 수 있다.
상기 제1 재배선 기판(RS1)은 차례로 적층된 제1 내지 제3 재배선 절연막들(RL1, RL2, RL3)을 포함할 수 있다. 상기 제1 재배선 절연막(RL1) 내에는 언더 범프들(UB)이 배치될 수 있다. 상기 언더 범프들(UB)은 각각 예를 들면 구리, 알루미늄, 금 또는 니켈과 같은 금속을 포함할 수 있다. 상기 상기 언더 범프들(UB)에는 외부 연결 단자들(OSB)이 본딩될 수 있다. 외부 연결 단자들(OSB)은 각각 솔더볼일 수 있으며, 주석, 납, 은, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 제1 재배선 절연막(RL1)과 상기 제2 재배선 절연막(RL2) 사이에는 제1 재배선 패턴들(RP1)이 개재될 수 있다. 상기 제1 재배선 패턴들(RP1)은 각각 상기 제1 재배선 절연막(RL1)을 관통하여 상기 언더 범프들(UB)과 연결되는 비아 부분(VP)을 가질 수 있다. 상기 제2 재배선 절연막(RL2)과 상기 제3 재배선 절연막(RL3) 사이에는 제2 재배선 패턴들(RP2)이 개재될 수 있다. 상기 제2 재배선 패턴들RP2)은 각각 상기 제2 재배선 절연막(RL2)을 관통하여 제1 재배선 패턴(RP1)과 연결되는 비아 부분(VP)을 가질 수 있다. 또한 상기 제2 재배선 패턴들(RP2)은 각각 상기 비아 부분(VP)의 상부로부터 소정 방향으로 연장되며 상기 제2 재배선 절연막(RL2)과 상기 제3 재배선 절연막(RL3) 사이에 개재되는 배선 부분(LP)을 더 포함할 수 있다. 상기 비아 부분(VP)과 상기 배선 부분(LP)은 서로 일체형으로 연결될 수 있다. 상기 비아 부분(VP)은 상기 배선 부분(LP) 아래에 배치된다. 상기 비아 부분(VP)의 측벽은 경사질 수 있다. 상기 비아 부분(VP)은 아래로 갈수록 좁아지는 폭을 가질 수 있다. 상기 배선 부분(LP)은 평면적으로 라인과 패드 형태를 가질 수 있다. 상기 제3 재배선 절연막(RL3) 상에는 제3 재배선 패턴들(RP3)이 배치될 수 있다. 제3 재배선 패턴들(RP3)은 각각 상기 제3 재배선 절연막(RL3)을 관통하여 상기 제2 재배선 패턴(RP2)과 연결되는 비아 부분(VP)을 가질 수 있다.
상기 제1 몰드막(MD1)과 상기 제2 몰드막(MD2)은 각각 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 제1 몰드막(MD1)과 상기 제2 몰드막(MD2)은 각각 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다.
상기 제2 재배선 기판(RS2)은 차례로 적층된 제4 및 제5 재배선 절연막들(RL4, RL5)을 포함할 수 있다. 상기 제4 및 제5 재배선 절연막들(RL4, RL5) 사이에는 제4 재배선 패턴들(RP4)이 개재될 수 있다. 상기 제4 재배선 패턴들(RP4)은 각각 상기 제1 재배선 절연막(RL1)을 관통하여 상기 제1층 몰드 비아들(MV1)과 연결되는 비아 부분(VP)을 가질 수 있다. 일부의 제4 재배선 패턴들(RP4)은 각각 상기 비아 부분(VP)의 상부로부터 소정 방향으로 연장되며 상기 제4 및 제5 재배선 절연막들(RL4, RL5) 사이에 개재되는 배선 부분(LP)을 더 포함할 수 있다. 상기 제5 재배선 절연막(RL5) 상에는 제5 재배선 패턴(RP5)이 배치될 수 있다. 상기 제5 재배선 패턴(RP5)은 상기 제5 재배선 절연막(RL5)을 관통하여 제4 재배선 패턴(RP4)과 연결되는 비아 부분(VP)을 가질 수 있다.
상기 제1 재배선 패턴(RP1)과 상기 제1 재배선 절연막(RL1) 사이, 상기 제2 재배선 패턴(RP2)과 상기 제2 재배선 절연막(RL2) 사이, 제3 재배선 패턴(RP3)과 상기 제3 재배선 절연막(RL3) 사이, 제4 재배선 패턴(RP4)과 상기 제4 재배선 절연막(RL4) 사이, 그리고 제5 재배선 패턴(RP5)과 상기 제5 재배선 절연막(RL5) 사이에는 각각 베리어/시드 패턴(BM)이 개재될 수 있다. 상기 베리어/시드 패턴(BM)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨질화막, 텅스텐 질화막 중 적어도 하나를 포함할 수 있다. 상기 시드막은 상기 제1 내지 제5 재배선 패턴(RP1, RP2, RP3, RP4, RP5)과 동일한 금속을 포함할 수 있다.
도시하지는 않았지만, 상기 제1, 제3 및 제5 재배선 패턴들(RP1, RP3, RP5)도 각각 배선 부분(LP)을 더 포함할 수 있다. 상기 제1 내지 제5 재배선 패턴(RP1, RP2, RP3, RP4, RP5) 각각 구리나 금과 같은 금속을 포함할 수 있다. 제1 내지 제5 재배선 절연막들(RL1, RL2, RL3, RL4, RL5)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 제1층 몰드 비아들(MV1)은 각각 예를 들면, 구리, 주석과 같은 금속을 포함할 수 있다.
상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 각각 서로 같거나 다른 칩일 수 있다. 예를 들면, 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 각각 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, VNAND나 NAND와 같은 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩, GPGPU(General-Purpose computing on Graphics Processing Units) 칩, GDDR(Graphics Double Data Rate) 칩 중에서 선택되는 하나일 수 있다. 다른 예에 있어서, 상기 제1 반도체 칩(CH1)은 메모리 칩일 수 있고, 상기 제2 반도체 칩(CH2)은 상기 제1 반도체 칩(CH1)을 구동시키는 주변회로 칩 또는 로직칩일 수 있다.
본 예에 있어서, 바람직하게는 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 서로 같은 종류의 메모리 칩일 수 있으며, 구체적으로 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 GDDR 칩일 수 있다. 상기 제1 반도체 칩(CH1)은 하부면에 본딩되는 제1 도전 범프들(CB1)을 포함할 수 있다. 상기 제2 반도체 칩(CH2)은 하부면에 본딩되는 제2 도전 범프들(CB2)을 포함할 수 있다. 상기 제2 도전 범프들(CB2)의 평면 배치는 도 1에 도시되었으나, 상기 제1 도전 범프들(CB1)의 평면 배치는 도 1에서 생략되었다. 평면적 관점에서 상기 제1 도전 범프들(CB1)의 배치는 상기 제2칩 도전 범프들(CB2)과 같을 수 있다.
도 3a를 참조하면, 상기 제1 반도체 칩(CH1)은 반도체 기판(SI)에 배치되는 복수의 트랜지스터들(TR), 칩 배선들(ICT), 제1칩 본딩 패드들(BP1)을 포함할 수 있다. 상기 반도체 기판(SI)은 실리콘과 같은 반도체 물질의 단결정 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 반도체 기판(SI)에는 소자분리막들(FO)이 배치되어 활성 영역들을 정의할 수 있다. 상기 트랜지스터들(TR)은 상기 활성 영역들에 배치될 수 있다. 상기 트랜지스터들(TR)은 소오스/드레인 영역들과 게이트 전극을 포함할 수 있다. 상기 트랜지스터들(TR)은 다층의 칩 절연막들(ILD)로 덮일 수 있다. 상기 칩 절연막들(ILD)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 칩 배선들(ICT)은 상기 칩 절연막들(ILD) 사이에 개재될 수 있으며 상기 트랜지스터들(TR)과 전기적으로 연결될 수 있다. 상기 제1칩 본딩 패드들(BP1)은 상기 칩 배선들(ICT)과 연결될 수 있으며 도전 물질을 포함할 수 있다. 상기 제1칩 본딩 패드들(BP1)의 일부는 패시베이션막(PV)으로 덮일 수 있다. 상기 패시베이션막(PV)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 제1칩 본딩 패드들(BP1)에는 각각 제1 도전 범프(CB1)가 본딩될 수 있다. 제1 도전 범프(CB1)는 트랜지스터(TR) 또는 칩 배선(ICT)과 수직하게 중첩될 수 있다. 도시하지는 않았지만, 상기 제1 반도체 칩(CH1)은 트랜지스터들(TR) 및/또는 상기 칩 배선들(ICT)에 연결되는 캐패시터, MTJ(Magnetic Tunnel Junction) 패턴, 상변환 물질 패턴, 가변저항 패턴, 전하 저장 패턴과 같은 메모리 기능을 하는 패턴을 더 포함할 수 있다. 상기 트랜지스터들(TR) 및 상기 칩 배선들(ICT) 등은 다양한 내부 회로를 구성할 수 있다. 상기 제2 반도체 칩(CH2)의 내부 구조도 도 3a를 참조하여 설명한 상기 제1 반도체 칩(CH1)과 동일/유사할 수 있다.
제1 내부 연결 부재들(ISB1)은 제1칩 도전 범프들(CB1)에 본딩될 수 있다. 또는 제1칩 도전 범프들(CB1)은 생략되고 제1 내부 연결 부재들(ISB1)은 제1 반도체 칩(CH1)의 제1칩 본딩 패드들(BP1)에 직접 본딩될 수도 있다. 제2 내부 연결 부재들(ISB2)은 제2칩 도전 범프들(CB2)에 본딩될 수 있다. 또는 제2칩 도전 범프들(CB2)은 생략되고 제2 내부 연결 부재들(ISB2)은 제2 반도체 칩(CH2)의 제2칩 본딩 패드들에 직접 본딩될 수도 있다.
도 2a 및 도 3b를 참조하면, 상기 제2칩 도전 범프들(CB2)은 각각 제1 폭(W1)을 가질 수 있다. 상기 제1층 몰드 비아들(MV1)은 각각 상기 제1 폭(W1)과 같거나 보다 큰 제2 폭(W2)을 가질 수 있다. 상기 제1층 몰드 비아들(MV1)은 각각 높이에 따라 일정한 제2 폭(W2)을 가지며 원기둥 형태를 가질 수 있다. 상기 제1 몰드 비아들(MV1)은 각각 제1 높이(H1)를 가질 수 있다. 상기 제1 높이(H1)는 바람직하게는 150㎛~190㎛일 수 있다.
도 3b를 참조하면, 상기 제1 재배선 기판(RS1)에는 제1 비아 구조체들(VS1)이 배치될 수 있다. 상기 제1 비아 구조체들(VS1)은 각각 제1 내지 제3 재배선 패턴들(RP1, RP2, RP3)의 비아 부분들(VP)이 서로 수직하게 정렬된 구조를 가질 수 있다. 상기 제2 재배선 기판(RS2)에는 제2 비아 구조체들(VS2)이 배치될 수 있다. 상기 제2 비아 구조체들(VS2)은 각각 제4 및 제5 재배선 패턴들(RP4, RP5)의 비아 부분들(VP)이 서로 수직하게 정렬된 구조를 가질 수 있다.
본 예에 있어서, 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 각각 이에 포함되는 반도체 기판(SI)을 관통하는 관통 비아(TSV, Through silicon via)를 포함하지 않는다.
도 1과 같이, 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 각각 제1 방향(D1)으로 칩 폭(WT)을 가질 수 있다. 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 제1 방향(D1)으로 서로 오프셋될 수 있다. 평면적 관점에서 상기 제2 반도체 칩(CH2)의 일부는 상기 제1 반도체 칩(CH1)과 중첩될 수 있다. 상기 제1 반도체 칩(CH1)과 중첩되는 상기 제2 반도체 칩(CH2)의 일부는 중첩 폭(WO)을 가질 수 있다. 상기 중첩 폭(WO)은 상기 칩 폭(WT)의 10~90%일 수 있다. 본 예에 있어서, 바람직하게는 상기 중첩 폭(WO)은 상기 칩 폭(WT)의 30~45%일 수 있다. 상기 제2 반도체 칩(CH2)은 서로 반대되는 제1 칩 측벽(CSW1)과 제2 칩 측벽(CSW2)을 가질 수 있다. 상기 제1 칩 측벽(CSW1)은 상기 제1 반도체 칩(CH1)과 중첩되지 않는다. 상기 제2 칩 측벽(CSW2)은 상기 제1 반도체 칩(CH2)과 중첩된다.
상기 제2칩 도전 범프들(CB2)은 제2칩 중심 도전 범프들(CB2(C1), CB2(C2)), 제2칩 우측 도전 범프들(CB2(R)) 및 제2칩 좌측 도전 범프들(CB2(L))을 포함할 수 있다. 상기 제2칩 중심 도전 범프들(CB2(C1), CB2(C2))은 상기 제2 반도체 칩(CH2)의 중심부에 제2 방향(D2)을 따라 2열로 배치될 수 있다. 도 1에서 제2칩 우측 도전 범프들(CB2(R))은 상기 제2칩 중심 도전 범프들(CB2(C1), CB(C2))의 우측에 배치될 수 있고, 제2칩 좌측 도전 범프들(CB2(L))은 상기 제2칩 중심 도전 범프들(CB2(C1), CB2(C2))의 좌측에 배치될 수 있다. 상기 제2칩 중심 도전 범프들(CB2(C1), CB2(C2))은 예를 들면 데이터 핀(Data pin) 및/또는 커맨드/억세스 핀(command/access pin)과 같은 시그널 핀(Signal Pin)들일 수 있다. 제2칩 우측 도전 범프들(CB2(R)) 및 제2칩 좌측 도전 범프들(CB2(L)) 중 적어도 일부는 각각 전원 전압 또는 접지 전압이 인가되는 파워 핀 또는 접지 핀일 수 있다. 본 예에 있어서, 제2칩 중심 도전 범프들(CB2(C1), CB2(C2))과 제2칩 우측 도전 범프들(CB2(R))은 상기 제1 반도체 칩(CH1)과 중첩되지 않고, 제2칩 좌측 도전 범프들(CB2(L))은 상기 제1 반도체 칩(CH1)과 중첩된다.
제2칩 중심 도전 범프들(CB2(C1), CB2(C2))과 제2칩 우측 도전 범프들(CB(R))의 적어도 일부는 제1층 몰드 비아(MV1)과 수직하게 정렬될 수 있다. 제2칩 좌측 도전 범프들(CB2(L))은 제1층 몰드 비아(MV1)과 수직하게 정렬되지 않는다. 상기 제1층 몰드 비아(MV1)는 제2칩 중심 도전 범프들(CB2(C1), CB2(C2))과 적어도 일부 중첩되는 제1층 중심 몰드 비아들(MV1(C1), MV1(C2)), 상기 제2칩 우측 도전 범프들(CB(R))의 적어도 일부와 중첩되는 제1층 우측 몰드 비아들(MV1(R)), 그리고 제1층 주변 몰드 비아들(MV1(P1), MV1(P2))을 포함할 수 있다. 상기 제1층 주변 몰드 비아들(MV1(P1), MV1(P2))은 평면적 관점에서 상기 제1 반도체 칩(CH1) 및 상기 제2 반도체 칩(CH2)과 중첩되지 않으며 이들의 외곽에 위치할 수 있다.
본 예에 있어서, 상기 제1칩 도전 범프들(CB1)의 배치도 상기 제2칩 도전 범프들(CB2)과 동일/유사할 수 있다. 구체적으로 상기 제1칩 도전 범프들(CB1)은 제1칩 중심 도전 범프들(CB1(C1), CB1(C2)), 제1칩 우측 도전 범프들(CB1(R)) 및 제1칩 좌측 도전 범프들(CB1(L))을 포함할 수 있다.
구체적으로, 도 2a 및 도 3b를 참조하면, 제2칩 중심 도전 범프들(CB2(C1), CB2(C2)) 중에 제2칩 제1 중심 도전 범프(CB2(C1))는 제2 재배선 기판(RS2)의 제2 비아 구조체들(VS2) 중 하나, 제1층 제1 중심 몰드 비아(MV1(C1)), 제3 재배선 패턴들(RP3) 중 하나, 제2 재배선 패턴들(RP2) 중 하나(RP2(1))에 의해 제1칩 우측 도전 범프들(CB1(R)) 중 하나와 연결될 수 있다. 이로써 상기 제2 반도체 칩(CH2)은 상기 제1 반도체 칩(CH1)과 전기적으로 연결될 수 있다. 상기 제2칩 제1 중심 도전 범프(CB2(C1))는 제2 비아 구조체들(VS2) 중 하나, 그리고 제1층 제1 중심 몰드 비아(MV1(C1))과 수직하게 정렬될 수 있다. 이로써 상기 제2 반도체 칩(CH2)과 상기 제1 반도체 칩(CH1)를 연결하는 연결 경로 길이가 짧아져 신호 전달 속도를 향상시킬 수 있다.
도 2a 및 도 3b를 참조하면, 제2칩 중심 도전 범프들(CB2(C1), CB2(C2)) 중에 적어도 하나는 외부 연결 단자들(OSB) 중 적어도 하나와 1:1로 연결될 수 있다. 제2칩 중심 도전 범프들(CB2(C1), CB2(C2)) 중에 제2칩 제2 중심 도전 범프(CB2(C2))는 제2 재배선 기판(RS2)의 제2 비아 구조체들(VS2) 중 하나, 제1층 제2 중심 몰드 비아(MV1(C2)), 제1 비아 구조체들(VS1) 중 하나, 및 언더 범프들(UB) 중 하나에 의해 외부 연결 단자들(OSB) 중 하나와 연결될 수 있다. 이로써 상기 제2 반도체 칩(CH2)은 외부의 장치와 신호를 주고 받을 수 있다. 제2칩 제2 중심 도전 범프(CB2(C2))는 제2 재배선 기판(RS2)의 제2 비아 구조체들(VS2) 중 하나, 제1층 제2 중심 몰드 비아(MV1(C2)), 제1 비아 구조체들(VS1) 중 하나, 및 언더 범프들(UB) 중 하나는 서로 수직하게 정렬될 수 있다. 이로써 상기 제2 반도체 칩(CH2)과 외부 연결 단자(OSB)를 연결하는 연결 경로 길이가 짧아져 신호 전달 속도를 향상시킬 수 있다.
이와 동일/유사하게, 도 2a를 참조하면, 제2칩 우측 도전 범프들(CB2(R)) 중에 적어도 하나는 외부 연결 단자들(OSB) 중 적어도 하나와 1:1로 연결될 수 있다. 제2칩 우측 도전 범프들(CB2(R)) 중에 적어도 하나는 제2 재배선 기판(RS2)의 제2 비아 구조체들(VS2) 중 하나, 제1층 우측 몰드 비아들(MV1(R)) 중 하나, 제1 비아 구조체들(VS1) 중 하나, 및 언더 범프들(UB) 중 하나에 의해 외부 연결 단자들(OSB) 중 하나와 연결될 수 있으며 이들과 수직하게 정렬될 수 있다.
도 2a를 참조하면, 제2칩 우측 도전 범프들(CB2(R)) 중에 인접하는 것들 중 적어도 한쌍은 제2 재배선 패턴들(RP2) 중 하나의 배선 부분(LP)에 의해 서로 연결되어 동일한 신호가 인가될 수 있다. 제2칩 우측 도전 범프들(CB2(R)) 중에 인접하는 것들 중 적어도 한 쌍은 하나의 외부 연결 단자(OSB)를 공유할 수 있다.
도 1 및 도 2b를 참조하면, 제2칩 좌측 도전 범프들(CB2(L)) 중에 제2칩 제1 좌측 도전 범프(CB2(L1))는 제4 재배선 패턴들(RP4) 중에 하나(RP4(1))의 배선 부분(LP)에 의해 제1층 제1 주변 몰드 비아(MV1(P1))과 전기적으로 연결될 수 있다. 제2칩 좌측 도전 범프들(CB2(L)) 중에 제2칩 제2 좌측 도전 범프(CB2(L2))와 제2칩 제3 좌측 도전 범프(CB2(L3))는 제4 재배선 패턴들(RP4) 중에 다른 하나(RP4(2))의 배선 부분(LP)에 의해 동시에 제1층 제2 주변 몰드 비아(MV1(P2))과 전기적으로 연결될 수 있다. 제4 재배선 패턴들(RP4) 중에 다른 하나(RP4(2))는 평면적으로 'F' 형태를 가질 수 있다.
반도체 패키지에서 성능 및 용량의 증가가 요구되고 있다. 이를 위해 반도체 칩의 성능 및 용량 향상을 위해 필요 내부 회로들의 개수가 증가되고 있고, 이로써 반도체 칩의 크기 또한 증가되고 있다. 반도체 칩의 크기가 증가되는 경우, 웨이퍼 수율 저하가 발생할 수 있다. 이로써 작은 크기의 반도체 칩들을 제작하고 이를 적층하는 구조를 적용하여 반도체 패키지의 성능 및 용량을 증가시킬 수 있다. 이러한 구조에서 작은 크기의 반도체 칩들을 서로 연결하기 위해 관통 비아를 적용할 수 있다.
그러나, 반도체 칩이 관통 비아를 포함하는 경우, 반도체 칩의 크기가, 관통비아를 포함하지 않는 반도체 칩보다 커지게 된다. 관통 비아들이 배치되는 TSV 영역에는 내부 회로들이 배치되는 것이 어려워 TSV 영역만큼 반도체 칩의 크기가 커지게 된다. 또한 관통 비아들과 내부 회로들을 연결하기 위해 칩 배선들을 추가로 형성하기에 반도체 칩의 생산 비용이 증가될 수 있다. 특히, 고집적화된 반도체 칩 내에서 칩 배선들은 미세한 선폭을 요구하여 고비용이 소모되는 예를 들면 EUV(extreme ultraviolet) 포토리소그라피 공정을 필요로 하여 생산 비용의 과도한 증가가 발생할 수 있다. 본 발명에서, 상기 제1 반도체 칩(CH1)과 상기 제2 반도체 칩(CH2)은 관통비아를 포함하지 않으므로 관통비아를 포함하는 반도체 칩에 비하여 크기를 줄일 수 있으며 생산비용을 줄일 수 있다.
한편, 관통 비아를 포함하는 반도체 칩들이 적층된 구조에서는 도전 범프들의 위치가 중첩되게 된다. 이로써 신호들을 분리하기 위해 재배선 패턴의 배선 부분의 길이가 상대적으로 더 길어질 수 있고 이는 신호 전달 거리를 길게 하여 동작 속도가 저하될 수 있다. 그러나 본 발명에서는 관통 비아(TSV)를 이용하지 않고, 제1층 몰드 비아(MV1)를 이용하여 제2 반도체 칩(CH2)을 제1 반도체 칩(CH1) 및/또는 제1 재배선 기판(RS1)에 연결시킬 수 있다. 특히, 본 발명에서는 제1층 몰드 비아들(MV1)의 일부는 제2 도전 범프들(CB2)과 수직하게 정렬되거나 인접하므로 신호 전달 거리가 줄어들어 동작 속도를 향상시킬 수 있다. 또한 본 발명에서는 제1층 몰드 비아(MV1)와 재배선 패턴들을 이용하여 배선 자유도를 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 본 예에 따른 반도체 패키지(1001)은 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제2 서브 반도체 패키지(SPK2)는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 제1 서브 반도체 패키지(SPK1)는 칩 퍼스트(Chip first)형 팬아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, FOWLP) 형태를 가질 수 있다. 상기 제1 서브 반도체 패키지(SPK1)는 제1 재배선 기판(RS1), 이 위에 실장된 제1 반도체 칩(CH1) 및 이를 덮는 제1 몰드막(MD1)을 포함한다. 상기 제1 반도체 칩(CH1)은 상기 제1 재배선 기판(RS1)과 직접 접할 수 있다. 상기 제1 서브 반도체 패키지(SPK1)는 도 2a의 제1 내부 연결 부재(ISB1)를 배제할 수 있다. 상기 제1 반도체 칩(CH1)은 도 2a의 제1칩 도전 범프들(CB1)을 배제할 수 있다. 상기 제1 재배선 기판(RS1)에 포함되는 제1 내지 제3 재배선 패턴들(RP1, RP2, 348)은 각각 일체형으로 이루어지는 비아 부분(VP)과 배선 부분(LP)을 포함할 수 있다. 상기 비아 부분(VP)은 상기 배선 부분(LP) 위에 위치할 수 있다. 제1 재배선 패턴(RP1)과 제1 재배선 절연막(RL1) 사이, 제2 재배선 패턴(RP2)과 제2 재배선 절연막(RL2) 사이, 그리고 제3 재배선 패턴(RP3)과 제3 재배선 절연막(RL3) 사이에 베리어/시드 패턴(BM)이 개재될 수 있다. 제3 재배선 패턴(RP3)의 비아 부분(VP)은 상기 제1 반도체 칩(CH1)의 제1칩 본딩 패드(BP1)와 접하거나 인접할 수 있다. 외부 연결 부재(OSB)은 상기 제1 재배선 패턴(RP1)의 배선 부분(LP)과 접할 수 있다. 제2 반도체 칩(CH2)은 제3 재배선 패턴들(RP3) 중 하나(RP3(1))에 의해 제1 반도체 칩(CH1)과 전기적으로 연결될 수 있다. 그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 본 예에 따른 반도체 패키지(1002)은 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제2 서브 반도체 패키지(SPK2)는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다. 제1 서브 반도체 패키지(SPK1)는 칩 라스트(Chip last)형 팬아웃 패널 레벨 패키지(Fan-out Panel Level Package, FOPLP) 형태를 가질 수 있다. 상기 제1 서브 반도체 패키지(SPK1)는 제1 재배선 기판(RS1), 이 위에 실장된 연결기판(900)과 제1 반도체 칩(CH1)를 포함한다.
상기 연결 기판(900)은 제1 반도체 칩(CH1)의 옆에 배치될 수 있다. 상기 연결 기판(900)는 복수의 베이스층들(910)과 도전 구조체(920)를 포함할 수 있다. 베이스층들(910)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(910)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 상기 도전 구조체(920)는 연결 패드(921), 제1 연결 비아(922), 연결 배선(923) 및 제2 연결 비아(924)를 포함할 수 있다. 연결 배선(923)은 패드 형태 또는 라인 형태를 가질 수 있다. 평면적 관점에서 상기 도전 구조체(920)의 배치는 도 1의 제1층 몰드 비아들(MV1)의 배치와 동일/유사할 수 있다. 제2칩 도전 범프들(CB2)의 일부는 도전 구조체들(920)과 수직하게 정렬될 수 있다. 상기 연결 기판(900)은 상기 제1 재배선 기판(RS1)에 제3 내부 연결 부재(ISB3)에 의해 연결될 수 있다.
제1 반도체 칩(CH1)과 제1 재배선 기판(RS1) 사이에 제1 언더필막(UF1)이 개재될 수 있다. 제2 반도체 칩(CH2)과 제2 재배선 기판(RS2) 사이에 제2 언더필막(UF2)이 개재될 수 있다. 연결 기판(900)과 제1 재배선 기판(RS1) 사이에 제3 언더필막(UF3)이 개재될 수 있다. 상기 제1 내지 제3 언더필막들(UF1, UF2, UF3)은 각각 열경화성 수지막 또는 광경화성 수지막를 포함할 수 있다. 상기 제1 내지 제3 언더필막들(UF1, UF2, UF3)은 각각 상기 수지막 내에 분산된 유기 필러 또는 무기 필러를 더 포함할 수 있다. 그 외의 구성은 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 본 예에 따른 반도체 패키지(1003)은 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 상기 반도체 패키지(1003)는 패키지 온 패키지 형태를 가질 수 있다. 제1 서브 반도체 패키지(SPK1)은 제1 패키지 기판(10) 상에 실장된 제1 반도체 칩(CH1)과 이를 덮는 제1 몰드막(MD1)을 포함한다. 제2 서브 반도체 패키지(SPK2)은 제2 패키지 기판(30) 상에 실장된 제2 반도체 칩(CH2)과 이를 덮는 제2 몰드막(MD2)을 포함한다.
상기 제1 및 제2 패키지 기판들(10, 30)은 각각 양면 또는 다층의 인쇄회로기판일 수 있다. 상기 제1 패키지 기판(10)은 제1 절연 바디층(12), 이의 상부면과 하부면에 각각 배치되는 제1 기판 상부 패드들(14)과 제1 기판 하부 패드들(19), 제1 절연 바디층(12)을 관통하여 제1 기판 상부 패드들(14)과 제1 기판 하부 패드들(19)을 연결시키는 제1 기판 비아들(16), 및 제1 기판 내부 배선들(18)을 포함할 수 있다. 상기 제2 패키지 기판(30)은 제2 절연 바디층(32), 이의 상부면과 하부면에 각각 배치되는 제2 기판 상부 패드들(34)과 제2 기판 하부 패드들(36), 제2 절연 바디층(32)을 관통하여 제2 기판 상부 패드들(34)과 제2 기판 하부 패드들(36)을 연결시키는 제2 기판 비아들(38), 및 제2 기판 내부 배선들(39)을 포함할 수 있다. 상기 제1 절연 바디층(12)과 제2 절연 바디층(32)은 각각 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg) 또는 FR4(Fire resist-4)), 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
제1 기판 상부 패드들(14), 제1 기판 하부 패드들(19), 제1 기판 비아들(16), 제1 기판 내부 배선들(18), 제2 기판 상부 패드들(34)과 제2 기판 하부 패드들(36), 제2 기판 비아들(38), 및 제2 기판 내부 배선들(39)은 각각 구리, 금, 알류미늄, 니켈과 같은 금속을 포함할 수 있다.
패키지 연결 부재들(20)은 상기 제1 몰드막(MD1)을 관통하여 상기 제1 패키지 기판(10)과 상기 제2 패키지 기판(30)을 연결시킨다. 상기 패키지 연결 부재들(20)은 각각 주석, 은, 및 니켈 중 적어도 하나를 포함할 수 있다. 상기 패키지 연결 부재들(20)은 솔더볼들이 융합되어 형성될 수 있다. 상기 패키지 연결 부재들(20)은 각각 중심부가 볼록할 수 있다. 평면적 관점에서 상기 패키지 연결 부재들(20)의 배치는 도 1의 제1층 몰드 비아들(MV1)의 배치와 동일/유사할 수 있다.
본 예에 있어서, 제2 반도체 칩(CH2)은 제1 기판 내부 배선(18)을 이용하여 제1 반도체 칩(CH1)과 연결될 수 있다. 상기 제2 반도체 칩(CH2)의 제2칩 도전 범프들(CB2)의 일부는 각각 제2 기판 비아들(38)의 일부, 패키지 연결 부재들(20)의 일부 및 제1 기판 비아들(16)의 일부와 수직하게 정렬될 수 있다. 이로써 신호 전달 거리를 줄여 동작 속도를 향상시킬 수 있다. 그 외의 구성 및 구조는 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 본 예에 따른 반도체 패키지(1004)에서 제1 반도체 칩(CH1)은 제2 재배선 기판(RS2)의 하부면과 접할 수 있다. 제1 몰드막(MD1)의 상부면은 제1 반도체 칩(CH1)의 상부면과 공면을 이룰 수 있다. 제2 몰드막(MD2)의 상부면은 제2 반도체 칩(CH2)의 상부면과 공면을 이룰 수 있다. 제1 반도체 칩(CH1)과 제1 재배선 기판(RS1) 사이에는 제1 언더필막(UF1)이 개재될 수 있다. 제2 반도체 칩(CH2)과 제2 재배선 기판(RS2) 사이에는 제2 언더필막(UF2)이 개재될 수 있다.
본 예에 있어서, 제1 방향(D1)에서 상기 제1층 몰드 비아들(MV1)의 배치는 상기 제1 반도체 칩(CH1)을 기준으로 비대칭일 수 있다. 예를 들어 본 예에 있어서 제1 방향(D1)에서 상기 제1층 몰드 비아들(MV1)은 상기 제1 반도체 칩(CH1)의 일 측에서 반대 측보다 더 많이 배치될 수 있다. 도 7에서 상기 제1 반도체 칩(CH1)의 우측에는 6개의 제1층 몰드 비아들(MV1)이 배치되고, 상기 제1 반도체 칩(CH1)의 좌측에는 1개의 제1층 몰드 비아(MV1)이 배치된다. 상기 제1 반도체 칩(CH1)의 좌측에 배치되는 제1층 몰드 비아(MV1)는 제1층 제1 주변 몰드 비아(MV1(P1))로 명명될 수 있으며, 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2) 모두와 중첩되지 않는다. 그 외의 구조는 도 1 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 본 예에 따른 반도체 패키지(1005)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 제2 서브 반도체 패키지(SPK2)는 도 2a의 제2 재배선 기판(RS2)을 배재한다. 제2 반도체 칩(CH2)은 제2 내부 연결 부재(ISB2)를 이용하여 제1층 몰드 비아들(MV1)에 바로 연결될 수 있다. 제2 몰드막(MD2)은 제1 몰드막(MD1)의 상부면과 접할 수 있다. 지지 패턴(40)이 제1 반도체 칩(CH1) 위의 제1 몰드막(MD1)의 상부면과 제2 반도체 칩(CH2) 사이에 개재될 수 있다. 상기 지지 패턴(40)은 절연 물질이나 TIM(Thermal interface material)을 포함할 수 있다. 그 외의 구조는 도 1 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 패키지(1006)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 제2 서브 반도체 패키지(SPK2)는 제2 반도체 칩(CH2)의 제2 칩 측벽(CSW2) 옆에 배치되는 더미 반도체 칩(DCH)와 접착막(52)을 더 포함할 수 있다. 상기 접착막(52)은 상기 더미 반도체 칩(DCH)과 제2 재배선 기판(RS2) 사이에 개재될 수 있다. 상기 더미 반도체 칩(DCH)은 내부에 전기 회로들을 포함하지 않으며, 예를 들면 실리콘을 포함할 수 있다. 상기 더미 반도체 칩(DCH)은 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)과 같이 실리콘을 포함하여 동일/유사한 물성 또는 열팽창률을 가져, 반도체 패키지(1006)의 휨(Warpage)을 억제/완하하는데 도움이 될 수 있다. 상기 더미 반도체 칩(DCH)은 제2 재배선 기판(RS2)과 전기적으로 연결되지 않는다. 그 외의 구조는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 패키지(1007)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 제2 서브 반도체 패키지(SPK2)는 제2 반도체 칩(CH2)의 제2 칩 측벽(CSW2) 옆에 배치되는 제3 반도체 칩(CH3)을 더 포함할 수 있다. 제3 반도체 칩(CH3)은 제1 반도체 칩(CH1)과 중첩되는 제3칩 도전 범프들(CB3)을 포함할 수 있다. 제3 반도체 칩(CH3)은 제3 내부 연결 부재(ISB3)를 이용하여 제2 재배선 기판(RS2)에 실장될 수 있다. 제4 재배선 패턴들(RP4) 중에 하나(RP4(2))는 제2 반도체 칩(CH2)과 제3 반도체 칩(CH3)을 연결시킨다. 제4 재배선 패턴들(RP4) 중에 다른 하나(RP4(3))는 제3 반도체 칩(CH3)을 제1층 제1 주변 몰드 비아(MV1(P1))에 연결시킬 수 있다. 제3 반도체 칩(CH3)은 내부 전기 회로들을 포함할 수 있다. 제3 반도체 칩(CH3)은 상기 제1 및 제2 반도체 칩들(CH1, CH2)과 다른 종류의 반도체 칩일 수 있다. 제3 반도체 칩(CH3)은 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)과 같이 실리콘을 포함하여 동일/유사한 물성 또는 열팽창률을 가져, 반도체 패키지(1007)의 휨(Warpage)을 억제/완하하는데 도움이 될 수 있다. 그 외의 구조는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 패키지(1008)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제2 서브 반도체 패키지(SPK2)는 제2 반도체 칩(CH2)의 옆에 배치되는 제3 반도체 칩(CH3)을 더 포함할 수 있다. 제3 반도체 칩(CH3)은 제3칩 도전 범프들(CB3)을 포함할 수 있다. 제3 반도체 칩(CH3)의 일부는 제1 반도체 칩(CH1)과 중첩될 수 있고 상기 제3 반도체 칩(CH3)의 다른 일부는 제1 반도체 칩(CH1) 옆으로 돌출될 수 있다. 제3칩 도전 범프들(CB3)의 일부는 제1 반도체 칩(CH1)과 중첩될 수 있고, 제3칩 도전 범프들(CB3)의 다른 일부는 제1 반도체 칩(CH1)과 중첩되지 않는다. 제2 반도체 칩(CH2)과 제3 반도체 칩(CH3)은 제4 재배선 패턴들(RP4) 중 하나(RP4(1))에 의해 전기적으로 연결될 수 있다. 제1 내지 제3 반도체 칩들(CH1~CH3)은 서로 동일하거나 다를 수 있다.
제1층 몰드 비아들(MV1)은 도 11의 도면에서 제1 반도체 칩(CH1)의 우측에 배치되는 제1층 우측 몰드 비아들(MV1(R))과 제1 반도체 칩(CH1)의 좌측에 배치되는 제1층 좌측 몰드 비아들(MV1(L))을 포함할 수 있다. 제1층 우측 몰드 비아들(MV1(R))의 일부는 제2 반도체 칩(CH2)의 제2 도전 범프들(CB2)의 일부와 각각 수직하게 정렬될 수 있으며, 제2 반도체 칩(CH2)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제1층 좌측 몰드 비아들(MV1(L))의 일부는 제3 반도체 칩(CH3)의 제3 도전 범프들(CB3)의 일부와 각각 수직하게 정렬될 수 있으며, 제3 반도체 칩(CH3)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제1 반도체 칩(CH1)은 제2 재배선 패턴들(RP2) 중의 하나(RP2(1))에 의해 제2 반도체 칩(CH2)과 연결될 수 있다. 제1 반도체 칩(CH1)은 제2 재배선 패턴들(RP2) 중의 다른 하나(RP2(2))에 의해 제3 반도체 칩(CH3)과 연결될 수 있다. 그 외의 구조는 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 본 예에 따른 반도체 패키지(1009)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 제1 반도체 칩(CH1) 옆에 배치되는 제4 반도체 칩(CH4)을 더 포함한다. 제4 반도체 칩(CH4)은 제4칩 도전 범프들(CB4)을 포함할 수 있다. 제4 반도체 칩(CH4)은 제4 내부 연결 부재(ISB4)를 이용하여 제1 재배선 기판(RS1)에 실장될 수 있다. 제1 반도체 칩(CH1)과 제4 반도체 칩(CH4)은 제2 재배선 패턴들(RP2) 중에 하나(RP2(1))에 의해 서로 연결될 수 있다. 제2 반도체 칩(CH2)은 제1 반도체 칩(CH1)과 중첩되지 않는다. 제2 반도체 칩(CH2)의 일부는 제4 반도체 칩(CH4)와 중첩되며 제2 반도체 칩(CH2)의 다른 일부는 제4 반도체 칩(CH4) 옆으로 돌출될 수 있다.
제2 서브 반도체 패키지(SPK2)는 제2 반도체 칩(CH2)의 옆에 배치되는 제3 반도체 칩(CH3)을 더 포함할 수 있다. 제3 반도체 칩(CH3)은 제3칩 도전 범프들(CB3)을 포함할 수 있다. 제3 반도체 칩(CH3)의 일부는 제1 반도체 칩(CH1)과 중첩될 수 있고 상기 제3 반도체 칩(CH3)의 다른 일부는 제1 반도체 칩(CH1) 옆으로 돌출될 수 있다. 제3칩 도전 범프들(CB3)의 일부는 제1 반도체 칩(CH1)과 중첩될 수 있고, 제3칩 도전 범프들(CB3)의 다른 일부는 제1 반도체 칩(CH1)과 중첩되지 않는다. 제2 반도체 칩(CH2)과 제3 반도체 칩(CH3)은 제4 재배선 패턴들(RP4) 중 하나(RP4(1))에 의해 전기적으로 연결될 수 있다. 제1 내지 제4 반도체 칩들(CH1~CH4)은 서로 동일하거나 다를 수 있다.
제1층 몰드 비아들(MV1)은 도 12의 도면에서 제4 반도체 칩(CH4)의 우측에 배치되는 제1층 우측 몰드 비아들(MV1(R))과 제1 반도체 칩(CH1)의 좌측에 배치되는 제1층 좌측 몰드 비아들(MV1(L))을 포함할 수 있다. 제1층 우측 몰드 비아들(MV1(R))의 일부는 제2 반도체 칩(CH2)의 제2 도전 범프들(CB2)의 일부와 각각 수직하게 정렬될 수 있으며, 제2 반도체 칩(CH2)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제1층 좌측 몰드 비아들(MV1(L))의 일부는 제3 반도체 칩(CH3)의 제3 도전 범프들(CB3)의 일부와 각각 수직하게 정렬될 수 있으며, 제3 반도체 칩(CH3)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제1 반도체 칩(CH1)은 제2 재배선 패턴들(RP2) 중의 하나(RP2(1))에 의해 제4 반도체 칩(CH4)과 연결될 수 있다. 제1 반도체 칩(CH1)은 제2 재배선 패턴들(RP2) 중의 다른 하나(RP2(2))에 의해 제3 반도체 칩(CH3)과 연결될 수 있다. 제4 반도체 칩(CH4)은 제2 재배선 패턴들(RP2) 중의 또 다른 하나(RP2(3))에 의해 제2 반도체 칩(CH2)과 연결될 수 있다. 그 외의 구조는 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13을 참조하면, 본 예에 따른 반도체 패키지(1010)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 제1 반도체 칩(CH1) 옆에 배치되는 제4 반도체 칩(CH4)을 더 포함한다. 제2 서브 반도체 패키지(SPK2)는 제2 반도체 칩(CH2)의 옆에 배치되는 제3 반도체 칩(CH3)을 더 포함할 수 있다.
제1층 몰드 비아들(MV1)은 도 13의 도면에서 제1 반도체 칩(CH1)의 우측에 배치되는 제1층 좌측 몰드 비아들(MV1(L))과 제4 반도체 칩(CH4)의 좌측에 배치되는 제1층 우측 몰드 비아들(MV1(R))을 포함할 수 있다. 제1층 우측 몰드 비아들(MV1(R))의 일부는 제2 반도체 칩(CH2)의 제2 도전 범프들(CB2)의 일부와 각각 수직하게 정렬될 수 있으며, 제2 반도체 칩(CH2)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제1층 좌측 몰드 비아들(MV1(L))의 일부는 제3 반도체 칩(CH3)의 제3 도전 범프들(CB3)의 일부와 각각 수직하게 정렬될 수 있으며, 제3 반도체 칩(CH3)을 제1 재배선 기판(RS1)에 연결시킬 수 있다. 제2 반도체 칩(CH2)과 제3 반도체 칩(CH3)은 제2 재배선 패턴들(RP2) 중 하나(RP2(1))에 의해 전기적으로 연결될 수 있다. 제1 반도체 칩(CH1)은 제2 재배선 패턴들(RP2) 중의 다른 하나(RP2(2))에 의해 제3 반도체 칩(CH3)과 연결될 수 있다. 제4 반도체 칩(CH4)은 제2 재배선 패턴들(RP2) 중의 또 다른 하나(RP2(3))에 의해 제2 반도체 칩(CH2)과 연결될 수 있다. 그 외의 구조는 도 12를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14a는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14a를 참조하면, 본 예에 따른 반도체 패키지(1011)는 차례로 적층된 제1 내지 제4 서브 반도체 패키지들(SPK1, SPK2, SPK3, SPK4)를 포함한다. 제1 서브 반도체 패키지(SPK1)와 제2 서브 반도체 패키지(SPK2)는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 제2 서브 반도체 패키지(SPK2)는 제2층 몰드 비아들(MV2)을 더 포함할 수 있다. 제3 서브 반도체 패키지(SPK3)은 제3 재배선 기판(RS3), 제3 반도체 칩(CH3), 제3 몰드막(MD3) 및 제3층 몰드 비아들(MV3)을 포함할 수 있다. 제3 재배선 기판(RS3)은 차례로 적층된 제6 재배선 절연막(RL6)과 제7 재배선 절연막(RL7), 제6 재배선 패턴(RP6) 및 제7 재배선 패턴(RP7)을 포함할 수 있다. 제4 서브 반도체 패키지(SPK4)는 제4 재배선 기판(RS4), 제4 반도체 칩(CH4) 및 제4 몰드막(MD4)을 포함할 수 있다. 제4 재배선 기판(RS4)은 차례로 적층된 제8 재배선 절연막(RL8)과 제9 재배선 절연막(RL9), 제8 재배선 패턴(RP8) 및 제9 재배선 패턴(RP9)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(CH1~CH4)은 제1 방향(D1)으로 서로 오프셋될 수 있다. 제1 내지 제4 반도체 칩들(CH1~CH4)은 계단 형태를 이룰 수 있다.
제3 반도체 칩(CH3)은 제2층 몰드 비아들(MV2) 중 하나(MV2(1))와 제4 재배선 패턴들(RP4) 중 하나(RP4(1))에 의해 제2 반도체 칩(CH2)과 전기적으로 연결될 수 있다. 제4 반도체 칩(CH4)은 제3층 몰드 비아들(MV3) 중 하나(MV3(1))와 제6 재배선 패턴들(RP6) 중 하나(RP6(1))에 의해 제3 반도체 칩(CH3)과 전기적으로 연결될 수 있다. 제3 반도체 칩(CH3)은, 서로 수직하게 정렬되는, 제2층 몰드 비아들(MV2) 중 다른 하나(MV2(2))와 제1층 몰드 비아들(MV1) 중 다른 하나(MV1(1))에 의해 제1 재배선 기판(RS1)과 전기적으로 연결될 수 있다. 제4 반도체 칩(CH4)은 서로 수직하게 정렬되는 제1층 내지 제3층 몰드 비아들(MV1~MV3)에 의해 제1 재배선 기판(RS1)과 전기적으로 연결될 수 있다. 그 외의 구조는 도 1 내지 도 13을 참조하여 설명한 바와 동일/유사할 수 있다.
도 14b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 14b를 참조하면, 본 예에 따른 반도체 패키지(1012)는 차례로 적층된 제1 내지 제4 서브 반도체 패키지들(SPK1, SPK2, SPK3, SPK4)를 포함한다. 제1 서브 반도체 패키지(SPK1)와 제2 서브 반도체 패키지(SPK2)는 도 14a를 참조하여 설명한 바와 동일/유사할 수 있다. 제2 서브 반도체 패키지(SPK2)는 도 14a의 제2 서브 반도체 패키지(SPK2)와 유사하되 제1 더미 반도체 칩(DCH1)과 제1 접착막(52)을 더 포함할 수 있다. 제3 서브 반도체 패키지(SPK3)는 도 14a의 제3 서브 반도체 패키지(SPK3)와 유사하되 제2 더미 반도체 칩(DCH2)과 제2 접착막(54)을 더 포함할 수 있다. 제4 서브 반도체 패키지(SPK4)는 도 14a의 제4 서브 반도체 패키지(SPK4)와 유사하되 제3 더미 반도체 칩(DCH3)과 제3 접착막(56)을 더 포함할 수 있다. 상기 제1 내지 제3 더미 반도체 칩들(DCH1~DCH3)의 폭들은 서로 다를 수 있다. 예를 들어 제2 더미 반도체 칩(DCH2)의 폭은 제1 더미 반도체 칩(DCH1)의 폭보다 크고, 제3 더미 반도체 칩(DCH3)의 폭보다 작을 수 있다.
제3 반도체 칩(CH3)은 제2층 몰드 비아들(MV2) 중 하나(MV2(1)), 제1층 몰드 비아들(MV1) 중 하나(MV1(1)), 제2 재배선 패턴들(RP2) 중 하나(RP2(2)) 그리고 제1층 몰드 비아들(MV1) 중 다른 하나(MV1(2))에 의해 제2 반도체 칩(CH2)과 전기적으로 연결될 수 있다. 제4 반도체 칩(CH4)은 제3층 몰드 비아들(MV3) 중 하나(MV3(1)), 제2층 몰드 비아들(MV2) 중 다른 하나(MV2(2)), 제1층 몰드 비아들(MV1) 중 또 다른 하나(MV1(3)) 및 제2 재배선 패턴들(RP2) 중 다른 하나(RP2(3))에 의해 제3 반도체 칩(CH3)과 전기적으로 연결될 수 있다. 그 외의 구조는 도 14a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14b에서 제1 내지 제3 더미 반도체 칩들(DCH1~DCH3) 중 적어도 하나는 도 10의 제3 반도체 칩(CH3)처럼 실제로 기능을 하는 임의의 반도체 칩으로 대체될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2a 및 도 15를 참조하면, 본 예에 따른 반도체 패키지(1013)은 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1서브 반도체 패키지(SPK1)은 제1 재배선 기판(RS1) 상에 제2 방향(D2)으로 나란히 실장된 제1 반도체 칩(CH1)과 제3 반도체 칩(CH3)을 포함한다. 제1서브 반도체 패키지(SPK1)은 제1 몰드막(MD1)을 관통하며 제3 반도체 칩(CH3)의 제2칩 도전 범프들(CB2)과 중첩되는 제1층 후면 몰드 비아들(MV1(B))을 포함할 수 있다. 제2 서브 반도체 패키지(SPK2)은 제2 재배선 기판(RS2) 상에 제2 방향(D2)으로 나란히 실장된 제2 반도체 칩(CH2)과 제4 반도체 칩(CH4)을 포함한다. 제2 반도체 칩(CH2)의 일부는 제1 반도체 칩(CH1)과 중첩된다. 제4 반도체 칩(CH4)의 일부는 제3 반도체 칩(CH3)과 중첩된다. 제1서브 반도체 패키지(SPK1)은 제1 몰드막(MD1)을 관통하며 제4 반도체 칩(CH4)의 제4칩 도전 범프들(CB4)과 중첩되는 제1층 전면 몰드 비아들(MV1(F))을 포함할 수 있다. 그 외의 구조는 도 1내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16a는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 16b는 도 16a의 평면을 가지는 반도체 패키지의 사시도이다. 도 16b에서 제2 재배선 기판(RS2)는 생략되었다.
도 16a 및 도 16b를 참조하면, 본 예에 따른 반도체 패키지(1014)에서 제2 반도체 칩(CH2)은 제1 반도체 칩(CH1)과 교차할 수 있다. 제2 반도체 칩(CH2)은 제1 방향(D1)으로 길쭉할 수 있고 이의 양단에 인접하여 제2칩 도전 범프들(CB2)이 배치될 수 있다. 제1 반도체 칩(CH1)은 제2 방향(D2)으로 길쭉할 수 있고 이의 양단에 인접하여 제1칩 도전 범프들(CB1)이 배치될 수 있다. 제2 칩 도전 범프들(CB2)은 모두 제1 반도체 칩(CH1)과 중첩되지 않고, 제1 반도체 칩(CH1)의 양 옆으로 노출될 수 있다. 제1층 몰드 비아들(MV1)은 제1 반도체 칩(CH1)의 양 옆에 배치될 수 있다. 그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 17을 참조하면, 본 예에 따른 반도체 패키지(1015)는 차례로 적층된 제1 서브 반도체 패키지(SPK1)과 제2 서브 반도체 패키지(SPK2)를 포함한다. 제1 서브 반도체 패키지(SPK1)는 제1 재배선 기판(RS1), 제1 반도체 칩(CH1), 제1 몰드막(MD1) 및 제1층 몰드 비아들(MV1)을 포함한다. 제2 서브 반도체 패키지(SPK2)는 제2 재배선 기판(RS2), 제2 반도체 칩(CH2) 및 제2 몰드막(MD2)을 포함한다. 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)은 각각 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
제2칩 도전 범프들(CB2) 간의 간격은 제1층 몰드 비아들(MV1)의 간격과 다를 수 있다. 제2 반도체 칩(CH2)의 제2칩 제2 중심 도전 범프(CB2(C2))는 제4 재배선 패턴들(RP4) 중 하나(RP4(3))의 라인부(LP)에 의해 제1층 제2 중심 몰드 비아(MV1(C2))에 연결될 수 있다. 이때 제2칩 제2 중심 도전 범프(CB2(C2))는 제1층 제2 중심 몰드 비아(MV1(C2))과 수직하게 정렬되지 않을 수 있다. 제1층 제2 중심 몰드 비아(MV1(C2))는 제1 재배선 패턴들(RP1) 중 하나(RP1(1))에 의해 언더 범프들(UB) 중 하나에 연결될 수 있다. 제1층 제2 중심 몰드 비아(MV1(C2))는 제1 재배선 패턴들(RP1) 중 하나(RP1(1))의 비아 부분(VP)과 수직하게 정렬되지 않을 수 있다.
제2 반도체 칩(CH2)의 제2칩 우측 도전 범프들(CB2(R)) 중 일부 서로 인접하는 것들은 제4 재배선 패턴들(RP4) 중 다른 하나(RP4(4))의 라인부(LP)에 의해 서로 연결되어 제1층 우측 몰드 비아들(MV1(R)) 중 하나에 연결될 수 있다.
제2칩 우측 도전 범프들(CB2(R)) 중 하나는 제1층 우측 몰드 비아들(MV1(R)) 중 다른 하나, 제1 비아 구조체(VS1) 및 제2 비아 구조체(VS2)와 수직하게 정렬될 수 있다. 그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17의 반도체 패키지(1015)에서는 위와 같이 재배선 패턴들을 이용하여 몰드 비아들(MV1)의 피치(pitch)와 배치의 한계를 극복하고 외부 연결 단자(OSB)와의 라우팅(Routing)을 용이하게 할 수 하여 배선 자유도를 증가시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 17의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막;
    상기 제1 몰드막 상의 제2 재배선 기판;
    상기 제2 재배선 기판 상에 배치되며 상기 제1 반도체 칩과 중첩되지 않는 제2칩 제1 도전 범프를 포함하는 제2 반도체 칩, 상기 제2 반도체 칩은 서로 반대되는 제1 측벽과 제2 측벽을 가지고, 상기 제1 측벽은 상기 제1 반도체 칩과 중첩되되 상기 제2 측벽은 상기 제1 반도체 칩과 중첩되지 않고; 및
    상기 제1 몰드막을 관통하여 상기 제2칩 제1 도전 범프와 상기 제1 재배선 기판을 연결시키며, 상기 제2칩 제1 도전 범프와 중첩되는 제1 몰드 비아를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 재배선 기판은 상기 제1 몰드 비아와 연결되는 제1 비아 구조체를 포함하고,
    상기 제2 재배선 기판은 상기 제2칩 제1 도전 범프와 연결되는 제2 비아 구조체를 포함하고,
    상기 제2칩 제1 도전 범프, 상기 제2 비아 구조체, 상기 제1 몰드 비아 및 상기 제1 비아 구조체는 수직하게 정렬되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1 비아 구조체와 상기 제2 비아 구조체는 각각 적층된 복수개의 비아들을 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 재배선 기판 상에 배치며 상기 제2 반도체 칩의 상기 제1 측벽에 인접하며 상기 제1 반도체 칩과 중첩되는 더미 반도체 칩; 및
    상기 더미 반도체 칩과 상기 제2 재배선 기판 사이에 개재되는 접착막을 더 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 더미 반도체 칩은 상기 제2 재배선 기판과 전기적으로 연결되지 않으며, 실리콘을 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩은 서로 이격된 제1칩 제1 도전 범프와 제1칩 제2 도전 범프를 가지고,
    상기 제1 재배선 기판은:
    상기 제1 몰드 비아와 상기 제1칩 제1 도전 범프를 연결하는 제1 재배선 패턴, 및
    상기 제1칩 제2 도전 범프와 연결되며 상기 제1 재배선 패턴과 이격되며 상기 제1칩 제2 도전 범프와 중첩되는 비아 구조체를 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 반도체 칩을 덮는 제2 몰드막;
    상기 제2 몰드막 상의 제3 재배선 기판;
    상기 제3 재배선 기판 상에 배치되며 제3칩 도전 범프를 포함하는 제3 반도체 칩;
    상기 제1 몰드막을 관통하며 상기 제1 몰드 비아와 이격되는 제2 몰드 비아; 및
    상기 제2 몰드막을 관통하는 제3 몰드 비아를 더 포함하되,
    상기 제1 내지 제3 반도체 칩들은 제1 방향으로 서로 오프셋되고,
    상기 제2 몰드 비아 및 상기 제3 몰드 비아는 상기 제3칩 도전 범프와 연결되며,
    상기 제3칩 도전 범프, 상기 제3 몰드 비아 및 상기 제2 몰드 비아는 서로 수직하게 정렬되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 몰드 비아와 이격되며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩과 중첩되지 않는 위치에서 상기 제1 몰드막을 관통하는 제2 몰드 비아를 더 포함하되,
    상기 제2 반도체 칩은 상기 제2칩 제1 도전 범프와 이격되는 제2칩 제2 도전 범프 및 제2칩 제3 도전 범프를 가지고,
    상기 제2 재배선 기판은 상기 제2칩 제1 도전 범프와 상기 제2칩 제2 도전 범프를 상기 제2 몰드 비아에 연결시키는 재배선 패턴을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 재배선 기판 상에 배치되며 상기 제2 반도체 칩과 이격되는 제3 반도체 칩; 및
    상기 제1 몰드막을 관통하여 상기 제3 반도체 칩과 상기 제1 재배선 기판을 연결시키는 제2 몰드 비아를 더 포함하되,
    상기 제3 반도체 칩은 상기 제1 반도체 칩과 중첩되지 않는 제3칩 도전 범프를 포함하고,
    상기 제3칩 도전 범프는 상기 제2 몰드 비아와 중첩되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 재배선 기판 상에서 상기 제2 반도체 칩의 옆에 배치되는 제3 반도체 칩;
    상기 제1 재배선 기판 상에서 상기 제1 반도체 칩의 옆에 배치되는 제4 반도체 칩; 및
    상기 제1 몰드막을 관통하여 상기 제3 반도체 칩과 상기 제1 재배선 기판을 연결시키는 제2 몰드 비아를 더 포함하며,
    상기 제3 반도체 칩은 상기 제2 몰드 비아와 연결되는 제3칩 도전 범프를 가지고,
    상기 제2 몰드 비아와 상기 제3칩 도전 범프는 수직하게 정렬되는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 몰드막을 관통하며 상기 제1 몰드 비아와 이격된 제2 몰드 비아를 더 포함하되,
    상기 제2 반도체 칩은 상기 제2칩 제1 도전 범프와 이격되며 상기 제1 반도체 칩과 중첩되지 않으며 상기 제2 몰드 비아와 연결되는 제2칩 제2 도전 범프를 더 포함하고,
    상기 제1 재배선 기판은 상기 제1 몰드 비아와 상기 제2 몰드 비아를 연결시키는 재배선 패턴을 포함하는 반도체 패키지.
  12. 제1 재배선 기판;
    상기 제1 재배선 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 제1 재배선 기판을 덮는 제1 몰드막;
    상기 제1 몰드막 상의 제2 재배선 기판;
    상기 제2 재배선 상에 배치되며 상기 제1 반도체 칩과 일부 중첩되는 제2 반도체 칩;
    상기 제1 반도체 칩의 옆에서 상기 제1 몰드막을 관통하며 상기 제2 반도체 칩과 중첩되는 제1 몰드 비아; 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩과 중첩되지 않는 위치에서 상기 제1 몰드막을 관통하여 상기 제1 몰드 비아와 이격되는 제2 몰드 비아를 포함하되,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 중첩되지 않으며 상기 제1 몰드 비아와 연결되는 제2칩 제1 도전 범프, 그리고 상기 제1 반도체 칩과 중첩되며 상기 제2 몰드 비아와 연결되는 제2칩 제2 도전 범프를 포함하고,
    상기 제1 몰드 비아는 상기 제2칩 제1 도전범프와 중첩되고,
    상기 제2 재배선 기판은 상기 제2칩 제2 도전 범프와 상기 제2 몰드 비아를 연결시키는 재배선 패턴을 포함하고,
    상기 제2 반도체 칩은 제1 방향으로 제1 폭을 가지고,
    상기 제1 반도체 칩과 중첩되는 상기 제2 반도체 칩의 일부는 상기 제1 방향으로 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭의 10~90%인 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 재배선 기판은 상기 제1 몰드 비아와 연결되는 제1 비아 구조체를 포함하고,
    상기 제2 재배선 기판은 상기 제2칩 제1 도전 범프와 연결되는 제2 비아 구조체를 포함하고,
    상기 제2칩 제1 도전 범프, 상기 제2 비아 구조체, 상기 제1 몰드 비아 및 상기 제1 비아 구조체는 수직하게 정렬되는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 제1 재배선 기판에 본딩되고 상기 제1 비아 구조체와 연결되는 솔더볼을 더 포함하되,
    상기 제1 재배선 기판은 상기 제1 비아구조체와 상기 솔더볼 사이의 언더 범프를 더 포함하며,
    상기 제1 비아구조체, 상기 언더범프 및 상기 솔더볼은 수직하게 정렬되는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제2 재배선 기판 상에 배치며 상기 제2 반도체 칩의 일 측벽에 인접하며 상기 제1 반도체 칩과 중첩되는 더미 반도체 칩; 및
    상기 더미 반도체 칩과 상기 제2 재배선 기판 사이에 개재되는 접착막을 더 포함하는 반도체 패키지.
  16. 차례로 적층되는 제1 재배선 기판, 제1 반도체 칩, 제2 재배선 기판, 제2 반도체 칩, 제3 재배선 기판, 및 제3 반도체 칩;
    상기 제1 재배선 기판과 상기 제2 재배선 기판 사이의 제1 몰드막;
    상기 제2 재배선 기판과 상기 제3 재배선 기판 사이의 제2 몰드막;
    상기 제1 몰드막을 관통하며 서로 이격되는 제1 몰드 비아 및 제2 몰드 비아; 및
    상기 제2 몰드막을 관통하는 제3 몰드 비아를 포함하되,
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩은 제1 방향으로 서로 오프셋 되며,
    상기 제2 반도체 칩은 상기 제1 몰드 비아를 통해 상기 제1 재배선 기판과 연결되고,
    상기 제3 반도체 칩은 서로 수직하게 정렬되는 상기 제3 몰드 비아와 상기 제2 몰드 비아를 통해 상기 제1 재배선 기판과 연결되는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 몰드 비아와 연결되는 제2칩 도전 범프를 포함하고,
    상기 제2칩 도전 범프와 상기 제1 몰드 비아는 서로 수직하게 정렬되는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 제3 반도체 칩은 상기 제3 몰드 비아와 연결되는 제3칩 도전 범프를 포함하고,
    상기 제2 몰드 비아, 상기 제3 몰드 비아 및 상기 제3칩 도전 범프는 서로 수직하게 정렬되는 반도체 패키지.
  19. 제16 항에 있어서,
    상기 제1 재배선 기판은 상기 제1 몰드 비아와 상기 제2 몰드 비아를 연결하는 재배선 패턴을 더 포함하되,
    상기 제3 반도체 칩은 상기 제3 몰드 비아, 상기 제2 몰드 비아, 상기 재배선 패턴 및 상기 제1 몰드 비아에 의해 상기 제2 반도체 칩과 전기적으로 연결되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제2 재배선 기판 상에 위치하며 상기 제2 반도체 칩과 이격된 제1 더미 반도체 칩; 및
    상기 제3 재배선 기판 상에 위치하며 상기 제3 반도체 칩과 이격된 제2 더미 반도체 칩을 더 포함하되,
    상기 제1 더미 반도체 칩의 폭은 상기 제2 더미 반도체 칩의 폭과 다른 반도체 패키지.

KR1020210044148A 2021-04-05 2021-04-05 반도체 패키지 KR20220138539A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210044148A KR20220138539A (ko) 2021-04-05 2021-04-05 반도체 패키지
US17/457,660 US12062647B2 (en) 2021-04-05 2021-12-05 Semiconductor package
CN202210095556.8A CN115206946A (zh) 2021-04-05 2022-01-26 半导体封装件
US18/761,580 US20240355796A1 (en) 2021-04-05 2024-07-02 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210044148A KR20220138539A (ko) 2021-04-05 2021-04-05 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220138539A true KR20220138539A (ko) 2022-10-13

Family

ID=83450119

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210044148A KR20220138539A (ko) 2021-04-05 2021-04-05 반도체 패키지

Country Status (3)

Country Link
US (2) US12062647B2 (ko)
KR (1) KR20220138539A (ko)
CN (1) CN115206946A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101348748B1 (ko) * 2007-08-24 2014-01-08 삼성전자주식회사 재배선 기판을 이용한 반도체 패키지 제조방법
KR101346420B1 (ko) 2011-12-29 2014-01-10 주식회사 네패스 반도체 패키지 및 그 제조 방법
US9396300B2 (en) 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
FR3024504B1 (fr) 2014-07-31 2016-08-26 Poclain Hydraulics Ind Dispositif de distribution pour une machine hydraulique
US9589936B2 (en) 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10001611B2 (en) 2016-03-04 2018-06-19 Inphi Corporation Optical transceiver by FOWLP and DoP multichip integration
US10847505B2 (en) 2018-04-10 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip semiconductor package
US10840197B2 (en) 2018-10-30 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US20200357770A1 (en) * 2019-05-08 2020-11-12 Powertech Technology Inc. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
CN115206946A (zh) 2022-10-18
US12062647B2 (en) 2024-08-13
US20220320053A1 (en) 2022-10-06
US20240355796A1 (en) 2024-10-24

Similar Documents

Publication Publication Date Title
US10643977B2 (en) Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
JP4917225B2 (ja) 半導体装置
JP5222509B2 (ja) 半導体装置
US6172418B1 (en) Semiconductor device and method for fabricating the same
EP2764513B1 (en) Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
TW202203410A (zh) 半導體封裝
US20130161836A1 (en) Semiconductor package having interposer comprising a plurality of segments
KR100524975B1 (ko) 반도체 장치의 적층형 패키지
WO2013052322A2 (en) Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US20240355796A1 (en) Semiconductor package
TWI511264B (zh) 用於無窗之導線接合總成之短線最小化
JP2005286126A (ja) 半導体装置
TW202230651A (zh) 半導體封裝
US10008441B2 (en) Semiconductor package
US11410971B2 (en) Chip package structure
JP2007134426A (ja) マルチチップモジュール
KR20220025551A (ko) 반도체 패키지
KR101169688B1 (ko) 반도체 장치 및 적층 반도체 패키지
US11309288B2 (en) Electronic system, die assembly and device die
KR20220167625A (ko) 보강 패턴을 포함하는 반도체 패키지
KR20230026903A (ko) 반도체 패키지
KR20230056086A (ko) 반도체 패키지
JP2024535293A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination