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KR20230048949A - 반도체 패키지 - Google Patents

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KR20230048949A
KR20230048949A KR1020210131968A KR20210131968A KR20230048949A KR 20230048949 A KR20230048949 A KR 20230048949A KR 1020210131968 A KR1020210131968 A KR 1020210131968A KR 20210131968 A KR20210131968 A KR 20210131968A KR 20230048949 A KR20230048949 A KR 20230048949A
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KR
South Korea
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layer
redistribution
laser mark
metal layer
laser
Prior art date
Application number
KR1020210131968A
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Inventor
송인형
김종윤
서상훈
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삼성전자주식회사
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Publication date
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Priority to US17/813,362 priority patent/US20230107492A1/en
Priority to CN202211219705.3A priority patent/CN115939105A/zh
Priority to TW111137477A priority patent/TW202329345A/zh
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Abstract

본 발명의 반도체 패키지는 적어도 하나의 반도체 칩을 밀봉하는 봉지층; 상기 봉지층 상에 배치된 재배선 레벨층; 상기 재배선 레벨층 상에 배치된 레이저 마크 금속층; 및 상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함한다. 레이저 마크는 반도체 패키지의 다양한 정보를 표시하는 글자, 숫자, 인식 코드 등을 포함한다.

Description

반도체 패키지{semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 레이저 마크를 포함하는 반도체 패키지에 관한 것이다.
반도체 칩을 포함하는 반도체 패키지의 표면에는 제품 정보를 표시하는 레이저 마크(mark)가 표시될 수 있다. 반도체 패키지가 얇아짐에 따라 패키지 손상 없이 레이저 마크를 형성하는 것이 어려울 수 있다. 또한, 레이저 마크는 사용자가 쉽게 인식할 수 있는 시인성(visibility)이 좋아야 한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키지 손상 없이 시인성을 가질 수 있는 레이저 마크를 포함하는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 적어도 하나의 반도체 칩을 밀봉하는 봉지층; 상기 봉지층 상에 배치된 재배선 레벨층; 상기 재배선 레벨층 상에 배치된 레이저 마크 금속층; 및 상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 반도체 칩이 위치하는 팬인 영역, 및 상기 팬인 영역을 둘러싸고 내부 배선층을 구비하는 패키지 요소를 포함하는 팬아웃 영역. 상기 팬인 영역의 반도체 칩을 밀봉하는 팬인 봉지층을 포함하는 패키지 바디 레벨층; 상기 패키지 바디 레벨층의 하면 상에 배치됨과 아울러 상기 팬아웃 영역으로 연장된 제1 재배선층 및 상기 제1 재배선층을 절연하는 제1 재배선 절연층을 포함하는 제1 재배선 레벨층; 상기 패키지 바디 레벨층의 상면 상에 배치되고 상기 팬아웃 영역으로 연장된 제2 재배선층 및 상기 제2 재배선층을 절연하는 제2 재배선 절연층을 포함하는 제2 재배선 레벨층; 상기 제2 재배선 레벨층 상에 배치된 레이저 마크 금속층; 및 상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 반도체 칩이 위치하는 팬인 영역, 및 상기 팬인 영역을 둘러싸고 내부 배선층을 구비하는 팬아웃 영역. 상기 팬인 영역의 반도체 칩 및 상기 팬아웃 영역의 상기 내부 배선층을 밀봉하는 봉지층을 포함하는 패키지 바디 레벨층; 상기 패키지 바디 레벨층의 하면 상에 배치됨과 아울러 상기 팬아웃 영역으로 연장된 제1 재배선층 및 상기 제1 재배선층을 절연하는 제1 재배선 절연층을 포함하는 제1 재배선 레벨층; 상기 패키지 바디 레벨층의 상면 상에 배치되고 상기 팬아웃 영역으로 연장된 제2 재배선층 및 상기 제2 재배선층을 절연하는 제2 재배선 절연층을 포함하는 제2 재배선 레벨층; 상기 팬인 영역의 상기 제2 재배선 레벨층 상에 배치되고 복수개의 서브 금속층들로 구성된 레이저 마크 금속층; 및 상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함한다.
본 발명의 기술적 사상의 반도체 패키지는 재배선 레벨층 상에 배치된 레이저 마크 금속층, 및 레이저 마크 금속층에 형성된 레이저 마크를 포함한다. 이에 따라, 본 발명의 기술적 사상의 반도체 패키지는 패키지 손상 없이 시인성 있는 레이저 마크를 구비할 수 있다. 본 발명의 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서보다 쉽게 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지의 상부 평면도이다.
도 3a는 도 1 및 도 2의 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
도 3b는 도 3a의 레이저 마크를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 도 3a 및 도 3b의 레이저 마크의 다양한 배치예를 설명하기 위한 평면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 9 내지 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 갖는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 갖는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
구체적으로, 도 1에 도시한 반도체 패키지(PK1)는 XZ 방향, 즉 X 방향 및 Z 방향에 따른 단면도일 수 있다. 반도체 패키지(PK1)는 팬아웃(fan-out) 반도체 패키지일 수 있다. 반도체 패키지(PK1)는 FOWLP(Fan Out Wafer Level Package) 형태의 패키지일 수 있다.
반도체 패키지(PK1)는 반도체 칩(22)이 위치하는 팬인 영역(fanin) 영역(FI), 및 팬인 영역(FI)의 양측에 위치하는 팬아웃(fan-out) 영역(FO)을 포함할 수 있다. 팬아웃 영역(FO)은 평면적으로 팬인 영역(FI)을 둘러쌀 수 있다. 도 1에서는 반도체 칩(22)이 단일 칩으로 설명하지만, 반도체 칩(22)이 복수개의 칩들이 적층된 적층 칩일 수도 있다.
반도체 칩(22)은 로직 칩, 전원 관리 칩(power management integrated circuit, PMIC 칩) 또는 메모리 칩일 수 있다. 일부 실시예에서, 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시예에서, 메모리 칩은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
반도체 칩(22)은 전면(22a) 및 배면(22b)을 포함할 수 있다. 전면(22a)은 액티브 면일 수 있고, 배면(22b)은 비액티브 면일 수 있다. 전면(22a)에는 칩 솔더 볼(24)이 배치되어 있다. 칩 솔더 볼(24)은 칩 연결 볼이나 칩 연결 범프일 수 있다.
팬아웃 영역(FO)은 내부 배선층(20)을 구비하는 패키지 요소(FE1)를 포함할 수 있다. 내부 배선층(20)은 금속 포스트층, 예컨대 구리 포스트층일 수 있다. 내부 배선층(20)은 금속 비아층일 수 있다. 패키지 요소(FE1)는 내부 배선층(20)을 밀봉하는 팬아웃 봉지층(26a)을 더 포함할 수 있다. 팬아웃 봉지층(26a)은 EMC(Epoxy Molding Compound)로 이루어질 수 있다.
팬인 영역(FI)의 반도체 칩(22)은 팬인 봉지층(26b)에 의해 밀봉될 수 있다. 팬인 봉지층(26b)은 패키지 요소(FE1)를 구성하는 팬아웃 봉지층(26a)과 동일 몸체일 수 있다. 팬인 봉지층(26b)은 패키지 요소(FE1)를 구성하는 팬아웃 봉지층(26a)과 동일한 물질로 구성될 수 있다.
팬인 영역(FI)의 반도체 칩(22), 팬인 영역(FI)의 반도체 칩(22)을 밀봉하는 팬인 봉지층(26a), 및 팬아웃 영역(FO))의 내부 배선층(20) 및 팬아웃 봉지층(26a)을 구비하는 패키지 요소(FE1)는 패키지 바디 레벨층(FBD1)을 구성할 수 있다.
반도체 패키지(PK1)는 제1 재배선 레벨층(RDL1) 및 제2 재배선 레벨층(RDL2)을 포함할 수 있다. 제1 재배선 레벨층(RDL1)은 반도체 칩(22)의 전면(22a) 상부에 형성되므로 전면 재배선 레벨층이라 명명할 수 있다. 제2 재배선 레벨층(RDL2)은 반도체 칩(22)의 배면(22b) 상부에 형성되므로 배면 재배선 레벨층이라 명명할 수도 있다.
제1 재배선 레벨층(RDL1)은 패키지 바디 레벨층(FBD1)의 하면 상에 배치됨과 아울러 팬아웃 영역(FO)으로 연장된 제1 재배선층(12) 및 제1 재배선층(12)을 절연하는 제1 재배선 절연층(10)을 포함할 수 있다. 제1 재배선층(12)은 금속층, 예컨대 구리, 알루미늄, 니켈, 티타늄, 또는 이들의 합금으로 구성될 수 있다. 제1 재배선층(12)은 앞서 제시한 금속 물질의 단층 또는 다층으로 구성될 수 있다.
제1 재배선 절연층(10)은 유전체층을 포함할 수 있다. 제1 재배선 절연층(10)은 폴리벤조사졸(PBO; polybenzoxazole), 벤조사이클로부텐(BCB; benzocyclobutene), 폴리이미드 등을 포함하는 유기 폴리머로 형성될 수 있다. 제1 재배선 절연층(10)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 무기 물질로 형성될 수 있다.
제1 재배선 레벨층(RDL1)은 하부측에 제1 재배선층(12)과 전기적으로 연결되는 제1 재배선 패드(14)를 포함할 수 있다. 제1 재배선 패드(14)는 금속층, 예컨대 구리층. 니켈층, 금층일 수 있다.
도 1에서는 편의상 제1 재배선 패드(14)가 제1 재배선 레벨층(RDL1)에 포함되는 것으로 도시하였으나, 제1 재배선 패드(14)가 제1 재배선 레벨층(RDL) 상에 형성될 수도 있다. 제1 재배선 패드(14) 상에는 제1 솔더 볼(16)이 배치될 수 있다. 제1 솔더 볼(16)은 외부 소자와 연결하기 위한 외부 연결 단자일 수 있다.
제1 재배선 레벨층(RDL1)은 상부측에 제1 재배선층(12)과 전기적으로 연결되는 칩 연결 패드(18) 및 포스트 연결 패드(19)를 포함할 수 있다. 칩 연결 패드(18) 및 포스트 연결 패드(19)는 금속층, 예컨대 구리나 알루미늄층일 수 있다.
일부 실시예에서, 칩 연결 패드(18) 및 포스트 연결 패드(19)는 제1 재배선 레벨층(RDL1)의 제1 재배선 절연층(10) 상에 형성되어 패키지 바디 레벨층(FBD1)에 포함될 수 있다. 일부 실시예에서, 칩 연결 패드(18) 및 포스트 연결 패드(19)는 제1 재배선 절연층(10) 내부에 형성되어 제1 재배선 레벨층(RDL1)에 포함될 수도 있다. 칩 연결 패드(18)는 반도체 칩(22)의 칩 솔더 볼(24)과 전기적으로 연결될 수 있다. 포스트 연결 패드(19)는 내부 배선층(20), 즉 금속 포스트층과 전기적으로 연결될 수 있다.
제2 재배선 레벨층(RDL2)은 패키지 바디 레벨층(FBD1)의 상면 상에 배치됨과 아울러 팬아웃 영역(FO)으로 연장된 제2 재배선층(30), 및 제2 재배선층(30)을 절연하는 제2 재배선 절연층(28)을 포함할 수 있다. 제2 재배선층(30)은 제1 재배선 층(12)과 동일 물질로 형성될 수 있다. 제2 재배선 절연층(28)은 제1 재배선 절연층(10)과 동일 물질로 형성될 수 있다.
반도체 패키지(PK1)는 제2 재배선 패드(32) 및 레이저 마크 금속층(34)을 포함할 수 있다. 제2 재배선 패드(32) 및 레이저 마크 금속층(34)은 동일 레벨에서 동시에 형성될 수 있다. 제2 재배선 패드(32)는 제2 재배선 레벨층(RDL2) 상에 위치할 수 있다. 제2 재배선 패드(32) 및 레이저 마크 금속층(34)은 니켈(Ni), 알루미늄(Al), 철(Fe), 구리(Cu), 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 팔라듐(Pd), 및 백금(Pt)중에서 선택될 수 있다.
제2 재배선 패드(32)는 금속 패드일 수 있다. 제2 재배선 패드(32)는 외부 반도체 패키지와 전기적으로 결합되는 결합 패드(joint pad)일 수 있다. 일부 실시예에서, 제2 재배선 패드(32)는 팬인 영역(FI) 및 팬아웃 영역(FO)에 배치될 수 있다. 일부 실시예에서, 제2 재배선 패드(32)는 팬인 영역(FI)에는 배치되지 않고 팬아웃 영역(FO)에만 배치될 수 있다.
제2 재배선 패드(32)는 제2 재배선층(30)과 전기적으로 연결될 수 있다. 제2 재배선 패드(32)는 제2 재배선 레벨층(RDL2) 상에 레이저 마크 금속층(34)과 떨어져서 배치될 수 있다. 제2 재배선 패드(32)는 금속층, 예컨대 구리나 알루미늄층일 수 있다. 제2 재배선 패드(32) 상에는 솔더 볼(미도시)이 형성되어 외부 반도체 패키지가 탑재될 수 있다.
레이저 마크 금속층(34)은 제2 재배선 레벨층(RDL2) 상에 위치할 수 있다. 레이저 마크 금속층(34)은 제2 재배선 레벨층(RDL2)의 전 표면중 일부 영역 상에 배치되어 있을 수 있다. 레이저 마크 금속층(34)은 재배선 패드(32)와 떨어져서 팬인 영역(FI)의 제2 재배선 레벨층(RDL) 상에 위치할 수 있다. 레이저 마크 금속층(34)은 반도체 칩(22)의 상부, 예컨대 중앙 상부에 위치할 수 있다.
레이저 마크 금속층(34)은 제2 재배선 패드(32)가 형성되지 않은 영역에 배치될 수 있다. 레이저 마크 금속층(34)은 제2 재배선 패드(32)와 전기적으로 연결되지 않는 더미 금속층일 수 있다.
레이저 마크 금속층(34) 내에는 후술하는 바와 같이 레이저에 의해 형성되는 레이저 마크(도 3a의 36)가 위치할 수 있다. 레이저 마크(도 3a의 36)는 반도체 패키지(PK1)의 다양한 정보를 표시하는 글자, 숫자, 인식 코드 등을 포함할 수 있다.
레이저 마크(도 3a의 36)는 제2 재배선 레벨층(RDL2) 상의 레이저 마크 금속층(34) 내에 형성하므로 제2 재배선 레벨층(RDL2)의 손상을 줄일수 있다. 제2 재배선 레벨층(RDL2)에는 레이저가 투과하거나 반사율이 높아 레이저 마크가 잘 형성되지 않으며 시인성도 낮다. 그러나, 본 발명의 반도체 패키지(PK1)는 레이저 마크 금속층(34) 내에 레이저 마크(도 3a의 36)를 용이하게 형성함과 아울러 시인성도 향상시킬 수 있다. 레이저 마크 금속층(34), 및 레이저 마크 금속층(34) 내에 형성되는 레이저 마크에 대하여는 후에 보다 상세하게 설명한다.
도 2는 도 1의 반도체 패키지의 상부 평면도이다.
구체적으로, 도 2에서 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 2에 도시한 반도체 패키지(PK1)는 XY 방향, 즉 X 방향 및 Y 방향에 따른 평면도일 수 있다. 반도체 패키지(PK1)는 X 방향 및 Y 방향으로 각각 LX1 및 LY1의 길이를 가질 수 있다. 일부 실시예에서, LX1 및 LY1은 10mm 내지 60mm일 수 있다. 도 2에서는 LX1이 LY1보다 크게 도시하였지만, LX1과 LY1은 동일할 수도 있고 LX1이 LY1보다 작을 수도 있다.
반도체 패키지(PK1)는 반도체 칩(22)을 포함할 수 있다. 반도체 칩(22)은 X 방향 및 Y 방향으로 각각 LX2 및 LY2의 길이를 가질 수 있다. 일부 실시예에서, LX2 및 LY2은 2mm 내지 55mm일 수 있다. 일부 실시예에서, 반도체 칩(22)의 평면 면적은 상기 반도체 패키지(PK1)의 평면 면적의 4% 내지 84%일 수 있다.
반도체 패키지(PK1)는 레이저 마크 금속층(34)을 포함할 수 있다. 레이저 마크 금속층(34)은 반도체 패키지(PK1)의 중앙 영역에 위치할 수 있다. 레이저 마크 금속층(34)은 반도체 칩(22) 상의 중앙 영역에 위치할 수 있다. 레이저 마크 금속층(34)은 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28)의 중앙 영역 상에 위치할 수 있다.
제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28)의 주변 영역 상에는 제2 재배선 패드(32)가 위치할 수 있다. 다시 말해, 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28) 상에 제2 재배선 패드(32)가 형성되지 않은 영역에 레이저 마크 금속층(34)이 위치할 수 있다.
레이저 마크 금속층(34)은 X 방향 및 Y 방향으로 각각 LX3 및 LY3의 길이를 가질 수 있다. 일부 실시예에서, LX3 및 LY3은 1mm 내지 50mm일 수 있다. 일부 실시예에서, 레이저 마크 금속층(34)의 평면 면적은 상기 반도체 패키지(PK1)의 평면 면적의 1% 내지 69%일 수 있다.
반도체 패키지(PK1)는 레이저 마크 금속층(34) 내에 레이저 마크(36)가 위치할 수 있다. 레이저 마크(36)는 후에 보다 더 자세히 설명한다.
도 3a는 도 1 및 도 2의 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이고, 도 3b는 도 3a의 레이저 마크를 설명하기 위한 평면도이다.
구체적으로, 반도체 패키지(PK1)는 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28) 상에 레이저 마크 금속층(34)이 위치할 수 있다. 앞서 설명한 바와 같이 레이저 마크 금속층(34)은 니켈(Ni), 알루미늄(Al), 철(Fe), 구리(Cu), 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 팔라듐(Pd), 및 백금(Pt)중에서 선택될 수 있다. 제2 재배선 절연층(28)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 수 마이크로미터(um)일 수 있다. 제1 두께(T1)는 1um 내지 7um일 수 있다.
레이저 마크 금속층(34)은 단면상으로 복수개의 서브 금속층들(34a, 34b, 34c)로 구성될 수 있다. 레이저 마크 금속층(34)은 제1 서브 금속층(34a), 제2 서브 금속층(34b) 및 제3 서브 금속층(34c)으로 구성될 수 있다. 제1 서브 금속층(34a), 제2 서브 금속층(34b) 및 제3 서브 금속층(34c)은 각각 구리층, 니켈층 및 금층일 수 있다.
제1 서브 금속층(34a)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 1um 내지 5um일 수 있다. 제2 서브 금속층(34b)은 제3 두께(T3)를 가질 수 있다. 제2 서브 금속층(34b)의 제3 두께(T3)는 제1 서브 금속층(34a)의 제2 두께(T2)보다 작을 수 있다. 제3 두께(T3)는 1um 내지 5um일 수 있다.
제3 서브 금속층(34c)은 제4 두께(T4)를 가질 수 있다. 제3 서브 금속층(34c)의 제4 두께(T4)는 제1 서브 금속층(34a)은 제2 두께(T2) 및 제2 서브 금속층(34b)의 제3 두께(T3)보다 작을 수 있다. 제4 두께(T4)는 0,1um 내지 1um일 수 있다.
제1 서브 금속층(34a), 제2 서브 금속층(34b) 및 제3 서브 금속층(34c)으로 구성된 레이저 마크 금속층(34)은 제5 두께(T5)를 가질 수 있다. 제5 두께(T5)는 수 마이크로미터(um)의 두께를 가질 수 있다. 제5 두께(T5)는 3um 내지 10um일 수 있다.
레이저 마크 금속층(34) 내에는 레이저 마크(36)가 마련될 수 있다. 레이저 마크(36)는 레이저 마크 금속층(34)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 단면상(단면도상)의 원형 레이저 패턴(38)일 수 있다. 다시 말해, 레이저 마크(36)는 레이저 마크 금속층(34)에 인가된 레이저에 의해 레이저 마크 금속층(34)의 일부가 용융 및 증발하여 얻어지는 단면상의 원형 레이저 패턴(38)일 수 있다.
레이저 마크(36)를 구성하는 단면상의 원형 레이저 패턴(38)은 깊이(D1)를 가질 수 있다. 단면상의 원형 레이저 패턴(38)의 바닥은 제1 서브 금속층(34a)의 내부에 위치할 수 있다. 원형 레이저 패턴(38)의 깊이(D1)는 수 마이크로미터(um)일 수 있다. 예컨대, 단면상의 원형 레이저 패턴(38)의 깊이(D1)는 0.1um 내지 5um일 수 있다.
도 3a에서는 단면상으로 레이저 마크 금속층(34) 내에 형성된 하나의 원형 레이저 패턴(38)만을 도시하였으나, 단면상으로 레이저 마크 금속층(34)에 복수개의 원형 레이저 패턴들이 형성됨으로써 레이저 마크(36)가 형성될 수 있다. 레이저 마크(36)를 구성하는 원형 레이저 패턴(38)의 깊이가 수 마이크로미터(um)이기 때문에, 레이저 마크(36)는 후술하는 레이저 마크 형성 장치를 이용하여 적은 에너지, 예컨대 수 와트(Watt)로 용이하게 형성할 수 있다.
레이저 마크(36)는 도 3b에 도시한 바와 같이 반도체 패키지(PK1)의 다양한 정보를 표시하는 글자, 숫자, 인식 코드 등을 포함할 수 있다. 글자는 제품 로고나 제조 번호 등을 포함할 수 있다. 인식 코드는 2차원 바 코드(2D bar code) 및 큐알 코드(QR code)를 포함할 수 있다.
도 4a 및 도 4b는 도 3a 및 도 3b의 레이저 마크의 다양한 배치예를 설명하기 위한 평면도들이다.
구체적으로, 도 4a에 도시한 바와 같이 반도체 패키지(PK1)는 레이저 마크 금속층(34)에 복수개, 예컨대 제1 내지 제3 레이저 마크들(36a, 36b, 36c)이 형성될 수 있다. 제1 내지 제3 레이저 마크들(36a, 36b, 36c)이 각각 제1 내지 제3 레이저 마크 형성 영역들(36r1, 36r2, 36r3)에 형성될 수 있다.
제1 내지 제3 레이저 마크 형성 영역들(36r1, 36r2, 36r3)은 레이저 패턴 형성 영역들이라고 칭할 수 있다. 제1 내지 제3 레이저 마크 형성 영역들(36r1, 36r2, 36r3)은 서로 떨어져 있으며 X 방향 및 Y 방향으로 다양한 크기를 가질 수 있다.
예컨대, 제1 및 제2 레이저 마크 형성 영역들(36r1, 36r2)은 글자나 숫자가 형성될 수 있고, 제3 레이저 마크 형성 영역(36r3)은 인식 코드, 예컨대 2차원 바 코드(2D bar code) 및 큐알 코드(QR code)가 형성될 수 있다.
도 4b에 도시한 바와 같이 반도체 패키지(PK1)는 레이저 마크 금속층(34)에 복수개, 예컨대 제4 내지 제6 레이저 마크들(36d, 36e, 36f)이 형성될 수 있다. 제4 내지 제6 레이저 마크들(36d, 36e, 36f)이 각각 제4 내지 제6 레이저 마크 형성 영역(36r4, 36r5, 36r6)에 형성될 수 있다. 제4 내지 제6 레이저 마크 형성 영역들(36r4, 36r5, 366)은 레이저 패턴 형성 영역들이라고 칭할 수 있다.
제4 레이저 마크 형성 영역(36r4)은 서로 떨어져 있는 복수개, 예컨대 제1 내지 제5 서브 레이저 마크 형성 영역들(36r4a, 36r4b, 36r4c, 36r4d, 36r4e)을 포함할 수 있다. 제5 레이저 마크 형성 영역(36r5)은 서로 떨어져 있는 복수개, 예컨대 제6 내지 제8 서브 레이저 마크 형성 영역들(36r5a, 36r5b, 36r5c)을 포함할 수 있다. 제4 및 제5 레이저 마크 형성 영역들(36r4, 36r5)은 글자나 숫자가 형성될 수 있다.
제6 레이저 마크 형성 영역(36r6)은 서로 떨어져 있는 복수개, 예컨대 제9 및 제10 서브 레이저 마크 형성 영역들(36r6a, 36r6b)을 포함할 수 있다. 제6 레이저 마크 형성 영역(36r6)은 인식 코드, 예컨대 바 코드(bar code) 및 큐알 코드(QR code)가 형성될 수 있다. 이상과 같이 반도체 패키지(PK1)는 레이저 마크 금속층(34)에 다양한 형태의 복수개의 레이저 마크들(36a 내지 36f)이 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
구체적으로, 도 5a 및 도 5b의 반도체 패키지들(PK2a, PK2b)은 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)와 비교할 때 레이저 마크들(36-1, 36-2)을 제외하고는 동일할 수 있다.
특히, 도 5a 및 도 5b의 반도체 패키지들(PK2a, PK2b)은 도 3a의 반도체 패키지(PK1)와 비교할 때 단면상으로 레이저 마크들(36-1, 36-2)을 구성하는 원형 레이저 패턴들(38-1, 38-2)의 깊이들(D2, D3)이 다른 것을 제외하고는 동일할 수 있다.
도 5a 및 도 5b에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5a 및 도 5b에서, 단면상으로 편의상 레이저 마크들(36-1, 36-2)을 구성하는 원형 레이저 패턴들(38-1, 38-2)을 설명하나, 타원형 레이저 패턴으로 형성할 수도 있다.
반도체 패키지들(PK2a, PK2b)은 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28) 상에 레이저 마크 금속층(34)이 위치할 수 있다. 레이저 마크 금속층(34)은 복수개의 서브 금속층들(34a, 34b, 34c)로 구성될 수 있다. 레이저 마크 금속층(34)은 제1 서브 금속층(34a), 제2 서브 금속층(34b) 및 제3 서브 금속층(34c)으로 구성될 수 있다.
도 5a의 반도체 패키지(PK2a)는 레이저 마크 금속층(34) 내에는 레이저 마크(36-1)가 마련될 수 있다. 레이저 마크(36-1)는 레이저 마크 금속층(34)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 단면상의 원형 레이저 패턴(38-1)일 수 있다.
레이저 마크(36-1)를 구성하는 단면상의 원형 레이저 패턴(38-1)은 깊이(D2)를 가질 수 있다. 단면상의 원형 레이저 패턴(38-1)의 바닥은 제1 서브 금속층(34a)의 표면 상에 위치할 수 있다. 단면상의 원형 레이저 패턴(38-1)의 깊이(D2)는 수 마이크로미터(um)일 수 있다. 예컨대, 단면상의 원형 레이저 패턴(38-1)의 깊이(D1)는 0.1um 내지 5um일 수 있다.
도 5b의 반도체 패키지(PK2b)는 레이저 마크 금속층(34) 내에는 레이저 마크(36-2)가 마련될 수 있다. 레이저 마크(36-2)는 레이저 마크 금속층(34)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 단면상의 원형 레이저 패턴(38-2)일 수 있다.
레이저 마크(36-2)를 구성하는 단면상의 원형 레이저 패턴(38-2)은 깊이(D3)를 가질 수 있다. 원형 레이저 패턴(38-2)의 바닥은 제2 서브 금속층(34b)의 표면 상에 위치할 수 있다. 단면상의 원형 레이저 패턴(38-2)의 깊이(D3)는 1 마이크로미터(um) 미만일 수 있다. 예컨대, 단면상의 원형 레이저 패턴(38-2)의 깊이(D1)는 0,1um 내지 3um일 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
구체적으로, 도 6a 및 도 6b의 반도체 패키지들(PK3a, PK3b)은 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)와 비교할 때 레이저 마크들(36-3, 36-4)을 제외하고는 동일할 수 있다.
특히, 도 6a 및 도 6b의 반도체 패키지들(PK3a, PK3b)은 도 3a의 반도체 패키지(PK1)와 비교할 때, 단면상으로 레이저 마크들(36-3, 36-4)을 구성하는 삼각형 및 사각형 레이저 패턴들(38-3, 38-4)을 포함하는 것을 제외하고는 동일할 수 있다.
도 6a 및 도 6b에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6a 및 도 6b에서, 단면상으로 편의상 레이저 마크들(36-3, 36-4)을 구성하는 삼각형 및 사각형 레이저 패턴들(38-3, 38-4)을 설명하나, 단면상으로 다각형 레이저 패턴으로 형성할 수도 있다.
반도체 패키지들(PK3a, PK3b)은 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28) 상에 레이저 마크 금속층(34)이 위치할 수 있다. 레이저 마크 금속층(34)은 복수개의 서브 금속층들(34a, 34b, 34c)로 구성될 수 있다. 레이저 마크 금속층(34)은 제1 서브 금속층(34a), 제2 서브 금속층(34b) 및 제3 서브 금속층(34c)으로 구성될 수 있다.
도 6a의 반도체 패키지(PK3a)는 레이저 마크 금속층(34) 내에는 레이저 마크(36-3)가 마련될 수 있다. 레이저 마크(36-3)는 단면상으로 레이저 마크 금속층(34)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 삼각형 레이저 패턴(38-3)일 수 있다.
레이저 마크(36-3)를 구성하는 삼각형 레이저 패턴(38-3)은 깊이(D4)를 가질 수 있다. 삼각형 레이저 패턴(38-3)의 바닥은 제1 서브 금속층(34a)의 내부 상에 위치할 수 있다. 삼각형 레이저 패턴(38-3)의 깊이(D4)는 수 마이크로미터(um)일 수 있다. 예컨대, 삼각형 레이저 패턴(38-3)의 깊이(D4)는 2um 내지 5um일 수 있다.
도 6b의 반도체 패키지(PK3b)는 레이저 마크 금속층(34) 내에는 레이저 마크(36-4)가 마련될 수 있다. 레이저 마크(36-4)는 단면상으로 레이저 마크 금속층(34)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 사각형 레이저 패턴(38-4)일 수 있다.
레이저 마크(36-4)를 구성하는 단면상의 사각형 레이저 패턴(38-4)은 깊이(D5)를 가질 수 있다. 단면상의 사각형 레이저 패턴(38-4)의 바닥은 제1 서브 금속층(34a)의 내부 상에 위치할 수 있다. 단면상의 사각형 레이저 패턴(38-4)의 깊이(D5)는 수 마이크로미터(um)일 수 있다. 예컨대, 단면상의 사각형 레이저 패턴(38-4)의 깊이(D5)는 2um 내지 5um일 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 레이저 마크 금속층에 형성된 레이저 마크를 설명하기 위한 확대 단면도이다.
구체적으로, 도 7의 반도체 패키지(PK4)는 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)와 비교할 때, 레이저 마크 금속층(34-1) 및 레이저 마크(36-5)를 제외하고는 동일할 수 있다. 특히, 도 7의 반도체 패키지(PK4)는 도 3a의 반도체 패키지(PK1)와 비교할 때 레이저 마크 금속층(34-1) 및 레이저 마크(36-5)를 포함하는 것을 제외하고는 동일할 수 있다.
도 7에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 7에서, 단면상으로 편의상 레이저 마크(36-5)는 원형 레이저 패턴(38-5)만을 설명하나, 단면상으로 타원형 레이저 패턴으로 형성할 수도 있다.
반도체 패키지(PK4)는 제2 재배선 레벨층(도 1의 RDL2)을 구성하는 제2 재배선 절연층(28) 상에 레이저 마크 금속층(34-1)이 위치할 수 있다. 레이저 마크 금속층(34-1)은 니켈(Ni), 알루미늄(Al), 철(Fe), 구리(Cu), 티타늄(Ti), 크롬(Cr), 금(Au), 은(Ag), 팔라듐(Pd), 및 백금(Pt)중에서 선택될 수 있다.
레이저 마크 금속층(34-1)은 복수개의 서브 금속층들(34d, 34e)로 구성될 수 있다. 레이저 마크 금속층(34-1)은 제1 서브 금속층(34d), 및 제2 서브 금속층(34e)으로 구성될 수 있다. 제1 서브 금속층(34d), 및 제2 서브 금속층(34e)은 각각 니켈층 및 금층일 수 있다.
제1 서브 금속층(34d)은 제2 두께(T2-1)를 가질 수 있다. 제2 두께(T2-1)는 1um 내지 5um일 수 있다. 제2 서브 금속층(34e)은 제3 두께(T3-1)를 가질 수 있다. 제2 서브 금속층(34e)의 제3 두께(T3-1)는 제1 서브 금속층(34d)의 제2 두께(T2-1)보다 작을 수 있다. 제3 두께(T3-1)는 0.1um 내지 3um일 수 있다.
제1 서브 금속층(34d) 및 제2 서브 금속층(34e)으로 구성된 레이저 마크 금속층(34-1)은 제5 두께(T5-1)를 가질 수 있다. 제5 두께(T5-1)는 수 마이크로미터(um)의 두께를 가질 수 있다. 제5 두께(T5)는 1um 내지 7um일 수 있다.
레이저 마크 금속층(34-1) 내에는 레이저 마크(36-5)가 마련될 수 있다. 레이저 마크(3605)는 단면상으로 레이저 마크 금속층(34-1)에 레이저를 인가하여 발생하는 어블레이션(ablation)에 의해 만들어진 원형 레이저 패턴(38-5)일 수 있다.
레이저 마크(36-5)를 구성하는 단면상의 원형 레이저 패턴(38-5)은 깊이(D6)를 가질 수 있다. 단면상의 원형 레이저 패턴(38-5)의 바닥은 제1 서브 금속층(34d)의 내부에 위치할 수 있다. 단면상의 원형 레이저 패턴(38-5)의 깊이(D6)는 수 마이크로미터(um)일 수 있다. 예컨대, 단면상의 원형 레이저 패턴(38-5)의 깊이(D6)는 0.1um 내지 3um일 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
구체적으로, 도 8의 반도체 패키지(PK5)는 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)와 비교할 때 패키지 요소(FE2)가 다른 것을 제외하고는 동일할 수 있다.
특히, 도 8의 반도체 패키지(PK5)는 도 1의 반도체 패키지(PK1)와 비교할 때 패키지 요소(FE2)가 배선 기판(2) 및 내부 배선층(4a, 4b, 6, 8)을 포함하는 것을 제외하고는 거의 동일할 수 있다. 도 8에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다.
반도체 패키지(PK5)는 팬아웃(fan-out) 반도체 패키지일 수 있다. 반도체 패키지(PK5)는 FOPLP(Fan Out Panel Level Package) 형태의 패키지일 수 있다. 반도체 패키지(PK5)는 반도체 칩(22)이 위치하는 팬인 영역(fanin) 영역(FI), 및 팬인 영역(FI)의 양측에 위치하는 팬아웃(fan-out) 영역(FO)을 포함할 수 있다.
팬아웃 영역(FO)은 평면적으로 팬인 영역(FI)을 둘러쌀 수 있다. 도 8에서는 반도체 칩(22)이 단일 칩으로 설명하지만, 반도체 칩(22)이 복수개의 칩들이 적층된 적층 칩일 수도 있다. 반도체 칩(22)은 전면(22a) 및 배면(22b)을 포함할 수 있다. 전면(22a)은 액티브 면일 수 있고, 배면(22b)은 비액티브 면일 수 있다. 전면(22a)에는 칩 솔더 볼(24)이 배치되어 있다. 칩 솔더 볼(24)은 칩 연결 볼이나 칩 연결 범프일 수 있다.
팬아웃 영역(FO)은 배선 기판(2) 및 내부 배선층(4a, 4b, 6, 8)을 구비하는 패키지 요소(FE2)를 포함할 수 있다. 배선 기판(2)은 절연 기판일 수 있다. 배선 기판(2)은 인쇄 회로 기판일 수 있다. 배선 기판(2)은 프레임 기판으로 명명될 수 있다. 배선 기판(106)은 내부에 관통홀(TH1)이 위치할 수 있다. 관통홀(TH1) 내에는 반도체 칩(22)이 위치할 수 있다.
내부 배선층(4a, 4b, 6, 8)은 배선 기판(2) 내에 형성된 내부 금속층(6), 금속 비아층(8), 하부 금속 패드층(4a) 및 상부 금속 패드층(4b)을 포함할 수 있다. 팬인 영역(FI)의 반도체 칩(22)은 팬인 봉지층(26b-1)에 의해 밀봉될 수 있다. 팬인 봉지층(26b-1)은 EMC(Epoxy Molding Compound)로 이루어질 수 있다.
팬인 영역(FI)의 반도체 칩(22), 팬인 영역(FI)의 반도체 칩(22)을 밀봉하는 팬인 봉지층(26a), 및 팬아웃 영역(FO))의 배선 기판(2) 및 내부 배선층(4a, 4b, 6, 8)을 구비하는 패키지 요소(FE2)는 패키지 바디 레벨층(FBD2)을 구성할 수 있다.
반도체 패키지(PK5)는 제1 재배선 레벨층(RDL1) 및 제2 재배선 레벨층(RDL2)을 포함할 수 있다. 제1 재배선 레벨층(RDL1)은 반도체 칩(22)의 전면(22a) 상부에 형성되므로 전면 재배선 레벨층이라 명명할 수 있다. 제2 재배선 레벨층(RDL2)은 반도체 칩(22)의 배면(22b) 상부에 형성되므로 배면 재배선 레벨층이라 명명할 수도 있다.
제1 재배선 레벨층(RDL1) 및 제2 재배선 레벨층(RDL2) 앞서 설명하였으므로 간단히 설명한다. 제1 재배선 레벨층(RDL1)은 패키지 바디 레벨층(FBD2)의 하면 상에 배치됨과 아울러 팬아웃 영역(FO)으로 연장된 제1 재배선층(12) 및 제1 재배선층(12)을 절연하는 제1 재배선 절연층(10)을 포함할 수 있다.
제1 재배선 레벨층(RDL1)은 하부측에 제1 재배선층(12)과 전기적으로 연결되는 제1 재배선 패드(14)를 포함할 수 있다. 제1 재배선 패드(14) 상에는 제1 솔더 볼(16)이 배치될 수 있다. 제1 재배선 레벨층(RDL1)은 상부측에 제1 재배선층(12)과 전기적으로 연결되는 칩 연결 패드(18)를 포함할 수 있다. 칩 연결 패드(18)는 반도체 칩(22)의 칩 솔더 볼(24)과 전기적으로 연결될 수 있다.
제2 재배선 레벨층(RDL2)은 패키지 바디 레벨층(FBD2)의 상면 상에 배치됨과 아울러 팬아웃 영역(FO)으로 연장된 제2 재배선층(30), 및 제2 재배선층(30)을 절연하는 제2 재배선 절연층(28)을 포함할 수 있다.
반도체 패키지(PK5)는 제2 재배선 패드(32) 및 레이저 마크 금속층(34)을 포함할 수 있다. 제2 재배선 패드(32) 및 레이저 마크 금속층(34)은 앞서 설명하였으므로 간단히 설명한다. 레이저 마크 금속층(34)은 제2 재배선 레벨층(RDL2) 상에 위치할 수 있다.
레이저 마크 금속층(34) 내에는 앞서 설명한 바와 같이 레이저에 의해 형성되는 레이저 마크가 위치할 수 있다. 레이저 마크는 제2 재배선 레벨층(RDL2) 상의 레이저 마크 금속층(34) 내에 형성하므로 제2 재배선 레벨층(RDL2)의 손상을 줄일수 있다. 제2 재배선 레벨층(RDL2)에는 레이저가 투과하거나 반사율이 높아 레이저 마크가 잘 형성되지 않으며 시인성도 낮다. 그러나, 본 발명의 반도체 패키지(PK5)는 레이저 마크 금속층(34) 내에 레이저 마크를 용이하게 형성함과 아울러 시인성도 향상시킬 수 있다.
도 9 내지 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 9 내지 도 15는 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)의 제조 방법을 설명하기 위한 도면들이다. 특히, 도 9 내지 도 15는 도 1의 반도체 패키지(PK1)를 설명하기 위한 단면도들이다. 도 9 내지 도 15에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다.
도 9를 참조하면, 제1 캐리어 기판(42) 상에 접착층(43)을 개재하여 제1 재배선 레벨층(RDL1)을 형성한다. 제1 캐리어 기판(42)은 절연 기판이나 반도체 기판일 수 있다. 일부 실시예에서, 제1 캐리어 기판(42)은 유리 기판(또는 유리 웨이퍼)일 수 있다. 일부 실시예에서, 제1 캐리어 기판(42)은 실리콘 기판(또는 실리콘 웨이퍼)일 수 있다.
제1 재배선 레벨층(RDL1)은 팬인 팬아웃 영역(FO)으로 연장된 제1 재배선층(12) 및 제1 재배선층(12)을 절연하는 제1 재배선 절연층(10)을 포함할 수 있다. 제1 재배선 레벨층(RDL1)은 하부측에 제1 재배선층(12)과 전기적으로 연결되는 제1 재배선 패드(14)를 포함할 수 있다. 제1 재배선 레벨층(RDL1)은 상부측에 제1 재배선층(12)과 전기적으로 연결되는 칩 연결 패드(18)를 형성한다.
팬아웃 영역(FO)의 제1 재배선 레벨층(RDL1) 상측의 포스트 연결 패드(19)를 형성한다. 칩 연결 패드(18) 및 포스트 연결 패드(19)는 동일 공정으로 형성할 수 있다.
도 10을 참조하면, 포스트 연결 패드(19) 상에 내부 배선층(20)을 형성한다. 일부 실시예에서, 팬아웃 영역(FO)의 내부 배선층(20)은 제1 재배선 레벨층(RDL1) 상측의 포스트 연결 패드(19) 상에 금속 물질층을 형성한 후, 사진식각공정에 의해 금속 물질층을 선택적으로 패터닝하여 형성할 수 있다. 일부 실시예에서, 포스트 연결 패드(19) 및 내부 배선층(20)은 제1 재배선 레벨층(RDL1) 상에서 다마신 공정을 이용하여 한번에 형성할 수도 있다.
내부 배선층(20)은 금속 포스트층, 예컨대 구리 포스트층일 수 있다. 내부 배선층(20)은 금속 비아층일 수 있다. 내부 배선층(20)은 팬아웃 영역(FO)의 패키지 요소(FE1)일 수 있다.
도 11을 참조하면, 팬인 영역(FI)에 반도체 칩(22)을 탑재한다. 반도체 칩(22)의 칩 솔더 볼(24)은 제1 재배선 레벨층(RDL1)의 칩 연결 패드(18)와 전기적으로 연결된다.
계속하여, 제1 재배선 레벨층(RDL1) 상에서 반도체 칩(22) 및 내부 배선층(20)을 충분한 두께로 밀봉하는 봉지층(26a, 26b)을 형성한다. 필요에 따라서, 봉지층(26a, 26b)은 평탄화 공정을 이용하여 내부 배선층(20)과 동일 평면을 가지게 할 수 있다.
봉지층(26a, 26b)은 팬인 영역의 반도체 칩(22)을 밀봉하는 팬인 봉지층(26a) 및 팬아웃 영역(FO)의 내부 배선층(20)을 밀봉하는 팬아웃 봉지층(26a)을 포함할 수 있다. 내부 배선층(20)을 밀봉하는 팬아웃 봉지층(26a)은 팬아웃 영역(FO)의 패키지 요소(FE1)일 수 있다.
이에 따라, 팬인 영역(FI)의 반도체 칩(22), 팬인 영역(FI)의 반도체 칩(22)을 밀봉하는 팬인 봉지층(26a), 및 팬아웃 영역(FO))의 내부 배선층(20) 및 팬아웃 봉지층(26a)을 구비하는 패키지 요소(FE1)는 패키지 바디 레벨층(FBD1)을 형성한다.
도 12를 참조하면, 봉지층(26a, 26b) 및 내부 배선층(20) 상에 제2 재배선 레벨층(RDL2)을 형성한다. 제2 재배선 레벨층(RDL2)은 패키지 바디 레벨층(FBD1)의 상면 상에 배치됨과 아울러 팬아웃 영역(FO)으로 연장된 제2 재배선층(30), 및 제2 재배선층(30)을 절연하는 제2 재배선 절연층(28)을 포함할 수 있다.
도 13을 참조하면, 제2 재배선 레벨층(RDL2) 상에 제2 재배선 패드(32) 및 레이저 마크 금속층(34)을 형성한다. 제2 재배선 레벨층(RDL2) 상에 금속 물질층을 형성한 후, 사진식각공정으로 패터닝하여 제2 재배선 패드(32) 및 레이저 마크 금속층(34)을 형성한다.
제2 재배선 패드(32)는 외부 반도체 패키지와 전기적으로 결합되는 결합 패드(joint pad)일 수 있다. 레이저 마크 금속층(34)은 제2 재배선 패드(32)와 전기적으로 연결되지 않는 더미 금속층일 수 있다.
도 14를 참조하면, 레이저 마크 금속층(34)에 레이저 마크 형성 장치(50)를 이용하여 레이저 마크(도 3a의 36)를 형성한다. 레이저 마크 형성 장치(50)는 제어부(52), 및 레이저 소스부(54)를 포함한다. 레이저 소스부(54)는 제어부(52)에 의해 제어되어 레이저(56)를 발생시킨다. 제어부(52)는 레이저(56)의 파장이나 에너지를 조절할 수 있다.
일부 실시예에서, 레이저(56)는 가시광선 레이저일 수 있다. 레이저(56)는 파장 495nm 내지 570nm를 갖는 그린 레이저일 수 있다. 레이저(56)는 파장 532nm를 갖는 그린 레이저일 수 있다. 일부 실시예에서, 레이저(56)는 100nm 내지 400nm, 예컨대 355nm의 자외선 레이저일 수 있다. 일부 실시예에서, 레이저(36)는 수 와트(Watt)의 에너지를 가질 수 있다.
레이저 소스부(54)에서 발생된 레이저(56)는 파장이나 에너지를 조절하면서 레이저 마크 금속층(34)에 인가되어 레이저 마크(도 3a의 36)를 형성한다. 레이저 마크 형성 장치(50)는 X 방향 및 Y 방향으로 이동하여 레이저 마크 금속층(34)에 마련된 복수개의 레이저 마크 형성 영역들(도 4a 및 도 4b의 36r1-36r6)에 레이저 마크(도 3a의 36)를 형성한다.
앞서 설명한 바와 같이 레이저 마크(36)를 구성하는 원형 레이저 패턴(도 3a의 38)의 깊이가 수 마이크로미터(um)이기 때문에, 레이저 마크(36)는 레이저 마크 형성 장치(50)를 이용하여 적은 에너지, 예컨대 수 와트(Watt)로 용이하게 형성할 수 있다.
앞서 설명한 바와 같이 레이저 마크(도 3a의 36)는 반도체 패키지(도 1의 PK1)의 다양한 정보를 표시하는 글자, 숫자, 인식 코드 등을 포함할 수 있다. 레이저 마크(도 3a의 36)는 제2 재배선 레벨층(RDL2) 상의 레이저 마크 금속층(34) 내에 형성하므로 제2 재배선 레벨층(RDL2)의 손상을 줄일수 있다.
제2 재배선 레벨층(RDL2)에는 레이저가 투과하거나 반사율이 높아 레이저 마크가 잘 형성되지 않으며 시인성도 낮다. 그러나, 본 발명의 반도체 패키지(도 1의 PK1)는 레이저 마크 금속층(34) 내에 레이저 마크(도 3a의 36)를 용이하게 형성함과 아울러 시인성도 향상시킬 수 있다.
도 15를 참조하면, 제1 캐리어 기판(42)을 제거한 후, 봉지층(26a, 26b) 및 내부 배선층(20) 상에 접착층(46)을 개재하여 제2 캐리어 기판(44)을 부착한다. 일부 실시예에서, 제2 캐리어 기판(44)은 유리 기판(또는 유리 웨이퍼)일 수 있다. 일부 실시예에서, 제1 캐리어 기판(44)은 실리콘 기판(또는 실리콘 웨이퍼)일 수 있다.
다음에, 제1 재배선 레벨층(RDL)의 하측의 제1 재배선 패드(14) 상에는 제1 솔더 볼(16)을 형성한다. 제1 솔더 볼(16)은 외부 소자와 연결하기 위한 외부 연결 단자일 수 있다. 계속하여, 접착층(46) 및 제2 캐리어 기판(44)을 제거한 후, 다이싱(dicing process) 공정을 통해 개별 반도체 패키지를 제조할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
구체적으로, 도 16의 반도체 패키지(PK7)는 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b의 반도체 패키지(PK1)와 비교할 때, 제2 반도체 패키지(PK6)가 더 적층된 것을 제외하고는 동일할 수 있다. 도 16에서, 도 1, 도 2, 도 3a, 도 3b, 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다.
반도체 패키지(PK7)는 반도체 패키지(PK1), 및 반도체 패키지(PK1) 상에 적층된 제2 반도체 패키지(PK6)를 포함한다. 반도체 패키지(PK7)는 패키지 상에 패키지가 적층된 POP(package-on-package)형 패키지일 수 있다. 반도체 패키지(PK1)는 앞서 설명하였으므로 간단히 설명하거나 생략한다.
반도체 패키지(PK1)는 앞서 설명한 바와 같이 제2 재배선 레벨층(RDL2) 상에 제2 재배선 패드(32) 및 레이저 마크 금속층(34)이 형성되어 있다. 레이저 마크 금속층(34) 내에는 반도체 패키지(PK1)의 정보를 가지고 있는 레이저 마크(도 3a의 36)가 형성되어 있다. POP(package-on-package)형 패키지를 제조할 때, 다양한 패키지들중에 특정 정보를 가지고 있는 반도체 패키지를 잘 선별할 수 있다.
반도체 패키지(PK1)의 제2 재배선 패드(32) 상에 제2 반도체 패키지(PK6)가 적층되어 있다. 제2 반도체 패키지(PK6)는 제2 배선 기판(70)의 하부에 형성된 제2 솔더 볼(72), 제2 배선 기판(7)의 상부에 형성된 제2 반도체 칩(74), 제2 반도체 칩(74)과 제2 배선 기판(70)을 연결하는 본딩 와이어(76), 및 제2 배선 기판(70) 상에서 제2 반도체 칩(74)을 밀봉하는 제2 봉지층(78)을 포함할 수 있다.
제2 배선 기판(70)은 인쇄 회로 기판일 수 있다. 제2 반도체 칩(74)은 앞서 설명한 반도체 칩(22)과 동일한 칩일 수 있다. 예컨대, 제2 반도체 칩(74)은 로직 칩, 전원 관리 칩(power management integrated circuit, PMIC 칩) 또는 메모리 칩일 수 있다.
제2 반도체 패키지(PK6)의 제2 솔더 볼(72)은 제2 재배선 패드(32)와 전기적으로 연결될 수 있다. 레이저 마크 금속층(34)은 제2 반도체 패키지(PK6)와 전기적으로 연결되지 않는다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 갖는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 메모리 시스템(100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(100)은 컨트롤러(111, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output: I/O) 장치(112), 메모리 소자(313, 또는 메모리 칩), 인터페이스(114, interface), 및 버스(315, bus)를 포함한다. 메모리 소자(113)와 인터페이스(114)는 버스(115)를 통해 상호 소통된다.
컨트롤러(111)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리 소자(113)는 컨트롤러(111)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(112)는 메모리 시스템(100) 외부로부터 데이터 또는 신호를 입력받거나 또는 메모리 시스템(100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(112)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리 소자(113) 및 컨트롤러(111)는 앞서 본 발명의 실시예에 따른 반도체 패키지(PK1-PK7)를 포함할 수 있다. 메모리 소자(313)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(314)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 갖는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
구체적으로, 정보 처리 시스템(200)은 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)에 이용될 수 있다. 정보 처리 시스템(200)은 메모리 컨트롤러(231a) 및 메모리 소자(231b)를 구비하는 메모리 시스템(231)을 포함할 수 있다.
정보 처리 시스템(200)은 시스템 버스(236)에 전기적으로 연결된 모뎀(232, MOdulator and DEModulator: MODEM), 중앙 처리 장치(233), 램(234), 유저 인터페이스(235, user interface)를 포함한다. 메모리 시스템(231)에 중앙 처리 장치(233)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
메모리 컨트롤러(231a) 및 메모리 소자(231b)를 구비하는 메모리 시스템(231), 모뎀(232), 중앙 처리 장치(233), 및 램(434)은 앞서 본 발명의 실시예에 따른 반도체 패키지(PK1-PK7)를 포함할 수 있다.
메모리 시스템(231)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(200)은 대용량의 데이터를 메모리 시스템(231)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(231)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(130)에 제공할 것이다.
도시되지 않았지만, 정보 처리 시스템(200)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
PK1: 반도체 패키지, 22: 반도체 칩, FI: 팬인 영역, FO: 팬아웃 영역, 20 내부 배선층, 26a. 26b: 봉지층, FE1: 패키지 요소, FBD1: 패키지 바디 레벨층, RDL1: 제1 재배선 레벨층, RDL2: 제2 재배선 레벨층, 32: 재배선 패드. 34: 레이저 마크 금속층. 36: 레이저 마크

Claims (20)

  1. 적어도 하나의 반도체 칩을 밀봉하는 봉지층;
    상기 봉지층 상에 배치된 재배선 레벨층;
    상기 재배선 레벨층 상에 배치된 레이저 마크 금속층; 및
    상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지,
  2. 제1항에 있어서, 상기 재배선 레벨층은 재배선층 및 상기 재배선층을 절연하는 재배선 절연층을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1에 있어서, 상기 레이저 마크 금속층은 상기 재배선 레벨층의 전 표면중 일부 영역 상에 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 레이저 마크 금속층은 단면상으로 복수개의 서브 금속층들로 구성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 레이저 마크 금속층과 동일 레벨로 상기 재배선 레벨층 상에 상기 레이저 마크 금속층과는 떨어져서 재배선 패드가 더 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서, 상기 레이저 마크 금속층은 상기 재배선 패드와 전기적으로 연결되어 있지 않는 더미 금속층인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 레이저 마크는 단면상으로 상기 레이저 마크 금속층의 내부로 수 마이크로미터의 깊이를 가지를 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 레이저 마크는 단면상으로 상기 레이저 마크 금속층의 내부로 형성된 원형 레이저 패턴 또는 타원형 레이저 패턴인 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩이 위치하는 팬인 영역, 및 상기 팬인 영역을 둘러싸고 내부 배선층을 구비하는 패키지 요소를 포함하는 팬아웃 영역. 상기 팬인 영역의 반도체 칩을 밀봉하는 팬인 봉지층을 포함하는 패키지 바디 레벨층;
    상기 패키지 바디 레벨층의 하면 상에 배치됨과 아울러 상기 팬아웃 영역으로 연장된 제1 재배선층 및 상기 제1 재배선층을 절연하는 제1 재배선 절연층을 포함하는 제1 재배선 레벨층;
    상기 패키지 바디 레벨층의 상면 상에 배치되고 상기 팬아웃 영역으로 연장된 제2 재배선층 및 상기 제2 재배선층을 절연하는 제2 재배선 절연층을 포함하는 제2 재배선 레벨층;
    상기 제2 재배선 레벨층 상에 배치된 레이저 마크 금속층; 및
    상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서, 상기 패키지 요소는 내측에 관통홀을 갖는 배선 기판을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서, 상기 패키지 요소는 상기 팬아웃 영역의 상기 내부 배선층을 밀봉하는 팬아웃 봉지층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서, 상기 레이저 마크 금속층은 상기 팬인 영역의 상기 제2 재배선 레벨층의 전 표면중 일부 영역에 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  13. 제9항에 있어서, 상기 레이저 마크 금속층은 복수개의 서브 금속층들로 구성되어 있는 것을 특징으로 하는 반도체 패키지.
  14. 제9항에 있어서, 상기 레이저 마크 금속층과 동일 레벨로 상기 제1 재배선 레벨층 상에 상기 레이저 마크 금속층과는 떨어져서 재배선 패드가 더 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제9항에 있어서, 상기 레이저 마크는 단면상으로 상기 레이저 마크 금속층의 내부로 수 마이크로미터의 깊이를 가지며, 및 상기 레이저 마크는 단면상으로 상기 레이저 마크 금속층의 내부에 형성된 원형 레이저 패턴 또는 타원형 레이저 패턴인 것을 특징으로 하는 반도체 패키지.
  16. 반도체 칩이 위치하는 팬인 영역, 및 상기 팬인 영역을 둘러싸고 내부 배선층을 구비하는 팬아웃 영역. 상기 팬인 영역의 반도체 칩 및 상기 팬아웃 영역의 상기 내부 배선층을 밀봉하는 봉지층을 포함하는 패키지 바디 레벨층;
    상기 패키지 바디 레벨층의 하면 상에 배치됨과 아울러 상기 팬아웃 영역으로 연장된 제1 재배선층 및 상기 제1 재배선층을 절연하는 제1 재배선 절연층을 포함하는 제1 재배선 레벨층;
    상기 패키지 바디 레벨층의 상면 상에 배치되고 상기 팬아웃 영역으로 연장된 제2 재배선층 및 상기 제2 재배선층을 절연하는 제2 재배선 절연층을 포함하는 제2 재배선 레벨층;
    상기 팬인 영역의 상기 제2 재배선 레벨층 상에 배치되고 복수개의 서브 금속층들로 구성된 레이저 마크 금속층; 및
    상기 레이저 마크 금속층 내에 배치된 레이저 마크를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서, 상기 레이저 마크 금속층은 상기 팬인 영역의 상기 제2 재배선 레벨층의 전 표면중 일부 영역에 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서, 상기 레이저 마크 금속층과 동일 레벨로 상기 제1 재배선 레벨층 상에 상기 레이저 마크 금속층과는 떨어져서 배치된 재배선 패드를 더 포함하고, 및 상기 레이저 마크 금속층은 상기 재배선 패드와 전기적으로 연결되어 있지 않는 더미 금속층인 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서, 상기 레이저 마크 금속층은 단면상으로 상기 패키지 바디 레벨층 상에 형성된 제1 내지 제3 서브 금속층들로 구성되고,
    상기 레이저 마크는 단면상으로 상기 제1 내지 제3 서브 금속층들 내에 형성된 원형 레이저 패턴 또는 타원형 레이저 패턴이고, 및
    상기 레이저 마크를 구성하는 상기 패턴들의 바닥은 상기 제1 서브 금속층의 내부, 상기 제2 서브 금속층의 바닥 또는 제3 서브 금속층의 바닥에 위치하는 것을 특징으로 하는 반도체 패키지.
  20. 제16항에 있어서, 상기 레이저 마크 금속층은 단면상으로 상기 패키지 바디 레벨층 상에 순차적으로 형성된 제1 및 제2 서브 금속층들로 구성되고,
    상기 레이저 마크는 단면상으로 상기 제1 및 제2 서브 금속층들 내에 형성된 원형 레이저 패턴 또는 타원형 레이저 패턴이고, 및
    상기 레이저 마크를 구성하는 상기 패턴들의 바닥은 상기 제1 서브 금속층의 내부에 위치하는 것을 특징으로 하는 반도체 패키지.
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