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KR20200042282A - 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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KR20200042282A
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signal
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민영선
변대석
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삼성전자주식회사
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Abstract

고전압 스위치 회로는 제1 구동 전압 및 제1 구동 전압보다 높은 제2 구동 전압에 응답하여 동작하며, 제1 및 제2 트랜지스터들, 및 제2 공핍 모드 트랜지스터들, 레벨 쉬프터 및 제어 신호 발생기를 포함한다. 제1 트랜지스터는 제1 게이트 신호에 응답하여 제2 구동 전압을 출력 단자로 전달한다. 제1 공핍 모드 트랜지스터는 출력 단자로부터 피드백되는 출력 신호에 응답하여 제2 구동 전압을 제1 트랜지스터로 전달한다. 레벨 쉬프터는 제1 전압을 기초로 인에이블 신호를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호를 발생한다. 제어 신호 발생기는 레벨 쉬프트된 인에이블 신호에 응답하여 제1 및 제2 제어 신호들을 발생한다. 제2 트랜지스터는 제1 전압이 게이트 전극에 인가되고, 일단에서 수신되는 제2 제어 신호에 응답하여 온/오프된다. 제2 공핍 모드 트랜지스터는 제2 트랜지스터의 타단과 출력 단자 사이에 연결되고, 제1 제어 신호가 게이트 전극에 인가된다.

Description

고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치{HIGH VOLTAGE SWITCH CIRCUIT AND NONVOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 고전압 스위치 회로 및 상기 고전압 스위치 회로를 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다.
플래시 메모리 장치의 경우, 공급되는 전원 전압보다 더 높은 고전압(Vpp)을 외부로부터 제공받아 사용한다. 예를 들어, 메모리 셀의 프로그램이나 소거 동작 시에는 약 20V 정도의 고전압이 사용된다. 플래시 메모리 장치는 이러한 외부에서 제공되는 고전압을 제어하기 위한 고전압 스위치 회로를 포함하여 구현된다.
본 발명의 일 목적은 내부 트랜지스터에 대한 오프 스트레스(off-stress)를 감소시킬 수 있는 고전압 스위치 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 고전압 스위치 회로를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 고전압 스위치 회로는 제1 구동 전압 및 상기 제1 구동 전압보다 높은 제2 구동 전압에 응답하여 동작하며, 제1 트랜지스터, 제1 공핍 모드(depletion mode) 트랜지스터, 레벨 쉬프터, 제어 신호 발생기, 제2 트랜지스터 및 제1 공핍 모드 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 게이트 신호에 응답하여 상기 제2 구동 전압을 출력 단자로 전달한다. 상기 제1 공핍 모드 트랜지스터는 상기 출력 단자로부터 피드백되는 출력 신호에 응답하여 상기 제2 구동 전압을 상기 제1 트랜지스터로 전달한다. 상기 레벨 쉬프터는 제1 전압을 기초로 인에이블 신호를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호를 발생한다. 상기 제어 신호 발생기는 상기 레벨 쉬프트된 인에이블 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 발생한다. 상기 제2 트랜지스터는 상기 제1 전압이 게이트 전극에 인가되고, 일단에서 수신되는 상기 제2 제어 신호에 응답하여 온/오프된다. 상기 제2 공핍 모드 트랜지스터는 상기 제2 트랜지스터의 타단과 상기 출력 단자 사이에 연결되고, 상기 제1 제어 신호가 게이트 전극에 인가된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 패스 트랜지스터 및 고전압 스위치 회로를 포함한다. 상기 메모리 셀 어레이는 워드 라인 및 비트 라인과 연결되는 메모리 셀을 포함한다. 상기 패스 트랜지스터는 제1 고전압을 상기 워드 라인으로 전달한다. 상기 고전압 스위치 회로는 인에이블 신호의 레벨을 제2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트 전극으로 제공한다. 상기 고전압 스위치 회로는 제1 구동 전압 및 상기 제1 구동 전압보다 높은 제2 구동 전압에 응답하여 동작하며, 제1 트랜지스터, 제1 공핍 모드(depletion mode) 트랜지스터, 레벨 쉬프터, 제어 신호 발생기, 제2 트랜지스터 및 제1 공핍 모드 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 게이트 신호에 응답하여 상기 제2 고전압을 출력 단자로 전달한다. 상기 제1 공핍 모드 트랜지스터는 상기 출력 단자로부터 피드백되는 출력 신호에 응답하여 상기 제2 고전압을 상기 제1 트랜지스터로 전달한다. 상기 레벨 쉬프터는 제1 전압을 기초로 인에이블 신호를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호를 발생한다. 상기 제어 신호 발생기는 상기 레벨 쉬프트된 인에이블 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 발생한다. 상기 제2 트랜지스터는 상기 제1 전압이 게이트 전극에 인가되고, 일단에서 수신되는 상기 제2 제어 신호에 응답하여 온/오프된다. 상기 제2 공핍 모드 트랜지스터는 상기 제2 트랜지스터의 타단과 상기 출력 단자 사이에 연결되고, 상기 제1 제어 신호가 게이트 전극에 인가된다.
상기와 같은 본 발명의 실시예들에 따른 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치에서는, 상기 제2 공핍 모드 트랜지스터의 게이트 전극에 고정 전압을 인가하지 않고 상기 인에이블 신호와 연동하는 상기 제1 제어 신호를 인가할 수 있다. 온 모드에서, 상기 제1 제어 신호는 접지 전압의 레벨로 변경되며, 이에 따라 상기 제2 공핍 모드 트랜지스터와 연결되는 상기 제2 트랜지스터의 타단의 전압은 상기 제1 제어 신호에 응답하여 상기 제2 공핍 모드 트랜지스터의 문턱 전압으로 감소될 수 있다. 따라서, 상기 제2 트랜지스터에 대한 오프 스트레스를 감소시키고, 제2 트랜지스터 및 이를 포함하는 고전압 스위치 회로의 신뢰성이 향상되며, 고전압 스위치 회로를 포함하는 비휘발성 메모리 장치의 수명이 증가할 수 있다.
도 1은 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 2는 도 1의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 4는 도 3의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7은 도 6의 비휘발성 메모리 장치에 포함되는 로우 디코더의 일 예를 나타내는 회로도이다.
도 8a 및 8b는 도 6의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 회로도들이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 1을 참조하면, 고전압 스위치 회로(10)는 제1 트랜지스터(PM1), 제1 공핍 모드(depletion mode) 트랜지스터(NDH1), 제2 트랜지스터(NM1), 제2 공핍 모드 트랜지스터(NDH2), 레벨 쉬프터(20) 및 제어 신호 발생기(30)를 포함한다. 고전압 스위치 회로(10)는 입력 단자(IT) 및 출력 단자(OT)를 더 포함할 수 있다.
고전압 스위치 회로(10)는 비휘발성 메모리 장치(예를 들어, 도 6의 100)에 포함되고, 제1 구동 전압(VDD) 및 제1 구동 전압(VDD)보다 높은 제2 구동 전압(VPP)에 응답하여 동작한다. 예를 들어, 고전압 스위치 회로(10)는 고전압인 제2 구동 전압(VPP)을 제공받아, 저전압인 제1 구동 전압(VDD)에 기초한 입력 신호(예를 들어, 인에이블 신호(EN))를 고전압인 제2 구동 전압(VPP)의 레벨로 변환할 수 있다.
제1 구동 전압(VDD)은 상기 비휘발성 메모리 장치를 구동하는데 필요한 전원 전압이며, 예를 들어 약 2.0V일 수 있다. 제2 구동 전압(VPP)은 상기 비휘발성 메모리 장치의 내부 또는 외부에서 제공되는 전압이고, 제1 구동 전압(VDD)보다 높은 약 20V 이상의(예를 들어, 약 28.5V의) 고전압일 수 있다.
또한, 고전압 스위치 회로(10)는 제1 전압(V1)에 추가적으로 응답하여 동작한다. 제1 전압(V1)은 고전압 스위치 회로(10)를 구동하는데 필요한 전압이며, 제1 구동 전압(VDD)보다 높고 제2 구동 전압(VPP)보다 낮은(예를 들어, 약 2.5V의) 전압일 수 있다.
제1 트랜지스터(PM1)는 게이트 전극에 인가되는 제1 게이트 신호(GS1)에 응답하여 제2 구동 전압(VPP)을 출력 단자(OT)로 전달한다. 예를 들어, 제1 트랜지스터(PM1)는 고전압 PMOS(p-type metal oxide semiconductor transistor) 트랜지스터일 수 있다.
제1 공핍 모드 트랜지스터(NDH1)는 게이트 전극에 인가되고 출력 단자(OT)로부터 피드백되는 출력 신호(OS)에 응답하여 제2 구동 전압(VPP)을 제1 트랜지스터(PM1)로 전달한다. 예를 들어, 제1 공핍 모드 트랜지스터(NDH1)는 Vth의 문턱 전압을 가지는 고전압 N형 공핍 모드 트랜지스터일 수 있다.
제1 트랜지스터(PM1)와 제1 공핍 모드 트랜지스터(NDH1)는 피드백 구조를 형성하여 출력 신호(OS)를 제공할 수 있다. 구체적으로, 제2 구동 전압(VPP)은 제1 공핍 모드 트랜지스터(NDH1)의 제1 전극(예를 들어, 드레인 전극)에 제공될 수 있다. 인에이블 신호(EN)가 활성화된 경우에, 제1 트랜지스터(PM1)는 제1 게이트 신호(GS1)에 응답하여 턴온(turn on)될 수 있다. 인에이블 신호(EN)가 활성화된 직후에 출력 신호(OS)는 접지 전압(예를 들어, GND)의 레벨을 가지므로, 제1 공핍 모드 트랜지스터(NDH1)의 상기 게이트 전극의 전압은 접지 전압(GND)으로 제공될 수 있다. 그러면 제1 트랜지스터(PM1)의 제1 전극(예를 들어, 소스 전극)의 전압은 제1 공핍 모드 트랜지스터(NDH1)의 문턱 전압(Vth)까지 증가할 수 있다. 따라서, 출력 신호(OS)는 제1 공핍 모드 트랜지스터(NDH1)의 문턱 전압(Vth)이 될 수 있다. 출력 신호(OS)는 다시 제1 공핍 모드 트랜지스터(NDH1)의 상기 게이트 전극으로 피드백될 수 있다. 그러면 제1 트랜지스터(PM1)의 상기 제1 전극의 전압은 출력 신호(OS)와 제1 공핍 모드 트랜지스터(NDH1)의 문턱 전압(Vth)을 합한 값으로 증가할 수 있다. 이와 같은 과정을 반복하면, 출력 신호(OS)는 제2 구동 전압(VPP)의 레벨까지 상승할 수 있다.
레벨 쉬프터(20)는 제1 전압(V1)을 기초로 인에이블 신호(EN)를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호(LSEN)를 발생한다. 예를 들어, 입력 단자(IT)로부터 수신된 인에이블 신호(EN)의 하이 레벨은 제1 구동 전압(VDD)의 레벨과 실질적으로 동일하고, 레벨 쉬프트된 인에이블 신호(LSEN)의 하이 레벨은 제1 전압(V1)의 레벨과 실질적으로 동일할 수 있다. 레벨 쉬프트된 인에이블 신호(LSEN)의 위상은 인에이블 신호(EN)의 위상과 실질적으로 동일할 수 있다.
레벨 쉬프터(20)는 제1 인버터(INV1), 제2 인버터(INV2) 및 쉬프팅 회로(22)를 포함할 수 있다.
제1 인버터(INV1)는 인에이블 신호(EN)를 반전하여 반전 인에이블 신호(ENB)를 출력할 수 있다. 제2 인버터(INV2)는 반전 인에이블 신호(ENB)를 반전하여 인에이블 신호(EN)와 실질적으로 동일한 신호를 출력할 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)는 제1 구동 전압(VDD)에 응답하여 동작할 수 있다. 따라서, 인에이블 신호(EN)와 유사하게, 반전 인에이블 신호(ENB)의 하이 레벨 역시 제1 구동 전압(VDD)의 레벨과 실질적으로 동일할 수 있다.
쉬프팅 회로(22)는 제1 전압(V1), 인에이블 신호(EN) 및 반전 인에이블 신호(ENB)에 응답하여 레벨 쉬프트된 인에이블 신호(LSEN)를 출력할 수 있다. 쉬프팅 회로(22)의 구체적인 회로 구조는 실시예에 따라서 다양하게 구현될 수 있다.
실시예에 따라서, 제1 인버터(INV1) 및 제2 인버터(INV2) 중 하나는 생략될 수 있다. 예를 들어, 제2 인버터(INV2)가 생략되는 경우에, 입력 단자(IT)로부터 수신된 인에이블 신호(EN)가 쉬프팅 회로(22)에 직접 입력될 수 있다.
제어 신호 발생기(30)는 레벨 쉬프트된 인에이블 신호(LSEN)에 응답하여 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 발생한다. 제1 제어 신호(CS1)는 제2 공핍 모드 트랜지스터(NDH2)를 제어하는데 이용되고, 제2 제어 신호(CS2)는 제2 트랜지스터(NM1)를 제어하는데 이용될 수 있다.
제어 신호 발생기(30)는 제3 인버터(INV3) 및 제4 인버터(INV4)를 포함할 수 있다.
제3 인버터(INV3)는 레벨 쉬프트된 인에이블 신호(LSEN)를 반전하여 제1 제어 신호(CS1)를 발생할 수 있다. 제4 인버터(INV4)는 제1 제어 신호(CS1)를 반전하여 제2 제어 신호(CS2)를 발생할 수 있다. 제3 인버터(INV3) 및 제4 인버터(INV4)는 제1 전압(V1)에 응답하여 동작할 수 있다. 따라서, 레벨 쉬프트된 인에이블 신호(LSEN)와 유사하게, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)의 하이 레벨 역시 제1 전압(V1)의 레벨과 실질적으로 동일할 수 있다.
실시예에 따라서, 제3 인버터(INV3) 및 제4 인버터(INV4) 중 하나는 생략될 수 있다. 예를 들어, 제4 인버터(INV4)가 생략되는 경우에, 레벨 쉬프터(20)로부터 출력된 레벨 쉬프트된 인에이블 신호(LSEN)가 제2 제어 신호(CS2)로서 제공될 수 있다.
도 1의 실시예에서, 제1 게이트 신호(GS1)는 제1 제어 신호(CS1)와 실질적으로 동일할 수 있다. 다시 말하면, 제1 트랜지스터(PM1)의 상기 게이트 전극은 제3 인버터(INV3)의 출력과 직접 연결되며, 제1 트랜지스터(PM1)는 제1 제어 신호(CS1)를 제1 게이트 신호(GS1)로서 수신할 수 있다.
제2 트랜지스터(NM1)는 제1 전압(V1)이 게이트 전극에 인가되고, 일단(NME1) 또는 제1 전극에서 수신되는 제2 제어 신호(CS2)에 응답하여 온/오프된다. 제2 트랜지스터(NM1)의 상기 게이트 전극은 항상 제1 전압(V1)의 레벨로 고정되어 있으며, 따라서 제2 트랜지스터(NM1)는 제2 제어 신호(CS2)의 레벨 변화에 따라서 턴온될 수 있다. 예를 들어, 제2 트랜지스터(NM1)는 저전압 NMOS(n-type metal oxide semiconductor transistor) 트랜지스터일 수 있다. 제2 트랜지스터(NM1)의 바디부에는 바디 전압(VB) 또는 바디 바이어스 전압이 인가될 수 있다. 예를 들어, 바디 전압(VB)은 접지 전압(GND)의 레벨을 가질 수 있다.
제2 공핍 모드 트랜지스터(NDH2)는 제2 트랜지스터(NM1)의 타단(NME2) 또는 제2 전극과 출력 단자(OT) 사이에 연결되고, 제1 제어 신호(CS1)가 게이트 전극에 인가된다. 제2 트랜지스터(NM1)와 다르게, 제2 공핍 모드 트랜지스터(NDH2)의 상기 게이트 전극은 하나의 전압 레벨로 고정되어 있지 않으며, 인에이블 신호(EN)와 연동하고(즉, 인에이블 신호(EN)에 기초하여 발생되고) 전압 레벨이 가변되는 제1 제어 신호(CS1)를 수신할 수 있다. 예를 들어, 제2 공핍 모드 트랜지스터(NDH2)는 고전압 N형 공핍 모드 트랜지스터일 수 있으며, 제1 공핍 모드 트랜지스터(NDH1)와 같은 사양으로 제조되어 같은 문턱 전압(Vth)을 가질 수 있다.
제2 트랜지스터(NM1)와 제2 공핍 모드 트랜지스터(NDH2)는 출력 신호(OS)를 차단할 수 있다. 구체적으로, 인에이블 신호(EN)가 비활성화된 경우에, 제2 트랜지스터(NM1)는 제2 제어 신호(CS2)에 응답하여 턴온되며, 제2 트랜지스터(NM1) 및 제2 공핍 모드 트랜지스터(NDH2)에 의해 출력 신호(OS)는 접지 전압(GND)의 레벨로 감소할 수 있다. 또한, 인에이블 신호(EN)가 활성화된 경우에, 제2 트랜지스터(NM1)는 제2 제어 신호(CS2)에 응답하여 턴오프되고, 이 때 제1 제어 신호(CS1)에 응답하여 제2 공핍 모드 트랜지스터(NDH2)와 연결되는 제2 트랜지스터(NM1)의 타단(NME2)의 전압이 감소할 수 있다. 이에 대해서는 도 2를 참조하여 후술하도록 한다.
일 실시예에서, 상술한 것처럼 트랜지스터들(PM1, NDH1, NDH2)은 고전압 트랜지스터로 구성될 수 있다. 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성될 수 있다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성될 수 있다. 다시 말하면, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 할 수 있다.
도 2는 도 1의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다.
도 1 및 2를 참조하면, 고전압 스위치 회로(10)는 두 가지 모드로 동작할 수 있다. 예를 들어, 고전압 스위치 회로(10)는 오프(off) 모드 또는 온(on) 모드로 동작할 수 있다. 시간(T1, T1')에서의 동작이 상기 오프 모드에서의 동작이고, 시간(T2)에서의 동작이 상기 온 모드에서의 동작일 수 있다.
구체적으로, 상기 오프 모드인 시간(T1)에서, 인에이블 신호(EN)는 비활성화되어 로우 레벨을 가지고, 반전 인에이블 신호(ENB)는 인에이블 신호(EN)와 반대되는 하이 레벨을 가진다. 레벨 쉬프터(20)는 인에이블 신호(EN)를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호(LSEN)를 발생한다. 인에이블 신호(EN)와 레벨 쉬프트된 인에이블 신호(LSEN)의 위상은 서로 동일하며, 따라서 레벨 쉬프트된 인에이블 신호(LSEN) 역시 로우 레벨을 가진다.
제어 신호 발생기(30)는 레벨 쉬프트된 인에이블 신호(LSEN)에 응답하여 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 발생한다. 제3 인버터(INV3)는 레벨 쉬프트된 인에이블 신호(LSEN)를 반전하여 제1 제어 신호(CS1)를 발생하며, 따라서 제1 제어 신호(CS1)는 하이 레벨을 가진다. 제4 인버터(INV4)는 제1 제어 신호(CS1)를 반전하여 제2 제어 신호(CS2)를 발생하며, 따라서 제2 제어 신호(CS2)는 로우 레벨을 가진다.
로우 레벨을 가지는 제2 제어 신호(CS2)에 응답하여 제2 트랜지스터(NM1)는 턴온되고, 제2 트랜지스터(NM1) 및 제2 공핍 모드 트랜지스터(NDH2)를 통하여 로우 레벨에 대응하는 접지 전압(GND)이 출력 단자(OT)에 제공되며, 따라서 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2) 및 출력 신호(OS)는 접지 전압(GND)의 레벨을 가진다. 이와 함께, 제1 공핍 모드 트랜지스터(NDH1)의 상기 게이트 전극에도 출력 단자(OT)로부터 접지 전압(GND)이 제공되며, 제1 트랜지스터(PM1)의 상기 제1 전극의 전압은 제1 공핍 모드 트랜지스터(NDH1)의 문턱 전압(Vth)으로 설정된다. 제1 제어 신호(CS1)가 제1 게이트 신호(GS1)로서 제공됨에 따라, 제1 트랜지스터(PM1)의 상기 게이트 전극에는 하이 레벨의 제1 게이트 신호(GS1)가 인가되며, 따라서 제1 트랜지스터(PM1)는 턴오프된다.
상기 오프 모드에서 상기 온 모드로 전환되면, 시간(T2)에서 인에이블 신호(EN)는 활성화되어 하이 레벨을 가지고, 반전 인에이블 신호(ENB)는 인에이블 신호(EN)와 반대되는 로우 레벨을 가진다. 레벨 쉬프트된 인에이블 신호(LSEN) 및 제2 제어 신호(CS2)는 인에이블 신호(EN)와 유사하게 하이 레벨을 가지며, 제1 제어 신호(CS1)는 반전 인에이블 신호(ENB)와 유사하게 로우 레벨을 가진다. 다만, 도 1을 참조하여 상술한 것처럼 인에이블 신호(EN)의 하이 레벨은 제1 구동 전압(VDD)의 레벨이며, 레벨 쉬프트된 인에이블 신호(LSEN) 및 제2 제어 신호(CS2)의 하이 레벨은 제1 전압(V1)의 레벨일 수 있다.
제1 제어 신호(CS1)가 제1 게이트 신호(GS1)로서 제공됨에 따라, 로우 레벨을 가지는 제1 게이트 신호(GS1)에 응답하여 제1 트랜지스터(PM1)는 턴온되고, 도 1을 참조하여 상술한 제1 트랜지스터(PM1)와 제1 공핍 모드 트랜지스터(NDH1)의 피드백 구조에 의해 출력 신호(OS)는 제2 구동 전압(VPP)의 레벨까지 상승한다. 이와 함께, 하이 레벨을 가지는 제2 제어 신호(CS2)에 응답하여 제2 트랜지스터(NM1)는 턴오프되고, 이 때 제2 공핍 모드 트랜지스터(NDH2)의 상기 게이트 전극에는 로우 레벨을 가지는 제1 제어 신호(CS1)에 의해 접지 전압(GND)이 제공되며, 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)은 제2 공핍 모드 트랜지스터(NDH2)의 문턱 전압(Vth)으로 설정된다. 다시 말하면, 상기 온 모드에서 제2 공핍 모드 트랜지스터(NDH2)의 상기 게이트 전극에 인가되는 제1 제어 신호(CS1)의 전압 레벨이 감소함에 따라, 제1 제어 신호(CS1)의 전압 레벨이 유지되는 경우와 비교하여 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)이 감소할 수 있으며, 따라서 제2 트랜지스터(NM1)의 바디 전압(VB)과 타단(NME2)의 전압(VNME2) 사이의 전압 차이가 감소한다.
한편, 상기 온 모드에서 상기 오프 모드로 전환되면, 시간(T1')에서 인에이블 신호(EN)는 비활성화되어 로우 레벨을 가지고, 출력 신호(OS)는 접지 전압(GND)의 레벨로 감소한다. 시간(T1')에서의 동작은 시간(T1)에서의 동작과 실질적으로 동일할 수 있다.
도 2에 도시된 것처럼, 인에이블 신호(EN), 레벨 쉬프트된 인에이블 신호(LSEN) 및 제2 제어 신호(CS2)의 위상은 실질적으로 서로 동일하고, 반전 인에이블 신호(ENB), 제1 제어 신호(CS1) 및 제1 게이트 신호(GS1)의 위상은 실질적으로 서로 동일할 수 있다. 인에이블 신호(EN) 및 반전 인에이블 신호(ENB)의 하이 레벨은 제1 구동 전압(VDD)의 레벨과 실질적으로 동일하고, 레벨 쉬프트된 인에이블 신호(LSEN), 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 제1 게이트 신호(GS1)의 하이 레벨은 제1 전압(V1)의 레벨과 실질적으로 동일할 수 있다. 상기 온 모드에서 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)은 제2 공핍 모드 트랜지스터(NDH2)의 문턱 전압(Vth)과 실질적으로 동일할 수 있다. 모든 신호들의 로우 레벨은 접지 전압(GND)의 레벨과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 고전압 스위치 회로(10)에서는, 제2 공핍 모드 트랜지스터(NDH2)의 상기 게이트 전극에 고정 전압을 인가하지 않고 인에이블 신호(EN)와 연동하는 제1 제어 신호(CS1)를 인가할 수 있다. 출력 신호(OS)가 제2 구동 전압(VPP)의 레벨까지 상승하고 제2 트랜지스터(NM1)가 턴오프되는 상기 온 모드에서, 제1 제어 신호(CS1)는 접지 전압(GND)의 레벨과 동일한 로우 레벨로 변경되며, 이에 따라 제2 공핍 모드 트랜지스터(NDH2)와 연결되는 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)은 인에이블 신호(EN)와 연동하는 제1 제어 신호(CS1)에 응답하여 제2 공핍 모드 트랜지스터(NDH2)의 문턱 전압(Vth)으로 감소될 수 있다. 따라서, 제2 트랜지스터(NM1)에 대한 오프 스트레스를 감소시키고, 제2 트랜지스터(NM1) 및 이를 포함하는 고전압 스위치 회로(10)의 신뢰성이 향상되며, 고전압 스위치 회로(10)를 포함하는 비휘발성 메모리 장치의 수명이 증가할 수 있다.
도 3은 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다. 도 4는 도 3의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다. 이하 도 1 및 2와 중복되는 설명은 생략한다.
도 3 및 4를 참조하면, 고전압 스위치 회로(10a)는 제1 트랜지스터(PM1), 제1 공핍 모드 트랜지스터(NDH1), 제2 트랜지스터(NM1), 제2 공핍 모드 트랜지스터(NDH2), 레벨 쉬프터(20) 및 제어 신호 발생기(30)를 포함한다. 고전압 스위치 회로(10a)는 게이트 신호 발생기(40), 입력 단자(IT) 및 출력 단자(OT)를 더 포함할 수 있다.
게이트 신호 발생기(40)를 더 포함하고 이에 따라 온 모드 이후에 완화(relaxation) 모드가 추가되는 것을 제외하면, 도 3 및 4에 도시된 고전압 스위치 회로(10a)의 구조 및 동작은 도 1 및 2에 도시된 고전압 스위치 회로(10)의 구조 및 동작과 실질적으로 동일할 수 있다.
게이트 신호 발생기(40)는 제2 제어 신호(CS2) 및 제3 제어 신호(DET)에 응답하여 제1 게이트 신호(GS1')를 발생할 수 있다. 게이트 신호 발생기(40)는 NAND 게이트(NAND1)를 포함할 수 있다.
NAND 게이트(NAND1)는 제2 제어 신호(CS2)를 수신하는 제1 입력 단자, 제3 제어 신호(DET)를 수신하는 제2 입력 단자 및 제1 게이트 신호(GS1')를 출력하는 출력 단자를 포함하고, 제2 제어 신호(CS2) 및 제3 제어 신호(DET)에 대한 NAND 연산을 수행하여 제1 게이트 신호(GS1')를 발생할 수 있다. NAND 게이트(NAND1)는 제1 전압(V1)에 응답하여 동작하며, 따라서 제1 게이트 신호(GS1')의 하이 레벨은 제1 전압(V1)의 레벨과 실질적으로 동일할 수 있다.
도 4에 도시된 것처럼, 고전압 스위치 회로(10a)는 세 가지 모드로 동작할 수 있다. 예를 들어, 고전압 스위치 회로(10a)는 오프 모드, 온 모드 또는 완화 모드로 동작할 수 있다. 시간(T1, T1')에서의 동작이 상기 오프 모드에서의 동작이고, 시간(T2')에서의 동작이 상기 온 모드에서의 동작이며, 시간(T3)에서의 동작이 상기 완화 모드에서의 동작일 수 있다.
상기 오프 모드인 시간(T1)에서, 제3 제어 신호(DET)는 비활성화되어 하이 레벨을 가진다. 제2 제어 신호(CS2)는 로우 레벨을 가지며, 따라서 게이트 신호 발생기(40)에 포함되는 NAND 게이트(NAND1)는 제2 제어 신호(CS2) 및 제3 제어 신호(DET)에 대한 NAND 연산을 수행하여 하이 레벨을 가지는 제1 게이트 신호(GS1')를 발생한다. 제1 트랜지스터(PM1)는 제1 게이트 신호(GS1')에 응답하여 턴오프된다.
상기 온 모드인 시간(T2')에서, 제3 제어 신호(DET)는 비활성화 상태인 하이 레벨을 유지하지만, 제2 제어 신호(CS2)는 하이 레벨을 가지며, 따라서 NAND 게이트(NAND1)는 로우 레벨을 가지는 제1 게이트 신호(GS1')를 발생한다. 제1 트랜지스터(PM1)는 제1 게이트 신호(GS1')에 응답하여 턴온되며, 제1 트랜지스터(PM1)와 제1 공핍 모드 트랜지스터(NDH1)의 피드백 구조에 의해 출력 신호(OS)는 제2 구동 전압(VPP)의 레벨까지 상승한다.
인에이블 신호(EN)가 활성화된 시점, 즉 상기 온 모드가 시작된 시점으로부터 일정 시간이 경과한 이후에, 제3 제어 신호(DET)는 활성화되어 로우 레벨을 가지며, 상기 완화 모드가 시작된다. 예를 들어, 상기 온 모드가 시작되어 출력 신호(OS)가 제2 구동 전압(VPP)의 레벨까지 상승이 완료된 이후에 제3 제어 신호(DET)는 활성화될 수 있다.
상기 완화 모드인 시간(T3)에서, 제2 제어 신호(CS2)는 하이 레벨을 유지하지만, 제3 제어 신호(DET)는 활성화 상태인 로우 레벨을 가지며, 따라서 NAND 게이트(NAND1)는 하이 레벨을 가지는 제1 게이트 신호(GS1')를 발생한다. 이미 출력 신호(OS)가 제2 구동 전압(VPP)의 레벨까지 상승되었으므로, 제1 트랜지스터(PM1)의 상기 제1 전극의 전압은 제2 구동 전압(VPP)으로 설정되어 있으며, 따라서 제1 게이트 신호(GS1')가 하이 레벨을 가지더라도 제1 트랜지스터(PM1)는 턴오프되지 않을 수 있다. 또한, 제1 게이트 신호(GS1')가 하이 레벨을 가짐에 따라, 제1 트랜지스터(PM1)의 상기 제1 전극과 상기 게이트 전극 사이의 전압 차이가 감소되며, 제1 트랜지스터(PM1)의 열화 현상이 방지될 수 있다.
상기 완화 모드에서 상기 오프 모드로 전환되면, 시간(T1')에서의 동작은 시간(T1)에서의 동작과 실질적으로 동일할 수 있다.
도 4에 도시된 것처럼, 제3 제어 신호(DET) 및 제1 게이트 신호(GS1')의 하이 레벨은 제1 전압(V1)의 레벨과 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따른 고전압 스위치 회로(10a)에서는, 상기 온 모드에서 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)은 인에이블 신호(EN)와 연동하는 제1 제어 신호(CS1)에 응답하여 제2 공핍 모드 트랜지스터(NDH2)의 문턱 전압(Vth)으로 감소되며, 또한 상기 온 모드 이후의 상기 완화 모드에서 제1 트랜지스터(PM1)의 상기 게이트 전극에 인가되는 제1 게이트 신호(GS1')의 레벨이 증가될 수 있다. 따라서, 제2 트랜지스터(NM1)에 대한 오프 스트레스를 감소시키고, 이와 함께 제1 트랜지스터(PM1)의 열화 현상이 방지되며, 고전압 스위치 회로(10a)의 신뢰성이 더욱 향상될 수 있다.
도 5는 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다. 이하 도 1 및 3과 중복되는 설명은 생략한다.
도 5를 참조하면, 고전압 스위치 회로(10b)는 제1 트랜지스터(PM1), 제1 공핍 모드 트랜지스터(NDH1), 제2 트랜지스터(NM1), 제2 공핍 모드 트랜지스터(NDH2) 및 제어 신호 발생기(30b)를 포함한다. 고전압 스위치 회로(10b)는 입력 단자(IT) 및 출력 단자(OT)를 더 포함할 수 있다.
레벨 쉬프터(20)가 생략되고 이에 따라 제어 신호 발생기(30b)의 구조가 변경되는 것을 제외하면, 도 5의 고전압 스위치 회로(10b)의 구조는 도 1의 고전압 스위치 회로(10)의 구조와 실질적으로 동일할 수 있다.
제어 신호 발생기(30b)는 인에이블 신호(EN)에 응답하여 제1 제어 신호(CS1") 및 제2 제어 신호(CS2")를 발생한다. 제1 제어 신호(CS1")는 제2 공핍 모드 트랜지스터(NDH2)를 제어하는데 이용되고, 제2 제어 신호(CS2")는 제2 트랜지스터(NM1)를 제어하는데 이용될 수 있다.
제어 신호 발생기(30)는 제3 인버터(INV3") 및 제4 인버터(INV4")를 포함할 수 있다.
제3 인버터(INV3")는 인에이블 신호(EN)를 반전하여 제1 제어 신호(CS1")를 발생할 수 있다. 제4 인버터(INV4")는 제1 제어 신호(CS1")를 반전하여 제2 제어 신호(CS2")를 발생할 수 있다. 입력 단자(IT)로부터 수신된 인에이블 신호(EN)의 하이 레벨은 제1 구동 전압(VDD)의 레벨과 실질적으로 동일하고, 제3 인버터(INV3") 및 제4 인버터(INV4")는 제1 구동 전압(VDD)에 응답하여 동작하므로, 제1 제어 신호(CS1") 및 제2 제어 신호(CS2")의 하이 레벨 역시 제1 구동 전압(VDD)의 레벨과 실질적으로 동일할 수 있다.
또한, 도 5의 실시예에서, 제1 게이트 신호(GS1")는 제1 제어 신호(CS1")와 실질적으로 동일하므로, 제1 게이트 신호(GS1")의 하이 레벨 역시 제1 구동 전압(VDD)의 레벨과 실질적으로 동일할 수 있다.
신호들(CS1", CS2", GS1")의 하이 레벨이 변경되는 것을 제외하면, 도 5의 고전압 스위치 회로(10b)는 도 2를 참조하여 상술한 것과 실질적으로 동일하게 동작할 수 있다.
도 5의 실시예에서, 제1 구동 전압(VDD)과 제1 전압(V1)은 동일한 레벨을 가지도록 구현될 수도 있다.
한편, 도시하지는 않았으나, 도 5의 고전압 스위치 회로(10b)는 도 3을 참조하여 상술한 게이트 신호 발생기(40)를 더 포함하여 구현될 수도 있다. 또한, 도 1 내지 5를 참조하여 제1 트랜지스터(PM1)가 PMOS 트랜지스터이고 제2 트랜지스터(NM1)가 NMOS 트랜지스터이며 공핍 모드 트랜지스터들(NDH1, NDH2)이 N형 공핍 모드 트랜지스터인 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 트랜지스터들의 타입 및 동작 모드에 따른 신호들의 레벨 변화는 실시예에 따라서 다양하게 구현될 수 있다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 발생기(150) 및 제어 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 로우 디코더(120)와 연결된다. 또한, 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)와 연결된다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 도시하지는 않았으나, 메모리 셀 어레이(110)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들로 구분될 수 있다. 도 8a 및 8b를 참조하여 후술하는 바와 같이, 메모리 셀 어레이(110)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다.
제어 회로(160)는 메모리 컨트롤러(예를 들어, 도 9의 600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(160)는 커맨드(CMD)에 기초하여 전압 발생기(150)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(130)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(160)는 로우 어드레스(R_ADDR)를 로우 디코더(120)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(140)에 제공할 수 있다.
로우 디코더(120)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다.
예를 들어, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
도 7을 참조하여 후술하는 것처럼, 로우 디코더(120)는 본 발명의 실시예들에 따른 고전압 스위치 회로를 포함하여 구현될 수 있다.
전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 로우 디코더(120)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다. 소거 전압(VERS)은 메모리 셀 어레이(110)에 직접 인가되거나 비트 라인(BL)을 통해 인가될 수 있다.
예를 들어, 소거 동작 시에, 전압 발생기(150)는 하나의 메모리 블록의 공통 소스 라인 콘택 및/또는 비트 라인(BL)에 소거 전압(VERS)을 인가하고, 로우 디코더(120)를 통해 하나의 메모리 블록의 모든 워드 라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 발생기(150)는 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 인가하거나 워드 라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 프로그램 전압을 인가하고, 상기 비선택 워드 라인들에는 프로그램 금지 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 프로그램 검증 전압을 인가하고, 상기 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 독출 전압을 인가하고, 상기 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버리 독출 동작 시에, 전압 발생기(150)는 로우 디코더(120)를 통해 상기 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 상기 선택 워드 라인에는 리커버리 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(130)는 메모리 셀 어레이(110)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(130)는 비휘발성 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결될 수 있다. 데이터 입출력 회로(140)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(130)를 거쳐서 메모리 셀 어레이(110)에 제공하거나 혹은 메모리 셀 어레이(110)로부터 페이지 버퍼 회로(130)를 거쳐서 출력되는 독출 데이터(DAT)를 외부(예를 들어, 도 9의 메모리 컨트롤러(600))에 제공할 수 있다.
도 7은 도 6의 비휘발성 메모리 장치에 포함되는 로우 디코더의 일 예를 나타내는 회로도이다.
도 6 및 7을 참조하면, 로우 디코더(120)는 디코더(121), 고전압 스위치 회로(123) 및 패스 트랜지스터들(125)을 포함하고, 인버터(INVB) 및 스위치(NMA)를 더 포함할 수 있다.
디코더(121)는 메모리 셀 어레이(110)의 하나의 메모리 블록을 선택하는 블록 디코더일 수 있다. 디코더(121)는 NAND 게이트(NANDA) 및 인버터(INVA)를 포함할 수 있다.
NAND 게이트(NANDA)는 로우 어드레스(R_ADDR)에 의해서 제공되는 디코딩 신호들(Pi, Qi, Ri)에 대한 NAND 논리 연산을 수행할 수 있다. 인버터(INVA)는 NAND 게이트(NANDA)의 출력을 반전할 수 있다. 인버터(INVA)의 출력은 저전압의 블록 선택 신호, 즉 인에이블 신호(EN)로서 노드(N0)에 전달될 수 있다. 도시하지는 않았으나, 디코더(121)는 선택된 블록이 배드 블록인지의 여부에 따라 NAND 게이트(NANDA)의 출력을 차단하기 위한 구성을 더 포함할 수 있다.
디코딩 신호들(Pi, Qi, Ri)이 모두 활성화되면, 노드(N0)는 하이 레벨로 설정되고, 스트링 선택 라인(SSL)을 디스에이블(disable)시키기 위한 스위치(NM)는 차단될 수 있다. 고전압 스위치 회로(123)는 노드(N0)의 논리 값을 고전압으로 승압된 블록 선택 신호, 즉 출력 신호(OS)로 출력할 수 있다. 고전압 레벨로 변경된 상기 블록 선택 신호는 블록 워드 라인(BWL)에 전달될 수 있다. 블록 워드 라인(BWL)으로 전달되는 고전압의 상기 블록 선택 신호에 의해서 패스 트랜지스터들(125)은 스위칭될 수 있다.
패스 트랜지스터들(125)은 전압 발생기(150)에서 발생된 전압들(VGS, VW1, VW2, ..., VW(n-1), VWn, VSS)을 워드 라인들(WL1, WL2, ..., WL(n-1), WLn) 및 선택 라인들(GSL, SSL)에 전달할 수 있다. 패스 트랜지스터들(125)이 전달하는 전압들은 일반적인 회로들을 구동하는 전압에 비하여 상대적으로 높은 고전압일 수 있다. 따라서, 패스 트랜지스터들(125)은 고전압에서 구동되는 고전압 트랜지스터로 구성될 수 있다. 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성될 수 있다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성될 수 있다. 다시 말하면, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 할 수 있다.
고전압 스위치 회로(123)는 본 발명의 실시예들에 따른 고전압 스위치 회로일 수 있다. 구체적으로, 고전압 스위치 회로(123)는 저전압(예를 들어, VDD)의 블록 선택 신호를 고전압(예를 들어, VPP) 레벨로 변환하기 위해서 공핍 모드 트랜지스터와 PMOS 트랜지스터의 피드백 구조를 사용할 수 있다. 또한, 온 모드에서 제2 트랜지스터(NM1)의 타단(NME2)의 전압(VNME2)은 인에이블 신호(EN)와 연동하는 제1 제어 신호(CS1)에 응답하여 제2 공핍 모드 트랜지스터(NDH2)의 문턱 전압(Vth)으로 감소된다. 따라서, 제2 트랜지스터(NM1)에 대한 오프 스트레스를 감소시키고, 고전압 스위치 회로(123)의 신뢰성이 향상되며, 비휘발성 메모리 장치(100)의 수명이 증가할 수 있다.
일 실시예에서, 고전압 스위치 회로(123)에 제공되는 고전압(VPP)은 비휘발성 메모리 장치(100)의 외부에 배치되는 별도의 고전압 발생기에서 발생될 수 있다. 다른 실시예에서, 고전압 스위치 회로(123)에 제공되는 고전압(VPP)은 비휘발성 메모리 장치(100)에 포함되는 전압 발생기(150)에서 발생될 수 있다.
도 8a 및 8b는 도 6의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 회로도들이다. 도 8a는 NAND 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내며, 도 8b는 수직형 NAND 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타낸다.
도 8a를 참조하면, 메모리 셀 어레이(110a)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL1, ..., BLm)에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC)들은 비트 라인들(BL1~BLm) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC)들은 워드 라인들(WL1, WL2, ..., WL(n-1), WLn) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC)들은 워드 라인들(WL1~WLn)에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110a)를 포함하는 비휘발성 메모리 장치는 페이지(112) 단위로 데이터 기입 및 독출 동작을 수행하며, 메모리 블록(113) 단위로 소거 동작을 수행할 수 있다.
도 8b를 참조하면, 메모리 셀 어레이의 하나의 메모리 블록(110b)을 도시하고 있으며, 메모리 블록(110b)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(110b)에 포함되는 복수의 셀 스트링들(예를 들어, 수직 NAND 스트링들)은 상기 기판과 수직한 방향으로 형성될 수 있다.
메모리 블록(110b)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 8b에는 메모리 블록(110b)이 여덟 개의 워드 라인들(WL1~WL8) 및 세 개의 비트 라인들(BL1~BL3)에 연결되고 각 셀 스트링이 여덟 개의 메모리 셀들(MC1~MC8)을 포함하며 하나의 서브 블록이 네 개의 워드 라인들에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(600) 및 적어도 하나의 비휘발성 메모리 장치(700)를 포함한다.
비휘발성 메모리 장치(700)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치이고, 본 발명의 실시예들에 따른 고전압 스위치 회로를 포함하며, 메모리 컨트롤러(600)의 제어에 따라 데이터 소거, 기입 및/또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(700)는 입출력 라인을 통해 메모리 컨트롤러(600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(600)와 프로그램 동작 또는 독출 동작을 위한 데이터(DAT)를 송수신할 수 있다. 또한, 비휘발성 메모리 장치(700)는 제어 라인을 통해 메모리 컨트롤러(600)로부터 제어 신호(CTRL)를 수신하고, 전원 라인을 통해 메모리 컨트롤러(600)로부터 전원 전압(PWR)을 제공받을 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 10을 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다. 실시예에 따라서, 저장 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
컨트롤러(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit; ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 외부 고전압(VPP)을 제공받을 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 구동 전압 및 상기 제1 구동 전압보다 높은 제2 구동 전압에 응답하여 동작하는 비휘발성 메모리 장치의 고전압 스위치 회로에 있어서,
    제1 게이트 신호에 응답하여 상기 제2 구동 전압을 출력 단자로 전달하는 제1 트랜지스터;
    상기 출력 단자로부터 피드백되는 출력 신호에 응답하여 상기 제2 구동 전압을 상기 제1 트랜지스터로 전달하는 제1 공핍 모드(depletion mode) 트랜지스터;
    제1 전압을 기초로 인에이블 신호를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호를 발생하는 레벨 쉬프터;
    상기 레벨 쉬프트된 인에이블 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 발생하는 제어 신호 발생기;
    상기 제1 전압이 게이트 전극에 인가되고, 일단에서 수신되는 상기 제2 제어 신호에 응답하여 온/오프되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 타단과 상기 출력 단자 사이에 연결되고, 상기 제1 제어 신호가 게이트 전극에 인가되는 제2 공핍 모드 트랜지스터를 포함하는 고전압 스위치 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 신호가 활성화된 경우에, 상기 제1 트랜지스터는 상기 제1 게이트 신호에 응답하여 턴온되고, 상기 제1 트랜지스터와 상기 제1 공핍 모드 트랜지스터의 피드백 구조에 의해 상기 출력 신호는 상기 제2 구동 전압의 레벨까지 증가하는 것을 특징으로 하는 고전압 스위치 회로.
  3. 제 2 항에 있어서,
    상기 인에이블 신호가 활성화된 경우에, 상기 제2 트랜지스터는 상기 제2 제어 신호에 응답하여 턴오프되고, 상기 제1 제어 신호에 응답하여 상기 제2 공핍 모드 트랜지스터와 연결되는 상기 제2 트랜지스터의 타단의 전압이 감소하는 것을 특징으로 하는 고전압 스위치 회로.
  4. 제 3 항에 있어서,
    상기 제2 트랜지스터의 바디부에 인가되는 바디 전압과 상기 제2 트랜지스터의 타단의 전압 사이의 전압 차이가 감소하는 것을 특징으로 하는 고전압 스위치 회로.
  5. 제 3 항에 있어서,
    상기 인에이블 신호가 활성화된 경우에, 상기 인에이블 신호의 레벨은 상기 제1 구동 전압의 레벨과 동일하고, 상기 제1 제어 신호의 레벨은 접지 전압의 레벨과 동일하며, 상기 제2 트랜지스터의 타단의 전압은 상기 제2 공핍 모드 트랜지스터의 문턱 전압과 동일한 것을 특징으로 하는 고전압 스위치 회로.
  6. 제 1 항에 있어서,
    상기 인에이블 신호가 비활성화된 경우에, 상기 제2 트랜지스터는 상기 제2 제어 신호에 응답하여 턴온되며, 상기 제2 트랜지스터 및 상기 제2 공핍 모드 트랜지스터에 의해 상기 출력 신호는 접지 전압의 레벨로 감소하는 것을 특징으로 하는 고전압 스위치 회로.
  7. 제 1 항에 있어서,
    상기 제1 게이트 신호는 상기 제1 제어 신호와 동일한 것을 특징으로 하는 고전압 스위치 회로.
  8. 제 1 항에 있어서,
    상기 제2 제어 신호 및 제3 제어 신호에 응답하여 상기 제1 게이트 신호를 발생하는 게이트 신호 발생기를 더 포함하는 것을 특징으로 하는 고전압 스위치 회로.
  9. 제 8 항에 있어서,
    상기 제3 제어 신호는 상기 인에이블 신호가 활성화된 시점으로부터 일정 시간이 경과한 이후에 활성화되며,
    상기 인에이블 신호가 활성화되어 상기 출력 신호가 상기 제2 구동 전압의 레벨까지 증가한 이후에, 상기 활성화된 제3 제어 신호에 응답하여 상기 제1 게이트 신호의 레벨이 변경되는 것을 특징으로 하는 고전압 스위치 회로.
  10. 워드 라인 및 비트 라인과 연결되는 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 고전압을 상기 워드 라인으로 전달하는 패스 트랜지스터; 및
    인에이블 신호의 레벨을 제2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트 전극으로 제공하는 고전압 스위치 회로를 포함하고,
    상기 고전압 스위치 회로는,
    제1 게이트 신호에 응답하여 상기 제2 고전압을 출력 단자로 전달하는 제1 트랜지스터;
    상기 출력 단자로부터 피드백되는 출력 신호에 응답하여 상기 제2 고전압을 상기 제1 트랜지스터로 전달하는 제1 공핍 모드(depletion mode) 트랜지스터;
    제1 전압을 기초로 인에이블 신호를 레벨 쉬프트하여 레벨 쉬프트된 인에이블 신호를 발생하는 레벨 쉬프터;
    상기 레벨 쉬프트된 인에이블 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 발생하는 제어 신호 발생기;
    상기 제1 전압이 게이트 전극에 인가되고, 일단에서 수신되는 상기 제2 제어 신호에 응답하여 온/오프되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 타단과 상기 출력 단자 사이에 연결되고, 상기 제1 제어 신호가 게이트 전극에 인가되는 제2 공핍 모드 트랜지스터를 포함하는 비휘발성 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832753B2 (en) * 2017-07-31 2020-11-10 General Electric Company Components including structures having decoupled load paths
KR20220080430A (ko) * 2020-12-07 2022-06-14 삼성전자주식회사 레벨 시프터 및 레벨 시프팅 방법을 포함하는 반도체 장치
KR20220164852A (ko) 2021-06-04 2022-12-14 삼성전자주식회사 반도체 장치
KR20230064783A (ko) * 2021-11-04 2023-05-11 삼성전자주식회사 비휘발성 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150058925A (ko) * 2013-11-21 2015-05-29 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
KR20170034126A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치
KR20180081887A (ko) * 2017-01-09 2018-07-18 삼성전자주식회사 비휘발성 메모리 장치의 고전압 스위치 회로 및 비휘발성 메모리 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135914B2 (en) 2004-03-24 2006-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage CMOS switch with reduced high voltage junction stresses
KR20080040207A (ko) 2006-11-02 2008-05-08 삼성전자주식회사 반도체 메모리 장치
KR101283537B1 (ko) 2007-09-28 2013-07-15 삼성전자주식회사 고전압 측정 회로 및 이를 구비하는 비휘발성 메모리 장치
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP2009245556A (ja) 2008-03-31 2009-10-22 Toshiba Corp 半導体記憶装置
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8184489B2 (en) * 2010-05-05 2012-05-22 Micron Technology, Inc. Level shifting circuit
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8638618B2 (en) * 2010-12-23 2014-01-28 Macronix International Co., Ltd. Decoder for NAND memory
KR101880221B1 (ko) * 2011-09-30 2018-07-20 소이텍 다수의 독립 게이트 트랜지스터들을 갖는 의사-인버터 회로
KR20130037065A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 반도체 장치
US8531229B2 (en) * 2012-01-31 2013-09-10 Macronix International Co., Ltd. Level shifting circuit
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102103544B1 (ko) * 2013-01-22 2020-04-23 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
US8976600B2 (en) * 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
US9178508B2 (en) 2014-03-04 2015-11-03 Synopsys, Inc. High voltage switch with two or more outputs
KR20150121288A (ko) * 2014-04-17 2015-10-29 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리
KR20180029576A (ko) 2016-09-13 2018-03-21 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치
FR3059490B1 (fr) * 2016-11-25 2018-11-16 Exagan Dispositif de commutation d'un circuit de puissance presentant un circuit passif de protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150058925A (ko) * 2013-11-21 2015-05-29 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
KR20170034126A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치
KR20180081887A (ko) * 2017-01-09 2018-07-18 삼성전자주식회사 비휘발성 메모리 장치의 고전압 스위치 회로 및 비휘발성 메모리 장치

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