JP2013080561A - ページ消去を有する不揮発性半導体メモリ - Google Patents

Abstract

【課題】ＮＡＮＤフラッシュメモリにおいてにおいて完全なフルブロックよりも小さい１つもしくはそれ以上のページ単位での消去を可能とする。
【解決手段】消去動作時、選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用することができる。
【選択図】図１９

Description

本発明は、２００６年３月２９日に提出された米国仮出願第６０／７８６，８９７号、２００６年９月１１日に提出された米国仮出願第６０／８４３，５９３号、および２００７年３月８日に提出された米国実用出願第１１／７１５，８３８号の利益を享受する。上記出願の全体の教示は、参照することによりここに包含される。

ディジタルカメラ、ポータブルディジタル補助、ポータブルオーディオ／ビデオプレイヤー、モバイル端末のようなモバイル電子装置は、大容量のメモリを必要し続けており、好ましくは、これまでに容量および速度能力を増加させている不揮発性メモリを必要としている。例えば、現在利用可能なオーディオプレイヤーは、オーディオ／ビデオデータ格納するために２５６メガバイトないし４０ギガバイトのメモリを持つことができる。フラッシュメモリやハードディスクドライブのような不揮発性メモリは、電力がなくてもデータが保持されるので好ましい。

今日、高密度を有するハードディスクドライブは、４０ないし５００ギガバイトのデータを格納することができるが、比較的大きい。しかしながら、フラッシュメモリは、半導体ドライブとしても知られ、高集積度、不揮発性、およびハードディスクドライブに対して小さいサイズのために人気がある。フラッシュメモリ技術は、ＥＰＲＯＭおよびＥＥＰＲＯＭ技術に基づくものである。“フラッシュ”の単語は、多数のメモリセルを一度に消去することができるので、各バイトが個々に消去されたＥＥＰＲＯＭから区別されるように選ばれた。当業者であれば、フラッシュメモリが、ＮＯＲ、ＮＡＮＤ、あるいは他のフラッシュとして構成することができ、ＮＡＮＤフラッシュは、そのコンパクトなメモリアレイ構造により与えられた面積当りに高い集積度を有することを理解するであろう。更なる説明のために、フラッシュメモリへの参照は、あらゆるタイプのフラッシュメモリとして理解されるべきである。

ＮＡＮＤフラッシュメモリのセルアレイ構造は、ｎ個の消去可能なブロックからなる。各ブロックは、ｍ個のプログラム可能なページに分割され、ｎ個の消去可能なブロックからなるＮＡＮＤフラッシュメモリの例のセルアレイ構造を例示する。この例では、ｎ＝２０４８である。各ブロックは、図１ないし３に示すように、ｍ個のプログラム可能なページに分割され、ここで、ｍ＝６４である。

各ページは、図３に示すように、（ｊ＋ｋ）バイト（×８ｂ）から構成される。この例では、ｊ＝２０４８、ｋ＝６４である。ページはさらに、分離されたｋバイト領域（スペアフィールド）を有するｊバイトデータ格納領域（データフィールド）に分割される。ｋバイト領域は、典型的に、エラーマネージメント機能のために使用される。
・１ページ＝（ｊ＋ｋ）バイト
・１ブロック＝ｍページ＝（Ｊ＋ｋ）バイト＊ｍ
・全体のメモリアレイサイズ＝ｎブロック＝（Ｊ＋ｋ）＊ｍ＊ｎ

従来のＮＡＮＤフラッシュメモリ装置では、読出し(リード)、プログラム動作は、ページ基準（page basis）で実行されるが、消去動作は、ブロック基準（block basis）で実行される。すべての動作は、命令によって駆動される（サムソンの２ＧｂＮＡＮＤフラッシュの仕様を参照：そこに全体が包含されたds_k9f2gxxu0m_rev10）。

内部のメモリアレイは、ページ基準でアクセスされる。アドレスが付随されるＲＥＡＤ命令を共通Ｉ／Ｏピン（Ｉ／Ｏ０ないしＩ／Ｏ７）を介して装置に書き込んだ後に読出し動作は開始する。選択されたページ内の２，１１２バイトのデータは、図４に示すｔＲ（フラッシュアレイからページレジスタまでのデータ転送時間）未満で、センス（感知）されページレジスタに転送される。一旦、２，１１２バイトのデータが感知され、かつセルアレイの選択されたページからデータレジスタへ転送されると、データレジスタ内のデータは、例えば、１サイクルにつき８ビットまたは１６ビットで装置から連続的に読み出すことができる。

従来のメモリアレイは、ページ基準でプログラムされる。プログラム動作では、２，１１２バイトのデータの入力データとアドレスが付随されたＰＲＯＧＲＡＭ命令が共通Ｉ／Ｏピン（Ｉ／Ｏ０ないしＩ／Ｏ７）を介して装置に発せさられる。２，１１２バイトのデータは、入力データロードサイクル中にデータレジスタに転送され、最終的に図５に示すように、ｔＰＲＯＧ（ページプログラム時間）未満でセルアレイの選択されたページにプログラムされる。

メモリアレイは、ブロック基準で消去される。ブロック消去動作において、ブロックアドレスによって付随されたＢＬＯＣＫ ＥＲＡＳＥ命令が、共通Ｉ／Ｏピン（Ｉ／Ｏ０ないしＩ／Ｏ７）を介して装置に発せられる。１２８Ｋバイトのデータは、図６に示すように、ｔＢＥＲ（ブロック消去時間）未満で消去される。詳細な装置の動作は、ＮＡＮＤフラッシュの仕様（サムソンの２ＧｂＮＡＮＤ：ds_k9f2gxxu0m_rev10）を参照。

ＮＡＮＤのセルストリング(cell string)は、典型的に、１つのストリング選択トランジスタ７１、ｉのメモリセル７２、および１つのグランド選択トランジスタ７３から構成され、これらは図７に示すように直列に接続されている。１つのストリング当りのセルの数（ｉ）は、プロセステクノロジーによって変更することができ、例えば、１ストリングにつき８セル、１ストリングにつき１６セル、あるいは１ストリングにつき３２セルである。１ストリングにつき３２メモリセルは、現在の９０ｎｍおよび７０ｎｍのテクノロジーにおいて一般的である。以後、図７に示すように、ｉのために“３２”が用いられる。

メモリセルゲートは、ワードライン０ないし３１（Ｗ／Ｌ０ないしＷ／Ｌ３１）に対応する。ストリング選択トランジスタのゲートは、ストリング選択ライン（ＳＳＬ）に接続され、他方、ストリング選択トランジスタのドレインは、ビットライン（Ｂ／Ｌ）に接続される。グランド選択トランジスタのゲートは、グランド選択ライン（ＧＳＬ）に接続され、他方、グランド選択トランジスタのソースは、共通ソースライン（ＣＳＬ）に接続される。各ワードラインは、ページに対応し、各ストリングは、ブロックに対応する。

図８および図９は、ＮＡＮＤセルストリングにつき３２セルを有するブロックの物理的な構造を描画している。図８に示すように、ブロック内に（ｊ＋ｋ）＊８のＮＡＮＤストリングがある。従って、１つのブロックは、全部で（ｊ＋ｋ）＊８＊３２のセルを有する。各ワードラインは、１ページとして定義される。図９は、ｎブロックを示している。

典型的に、フラッシュメモリセルは、ファウラーノルトハイム（Ｆ−Ｎ）トンリングかホットエレクトロン注入によりプログラムおよび消去される。ＮＡＮＤフラッシュメモリでは、消去およびプログラムの双方は、Ｆ−Ｎトンネリングによって管理される。以下の消去およびプログラム動作は、ＮＡＮＤフラッシュメモリに基づくものである。

消去動作中に、セルの上層のポリ（すなわち、トップゲート）がＶｓｓ（グランド）にバイアスされ、他方、セルの基板が消去電圧Ｖｅｒｓ（例えば、約２０Ｖ）にバイアスされ、ソースおよびドレインが接合（Ｐ−基板からｎ＋ソース／ドレインへの順方向バイアス）により自動的にＶｅｒｓにバイアスされる。この消去バイアス条件により、フローティングポリ（すなわち、フローティングゲート）にトラップされた電子（電荷）は、図１０Ａに示すように、トンネル酸化物を介して基板に放出される。消去されるセルのセルＶｔｈは、図１０Ｂに示すように負の値である。言い換えれば、消去されるセルは、オン状態のトランジスタ（０ＶのゲートバイアスＶｇでノーマリターンオン）である。

プログラム動作中に、対照的に、セルの上層のポリ（すなわちトップゲート）はプログラム電圧Ｖｐｇｍ（例えば、約１８Ｖ）にバイアスされ、他方、セルの基板、ソース、およびドレインは、Ｖｓｓ（グランド）にバイアスされる。このプログラムバイアス条件により、基板の電子（電荷）は、図１１Ａに示すようにトンネル酸化物を介してフローティングポリ（すなわち、フローティングゲート）に注入される。プログラムされるセルのセルＶｔｈは、図１１Ｂに示すように、正の値である。言い換えれば、プログラムされるセルは、オフ状態のトランジスタ（０ＶのゲートバイアスＶｇでノーマリターンオフ）である。

それ故、ＮＡＮＤフラッシュは、双方向（すなわち対称的な）Ｆ−Ｎトンネルメカニズムにより消去され、プログラムされる。

１つの公知の消去スキームが図１２および図１３に例示される。図１２は、消去動作中のバイアス条件を示している。Ｐウエル基板は、消去電圧Ｖｅｒｓにバイアスされ、他方、選択されたブロックのビットラインと共通ソースライン（ＣＳＬ）は、ＳＳＬとＧＳＬトランジスタのＳ／Ｄダイオードを介してＶｅｒｓ−０．６ｖにクランプされる。同時に、選択されたブロックのすべてのワードラインが０Ｖにバイアスされ、他方、ストリング選択ライン（ＳＳＬ）とグランド選択ライン（ＧＳＬ）は消去電圧Ｖｅｒｓにバイアスされる。それ故、選択されたブロックの全体のセルは、上記したようにＦ−Ｎトンネリングにより消去される。

ブロック基準の消去動作のため、同じＰウエル基板を有する選択されていないブロックのメモリセルの消去は、防止されなければならない（すなわち、消去禁止）。図１３は、非選択ブロックに対する消去禁止スキームを示している。
・選択されたブロックのすべてのワードラインが０Ｖにバイアスされる。
・非選択ブロックのすべてのワードラインがＶｅｒｓにバイアスされ、基板からのＶｅｒｓによる電界を補償する。

表１は、消去動作中の従来技術１を有する選択ブロックと非選択ブロックのバイアス条件を示す。

消去禁止スキームでは、非選択ブロックのすべてのワードラインを消去電圧Ｖｅｒｓに充電するために非常に長い全消去時間を要する。同時に、電力消費は、非選択ブロックの全ワードラインを充電しかつ放電するために、非常に大きくなる。さらに、メモリ密度が増加するにつれ、消去時間が非常に長くなり、消去動作中の消費電力が非常に高くなる。

上記方法の問題を解決するために、自己昇圧（self-boosting）消去禁止スキーム（特許宇文献１）が提案されており、これがＮＡＮＤフラッシュメモリに広く使用されている。

選択されたブロックでは、消去バイアス条件は、図１４に示すように、ＳＳＬおよびＧＳＬがＶｅｒｓにバイアスされる代わりにフローティングであることを除き、実質的に上記と同様である。

非選択ブロックのメモリセルの消去を防ぐため、非選択ブロックのすべてのワードラインは、図１５に示すように消去動作中にフローティングにされる。それ故、非選択ブロックのフローティング状態のワードラインは、消去電圧Ｖｅｒｓを基板に印加したときに、基板と非選択ブロックのワードライン間の容量結合によりほぼ消去電圧Ｖｅｒｓにブーストされる。（フロートされたワードラインは、セルアレイの基板がＶｅｒｓに向かうとき、Ｖｅｒｓの約９０％にブーストされるが、フローティングのワードラインのブーストされた電圧レベルは、基板とワードライン間の結合率によって決定される。）非選択ブロックのブーストされた電圧は、基板とワードライン間の電界を減少させ、その結果、非選択ブロックのメモリセルの消去が防止される。
・選択ブロックのすべてのワードラインは、０Ｖにバイアスされる。
・非選択ブロックのすべてのワードラインは、フローティングである。

表２は、この方法での消去中のバイアス条件を示している。非選択ブロックのワードラインに消去電圧Ｖｅｒｓを印加する必要はなく、非選択ブロックの全体のワードラインはＶｅｒｓにバイアスされる必要がないので、消去中の電力消費が削減されかつ消去時間が削減される。

セルの基板が消去電圧Ｖｅｒｓにバイアスされ、かつ選択ブロックのセルのソース／ドレイン／基板が電気的に接続されるため、消去動作は、ブロック基準で生じなければならない。言い換えれば、最小の消去可能なアレイサイズは、ブロックである。

上記したフラッシュメモリは、このような限界に受ける。先ず、ビットは、ターゲットのメモリアレイを消去した後にのみプログラム可能である。第２に、各セルは、制限された消去の数を維持することのみを可能にし、その後、もはや信頼性をもってデータを格納することができなくなる。言い換えれば、セルへの消去およびプログラムサイクルの数には制限がある（すなわち、耐久性であり、典型的に、１０，０００〜１００，０００サイクル）。第３に、最小の消去可能なアレイサイズは、最小のプログラム可能なアレイサイズよりも大きいことである。このような制限により、フラッシュメモリを効率良く使用するべく、洗練されたデータ構造およびアルゴリズムが要求される。（例えば、特許文献２ないし４を参照）

ページ基準のメモリセルの消去は、特許文献５および米国特許出願２００６／００５０５９４号に提案されている。

米国特許第５，４７３，５６３号 米国特許第５，９３７，４２５号 米国特許第６，７３２，２２１号 米国特許第６，５９４，１８３号 米国特許第５，９９５，４１７号

ここには、不揮発性メモリにおける新規なページ基準の消去方法の技術的な詳細が特定の用途のＮＡＮＤフラッシュメモリに提示される。ページ基準の消去方法は、ＮＡＮＤフラッシュメモリを用いて説明されるが、当業者によって他のフラッシュメモリ装置にも適用可能である。

不揮発性メモリ、例えば、ＮＡＮＤフラッシュメモリは、基板上のメモリセルの複数のストリング、メモリセルのページとなるストリング上のワードライン、各ワードラインに電圧を印加するパストランジスタを有する。ページを消去する方法では、選択されたブロックの各パストランジスタは、例えばブロックデコーダを介してイネーブルされる。ワードラインデコーダは、選択されたブロックの複数の選択されたワードラインの各々のパストランジスタに選択電圧を印加させることができ、かつ、選択されたブロックの複数の非選択のワードラインの各々のパストランジスタに非選択電圧を印加させることができる。基板電圧は、選択されたブロックの基板に印加される。基板電圧と各選択されたワードラインの結果として生じる電圧間の電圧差は、選択されたワードラインのメモリセルのページを消去させ、基板電圧と各非選択のワードラインの結果として生じる電圧間の電圧差は、非選択のワードラインのメモリセルのページを消去するものよりも小さい。

ある実施例では、共通の選択電圧が各選択されたワードラインに印加され、共通の非選択の電圧が各非選択のワードラインに印加される。選択電圧および非選択電圧は、選択されたブロックのいかなるワードラインに印加することができる。

選択および非選択の電圧を選択されたブロックのワードラインのいずれかに印加することで、選択されたワードラインは、少なくとも１つの非選択のワードラインにより隔離されることができ、非選択のワードラインは、少なくとも１つの選択されたワードラインにより隔離されることができる。非選択されたラインに近接する選択されたラインでは、ワードラインの昇圧（ブースト）は、容量結合をあてにし、結果的に昇圧が減少され得る。その結果、非選択電圧から印加されるより高い初期電圧が好ましい。２つの選択されたメモリセルに近接する非選択のメモリセルが消去されないことを確実にするため、非選択電圧は、選択電圧よりも印加された基板電圧に近いことが望ましい。

１つの実施例では、各選択されたワードラインの結果として生じる電圧は、選択電圧と実質的に同じであり、各非選択のワードラインの結果として生じる電圧は、基板電圧に向かう非選択電圧から引っ張られたフローティング電圧である。選択されたブロックの各パストランジスタに印加された共通のゲート信号はＶ２の値を有し、非選択電圧は、Ｖ２よりも大きく、非選択のワードラインは、Ｖ２−Ｖｔｈにプリチャージする。Ｖ２は、実質的に印加された基板電圧よりも小さいが、印加された基板電圧の少なくとも５０％であることが好ましい。そういうものとして、選択されたブロックの非選択電圧は、非選択ブロックのパストランジスタに典型的に印加された電圧よりも大きい。

他の実施例では、各選択されたワードラインの結果的な電圧は、実質的に選択電圧に等しく、各非選択のワードラインの結果的な電圧は、実質的に非選択電圧に等しい。例えば、選択電圧は、おおよそ０Ｖであることができ、非選択電圧は、印加された基板電圧におおよそ等しくすることができる。

消去ベリファイ動作において、選択ベリファイ電圧は、選択されたブロックの複数の消去されたページの各ワードラインに印加することができ、非選択ベリファイ電圧は、選択されたブロックの複数の消去されていないページの各ワードラインに印加することができる。選択されたブロックのストリングの状態はそれからセンスされる。各ストリングは、終端電圧、具体的には電源に接続される。終端電圧のレベルは、選択されたワードラインの数に依存する複数の電圧レベルの１つから選択することができる。

上記の記載は、以下の具体的な本発明の実施例の説明および添付する図面の例示から明らかになるであろう。図面において、種々の点から同様の部分は同様の参照をしている。図面は、本発明の例示することに代えて、必ずしもスケール通りではなく、強調している。

本発明の実施例の例示の説明は次の通りである。ここに引用されたすべての特許、公開された出願および文献は、参照することによって完全に包含される。

フラッシュメモリ、特にＮＡＮＤフラッシュ装置では、読出しおよびプログラム動作は、ページ基準で実行されるが、消去動作はブロック基準で実行される。典型的に、ページサイズは、５１２バイト、２０４８バイトまたは４０９６バイトであり、ブロックサイズは、１６ページ、３２ページ、または６４ページである。それ故、最小の消去可能なブロックサイズは、ページサイズの少なくとも１６倍である。さらに、この消去可能なブロックの最小のサイズ（すなわち、消去ブロックの単位）は、チップサイズが増加するにつれて大きくなる。

プログラム／読出しと消去間のアレイサイズのミスマッチは、装置の信頼性（すなわち装置の寿命）とフラッシュファイルシステムのシステム性能の劣化において２つの重要な問題を招く。

ハードディスク（ＨＤＤ）と異なり、フラッシュメモリ装置のメモリセルは、入力データによりプログラムされる前に消去されなければならない。データ書込み動作は、一旦ＣＰＵまたはシステム内のフラッシュコントローラがプログラム命令を発したならば、即座に実行される必要がある。従って、プログラム前消去（erase before program）は、全体のシステム性能を減少させる。この問題を克服するため、フラッシュコントローラは、典型的に、空の消去されたブロックを前もって準備する（すなわち、消去−ユニット再要求（リクラメイション））。この再要求は、フリーな空間の大きさが予め決められたしきい値未満のとき、バックグランド（ＣＰＵがアイドルのとき）または要求があったとき（オンデマンド）のいずれかで生じ得る。

フラッシュコントローラがページの僅かな部分へのデータ書込みまたはデータ変更を要求するときでさえ、典型的に、変更されるべきページを含むブロックは、消去−ユニット再要求によって宣言されたフリー（空）のブロックの１つに再書込みされるであろう。この場合、オリジナルブロックのオリジナルデータを含む有効なページは、図１６に示すように、選択されたフリーなブロックにコピーされる。変更されるページが読み出され、変更され、新しいブロックにコピーされ、ページ内に変更されたデータとページの残りにオリジナルデータを有する新しいブロックがフラッシュコントローラの仮想マッピングシステムによって有効なブロックアドレスに再マップされる。（仮想マッピングシステムは、フラッシュコントローラによってアクセスされる論理アドレスとフラッシュメモリの物理的アドレス間のアドレス翻訳システムである）。オリジナルブロックは、陳腐となり、消去−ユニット再要求プロセスによってフリーブロックとして宣言されるであろう。（エラン ガル、シバン テレド、「フラッシュメモリのアルゴリズムおよびデータ構造」、ＡＣＭコンピューティング サーベイ、Vol.37, No.2, pp.138-163,Jun. 2005を参照することにより、フラッシュメモリのアルゴリズムおよびデータ構造について完全にここに包含される）。上記したブロックコピー動作による性能の劣化を最小限にするため、典型的に、ＮＡＮＤフラッシュ装置は、フラッシュ装置とフラッシュコントローラ間の外部処理なしにページコピー機能をサポートする。それにもかかわらず、プログラム／読出しと消去動作間のアレイサイズのミスマッチは、大きなシステムの負荷と複雑さを招く。

フラッシュメモリセルは、ファウラーノルトハイムトンネリングまたはホットエレクトロン注入によりプログラムされ、消去される。プログラムまたは消去の動作中に、電荷がフローティングゲートからまたはそこへ、フローティングゲートを囲む誘電体を介して移動される。頻繁な電荷の移動は、電子をフローティングゲートと誘電体にトラップさせ、これがセルのプログラムや消去の特性を劣化させる。結果として生じるセルは、増加した消去−プログラムサイクル数での電子のトラッピングにより、徐々に、より高いプログラム電圧および消去電圧を必要とし、その結果、セルの消去−プログラムサイクルの数が制限される。典型的に、消去−プログラムサイクルの最大数（すなわち、セルの耐久特性）は、１０，０００と１００，０００との間である。

消去−プログラムサイクルの制限された回数（耐久性）は、フラッシュ装置の寿命を限定する。できるだけ長い寿命をもつことができれば、それは利点であろうし、これは、フラッシュ装置へのアクセスパターンに依存する。単一のセルあるいは僅かなセルへの繰り返される、頻繁な再書込みは、すぐに故障の始まりを引き起こし、利用可能な装置の寿命の終わりを直ちに引き起こすであろう。

さらに、多数のフラッシュ装置を有するフラッシュメモリシステムでは、フラッシュメモリシステムの装置内で非常に不均一な使用があれば、ある装置は寿命の終わりに到達し、他の装置は、十分な寿命を残される。ある装置が寿命の終わりに到達したとき、全体のメモリシステムは、交換されなければならない可能性があり、これは、フラッシュメモリシステムの寿命を非常に減少させる。

もし、再書込みが装置のすべてのセルに均一に分配され得るならば、各セルは、それが耐え得る最大の消去数に近くなり、そして、故障の開始はできるだけ遅延され、装置の寿命が最大になる。装置のすべてのセル間の均等な使用により装置寿命を延長するため、フラッシュメモリスステムでは、多くの損耗レベル技術（wear-leveling techniques）とアルゴリズムが提案され、かつ実行されてきた。

ブロックコピー動作は、上記したように読み出し／プログラムと消去間のアレイサイズのミスマッチにより、ブロックのページの影響されないデータが新しいブロックに変更されたデータとともに再書き込み（コピー）されるため、不必要な再書き込み（リライト）を招く。従って、もし、最小の消去可能なアレイサイズが、ブロック（すなわちブロック基準の消去）の代わりにページ（すなわちページ基準消去）ならば、再書き込みされるべきページだけが消去される必要があるため、非常にデバイスの寿命を長くすることができる。さらに、ブロックコピー動作の数は、ページ基準消去により非常に減少される。

ＮＡＮＤフラッシュメモリの各ＮＡＮＤセルストリングは、セル基板は、装置のＮＡＮＤセルストリング間で共通であるけれども、個々に制御され得る。消去動作中のブロックのすべてのワードラインは、典型的なＮＡＮＤフラッシュ装置においえ同じ電圧状態にバイアスされる。これは、最小の消去可能なアレイサイズがＮＡＮＤフラッシュメモリのブロックであるからである。

ページ基準でフラッシュメモリセルを消去するために、ＮＡＮＤセルストリングのページに対応する各ワードラインは、別々にかつ個々に制御されなければならない。

ページ消去スキーム１
表３および図１７は、ページ消去スキーム１によるページ消去中のバイアス条件を示す（たとえば、ワードライン２７の消去）。ページ消去スキーム１では、非選択のワードラインは、非選択のページが消去されることを防止する電圧にバイアスされ、たとえば、Ｖｅｒｓであり、他方、選択されたワードラインは、選択されたページを消去するための別の電圧、たとえば、０Ｖにバイアスされる。

図１７に示すように、選択されたブロック内で、
・選択されたブロックの選択されたワードラインは、消去のため０Ｖにバイアスされ、
・選択されたブロックの非選択ワードラインは、消去禁止のためＶｅｒｓにバイアスされる。

非選択ブロックのメモリセルの消去を防止するため、非選択ブロックのすべてのワードラインは、消去動作中にフローティングされ、これは、従来技術２と同じであり、他方、表３に示されたバイアス条件は、図１８に示されるように選択ブロックに適用される。それ故、非選択ブロックのフロートされたワードラインは、消去電圧Ｖｅｒｓを基板に加えたとき、基板と非選択ブロックのワードライン間の容量結合によりほぼ消去電圧Ｖｅｒｓに昇圧される。（ワードラインは、セルアレイの基板がＶｅｒｓに向かうとき、Ｖｅｒｓの約９０％に昇圧される；しかしながら、フロートされたワードラインの昇圧された電圧レベルは、基板とワードライン間の結合度合により決定される）非選択ブロックのワードラインの昇圧された電圧は、基板とワードライン間の電界を減少させ、結果として、非選択ブロックのメモリセルの消去が防止される。
・非選択ブロックのすべてのワードラインはフローティングである。

ページ消去スキーム２Ａおよび２Ｂ
ページ消去スキーム２Ａおよび２Ｂのバイアス条件は、次の通りである。
・セルゲート（ワードライン）は、負の電圧−Ｖ１（第１レベル電圧）にバイアスされる。
・セル基板は、第２レベル電圧にバイアスされる。
・セルゲートと基板間の電界は、セルのトンネル酸化物を介してＦ−Ｎトンネルを生じる要件に適合する。
・セルのフローティングポリ（すなわち、フローティングゲート）にトラップされるエレクトロン（チャージ）は、トンネル酸化物を介して基板に放出される。
・０Ｖのセルゲート電圧を有する第２レベル電圧の最大は、非選択の隣接ページにセル消去の障害を引き起こさない（たとえば、しきい値電圧のシフトやソフト−消去）。
・−Ｖ１および第２レベル電圧は、プロセス技術とセルの特性に従い変更することができる。

図１９は、消去動作中の選択ブロックの選択されたページ（この例では、ワードライン２７）に対するページスキーム２Ａを有する電圧バイアス条件を示す。選択されたワードライン２７（ページ）は、負の電圧−１８Ｖ（−Ｖ１）にバイアスされ、他方、非選択のワードラインは、０Ｖにバイアスされる。セルアレイの基板は、０Ｖ（Ｖ２＝０Ｖ）にバイアスされる。電圧はまた、プロセス技術およびセル特性に従い変更することができ、これは、図２１、２２および表５に関連して以降に説明される。新しい消去条件では、選択されたページのすべてのセルは消去され、他方、非選択ページのすべてのセルは、セルゲートと基板間の電界の非効果的な大きさにより消去されない。

表４および図２０は、選択ブロックと非選択ブロックのバイアス条件を示している。非選択ブロックのすべてのワードラインは、消去中にフローティングであり、それ故、すべてのワードラインの電位は、基板が０Ｖにバイアスされるため、０Ｖにとどまり、非選択ブロックのすべてのワードラインは、消去のためにフローティングされる前に０Ｖに放電される。

図２１は、消去動作中の選択ブロックの選択されたページ（ここの例では、ワードライン２７）に対するページ消去スキーム２Ｂを有する電圧バイアス条件を示している。選択されたワードライン２７（ページ）は、負の電圧−１３Ｖ（−Ｖ１）にバイアスされ、他方、非選択のワードラインは、０Ｖにバイアスされる。セルアレイの基板は、５Ｖにバイアスされる。セルのゲートと基板間の全体の電界は、第１の例のときと同じである。基板に対する電圧は、同じＮＡＮＤセルストリングの非選択のワードライン（ページ）のセルに消去の障害（すなわち、ソフト−消去）を引き起こさないように決定される。

表５および図２２は、選択ブロックと非選択ブロックのバイアス条件を示している。非選択ブロックのすべてのワードラインは、消去動作中にフローティングであり、非選択ブロックのすべてのワードラインは、基板に電圧を印加したとき、基板と非選択ブロックのワードライン間の容量結合により、ほぼ基板電圧に昇圧される。（昇圧された電圧は、基板電圧の約９０％である；しかしながら、フロートされたワードラインの昇圧された電圧レベルは、基板とワードライン間の結合率により決定される。）非選択ブロックのワードラインの昇圧された電圧は、基板とワードライン間の電界を減少させ、その結果、非選択ブロックのメモリセルの消去が防止される。

多重ページ消去およびブロック消去
新規なページ消去の概念では、選択ブロックの多重ページ（ワードライン）を消去することができる。実際、ワードライン電圧の選択的な制御により、選択ブロックの１つもしくはそれ以上のページを消去することができる。さらに、選択ブロックの全体のページもまた消去することができ、これは、基本的にブロック消去である。

図２３は、ページ消去スキーム１のバイアス条件を用い、選択ブロックの３ページ（ワードライン１、２７、２９）が同時に消去されることを示している。

図２４は、ページ消去スキーム２Ａのバイアス条件を用い、選択ブロックの３ページ（ワードライン１、２７、２９）が同時に消去されることを示している。

図２５は、ページ消去スキーム２Ｂのバイアス条件を用い、選択ブロックの３ページ（ワードライン１、２７、２９）が同時に消去されることを示している。

図２６は、ページ消去スキーム２Ａのバイアス条件を用い、選択ブロックのすべてのページが同時に消去されることを示しており、これは、ブロック消去である。

図２７は、ページ消去スキーム２Ｂのバイアス条件を用い、選択ブロックのすべてのページが同時に消去されることを示しており、これは、ブロック消去である。

消去ベリファイ
選択ブロックの１ページ、複数ページまたはすべてのページを消去した後、
消去されたセルが読み出されるのに適切なしきい値電圧マージンをもつことを保証するため消去ベリファイが実行さえなければならない。この消去ベリファイは、以下に説明されるページバッファにより実行される。図２８、２９、３０および表６は、ページ消去ベリファイおよびブロック消去ベリファイ中の電圧バイアス条件を示している。複数ページのベリファイでは、各選択されたページは、消去後におそらく連続的（順番に）ベリファイされるが、好ましいアプローチでは、すべてが一度にベリファイされる。表６の電圧の番号（ナンバー）（すなわち、Ｖｒｅａｄ、Ｖｅｒｓｖｆ、Ｖｃｓｌｅｖｆ、およびＶｂｅｒｓｖｆ）は、プロセス技術およびセル特性に従い変更され得る。

図２８は、ソースバイアスなしの単一ページ消去ベリファイを示し、図２９は、ＣＳＬからのソースバイアスを有する単一ページ消去ベリファイを示し、図３０は、ブロック消去ベリファイを示す。

表６の最後の列は、すべてのワードラインが選択されたブロック消去ベリファイを示す。これらの条件は、従来のブロック消去ベリファイと比較され得る。０ボルト、または、より少ない許容ベリファイでは、−１．５Ｖのようなマイナス電圧が各ワードラインに印加される。図１０Ｂを参照すれば分かるように、適切に消去されたメモリセルは、ワードラインに印加された０Ｖで導通する。しかしながら、もし、メモリセルが完全に消去されていないと、メモリセルは、より少なく導通するか全く導通しない。ブロック消去ベリファイでは、メモリセルの完全に導通をしないいずれか１つは、完全に消去するための故障としてセンスされ得るビットライン上のより高い電圧を生じさせる。

ページが消去されただけの単一選択ページを有する消去ベリファイの場合、ストリングの他のメモリセルの各々は、オン状態かオフ状態にありえる。これを説明するため、例えば、４−５Ｖの高電圧が各非選択セルのワードラインに印加される。この電圧は、図１１Ｂに示されるようにセルがオフ状態にプログラムされたときでさえ、しきい値電圧よりも高い。従って、セルは、セルがオフ状態にプログラムされた場合でもセルは導通するであろう。選択されたワードラインをゼロボルトに設定することは、まさにその選択されたワードラインのベリファイを可能にする。

ストリングのすべての非選択セルの高い導通で、ベリファイ動作中の典型的であるビットラインのより低い電圧が予測され得る。非選択メモリセルの増加した導通をオフセットさせるため、表６の第２列の例えば、−１．５ボルトの負の電圧が選択されたワードラインに印加され得るか、あるいは、表６の第１列に示される、ゼロボルトよりも高い電圧、例えば、０．４Ｖが共通ソースラインに印加され得る。結果として、ベリファイのため、選択されたセルは、非選択セルの高い導電性をオフセットするようにベリファイオンのための導電性がなければならない。

負の電圧よりも正のバイアス電圧を発生させることが一般には好ましく、このため、正の共通ソースバイアスを有するページ消去ベリファイが概して好ましい。共通ソースラインの適切な電圧は、例えば、単一ページでは、０．３Ｖ−０．５Ｖの範囲である。フルブロックよりも少ない多重ページ消去ベリファイでは、より小さい電圧が適切である。例えば、フルブロック消去ベリファイのため０Ｖの共通ソース電圧で、１ページベリファイのために０，５Ｖで、各追加のページが一度に最初のページとともにベリファイされるためソース電圧を０．５Ｖから０．５／３２の増加だけ減少させることが適切であろう。ソース電圧のこのような細かな制御は、必要とされるべきではない。しかしながら、０．５Ｖのソース電圧は、例えば、一度に０ないし８の選択されたワードラインのベリファイに使用されることができ、０．４Ｖが９ないし１６の選択ワードラインのベリファイに使用されることができ、０．３Ｖが１７−２４のワードライン、０Ｖが２５−３２ワードラインに使用され得る。

ページ消去フロー
プログラム動作と異なり、典型的に、消去動作は、単一消去および消去ベリファイサイクル後のセルのしきい値電圧がしっかりとターゲットの値に分配されるので、多重消去および消去ベリファイサイクルを必要としない。しかしながら、多重消去および消去ベリファイサイクルはまた、消去されたセルの目標のしきい値電圧を確かにするため適用され得る。

図３１は、単一消去および消去ベリファイサイクルを用いたページ消去フローを示し、図３２は、多重消去および消去ベリファイサイクルを用いたページ消去フローを示す。多重消去および消去ベリファイサイクル方法の消去および消去ベリファイサイクルの最大数は、予め決められ、かつ、プロセステクノロジーおよびセル特性に従い変更される。このページ消去アルゴリズム（フロー）は、フラッシュメモリ装置にページ消去命令が発せられた後に自動的に実行される。

図３１の３１１で、１つもしくはそれ以上の選択されたページであって、フルブロックまで、消去され得る。３１２で、消去された１つもしくはそれ以上のページがベリファイされる。３１３から、もし、メモリがベリファイをパスすれば、状態レジスタは３１４でパスするようにアップデートされ、もし、パスしなければ、３１５で失敗するようにアップデートされる。

これとは別に、図３２に示すように、値ＥＲＳ＿ロープは、３２０で１にセットされる。３１３で１つもパスしなければ、ＥＲＳ＿ループ値は、３２１で最大値と比較される。もし、最大値が到達されていなければ、値は、３２２でインクリメントされ、消去とベリファイ手続が繰り返される。ループの最大値に到達したならば、３１５でレジスタに失敗が示される。

代替的に、多重ページ消去の後、各々の選択ページが個々にベリファイされることができる。個々のページの連続的なベリファイで、多重ページ消去は、いずれか１つのページの失敗の後に繰り返されるようにしてもよいし、あるいは失敗されたページが再度消去され得るようにしてもよい。

回路実施の例
図３３は、ＮＡＮＤフラッシュコアの簡略化されたブロック図を描画している。ＮＡＮＤセルアレイ３３１は、従来のＮＡＮＤフラッシュと同様にｎブロック３３２を有する。ページバッファ回路３３３は、読出し、プログラムベリファイおよび消去ベリファイの間セルデータを感知しラッチする。ページバッファ回路はまた、一時的に、入力データを保持し、プログラム動作中に入力データに従いビットラインの電圧を決定する。ＮＡＮＤセルアレイからのすべての（ｊ＋ｋ）＊８ビットラインは、ページバッファ回路に接続される。各ＮＡＮＤセルブロックに対応するブロックデコーダ３３４は、ＳＳＬ（ストリング選択ライン）、ワードライン０（ＷＬ）から３１（ＷＬ３１）、およびＧＳＬ（グランド選択ライン）としての信号を提供する。ブロックデコーダは、ロープリデコーダ３３５からのロープリデコードアドレス信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔと、共通ワードラインデコーダ３３６からのストリング選択信号ＳＳ、グランド選択信号ＧＳおよび共通ストリングデコード信号Ｓ０ないしＳ３１によって駆動される。基板電圧は、チャージポンプ３３７からＰＰウエルに印加される。

ここでの図には、入力および出力回路、制御回路、ローおよびカラムプリデコーダ回路、内部高電圧発生器が示されていない、なぜなら、それらは多数の公開された論文や特許に良く説明されているからである。Kang-Deog Suh等による文献、“インクリメントステップパルスプログラミングスキームを有する３．３Ｖ ３２ＭｂＮＡＮＤフラッシュメモリ”,IEEE J Solid-State Circuits, vol.30,no.11,pp1149-1156,Apr.1995, Jin-ki Kim、“１８０ｎｓ／バイトの効率的なプログラム速度を実現する１２０−ｍｍ６４−ＭｂＮＡＮＤフラッシュメモリ”、IEEE J Solid-State Circuits, vol.32, no.5, pp.670-680. Apr. 1997, Ken Takeuchi、“１０ＭＢ／ｓプログラムスループットを有する５６ｎｍＣＭＯＳ９９ｍｍ２ ８ＧｂマルチレベルＮＡＮＤフラッシュメモリ”、ISSCC Dig. Tech. Paper, pp. 144-145, Feb. 2006, June Lee、“大容量アプリケーションのための９０ｎｍＣＭＯＳ１．８−Ｖ２−ＧｂＮＡＮＤフラッシュメモリ”、IEEE J Solid-State Circuits, vol.38, no. 11, pp. 1934-1942, Nov. 2003は、参照することによってここに全体が含まれる。

図９の従来のフラッシュ装置のように、ＮＡＮＤセルアレイは、ｎブロックからなり、各ブロックは、３２（ｍ）消去可能でありかつプログラム可能であるページ（すなわち、ワードライン）に分割される。ＮＡＮＤセルアレイには、（ｊ＋ｋ）＊８のビットラインがある。ブロックｎの数、ページｍの数、（ｊ＋ｋ）＊８の数は、変更可能であることに留意すべきである。

図３４は、本発明の１つの可能性があるブロックデコーダの回路図を示しており、特に、ページ消去スキーム１についてである。ブロックデコーダの回路構成には、多くの変形が可能であることに留意すべきである。ブロックデコーダの全体の数は、ｎである。

ストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１およびグランド選択ラインＧＳＬは、パストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳを介してＳＳ、Ｓ０ないしＳ３１およびＧＳの共通信号によって駆動され、これらのトランジスタは、ブロックデコーダの出力信号ＢＤ＿ｏｕｔによって共通に制御される。

ローカルチャージポンプ３４１は、プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読出し電圧Ｖｒｅａｄ７、および消去電圧Ｖｅｒｓを提供する高電圧スイッチ回路である。これは、エンハンスメントＮＭＯＳトランジスタ（ＥＮＨ）、デプリーションＮＭＯＳトランジスタ（ＤＥＰ）、ネイティブＮＭＯＳトランジスタ(ＮＡＴ）および２入力ＮＡＮＤゲートＧ１から構成される。ブロックデコーダの出力信号ＢＤ＿ｏｕｔは、ブロックデコーダラッチ出力ＢＤＬＣＨ＿ｏｕｔがＶｄｄ、Ｈｖｅｎｂが０Ｖ、およびＯＳＣが発振されるとき、昇圧される（注意：ローカルチャージポンプは、周知の回路技術である）。

ＢＤＬＣＨ＿ｏｕｔは、ブロックデコードリセットトランジスタへのＲＳＴ＿ＢＤがハイ（実際には短いパルス）のとき、０Ｖにリセットされ、ＮＡＮＤゲートＧ２への有効なロープロデコードされたアドレス信号Ｘｐ、Ｘｑ、ＸｒおよびＸｔとともに、ブロックでコードイネーブルトランジスタへのＬＣＨＢＤ入力がハイ（実際には短いパルス）のとき、ラッチされる。ＢＤＬＣＨ＿ｏｕｔは、インバータＩ１とＩ２によってラッチされる。

図３５は、ページ消去スキーム２Ａおよび２Ｂについてのブロックデコーダの回路図を示している。ブロックデコーダの回路構成には多くの変形があることに留意すべきである。ブロックデコーダの全体の数はｎである。

ストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１およびグランド選択ラインＧＳＬは、パストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳを介してＳＳ、Ｓ０ないしＳ３１およびＧＳの共通信号によって駆動され、これらのパストランジスタは、ブロックデコーダの出力信号ＢＤ＿ｏｕｔによって共通に制御される。パストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳの基板は、負の高電圧Ｖｎｈｖによって制御される。

高電圧レベルシフタ３５１は、正の高電圧Ｖｈｖと負の高電圧Ｖｎｈｖを提供する高電圧スイッチ回路である。レベルシフタ回路は、クロスカップルされたｐチャンネルトランジスタＱ１、Ｑ２とｎチャンネルプルダウン装置Ｑ３、Ｑ４を含む。Ｑ３とＩ３への入力がハイのとき、ＢＤ＿ｏｕｔは、ＶｈｖがＱ１を介して印加されるのでハイにプルアップされ、入力がローのとき、ＢＤ＿ｏｕｔは、Ｑ４を介してＶｎｈｖへのローにプルされる。

ＢＤ＿ｏｕｔは、ＲＳＴ＿ＢＤがハイ（実際には、短いパルス）のとき、０Ｖにリセットされ、ＬＣＨＢＤがハイ（実際には、短いパルス）でゲートＧ２に有効なロープリデコードされたアドレス信号Ｘｐ、Ｘｑ、ＸｒおよびＸｔを有するとき、インバータＩ１とＩ２によってラッチされる。

表７は、種々の動作モードのＶｈｖとＶｎｈｖの状態の例を示している。すべての電圧値は変更することが可能である。

ページバッファおよびカラム選択回路は、図３６に示されるように、一般的なＮＡＮＤフラッシュと同様である。再度、図３６に示されるページバッファおよびカラム選択回路は、本発明の可能な例の１つである。

１つのページバッファは、１つのビットラインに対応する。しかしながら、ページバッファは、アレイ密度が増加するにつれ、複数のビットラインによって共用することができる（June Lee等による“大容量アプリケーションのための９０−ｎｍＣＭＯＳ１．８−Ｖ２−ＧｂＮＡＮＤフラッシュメモリ”、IEEE J Solid-State Circuits, vol. 38, no.11, pp. 1934-1942, Nov. 2003をの文献を参照、参照することによって全体が含まれる）。

図３６のページバッファおよびカラム選択回路は、読出し(リード)、プログラム（書込み）ベリファイ、および消去ベリファイ動作において使用される。消去ベリファイ動作において、ラッチは、ＬＣＨＤＡによってリセットされ、ノードＢをハイにラッチする。ビットラインＢＬは、Ｖｃｃにプリチャージされる。もし、全ての選択されたメモリセルが適切に消去されるなら、メモリセルのストリングは、消去ベリファイ動作中に導通し、従って、ビットラインおよびノードＰＢＳＯをローにプルする。ビットライン隔離トランジスタは、オフの状態のままである。約０．５ｖよりも小さいＰＢＳＯで、ラッチの下のセンストランジスタはターンオンせず、従って、ノードＢはハイを保つ。ノードＢのハイ電圧は、パス（合格）／失敗のｐチャンネルをセンストランジスタをオフに保つ。その結果、センストランジスタは、最初にグランドにされたラインＰＡＳＳｂをチャージしない。もし、すべてのストリングが適切に消去されるなら、ラインＰＡＳＳｂは、ローを保ち、“パス（合格）”がそのラインから感知される。

他方、もし、いずれかのストリングが完全に消去さなかったならば、ノードＰＢＳＯの電圧は、ＬＣＨＤＢが与えられているので、センストランジスタをターンオンさせるに十分なハイを保つ。その結果、ノードＢはローにプルされる。選択されたブロックのページバッファのいずれかのノードＢのローで、パス／失敗のセンストランジスタは、ターンオンし、ＰＡＳＳｂをハイレベルに昇圧する。このハイレベルが感知され、“失敗”が示される。

動作
・Ｗ／Ｌ０ないしＷ／Ｌ３１は、ＮＡＮＤセルストリング内の３２のワードラインである。ＳＳＬは、ストリング選択ライン、ＧＳＬは、グランド選択ラインである。ＣＳＬは、共通ソースラインであり、ＤＬ／ＤＬｂは、差動データラインである。
・ＣＳＬは、読出し動作中に０Ｖにバイアスされ、他方、ＣＳＬは、プログラム中にＶｄｄにバイアスされる。
・ＹＡｈおよびＹＢｉは、それぞれ第１レベルのカラム選択信号、第２レベルのカラム選択信号である。
・ビットライン（ＢＬ）は、ＤＣＢがハイのとき、０Ｖにディスチャージされる。
・ＰＢＳＯは、ページバッファのセンスノードである。
・ＰＲＥＢＬｂは、ビットラインをプリチャージするためのイネーブル信号である。
・ＬＣＨＤＡおよびＬＣＨＤＢは、ビットラインをセンスした後にＰＢＳＯノードが十分な電圧差をもつとき、データラッチ制御信号である。さらに、ＬＣＨＤＡとＬＣＨＤＢは、ページバッファのセンスされたデータの極性を制御する（すなわち、ノードＡとノードＢ）。読出しおよびプログラムベリファイ中のページバッファのノードＡとＢは、ＰＢＳＯをセンスするときの消去ベリファイおよびコピーのための読出し中のノードＡとＢと反対である。
・ページバッファのラッチは、ビットラインプリチャージトランジスタによりハイ（Ｖｄｄ）のＰＢＳＯノードで、ＬＣＨＤＡまたはＬＣＨＤＢのいずれかによってリセットされる。
・ＩＳＯＰＢｂは、ページバッファをビットラインから隔離するためのＢＬ隔離トランジスタへの制御信号である。
・ＰＡＳＳｂは、プログラム完了を検出するための共通のセンスノードである。入力データがプログラムおよびプログラムベリファイを用いた内部のプログラムアルゴリズムによりセルにうまく書き込まれたとき、すべてのページバッファ内のノードＢはＶｄｄである。従って、ＰＡＳＳｂは、０Ｖであり、センスアンプによって感知される。同様に、もし、選択されたブロック内の全てのストリングがうまく消去されたならば、全てのページバッファ内のノードＢは、消去ベリファイ中にＶｄｄである。読出しサイクル中に、ＰＡＳＳｂは、使用されず、ＰＡＳＳｂに関するセンスアンプはディスエイブルされる。

消去動作
図３７は、ページ消去スキーム１でのページ消去または多重ページ消去のコアタイミングを示す。
基本的に、消去動作は、図３７に示される、消去セットアップ（ｔ１からｔ２）、消去（ｔ２からｔ３）および消去リカバリー（ｔ３からｔ４）のように、３つの期間からなる。

消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダは、ＲＳＴ＿ＢＤパルスによってリセットされ、ブロックデコーダのラッチのＢＤＬＣＨ＿ｏｕｔは、０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一度有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤがパルスされる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されると、ラッチのＢＤＬＣＨ＿ｏｕｔはＶｄｄにセットされる（Ｖｈｖは、消去中にＶｅｒｓにセットされる）
・ブロックデコーダの出力信号ＢＤ＿ｏｕｔは、Ｈｖｎｅｂが０ＶでありＯＳＣが発振されるとき、ローカルチャージポンプによって（Ｖｅｒｓ+Ｖｔｈ）に昇圧される。
・非選択ブロックのＢＤ＿ｏｕｔは、０Ｖにセットされる。その結果として、非選択ブロックの全てのワードライン、ＳＳＬ、ＧＳＬ、ＣＳＬがフロートになる。

消去（ｔ２からｔ３）：
・この期間中に、セル基板（ポケットｐウエル）がＶｅｒｓにバイアスされる。
・単一ページ消去のために選択されたワードライン、または多重ページ消去のために選択されたワードラインは、０Ｖにバイアスされ、非選択ワードラインは、パストランジスタＴＳ０ないしＴＳ３１を介して共通信号Ｓ０ないしＳ３１によりＶｅｒｓに駆動される。
・ストリング選択ラインＳＳＬ、グランド選択ラインＧＳＬおよび共通ソースＣＳＬがフローティングされる。選択されたブロックのＳＳＬおよびＧＳＬは、セル基板がＶｅｒｓになるとき、基板とＳＳＬ／ＧＳＬ間の容量結合によりＶｅｒｓのほぼ９０％にブーストされる。ＣＬＳは、基板（ＰＰ−ウエル）からソース（ｎ＋）へのジャンクション順方向バイアスによりＶｅｒｓに向かう。
・この期間中に、選択されたページのすべてのセルが消去される。選択されたブロックの非選択ワードラインのメモリセルの消去は、０電界によって防止される（すなわち、ワードライン＝Ｖｅｒｓ＆セル基板＝Ｖｅｒｓ）。
・非選択ブロックの全てのパストランジスタＴＳ０ないしＴＳ３１は、非選択ブロックデコーダの出力ＢＤ＿ｏｕｔによりオフされる。それ故、非選択ブロックのすべてのワードラインは、フローディングされかつセル基板とワードライン間の容量デカップリングによりほぼ９０％に昇圧される。

消去リカバリー（ｔ３からｔ４）：
・この期間中、セル基板、非選択、選択ワードライン、ＳＳＬ、ＧＳＬ、およびＣＳＬのすべての高電圧は、初期状態（０Ｖ）にディスチャージされる。

図３８は、ページ消去スキーム２Ａでのページ消去または多重ページ消去のコアタイミングを示す。
消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダは、ＲＳＴ＿ＢＤパルスによってリセットされ、ブロックデコーダのＢＤ＿ｏｕｔは０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤはパルスされる。
・ブロックデコーダのＢＤ＿ｏｕｔは、ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されたとき、Ｖｄｄにセットされる（Ｖｈｖは、消去中にＶｄｄにセットされる）
・非選択ブロックのＢＤ＿ｏｕｔはＶｎｈｖにセットされる。

消去（ｔ２からｔ３）：
・パストランジスタＴＳ、ＴＳ０ないしＴＳ３１、およびＴＧの基板は、Ｖｎｈｖにより−Ｖ１（−１８Ｖ）にバイアスされ、負の電圧−Ｖ１（−１８Ｖ）を通過させる。
・この期間中に、単一ページ消去で選択されたワードラインまたは多重ページ消去で選択されたワードラインは、−Ｖ１（−１８Ｖ）に駆動され、他方、非選択ワードラインは、パストランジスタＴＳ０ないしＴＳ３１を介して共通信号Ｓ０ないしＳ３１により０Ｖにバイアスされる。
・ストリング選択ラインＳＳＬおよびグランド選択ラインＧＳＬは０Ｖにバイアスされる。
・非選択ブロックのパストランジスタＴＳ０ないしＴＳ３１のゲートは、消去セットアップ期間中にＶｎｈｖにバイアスされ、Ｖｎｈｖは、この期間中に−Ｖ１（−１８）になる。それ故、パストランジスタＴＳ０ないしＴＳ３１は、ターンオフされ、非選択ブロックのすべてのワードラインはフローティングにされる。
・この期間中に、選択されたページ（または複数のページ）上のすべてのセルは消去される。

消去リカバリー（ｔ３からｔ４）：
・この期間中に、選択されたワードラインおよびパストランジスタの基板の負の電圧は、初期状態（０Ｖ）に戻る。

図３９は、−１３ＶのＶ１と５ＶのＶ２を有するページ消去スキーム２Ｂを用いたページ消去または多重ページ消去のコアタイミングを示す。
消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダは、ＲＳＴ＿ＢＤパスルによってリセットされ、ブロックデコーダのＢＤ＿ｏｕｔは０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一旦有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤがパルスされる。
・ブロックデコーダのＢＤ＿ｏｕｔは、ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されたとき、Ｖｄｄにセットされる（Ｖｈｖは、消去中にＶｄｄにセットされる）。
・非選択ブロックのＢＤ＿ｏｕｔはＶｎｈｖにセットされる。

消去（ｔ２からｔ３）
・パストランジスタＴＳ、ＴＳ０ないしＴＳ３１、ＴＧの基板は、Ｖｎｈｖにより−Ｖ１（−１３Ｖ）にバイアスされ、負の電圧−Ｖ１（−１３Ｖ）を通過させる。
・セルアレイの基板はＶ２（５Ｖ）にバイアスされる。
・この期間中に、単一ページ消去のための選択されたワードラインまたは多重ページ消去のための選択されたワードラインがーＶ１（−１３Ｖ）に駆動され、他方、非選択ワードラインは、パストランジスタＴＳ０ないしＴＳ３１を介して共通信号Ｓ０ないしＳ３１により０Ｖにバイアスされる。
・ストリング選択ラインＳＳＬおよびグランド選択ラインＣＳＬはフローティングされ、セルアレイの基板から容量結合によりＶ２（５Ｖ）の９０％にブースとされる。
・共通ソースラインＣＳＬおよびビットラインは、セルアレイの基板からの順方向接合バイアスによりＶ２（５Ｖ）である。
・非選択ブロックのパストランジスタＴＳ０ないしＴＳ３１のゲートは、消去セットアップ期間中にバイアスされ、Ｖｎｈｖは、この期間中に−Ｖ１（−１３）になる。それ故、パストランジスタＴＳ０ないしＴＳ３１は、ターンオフされ、非選択ブロックのすべてのワードラインはフローティングされる。
・この期間中に、選択されたページ（または複数のページ）上のすべてのセルは消去される。

消去リカバリー（ｔ３からｔ４）
・この期間中に、選択されたワードラインおよびパストランジスタの基板の負の電圧は、初期状態（０Ｖ）に戻る。
・セルアレイの基板、ＳＳＬ、ＧＳＬ、ＣＳＬの電圧は初期状態（０Ｖ）に戻る。

ページ消去スキーム１を用いたブロック消去のコアタイミングは、参照することによりここに全体が含まれる従来技術の特許５、４７２、５６３のものと同じである。

図４０は、−１８Ｖの−Ｖ１と０ＶのＶ２を有するページ消去スキーム２Ａを用いたブロック消去のコアタイミングを示す。
消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダは、ＲＳＴ＿ＢＤパルスによってリセットされ、ブロックデコーダのＢＤ＿ｏｕｔは０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一旦有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤがパルスされる。
・ブロックデコーダのＢＤ＿ｏｕｔは、ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されたとき、Ｖｄｄにセットされる（Ｖｈｖは、消去中にＶｄｄにセットされる）。
・非選択ブロックのＢＤ＿ｏｕｔはＶｎｈｖにセットされる。

消去（ｔ２からｔ３）：
・パストランジスタＴＳ、ＴＳ０ないしＴＳ３１、およびＴＧの基板は、Ｖｎｈｖにより−Ｖ１（−１８Ｖ）にバイアスされ、負の電圧−Ｖ１（−１８Ｖ）を通過させる。
・この期間中に、選択されたブロックのすべてのワードラインは、パストランジスタＴＳ０ないしＴＳ１３を介して共通信号Ｓ０ないしＳ３１によって−Ｖ１（−１８Ｖ）に駆動される。
・ストリング選択ラインＳＳＬおよびグランド選択ラインＣＳＬは０Ｖにバイアスされる。
・非選択ブロックのパストランジスタＴＳ０ないしＴＳ３１のゲートは、消去セットアップ期間中にバイアスされ、Ｖｎｈｖは、この期間中に−Ｖ１（−１８）になる。それ故、パストランジスタＴＳ０ないしＴＳ３１はターンオフされ、非選択ブロックのすべてのワードラインはフローティング（浮動）にされる。
・この期間中、選択されたブロックのすべてのセルは消去される。

消去リカバリー（ｔ３からｔ４）：
・この期間中、選択されたブロックのすべてのワードラインおよびパストランジスタの基板の負の電圧は、初期状態（０Ｖ）に戻る。

図４１は、−１３Ｖの−Ｖ１と５ＶのＶ２を有するページ消去スキーム２Ｂを用いたブロック消去のコアタイミングを示す。
消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダは、ＲＳＴ＿ＢＤパルスによってリセットされ、ブロックデコーダのＢＤ＿ｏｕｔは０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一旦有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤがパルスされる。
・ブロックデコーダのＢＤ＿ｏｕｔは、ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されたとき、Ｖｄｄにセットされる（Ｖｈｖは、消去中にＶｄｄにセットされる）。
・非選択ブロックのＢＤ＿ｏｕｔはＶｎｈｖにセットされる。

消去（ｔ２からｔ３）：
・パストランジスタＴＳ、ＴＳ０ないしＴＳ３１、およびＴＧの基板は、Ｖｗｐｔにより−Ｖ１（−１３Ｖ）にバイアスされ、負の電圧−Ｖ１（−１３Ｖ）と通過させる。
・セルアレイの基板はＶ２（５Ｖ）にバイアスされる。
・この期間中に、選択されたブロックのすべてのワードラインは、パストランジスタＴＳ０ないしＴＳ３１を介して共通信号Ｓ０ないしＳ３１によって−Ｖ１（−１３Ｖ）に駆動される。
・ストリング選択ラインＳＳＬおよびグランド選択ラインＧＳＬはフローティングされ、セルアレイの基板からの容量結合によりＶ２（５Ｖ）の９０％にブースとされる。
・共通ソースラインＣＳＬは、セルアレイの基板からの接合順方向バイアスによりＶ２（５Ｖ）である。
・非選択ブロックのパストランジスタＴＳ０ないしＴＳ３１のゲートは、消去セットアップ期間中にバイアスされ、Ｖｎｈｖは、この期間中に−Ｖ１（−１３）になる。それ故、パストランジスタＴＳ０ないしＴＳ３１はターンオフされ、非選択ブロックのすべてのワードラインはフローティングされる。
・この期間中に、選択されたブロックのすべてのセルは消去される。

消去リカバリー（ｔ３からｔ４）：
・この期間中に、選択されたブロックのすべてのワードラインおよびパストランジスタの基板の負の電圧が初期状態（０Ｖ）に戻る。
・セルアレイの基板、ＳＳＬ、ＧＳＬ、ＣＳＬの電圧は、初期状態（０Ｖ）に戻る。

消去ベリファイ動作
消去ベリファイ動作は、図４２、図４３、図４４、および図４５に示される、消去ベリファイセットアップ（ｔ１からｔ２）、ＢＬプリチャージ（ｔ２からｔ３）、ＢＬセンス（ｔ３からｔ４）、データラッチ（ｔ４からｔ５）、および消去ベリファイリカバリー（ｔ５からｔ６）のように、５つの期間から構成される。

図４２は、ページ消去スキーム１のためのページ消去ベリファイのコアタイミングを示す。ここに記載される電源の電圧レベルは、可能な例であり、変更することができる。
ページ消去ベリファイセットアップ（ｔ１からｔ２）：
・ブロックデコーダのＢＤ＿ｏｕｔは、前の消去動作でＶｄｄにセットされる（Ｖｈｖは消去ベリファイ中にＶｄｄにセットされる）
・非選択ブロックのＢＤ＿ｏｕｔは、前の消去動作で０Ｖにセットされる。
・ＤＣＢパルスによりビットラインをグランドにディスチャージする。
・ページバッファのラッチは、ＰＲＥＢＬｂパルスを有するＬＣＨＤＡパルスによりリセットされる。この短いパルス期間中に、ＰＢＳＯノードは、ＢＬプリチャージトランジスタによりＶｄｄになる。ノードＡおよびＢは、それぞれ０ＶとＶｄｄにリセットされる。
・ＰＢＳＯノードは、ラッチをリセットした後、ＳＥＬＢＬにより０Ｖにディスチャージされる。

ＢＬプリチャージ（ｔ２からｔ３）：
・ブロックデコーダのＢＤ＿ｏｕｔは、ＨＶｎｅｂが０ＶになりＯＳＣが発振されるとき、ローカルチャージポンプによってＶｒｅａｄ７（〜７Ｖ）になる。従って、選択されたブロックのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳのゲートはＶｒｅａｄ７（〜７Ｖ）に昇圧される。
・ＳＳＬ、非選択ワードラインおよびＧＳＬは、ＳＳ、非選択ＳおよびＧＳによりＶｒｅａｄ（４〜５Ｖ）にチャージされる。
・選択されたワードラインは、選択されたＳにより０Ｖにバイアスされ、他方、選択されたブロックのＣＳＬは、選択されたページの負のセルＶｔｈを有する消去されたセルをベリファイするためにＶｃｓｌｅｖｆ（〜０．４Ｖ）にバイアスされる（すなわち、負のセルＶｔｈを有するセルについてのソースバイアスセンシングスキーム）。
・ビットラインは、ＰＲＥＢＬｂが”ロー“になるとき、所定のプロチャージレベル（〜１．３Ｖ）にプリチャージされる。ＳＥＬＢＬは、ＢＬ選択トランジスタを用いるビットラインプリチャージレベルを決定するＶｂｌｐｒｅ（〜２．３Ｖ）になる。

ＢＬセンス（ｔ３からｔ４）：
・ビットラインは、ＢＬ選択トランジスタをディスエイブルすることにより（ＳＢＬＢＬ＝０Ｖ）、ページバッファから切り離され、ＢＬプリチャージトランジスタは、ターンオフされる。
・プリチャージされたビットラインのレベルは、セル状態に基づき展開される。各ビットラインは、もし、セルが不完全に消去されるならば、プロチャージされた電圧レベルを維持し、なぜならセルがまだオフ−セルであり、プリチャージされたビットライン電圧を放電することができないためである。反対に、もし、セルが完全に消去されるならば、セルは、オン−セルでありかつプリチャージされたビットラインをこの期間中に放電する。

データラッチ（ｔ４からｔ５）：
・この期間中に、ＳＥＬＢＬは、Ｖｂｌｄｃｐｌ（〜１．３Ｖ）にバイアスされ、ビットラインとＰＢＳＯ間の容量デカップリングを可能にする。
・容量デカップリングセンススキームで、消去されたセル（オン−セル）のビットラインに対応するＰＢＳＯノードの電圧は、選択されたビットラインに比べて相対的に非常に小さい寄生容量をもつセンスノードＰＢＳＯとビットライン間のチャージの共用により急速に降下する。
・一旦、ビットラインとＰＢＳＯノード間の容量デカップリング動作によりビットラインが十分な電圧レベルを展開すると、データラッチ動作は、ＬＣＨＤＢ信号をイネーブルすることにより実行する。
・ＮＡＮＤストリングの不完全に消去されたセルによるＰＢＳＯノードのＶｄｄの電圧は、ページバッファのセンストランジスタをターンオンする。その結果として、ノードＡは、ＬＣＨＤＢが印加されるや否や、Ｖｄｄから０Ｖにフリップされる（ノードＢは、０ＶからＶｄｄにフリップされる）。
・ＮＡＮＤストリングの消去されたセル（オン−セル）よるＰＢＳＯノードの低電圧（０．３Ｖ〜０．４Ｖ）は、ページバッファデータに影響を与えない。従って、ページバッファは、初期状態を保持する（すなわち、ノードＡはＶｄｄ＆ノードＢは０Ｖ）。
・もし、ＮＡＮＤストリングの選択されたセルがうまく消去されるならば、ノードＡとノードＢは、消去ベリファイ中のＢＬセンスとラッチ動作後に、それぞれ０ＶとＶｄｄである。
・もし、ＮＡＮＤストリングの選択されたセルが不完全に消去されるならば、ノードＡとノードＢは、消去ベリファイ中のＢＬセンスとラッチ動作後に、それぞれＶｄｄと０Ｖである。

ページ消去ベリファイリカバリー（ｔ５からｔ６）：
・この期間中に、全てのビットラインは、ＤＣＢによりディスチャージされ、他方、ページバッファ内のすべてのラッチはセンスされたデータを保持する。
・ＳＳＬ、非選択ワードライン、ＧＳＬ、およびＣＳＬは、この期間中に０Ｖにディスチャージされる。選択されたワードラインおよびパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１、およびＴＧＳの基板もまた、消去ベリファイ電圧Ｖｅｒｓｖｆから０Ｖに戻る。
・もし、選択されたワードライン（ページ）のすべてのセルがうまく消去されるならば、すべてのページバッファ内のラッチのノードＡとノードＢは、それぞれ０ＶとＶｄｄにセットされる。従って、ＰＡＳＳｂの全てのプルアップＰＭＯＳトランジスタ（合格（パス）／失敗センストランジスタ）は、各ＰＭＯＳトランジスタのゲートがラッチのノードＢに接続されるので、ディスエイブルされる。最終的に、ＰＡＳＳｂは、検出回路内のセンスアンプによってセンスされることができ、消去合格／失敗のフラグを発生する。ＰＡＳＳｂをセンスするセンスアンプは、記載されていないが、これは、周知のセンスアンプにおり実現することができる。

多重ページ消去ベリファイでは、選択されたページは、連続的にベリファイされる（すなわち、ページ基準での消去ベリファイ）。

図４３は、ページ消去スキーム１を有するブロック消去ベリファイのコアタイミングを示す。ブロック消去ベリファイのコア信号タイミングは、基本的に、ページ消去ベリファイと同じである。しかしながら、その違いは次のようである。
・選択されたブロックのすべてのセル（すなわち、ＮＡＮＤセルストリング）は、図４３に示すように同時にベリファイされる。
・選択されたブロックの全てのワードラインは、ソースバイアスなし（すなわち、ＣＳＬ＝０Ｖ）かソースバイアス（すなわち、ＣＳＬ＝Ｖｃｓｌｅｖｆ）で０Ｖにバイアスされる。

図４４は、ページ消去スキーム２Ａおよび２Ｂのためのページ消去ベリファイのコアタイミングを示す。ここに記載された電圧源の電圧レベルは、可能な例であり、変更することができる。

ページ消去ベリファイセットアップ（ｔ１からｔ２）：
・ブロックデコーダのＢＤ＿ｏｕｔは、前の消去動作でＶｄｄにセットされる（Ｖｈｖは、消去ベリファイ中にＶｄｄにセットされる）。
・非選択ブロックのＢＤ＿ｏｕｔは、前の消去動作でＶｎｈｖにセットされる。
・ＤＣＢパルスによりビットラインをグランドにディスチャージする。
・ページバッファのラッチは、ＰＲＥＢＬｂパルスを有するＬＣＨＤＡパルスによりリセットされる。この短いパルス期間中に、ＰＢＳＯノードは、ＢＬプリチャージトランジスタによりＶｄｄになる。ノードＡとノードＢは、それぞれ０ＶとＶｄｄにリセットされる。
・ＰＢＳＯノードは、ラッチをリセットした後、ＳＥＬＢＬにより０Ｖにディスチャージされる。

ＢＬプリチャージ（ｔ２からｔ３）
・この期間中、Ｖｈｖは、Ｖｒｅａｄ７（〜７Ｖ）になり、他方、ＶｎｈｖはＶｅｒｓｖｆ（〜−１．５Ｖ）になる。従って、選択されたブロックのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１、およびＴＧＳのゲートは、Ｖｒｅａｄ７（〜７Ｖ）に昇圧される。また、パストランジスタの基板は、ＶｎｈｖによりＶｅｒｓｖｆ（〜−１．５Ｖ）にバイアスされる。
・ＳＳＬ、非選択ワードライン、およびＧＳＬは、ＳＳ、非選択ＳおよびＧＳによってＶｒｅａｄ（４〜５Ｖ）にチャージされる。
・選択されたワードラインは、選択されたＳにより消去ベリファイ電圧Ｖｅｒｓｖｆ（〜−１．５Ｖ）にバイアスされる。
・ビットラインは、ＰＲＥＢＬｂが”ロー“になるとき、所定のプリチャージレベルにプリチャージされる。ＳＥＬＢＬは、ＢＬ選択トランジスタを用いたビットラインプリチャージレベルを決定するＶｂｌｐｒｅ（〜２．１Ｖ）になる。

ＢＬセンス（ｔ３からｔ４）：
・ビットラインは、ＢＬ選択トランジスタをディスエイブルすることにより（ＳＢＬＢＬ＝０Ｖ）、ページバッファから切り離され、ＢＬプリチャージトランジスタは、ターンオフされる。
・プリチャージされたビットラインのレベルは、セル状態に基づき展開される。各ビットラインは、もし、セルが不完全に消去されるならば、プロチャージされた電圧レベルを維持し、なぜならセルがまだオフ−セルであり、プリチャージされたビットライン電圧を放電することができないためである。反対に、もし、セルが完全に消去されるならば、セルは、オン−セルでありかつプリチャージされたビットラインをこの期間中に放電する。

データラッチ（ｔ４からｔ５）：
・この期間中に、ＳＥＬＢＬは、Ｖｂｌｄｃｐｌ（〜１．３Ｖ）にバイアスされ、ビットラインとＰＢＳＯ間の容量デカップリングを可能にする。
・容量デカップリングセンススキームで、消去されたセル（オン−セル）のビットラインに対応するＰＢＳＯノードの電圧は、選択されたビットラインに比べて相対的に非常に小さい寄生容量をもつセンスノードＰＢＳＯとビットライン間のチャージの共用により急速に降下する。
・一旦、ビットラインとＰＢＳＯノード間の容量デカップリング動作によりビットラインが十分な電圧レベルを展開すると、データラッチ動作は、ＬＣＨＤＢ信号をイネーブルすることにより実行する。
・ＮＡＮＤストリングの不完全に消去されたセルによるＰＢＳＯノードのＶｄｄの電圧は、ページバッファのセンストランジスタをターンオンする。その結果として、ノードＡは、ＬＣＨＤＢが印加されるや否や、Ｖｄｄから０Ｖにフリップされる（ノードＢは、０ＶからＶｄｄにフリップされる）。
・ＮＡＮＤストリングの消去されたセル（オン−セル）よるＰＢＳＯノードの低電圧（０．３Ｖ〜０．４Ｖ）は、ページバッファデータに影響を与えない。従って、ページバッファは、初期状態を保持する（すなわち、ノードＡはＶｄｄ＆ノードＢは０Ｖ）。
・もし、ＮＡＮＤストリングの選択されたセルがうまく消去されるならば、ノードＡとノードＢは、消去ベリファイ中のＢＬセンスとラッチ動作後に、それぞれ０ＶとＶｄｄである。
・もし、ＮＡＮＤストリングの選択されたセルが不完全に消去されるならば、ノードＡとノードＢは、消去ベリファイ中のＢＬセンスとラッチ動作後に、それぞれＶｄｄと０Ｖである。

ページ消去ベリファイリカバリー（ｔ５からｔ６）：
・この期間中に、全てのビットラインは、ＤＣＢによりディスチャージされ、他方、ページバッファ内のすべてのラッチは、センスされたデータを保持する。
・ＳＳＬ、非選択ワードラインおよびＧＳＬは、この期間中に０Ｖにディスチャージされる。選択されたワードラインおよびパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１、およびＴＧＳの基板もまた、消去ベリファイ電圧Ｖｅｒｓｖｆから０Ｖに戻る。
・もし、選択されたワードライン（ページ）のすべてのセルがうまく消去されるならば、すべてのページバッファ内のラッチのノードＡとノードＢは、それぞれ０ＶとＶｄｄにセットされる。従って、ＰＡＳＳｂの全てのプルアップＰＭＯＳトランジスタ（合格（パス）／失敗センストランジスタ）は、各ＰＭＯＳトランジスタのゲートがラッチのノードＢに接続されるので、ディスエイブルされる。最終的に、ＰＡＳＳｂは、検出回路内のセンスアンプによってセンスされることができ、消去合格／失敗のフラグを発生する。ＰＡＳＳｂをセンスするセンスアンプは、記載されていないが、これは、周知のセンスアンプにおり実現することができる。

多重ページ消去ベリファイでは、選択されたページは、連続的にベリファイされる（すなわち、ページ基準での消去ベリファイ）。

図４５は、ブロック消去ベリファイのコアタイミングを示す。ブロック消去ベリファイのコア信号タイミングは、基本的に、ページ消去ベリファイと同じである。しかしながら、その違いは次のようである。
・選択されたブロックの全体のセル（すなわち、ＮＡＮＤセルストリング）は、図４５に示されるように同時にベリファイされる。
・消去ベリファイ電圧Ｖｂｅｒｓｖｆは、０Ｖか、負の電圧であり、消去されるセルのしきい値電圧の適切なマージンを保証する。
・もし、消去ベリファイ電圧Ｖｂｅｒｓｖｆが負の電圧ならば、パストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１、およびＴＧＳの基板は、ＶｎｈｖによってＶｂｅｒｓｖｆにバイアスされ、これは、ページ消去ベリファイの条件と類似している。

ページ消去スキーム３
表８および図４６および４７は、ページ消去スキーム３によるページ消去中のバイアス条件を示す。ページ消去スキーム３で、非選択ワードラインは、ほぼ消去電圧Ｖｅｒｓにブーストされ（セルアレイの基板がＶｅｒｓになるとき、Ｖｅｒｓのα％、α＝基板とワードライン間の結合率）、非選択ページが消去されるのを防止し、他方、選択されたワードラインは、別の電圧にバイアスされ、例えば０Ｖであり、選択されたページを消去する。

図４６および４７に示すように、選択されたブロック内で、
・選択されたブロックの選択されたワードラインは、消去のために０Ｖにバイアスされる。
・選択されたブロックの非選択ワードラインは、プリチャージされ、かつ消去禁止のためＶｅｒｓのアルファ％にブーストされる（フローティングされたワードラインのブーストされた電圧レベルは、基板とワードライン間の結合率αにより決定され、αは、〜９０％）。

非選択ブロックのメモリセルの消去を防止するため、非選択ブロックの全てのワードラインは、消去動作中にフローティングされ、これは、従来技術の特許５，４７３，５６３と同じである。それ故、非選択ブロックのフローティングされたワードラインは、Ｖｅｓｒが基板に印加されるので、基板と非選択ブロックのワードライン間の容量結合によりほぼ消去電圧Ｖｅｒｓまで昇圧される。（ワードラインは、セルアレイの基板がＶｅｒｓになるとき、Ｖｅｒｓのα％にブーストされる、しかしながら、フローティングのワードラインのブーストされた電圧レベルは、基板とワードライン間の結合率により決定される）。非選択ブロックのワードラインのブーストされた電圧は、基板とワードライン間の電界を減少させ、結果として、非選択ブロックのメモリセルの消去が防止される。
・非選択ブロックのすべてのワードラインはフローティングである。

図４８および４９は、非選択ブロックと、選択されたブロックの選択されたページと非選択ページとのページ消去条件を示している。
・ストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１およびグランド選択ラインＧＳＬは、パストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳを介して共通信号ＳＳ、Ｓ０ないしＳ３１およびＧＳによって駆動され、これらのトランジスタは、ブロックプリデコーダの出力信号ＢＤ＿ｏｕｔにより共通に制御される。
・共通信号ＳＳ、Ｓ０ないしＳ３１およびＧＳは、全体のブロックのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳのドレインに接続される。
・共通ソースラインＣＳＬは、全体のブロックに接続される。
・選択されたページに対応する選択された共通信号Ｓ（この例ではＳ２７）は、０Ｖにバイアスされ、他方、非選択共通信号Ｓ（Ｓ０〜Ｓ２６＆Ｓ２８〜Ｓ３１）、ＳＳおよびＧＳは、Ｖ１にバイアスされる。共通ソースラインＣＳＬはフローティングされる。
・すべてのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳのゲートに接続された非選択ブロックプリデコーダの非選択の出力信号ＢＤ＿ｏｕｔ ｎ−１は、０Ｖである。それ故、非選択ブロックのストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１およびグランド選択ラインは、最初にフローティングされ、そして、セル基板（ポケットｐウエル）がＶｅｒｓに上昇するとき、セル基板とワードライン間の容量結合によりほぼ９０％（α）にまで消去電圧Ｖｅｒｓのほぼ９０％(α)にブーストされる。非選択ブロックの全てのワードラインのこのブーストされた電圧は、セル消去を防ぐ。
・すべてのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１およびＴＧＳのゲートに接続された選択されたブロックのプリデコーダの出力信号ＢＤ＿ｏｕｔはＶ２である。それ故、選択されたワードライン（この例では、Ｗ／Ｌ２７）が、パストランジスタＴＳ２７を介して共通信号Ｓ２７により駆動されて、０Ｖにバイアスされ、選択されたページのセルを消去する。
・選択されたブロックの非選択ワードライン（Ｗ／Ｌ０〜Ｗ／Ｌ２６＆Ｗ／Ｌ２８〜Ｗ／Ｌ３１）は、パストランジスタＴＳ０〜ＴＳ２６＆ＴＳ２８〜ＴＳ３１（すなわち、パストランジスタドレイン＝Ｖ１、ゲート＝Ｖ２、ソース＝Ｖ２−Ｖｔｈ、Ｖ１≧Ｖ２）を介して共通信号Ｓ０〜Ｓ２６＆Ｓ２８〜Ｓ３１により、最初にＶ２−Ｖｔｈ（Ｖｔｈ：パストランジスタＴＳ０ないしＴＳ３１のしきい値電圧）にバイアスされる。その後、非選択ワードラインは、セル基板（ポケットｐウエル）がＶｅｒｓに上昇するとき、セル基板とワードライン間の容量結合によりブーストされる。非選択ワードライン（すなわち、パストランジスタのソース）がブーストされるとき、パストランジスタ（ＴＳ０〜ＴＳ２６＆ＴＳ２８〜ＴＳ３１）は、パストランジスタのバイアス条件により完全に遮断される：ドレイン＝Ｖ１、ゲート＝Ｖ２、そしてソース＝Ｖｅｒｓ（ブーストされた電圧）の（α）。それ故、非選択ブロックの非選択ワードラインのブーストされた高電圧は、消去中に維持され、セルの消去を防止する。
・パストランジスタを介してブーストされた電圧が漏洩することを防止するため、かつワードラインをフローティングさせるため、Ｖ１は、Ｖ２と等しいかそれ以上でなければならない。

Ｖ１とＶ２の選択において、容量結合のファクタαが個々のワードラインの選択に依存することを理解すべきである。ところが、非選択ブロックでは、αは、各ワードラインの約９０％であり、αは、選択されたワードラインに近接するように減少され得る。結合（カップリング）は、回路特性に依存するが、図５０に例示するようにαを５０％まで減少することができる。減少された結合を考えるとき、ワードラインの初期電圧は、ワードラインが消去を防止するレベルに浮動することを確実にするため、より高くすべきである。

フローティングを可能にするため、パストランジスタのドレインに印加されるＶ１は、ゲートに印加されるＶ２よりも大きくしなければならない。従って：
Ｖ１≧Ｖ２、
Ｖｅｒｓ≧Ｖ２＞Ｖｃｃ
Ｖｂｏｏｓｔｅｄ＝（Ｖ２−Ｖｔｈ）＋α＊（Ｖｅｒｓ−（Ｖ２−Ｖｔｈ））。
もし、Ｖ２が単にＶｃｃに等しいなら、ワードラインＷＬ２８（選択されたページに隣接）とワードラインＷＬ２７（選択されたページから移動される）のブーストされた電圧は、次のようになる：
もし、Ｖｔｈ＝０．８Ｖ、Ｖｃｃ＝２．５Ｖ、Ｖｅｒｓ＝２０Ｖ、Ｖ２＝Ｖｃｃ＝２．５Ｖならば、
ＷＬ２８（ブーストされた電圧）＝（Ｖ２−Ｖｔｈ）＋α（Ｖｅｒｓ−（Ｖ２−Ｖｔｈ））＝（２．５Ｖ−０．８Ｖ）＋０．５（２０Ｖ−１．７Ｖ）＝１０．８５Ｖ
ＷＬ２７（ブーストされた電圧）＝（Ｖ２−Ｖｔｈ）＋α（Ｖｅｒｓ−（Ｖ２−Ｖｔｈ））＝（２．５Ｖ−０．８Ｖ）＋０．９（２０Ｖ−１．７Ｖ）＝１８．１７Ｖ

ワードラインＷＬ２７はＶｅｒｓに近くブーストされ、従って、偶発的な消去を回避することが理解される。しかしながら、ワードラインＷＬ２８は、１１ボルトまで（＜１１ボルト）しか昇圧されず、ワードラインと基板電圧Ｖｅｒｓ間の電位差は９ボルトより大きい（＞９ボルト）。この結果、ＷＬ２８の意図しない消去が起こり得る。消去を安全に回避するため、ワードラインは、Ｖｅｒｓの少なくとも約７０％、この例では、１４ボルトにすべきである。

ゲート電圧Ｖ２を上昇することにより、従ってドレイン電圧Ｖ１であり、αの減少にもかかわらず、ワードラインの初期電圧はより高くなり、従って、ブーストされた電圧はより高くなる。１０ボルトのより高い電圧Ｖ２で、本例では次の結果となる：
もし、Ｖｔｈ＝０．８Ｖ、Ｖｃｃ＝２．５Ｖ、Ｖｅｒｓ＝２０Ｖ、Ｖ２＝１０Ｖならば、
ＷＬ２８（ブーストされた電圧）＝（Ｖ２−Ｖｔｈ）＋α（Ｖｅｒｓ−（Ｖ２−Ｖｔｈ））＝（１０Ｖ−０．８Ｖ）＋０．５＊（２０Ｖ−９．２Ｖ）＝１４．６Ｖ
ＷＬ２７（ブーストされた電圧）＝（Ｖ２−Ｖｔｈ）＋α（Ｖｅｒｓ−（Ｖ２−Ｖｔｈ））＝（１０Ｖ−０．８Ｖ）＋０．９＊（２０Ｖ−９．２Ｖ）＝１８．９２Ｖ

この場合、隣接するワードラインＷＬ２８のブーストされた電圧は、１４．６ｖで十分に高い。αの減少した値、およびワードラインと基板間の許容できる電圧差は変化し、従って、Ｖ２の許容できるレベルを変化させる。しかしながら、一般に、Ｖ２は、少なくともＶｅｒｓの約５０％であるべきである。さらに一般的には、Ｖ２とＶ１は、選択されたワードラインのパストランジスタに印加される選択電圧よりも基板電圧に近くすべきである。

図４９は、ページ消去スキーム３のバイアス条件を用いて、選択されたブロックの多重ページ（ワードライン１、２７、２９）が同時に消去されることを示している。

前に説明した図３４は、Ｖ１＞Ｖ２を有するページ消去スキーム３についての可能な例の１つである、ブロックデコーダの回路図を示している。

ＢＤＬＣＨ＿ｏｕｔは、ＲＳＴ＿ＢＤがハイ（実際には短いパルス）であるとき０Ｖにリセットされ、有効なロープリデコードされたアドレス信号Ｘｐ、Ｘｑ、Ｘｒ、ＸｔでＬＣＨＢＤがハイ（実際には短いパルス）のときラッチされる。

ブロックプリデコーダの最終的な出力信号ＢＤ＿ｏｕｔは、すべてのパストランジスタＴＳＳ、ＴＳ０ないしＴＳ３１、およびＴＧＳのゲートに共通に接続される。ストリング選択ラインＳＳＬ、ワードラインＷＬ０ないしＷＬ３１およびグランド選択ラインＧＳＬは、ブロックプリデコーダの出力信号ＢＤ＿ｏｕｔにより共通に制御されるパストランジスタを介して共通信号ＳＳ、Ｓ０ないしＳ３１およびＧＳにより駆動される。

ローカルチャージポンプは、ブロックデコーダの出力信号ＢＤ＿ｏｕｔにＶ２を提供する高電圧スイッチ手段である。これは、エンハンスメントＮＭＯＳトランジスタ、デプリーションＮＭＯＳトランジスタ（ＤＥＰ）、ネイティブＮＭＯＳトランジスタ（ＮＡＴ）および２入力ＮＡＮＤゲートからなる。ブロックデコーダの出力信号ＢＤ＿ｏｕｔは、ブロックデコーダラッチ出力ＢＤＬＣＨ＿ｏｕｔがＶｄｄ、ＨＶｅｎｂが０Ｖ、ＯＳＣが発振されるとき、Ｖｈｖ（＝Ｖ２）に昇圧される。

図５１は、ページ消去スキーム３を有するページ消去または多重ページ消去のコアタイミングを示す。

基本的に、消去動作は、図５１に示された消去セットアップ（ｔ１からｔ２）、消去（ｔ２からｔ３）、および消去リカバリー（ｔ３からｔ４）のように３つの期間からなる。

消去セットアップ（ｔ１からｔ２）：
・ブロックデコーダラッチは、ＲＳＴ＿ＢＤパルスによってリセットされ、ブロックデコーダのラッチのＢＤＬＣＨ＿ｏｕｔは０Ｖになる。
・ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一旦有効になると、ブロックデコーダのラッチイネーブル信号ＬＣＨＢＤがパルスされる。
・ラッチのＢＤＬＣＨ＿ｏｕｔは、ロープリデコードされた信号Ｘｐ／Ｘｑ／Ｘｒ／Ｘｔが一致されたとき（すなわち、選択されたとき）、Ｖｄｄにセットされる。
・ブロックプリデコーダの出力信号ＢＤ＿ｏｕｔは、Ｖ２である。
・選択されたページに対応する選択された共通信号Ｓは、０Ｖにセットされ、他方、非選択の共通信号Ｓ、ＳＳおよびＧＳは、Ｖ１にセットされる。共通ソースラインＣＳＬはフロートにされる。
・非選択ブロックのＢＤ＿ｏｕｔは、０Ｖにセットされる。その結果、非選択ブロックの全てのワードライン、ＳＳＬ、ＧＳＬ、ＣＳＬはフロート（浮動）にされる。
・選択されたブロックのＢＤ＿ｏｕｔは、Ｖ２にセットされ、全てのパストランジスタＳＳＴ、ＴＳ０ないしＴＳ３１、ＧＳＴがターンオンされる。それ故、選択されたワードラインは、０Ｖにバイアスされ、他方、非選択のワードライン、ＳＳＬ、ＧＳＬは、Ｖ２−Ｖｔｈ（Ｖｔｈ：パストランジスタのしきい値電圧）にプリチャージされる。

消去（ｔ２からｔ３）：
・この期間中に、セル基板（ポケットｐウエル）は、消去電圧Ｖｅｒｓに昇圧される。
・選択されたブロックの単一ページ消去のための選択されたワードラインまたは多重ページ消去のための選択されたワードラインは、０Ｖにバイアスされる。
・選択されたブロックのストリング選択ラインＳＳｌ、グランド選択ラインＧＳＬ、および非選択のワードラインは、最初に、Ｖ２−Ｖｔｈにプリチャージされ、それから、セル基板がＶｅｒｓになるとき、基板とワードライン＆ＳＳＬ／ＧＳＬ間の容量結合によりＶｅｒｓのα％にブーストされる（フローティングのワードラインのブーストされる電圧レベルは、基板とワードライン間の結合率（α）によって決定される）
・ＣＳＬおよび全てのビットライン（ＢＬｓ）は、基板（ＰＰ−ウエル）から基板（ｎ＋）への接合順方向バイアスによりＶｅｒｓに向かう。
・この期間中に、選択されたページのすべてのセルが消去される。選択されたブロックの非選択のワードラインのメモリセルの消去は、ブーストされたワードライン電圧によって防止される。
・非選択ブロックのすべてのワードライン、ＳＳＬ、ＧＳＬ、ＣＳＬは、セル基板がＶｅｒｓに向かうとき、基板とワードライン＆ＳＳＬ／ＧＳＬ間の容量結合によりＶｅｒｓのα％までブーストされる。
・非選択のワードライン（すなわち、パストランジスタのドレイン）がブーストされるとき（すなわち、パストランジスタのソース＞Ｖ２−Ｖｔｈ）、パストランジスタ（ＴＳ０〜ＴＳ２６＆ＴＳ２８〜ＴＳ３１）は、パストランジスタのバイアス条件により完全に遮断される：ドレイン＝Ｖ１≧Ｖ２、ゲート＝Ｖ２、ソース＝αＶｅｒｓ（昇圧された電圧）。それ故、非選択ブロックの非選択ワードラインのブーストされた高電圧は、消去中に維持され、セルの消去を防止する。

消去リカバリー（ｔ３からｔ４）：
・この期間中に、セル基板、非選択、選択ワードライン、ＳＳＬ、ＧＳＬ、ＣＳＬ状のすべての高電圧は、初期状態（０Ｖ）にディスチャージされる。

本発明は、実施例を参照して特に示され、説明されたが、当業者であれば、特許請求の範囲を逸脱しない範囲で種々の詳細な変形が成し得ることが理解されよう。

ＮＡＮＤフラッシュセルアレイ構造。 ＮＡＮＤフラッシュブロック構造。 ＮＡＮＤフラッシュページ構造。 ＮＡＮＤフラッシュのページ基準の読み出し動作。 ＮＡＮＤフラッシュのページ基準のプログラム動作。 ＮＡＮＤフラッシュのブロック基準の消去動作 ３２セルを有するＮＡＮＤセルストリング。 ＮＡＮＤフラッシュのブロックおよびページの定義。 ＮＡＮＤフラッシュの多重ブロック。 ファルラーノルトハイム（Ｆ−Ｎ）トンネリングによる消去動作。 ファルラーノルトハイム（Ｆ−Ｎ）トンネリングによる消去動作。 ファルラーノルトハイム（Ｆ−Ｎ）トンネリングによるプログラム動作。 ファルラーノルトハイム（Ｆ−Ｎ）トンネリングによるプログラム動作。 消去中の選択ブロックへのバイアス条件−従来技術１。 ブロック消去およびスタティック消去禁止スキーム−従来技術１。 消去中の選択ブロックへのバイアス条件−従来技術２。 ブロック消去および自己昇圧消去禁止スキーム−従来技術２。 ページまたはページの一部を変更するためのブロックコピープロセス。 消去中の選択されたブロックへのバイアス条件−ページ消去スキーム１。 ページ消去および消去禁止−ページ消去スキーム１。 ページ消去バイアス条件−ページ消去スキーム２Ａ。 ページ消去および消去禁止−ページ消去スキーム２Ａ。 ページ消去バイアス条件−ページ消去スキーム２Ｂ。 ページ消去および消去禁止−ページ消去スキーム２Ｂ。 多重ページ消去−ページ消去スキーム１。 多重ページ消去−ページ消去スキーム２Ａ。 多重ページ消去−ページ消去スキーム２Ｂ。 ブロック消去−ページ消去スキーム２Ａ。 ブロック消去−ページ消去スキーム２Ｂ。 ソースバイアスなしのページ消去ベリファイ。 ソースバイアスを有するページ消去ベリファイ。 ブロック消去ベリファイ。 ページ消去フロー−シングル消去および消去ベリファイサイクル。 ページ消去フロー−多重消去および消去ベリファイサイクル。 ＮＡＮＤフラッシュコアの簡略化されたブロック図。 ページ消去スキーム１のためのブロックデコーダの概略図。 ページ消去スキーム２Ａと２Ｂのためのブロックデコーダの概略図。 ページバッファおよびカラム選択器−例。 ページ消去／多重ページ消去のタイミング−ページ消去スキーム１。 ページ消去／多重ページ消去のタイミング−ページ消去スキーム２Ａ。 ページ消去／多重ページ消去のタイミング−ページ消去スキーム２Ｂ。 ブロック消去タイミング−ページ消去スキーム２Ａ。 ブロック消去タイミング−ページ消去スキーム２Ｂ。 ソースバイアスを有するページ消去スキーム１のページ消去ベリファイタイミング。 ページ消去スキーム１のブロック消去ベリファイタイミング。 ページ消去スキーム２Ａおよび２Ｂのページ消去ベリファイタイミング。 ページ消去スキーム２Ａおよび２Ｂのブロック消去ベリファイタイミング。 消去中の選択ブロックへのバイアス条件−ページ消去スキーム３。 消去中の選択ブロックへのバイアス条件−ページ消去スキーム３。 ページ消去および消去禁止−ページ消去スキーム３。 多重ページ消去および消去禁止−ページ消去スキーム３。 ページ消去スキーム３中の寄生容量。 ページ消去／多重ページ消去タイミング−ページ消去スキーム３。

Claims (18)

1. 基板上のメモリセルの複数のストリングと、メモリセルのページとなるストリング上のワードラインと、各々がワードラインの各々へ電圧を印加するように構成された関連された複数のパストランジスタとを有し、メモリアレイが複数のブロックに分割されている、不揮発性メモリアレイのページ消去動作を実行する方法であって、
   少なくとも１つのブロックを選択し、
   選択されたブロックの１つもしくは複数のワードラインを選択し、
   選択されたブロックに関するパストランジスタの各々をイネーブルし、
   選択されたブロックの選択された１つもしくは複数のワードラインに第１の電圧を印加し、
   選択されたブロックの選択された１つもしくは複数のワードライン以外の非選択の１つもしくは複数のワードラインに第２の電圧を印加し、
   選択されたブロックの基板に第３の電圧を印加し、
   前記第３の電圧と前記第１の電圧間の電圧差は、選択された１つもしくは複数のワードラインに結合されたメモリセルの１つもしくは複数のページを消去させ、
   前記第３の電圧と前記第２の電圧間の電圧差は、選択されたブロックの非選択の１つもしくは複数のワードラインに結合されたメモリセルの１つもしくは複数のページを消去させない、方法。
2. 前記第１の電圧を印加することは、選択されたブロックの選択された１つもしくは複数のワードラインに結合された１つもしくは複数のパストランジスタに前記第１の電圧を印加することを含み、
   前記第２の電圧を印加することは、選択されたブロックの非選択の１つもしくは複数のワードラインに結合された１つもしくは複数のパストランジスタに前記第２の電圧を印加することを含む、請求項１に記載の方法。
3. 前記選択されたワードラインは、少なくとも１つの非選択のワードラインによって分離される、請求項１に記載の方法。
4. 前記非選択のワードラインは、少なくとも１つの選択されたワードラインによって分離される、請求項１に記載の方法。
5. 前記選択されたワードラインの結果の電圧は、前記第１の電圧と実質的に等しく、前記非選択のワードラインの結果の電圧は、前記第２の電圧と実質的に等しい、請求項１に記載の方法。
6. 前記第１の電圧は、約ゼロボルトであり、前記第２の電圧は、印加された第３の電圧におよそ等しい、請求項１に記載の方法。
7. 前記選択されたワードラインの結果の電圧は、前記第１の電圧と実質的に等しく、前記非選択のワードラインの結果の電圧は、前記第２の電圧から前記第３の電圧に向けて結合されたフローティング電圧である、請求項１に記載の方法。
8. 第２の電圧を印加することは、昇圧された電圧を印加することを含む、請求項１に記載の方法。
9. 基板上のメモリセルの複数のストリング、およびメモリセルのページとなるストリング上の複数のワードラインを含み、メモリアレイが複数のブロックに分割される、メモリアレイと、
   各々がワードラインの各々に電圧を印加するように構成された複数のパストランジスタと、
   少なくとも１つのブロックを選択し、消去動作中に選択されたブロックのパストランジスタの各々をイネーブルする、ブロックセレクタと、
   消去動作中に基板に第１の電圧を印加する電圧を印加するものと、
   選択されたブロックの１つもしくは複数のワードラインを選択するワードラインデコーダであって、
   選択された１つもしくは複数のワードラインに第２の電圧を印加し、選択されたブロックの選択された１つもしくは複数のワードラインに結合されたメモリセルの１つもしくは複数のページを消去させ、
   選択されたブロックの選択された１つもしくは複数のワードライン以外の非選択の１つもしくは複数のワードラインに第３の電圧を印加し、
   前記ワードラインデコーダは、アドレス命令に応答するように構成され、選択されたブロックの選択された１つもしくは複数のワードラインに第２の電圧を印加し、かつ選択されたブロックの非選択の１つもしくは複数のワードラインに第３の電圧を印加する、不揮発性メモリ。
10. 前記ワードラインデコーダは、ワードラインのいずれかに第２の電圧を印加し、ワードラインのいずれかに第３の電圧を印加するように適合される、請求項９に記載のメモリ。
11. 前記選択されたワードラインの結果の電圧は、前記第２の電圧と実質的に等しく、前記非選択のワードラインの結果の電圧は、前記第３の電圧と実質的に等しい、請求項９に記載のメモリ。
12. 前記第２の電圧は、約ゼロボルトであり、前記第３の電圧は、印加された第１の電圧におよそ等しい、請求項９に記載のメモリ。
13. 前記選択されたワードラインの結果の電圧は、前記第２の電圧と実質的に等しく、前記非選択のワードラインの結果の電圧は、前記第３の電圧から消去電圧に向けて結合されたフローティング電圧である、請求項９に記載のメモリ。
14. 各パストランジスタへのゲート信号は、値Ｖ２を有し、第３の電圧はＶ２よりも大きく、非選択の１つもしくは複数のワードラインは、Ｖ２−Ｖｔｈにプリチャージし、Ｖ２は、印加された第１の電圧よりも実質的に小さい、請求項９に記載のメモリ。
15. Ｖ２は、消去電圧の少なくとも５０％である、請求項１４に記載のメモリ。
16. 選択された少なくとも１つのブロック以外の非選択の１つもしくは複数のブロックのワードラインに結合されたパストランジスタは、第３の電圧よりも小さい電圧が各パストランジスタに印加された後にゲートオフされ、ワードラインは、消去を抑制するためフロートである、請求項９に記載のメモリ。
17. 第３の電圧は、第２の電圧よりも、基板に印加された消去電圧に近い、請求項９に記載のメモリ。
18. 前記ワードラインデコードは、第３の電圧として昇圧された電圧を印加するように構成される、請求項９に記載のメモリ。
    

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