Nothing Special   »   [go: up one dir, main page]

TWI451416B - 用於ｎａｎｄ快閃記憶體技術領域的寫入方法 - Google Patents

用於ｎａｎｄ快閃記憶體技術領域的寫入方法 Download PDF

Info

Publication number
TWI451416B
TWI451416B TW098146656A TW98146656A TWI451416B TW I451416 B TWI451416 B TW I451416B TW 098146656 A TW098146656 A TW 098146656A TW 98146656 A TW98146656 A TW 98146656A TW I451416 B TWI451416 B TW I451416B
Authority
TW
Taiwan
Prior art keywords
voltage
nand flash
flash memory
memory cell
writing
Prior art date
Application number
TW098146656A
Other languages
English (en)
Other versions
TW201106357A (en
Inventor
Miida Takashi
Shirota Riichiro
Hideki Arakawa
Ching Sung Yang
Ruei Ling Lin
Original Assignee
Powerchip Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Technology Corp filed Critical Powerchip Technology Corp
Publication of TW201106357A publication Critical patent/TW201106357A/zh
Application granted granted Critical
Publication of TWI451416B publication Critical patent/TWI451416B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

用於NAND快閃記憶體技術領域的寫入方法
本發明是有關於一種具有NAND快閃記憶體陣列之NAND快閃記憶體元件的寫入(program)方法，且關於一種具有NAND快閃記憶體陣列的NAND快閃記憶體元件。
各種NAND快閃記憶體，像是數位相機的記憶卡、MP播放器的記憶體、以及通用序列匯流排(USB)的記憶裝置等，已經被發展為高密度儲存的應用。特別的是，NAND快閃記憶體的市場也延伸到行動電話系統和個人數位助理(PDA)，並顯示出快速成長的趨勢。另外，NAND快閃記憶體的應用也延伸到個人電腦的儲存，像是固態硬碟(以下稱為SSD，為傳統硬碟的替換產品)，並且未來對於NAND快閃記憶體來說，還有許多可預期的市場領域。然而，像是在半導體記憶體中微細圖案的量測技術也正被發展，NAND快閃記憶體目前面臨著許多實體上的限制，就記憶胞的可操作度而言，特別是由於較窄的啟始電壓(threshold voltage)的範圍，對於多階記憶胞(multi-level cell,MLC)是一嚴重的問題。以下將MOS電晶體的啟始電壓以Vth來表示。
在資料可靠度下，在追求高密度儲存和高效能對於NAND快閃記憶體來說，寫入干擾(program disturb)是其中一關鍵的問題，而相鄰浮動閘極之間電容的耦合影響也非 常關鍵。這些因素不但會讓Vth的分布變廣，並且對於MLC的操作的Vth視窗來說也會被降低。而對於單階記憶胞(single level cell,SLC)來說，上述的寫入干擾也會導致在一分頁中進行多次覆寫操作，或是從源極線SL側到位元線BL側之非序列資料的寫入發生失敗。
技術問題
在PTL 1中揭露了一種自我升壓操作的技術，已經被發展並應用於避免寫入干擾，並且增進所有被禁止寫入(program inhibit)之記憶胞的抗干擾性。然而，由於表面通道電位的下降而導致氧化物上的超量電場增強，會使得不需要的寫入經常發生在被選擇之字元線WL下被禁止寫入的記憶胞上，因此PTL 1的作法並無法完全避免上述的寫入干擾。而通道電位的下降是由於NAND快閃記憶胞串之通道表面的電子，進入被禁止寫入之記憶胞的轉換所導致。因此，在寫入週期內，施加一正極性介面通行電壓(Intermediate Pass Voltage，以下簡稱Vpass)給沒有被選擇到的字元線，而Vpass低於寫入電壓(program voltage)。然而，由於過高的Vpass並不恰當，其會導致介面通行電壓(Vpass)干擾(Disturb)，以下稱為Vpass干擾。
傳統的寫入方式，是利用一傳統的自我升壓的方法，來避免寫入干擾，而此自我升壓的方法，在以下有詳細的敘述。
圖4繪示為習知之NAND快閃記憶體之寫入操作的時序圖。請參照圖4，一正電壓，例如是5V，被施加在汲極側選擇電晶體的閘極線SGDL，而另一正電壓，例如是2.4V，則被施加在連接至禁止寫入的記憶胞串的位元線BL，以對通道串區域進行預充電，而在t<t0(t0=0)的週期內，通道電子在基體偏壓的條件下會減少。另一方面，位元線連接至選擇的寫入記憶胞串，其被接地以進行寫入的動作。而無論是選擇位元線或是不選擇位元線，都會將一源極側選擇電晶體(以下稱為SGSL電晶體)，以及在記憶胞串中的P型井設定為接地，並且源極線(SL)被設定為1.9V。
在t<t0週期內，所有的字元線WL都會被接地，並且施加在閘極線SGDL的電壓會變為1.5V，使得閘極線SGDL會從施加至未被選擇位元線之2.4V的電壓中斷，以禁止未被選擇的記憶胞在推升相位中進行寫入，而連接在閘極線SGDL的電晶體(以下稱為SGDL電晶體)會在被選擇之位元線BL接地時導通，以寫入被選擇的記憶胞。在此狀況下，所有的在記憶胞串上的記憶胞都為一抹除(erase)狀態，而浮動閘極FG會充電至正電壓，並且可以形成一強反轉層來吸引在矽表面上高密度的電子。
請參照圖4，當被選擇的位元線BL被接地來寫入相同的記憶胞時，未被選擇的位元線BL會被施加一電壓V1。另外，源極線SL可以被施加電壓V2、被選擇的閘極線SGDL可以被施加電壓V3、而字元線WL和被選擇的 閘極線SGSL則被接地，以將二者設定施加0V的電壓。例如在習知技術中，電壓V1可以被設定約為2.4V、電壓V2則被設定約為1.9V、而電壓V3則被設定約為5V，在記憶胞串中的電子會透過SGDL電晶體而被掃入位元線BL。接著，閘極線SGDL的偏壓會從電壓V3變為電壓V4，以中斷用於在禁止寫入記憶胞中通道推升的通道串電位，此時，在t<t0的週期內，電壓V4可以被設定約為1.5V。
在t<t0週期內，汲極側和所選擇的SGSL電晶體的連接必須被切斷，以避免任何反向的電子流從位元線BL或是源極線SL流至記憶胞串。因此，即使有一些電子透過SGDL電晶體被掃入，然而大量的電子還是平均地被分布在記憶胞通道和源極及汲極區域。
圖5繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，顯示t<t0週期內在矽表面的電子密度，而圖6則繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，顯示t<t0週期內在習知之NAND快閃記憶體之記憶胞通道的電子密度。在圖5和圖6，以及以下的圖示中，Ec表示為一導電能階、Ei表示為一本質費米能階、而Ev表示為一價電能階。如圖5和圖6所示，一高能階電子密度從反轉層被引導至記憶胞通道區中。
以下在t1<t<t2週期內，所有的字元線都被施加Vpass電壓脈衝，以推升通道電位，在此一深空乏區分布在P型井上，並且電洞則被掃至基底。此外，淡摻雜源極和汲極 中的施體被離子化，並且所有的電子都被移動並聚集在通道區中，使得表面電位相較於完全空乏區的情形還低。
圖7繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，其顯示t1<t<t2週期內矽表面的電子密度，而圖8繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示t1<t<t2週期內在習知之NAND快閃記憶體之記憶胞通道的電子密度。亦即圖7顯示在淡摻雜源極和汲極的情況下在矽表面的電子密度和水平能階圖，而圖8則顯示在推升相位中，例如在Vpass週期內，沿一記憶胞通道的垂直能階圖，在此，通道電位動態地轉為非熱平衡的狀態。
在t2<t<t3的寫入週期內，被選擇的字元線WL被施加一寫入脈衝。在整個禁止寫入記憶胞串中的大部分通道電子透過漂移和擴散驅動載子轉換，都被橫向地轉換，並且被聚集進入被選擇之字元線WL下之記憶胞的通道中，並且使得禁止寫入記憶胞之表面電位的下降，就如繪示在圖9中的具有電子密度之水平能帶圖。圖9繪示為沿習知之NAND快閃記憶體的禁止記憶胞串之一縱向剖面和水平能帶圖，其顯示t2<t<t3週期內矽表面的電子密度。接著，電子會增強橫跨在穿隧氧化層的電場，而導致嚴重的寫入干擾，而有非預期的穿隧電流流過。
圖10繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示t2<t<t3週期內在習知之NAND快閃記憶體之記憶胞通道的電子密度。亦即，圖10 所示的垂直能帶具有電子密度，且圖10也繪示橫跨在禁止寫入記憶胞之穿隧氧化層的高電場。原因是在表面通道剩餘的超量電子被轉換並聚集在選擇的字元線WL下之禁止寫入記憶胞中。這被考慮為在傳統寫入方法中，寫入(Vprg)干擾問題發生在快閃記憶體記憶胞串主要的原因。以下將寫入干擾以Vprg來表示。
圖11繪示為習知基本NAND快閃記憶體裝置之位元線寫入方案的電路圖。由引起電子注入的串列中，Vpass至浮動閘極之電壓所引起的Vpass干擾，以及Vprg干擾會同時地發生，並且會相互影響。只要採用NAND快閃記憶胞串結構，無論是電荷陷捕(charge-trapping)型式，像是SONOS(矽-氧-氮-氧-矽)型或是傳統浮動閘極型式的快閃記憶體，都會發生Vprg干擾。
另外，在上述專利參考文獻PTL 2到12中，都揭露一傳統的列解碼器(Row decoder)，可以在NAND快閃記憶體元件在進行寫入程序期間，供應字元線WL不同的電壓。在寫入序程序間，上述的專利文獻PTL 2到12，以及非專利參考文獻NPL 1到3都揭露了施加負電壓到字元線上的方法，其中專利文獻PTL 6至9各是專利文獻PTL 2相關的應用，而專利文獻PTL 10到9則各是專利文獻PTL 3的相關應用。
上述的專利文獻NPL 1揭露了一NOR型的快閃記憶體，其採用了通道熱電子(Channel Hot Electron)注入寫入，以及FN(Fowler-Nordheim)穿隧抹除。在抹除模式中，所有 在被選擇之記憶胞陣列單元中的字元線WL都被設定一負電壓。而上述專利文獻PTL 2和3，以及非專利文獻NPL 2分別揭露AG-AND型快閃記憶體，其中在一字元線WL上的記憶胞，可以利用施加一負電壓到字元線WL上的方式而抹除。在上述專利文獻PTL 4和非專利文獻NPL 3分別揭露一DINOR型的快閃記憶體，其中只有被選擇的字元線WL被設定一負電壓，以寫入記憶胞。
在這些習知技術中有一件共同的事，就是施加負電壓到字元線WL上的目的僅僅是為了寫入或抹除操作，而且儘管在習知技術中，並未在寫入之前使用負電壓來降低在記憶胞通道中電子的操作，但是在寫入期間用來加入負電壓的週期還是受到限制。
此外，在檔案系統中，一區段(Sector)的大小被分割成有如檔案管理員之單位的一分頁(Page)大小，變成遠小於傳統作業系統平台中之分頁的大小。由於就基於記憶體面積的損失下，就晶片成本優勢而論，較大之分頁的大小是需要的，因此分頁之大小的增加就隨著較高密度NAND一起被發展。甚至像是為了追求成本優勢而應增加串列的數目，像是從32增加到64，也使得區塊(Block)的大小隨著較高密度NAND快閃記憶體而增加。
這是因為由圖31A所示，記憶胞串中空白分頁與字元線的定義。圖31A繪示為在部分NAND快閃記憶體裝置80中的分頁3和區塊12的電路圖，其中分頁3是資料之寫入和讀取的單位，而區塊12則是資料抹除的單位，圖 31B繪示為習知分頁之大小相對於設計規則之尺寸的趨勢圖，以及圖31C則是繪示為習知區塊大小相對於設計規則之尺寸的趨勢圖。如圖31B和31C所示，雖然抹除操作是在區塊的單位內被執行，但是在像是區段或分頁中，因為二者的大小是小於區塊的大小，因此在其中不容易執行更新特定檔案。
圖32A繪示為習知部分NAND快閃記憶體陣列中之分頁的電路圖，圖32B繪示為圖32A之部分NAND快閃記憶體陣列中之分頁的大小的電路圖。雖然較大的分頁對於NAND快閃記憶體而言，在像是記憶卡或是行動音訊播放裝置等傳統的應用上較適合，但是在一分頁中的區段寫入，例如檔案的複製，卻會浪費大部分的記憶體空間，如圖32A和圖32B所示。這是由寫入干擾所引起，在寫入干擾中，在被禁止寫入的記憶胞中會發生無預期的寫入，並且如上所述，一分頁中用於寫入的操作的次數(Number of operation for Programming in one page，NOP)被限定只有一次。因此，這需要資料暫時改換位置，然而像是區塊複製，在像是固態硬碟的應用中是相當耗時(>100毫秒)，這是因為需要額外的寫入和抹除操作，如圖33所示。
圖33繪示為習知在NAND快閃記憶體裝置中，將舊區塊12a的檔案資料更新至新區塊12b之檔案資料的區塊複製操作的方塊圖。請參照圖33，一NAND快閃記憶體裝置包括一NAND快閃記憶體陣列和一分頁緩衝器9，其連接至一NAND控制器61，而此控制器61包括一緩衝器 記憶體61m，並且NAND控制器61連接至主機電腦50。檔案更新的步驟包括在步驟S101中，從記憶胞的舊區塊12a讀取區塊資料，而在步驟S102中則將上述的資料輸出，並且輸入資料和錯誤校正碼(Error Correction Code，簡稱ECC)，並且在步驟S103中將區塊資料寫入記憶胞的新區塊12b。在此例子中，區塊複製的時間可以由以下的等式(1)來表示：區塊複製的時間=(從記憶胞讀取資料的時間)+(輸出資料的時間)+(處理ECC的時間)+(將資料寫入記憶胞的時間)×(每一區塊的分頁數)=125毫秒
此區塊複製通常與廢棄收集一同進行，而廢棄收集是在像是SSD內檔案更新和磁碟重組等的情況下，被操作來組織檔案。這是在檔案管理系統中主要的操作，以增進速度的效能。
傳統上，由於在相同字元線WL上寫入禁止寫入記憶胞的干擾，NAND快閃記憶體裝置會限制一分頁的NOP值為1，就如習知技術所述。當NAND快閃記憶體裝置的大小增加超過16G位元時，則分頁的大小，就是記憶體的最大可讀和可寫入的單位，將會由2KB增加到4KB。若是操作系統之檔案的單位是區段，例如512B，則8個區段可 以構成4KB的分頁。由於NOP需求，NAND控制器61需要實現兩組4KB，以隨著由NAND控制器61使用緩衝記憶體61m之連續資料管理，而致能分頁寫入。
資料系統使用區塊複製操作的缺點，如下所述：
(A)NAND控制器61管理主機電腦50之操作系統的區段存取單位，以及NAND快閃記憶體裝置之分頁存取單位之間的資料結構排列。在一分頁之區段的沒有充分利用下，將會導致資源的浪費，換句話說，這會由導致透過上述區塊複製操作，而由分頁之位置的改變而進行之區段資料更新的頻率增加。
(B)具有4KB的緩衝記憶體61m的實現會造成成本的缺失。另外，因為先進NAND快閃記憶體裝置之分頁大小的容量上升，使得NAND控制器61需要重新設計的成本，也會造成價格上的不良影響。
本發明一個重要的目的，就是提供用於NAND快閃記憶體裝置的寫入方法，以及一快閃記憶體裝置，其較習知技術來說，可以降低或防止寫入干擾。
本發明其它的目的，在於提供一用於NAND快閃記憶體裝置的寫入方法，其可以在任何區塊抹除操作時，用比習知技術更快的速度，將更新資料儲存於NAND快閃記憶體裝置中比習知技術更小的單位。
本發明另一目的，就是提供一用於NAND快閃記憶體 裝置的寫入方法，以及一NAND快閃記憶體裝置，其可以隨機地寫入儲存於快閃記憶體裝置中的資料。
從本發明的第一個觀點來看，其提供了一NAND快閃記憶體裝置的寫入方法，而此NAND快閃記憶體裝置具有形成在一半導體基板中的P型井上的一記憶胞陣列。記憶胞陣列包括多個記憶胞串，其連接多條字元線。本發明之寫入方法的步驟，包括在一記憶胞要進行寫入的寫入步驟前，先減少通道、源極和汲極中的電子。
在上述的寫入方法中，減少電子的步驟包括將低於P型井之偏壓的電壓偏壓給字元線，以在通道表面累積電洞，而離子化表面陷捕，使其在禁止寫入記憶胞之寫入進行自我升壓操作期間，可以與電子復合。
另外，在上述的寫入方法中，減少電子的步驟包括相對於P型井，而負偏壓字元線。
此外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至字元線，並將P型井接地。
另外，在上述的寫入方法中，負偏壓的步驟包括相對於字元線，而正偏壓P型井。
此外，在上述的寫入方法中，正偏壓P型井的步驟，包括施加一正偏壓至P型井，並將字元線接地。
另外，在上述的寫入方法中，正偏壓P型井的步驟，包括當一負電壓被施加到字元線時，則施加一正電壓至P型井。
依照本發明的第二觀點，則提供一種NAND快閃記憶 體裝置的寫入方法，而NAND快閃記憶體具有形成在一半導體基板的P型井上的一記憶體陣列。此記憶胞陣列包括多個記憶胞串，其連接至多個字元線，而這些記憶胞串被分為多個區塊，而每一區塊分別對應於字元線中被選擇的字元線。本發明之寫入方法包括減少記憶胞串中的通道電子，並且在進行完減少通道電子的步驟後，當施加一個或多個通行電壓Vpass以忽略而不選擇字元線時，則施加一寫入電壓到至少一被選擇的字元線上，而通行電壓Vpass的範圍介於0V到寫入電壓之間。
在上述的寫入方法中，減少電子的步驟包括相對於P型井，而負偏壓字元線。
另外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至字元線，並將P型井接地。
此外，在上述的寫入方法中，被施加負電壓的字元線是唯一連接至要寫入之記憶胞的字元線。
另外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至記憶胞串中的多個字元線，而這些字元線其中之一連接至要被寫入的記憶胞。
此外，上述的寫入方法中，負偏壓字元線的步驟，包括施加負電壓給在被選擇區塊中的所有字元線，而被選擇區塊具有一記憶胞要進行寫入。
另外，上述的寫入方法中，負偏壓字元線的步驟，包括施加負電壓給在多個被選擇區塊中的所有字元線，而其中一被選擇區塊具有要進行寫入的記憶胞。
此外，上述的寫入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，先施加對應於寫入電壓的一電壓給連接至要被進行寫入之記憶胞串的位元線，並在減少通道電子前，施加對應於一寫入禁止電壓的一電壓，給連接至不需進行寫入之記憶胞串的位元線。
此外，上述的寫入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，施加對應於一寫入禁止電壓的一電壓給位元線，並在寫入開始時，施加對應於寫入電壓的電壓給連接至要被進行寫入之記憶胞串的位元線。
在上述的寫入方法中，減少電子的步驟包括相對於記憶胞串中的字元線，而正偏壓P型井。
此外，在上述的寫入方法中，正偏壓P型井的步驟，包括施加一正電壓至P型井，並將記憶胞串中的字元線接地。
另外，在上述的寫入方法中，正偏壓P型井的步驟，包括當一負電壓被施加到記憶胞串中的字元線時，則施加一正電壓至P型井。
此外，在上述的寫入方法中，更包括在施加寫入電壓後，立即將P型井接地。
另外，在上述的寫入方法中，相對於字元線而正偏壓P型井的步驟，包括僅施加一負電壓給連接至要被寫入之記憶胞的字元線。
此外，在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給記憶胞串中的多個字元線，其具有一字元線是連接至要被寫入的記憶胞。
另外，在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給多個字元線，其包括一被選擇的區塊中所有的字元線，而此被選擇的區塊具有一記憶胞要被寫入。
此外在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給多個選擇的字元線，其包括了在多個被選擇區塊中的所有字元線，而其中一個被選擇的區塊具有要被寫入的記憶胞。
上述的寫入方法更包括在正偏壓P型井之後，立即將位元線和源極線設定為一浮動狀態。
另外，上述的寫入方法更包括在正偏壓P型井之前，先施加對應於寫入電壓的一電壓給具有要被寫入之記憶胞的位元線，並且在正偏壓P型井之前，施加對應於一寫入禁止電壓的一電壓給除了具有要被寫入之記憶胞的位元線以外的位元線。
上述的寫入方法更包括在正偏壓P型井的偏壓之後，施加對應於寫入電壓的一電壓至具有要被寫入之記憶胞的位元線，並且在正偏壓P型井之後，施加對應於一寫入禁止電壓的一電壓給除了具有要被寫入之記憶胞的位元線以外的位元線。
另外，上述的寫入方法，更包括在正偏壓P型井之前，施加對應於一寫入禁止電壓的一電壓給位元線，並在寫入 記憶胞之後，立即施加對應於寫入電壓的一電壓給具有被寫入之記憶胞的位元線。
此外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為負電壓、在一第一週期期間為0V、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
另外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為0V、在一第一週期期間為一負電壓、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
此外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為一預充電電壓、在一第一週期期間為一負電壓、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
另外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為一負電壓，然後接著改變為寫入電壓或是通行電壓Vpass。
依照本發明第三觀點，則提供一種NAND快閃記憶體裝置，包括一記憶胞陣列、用來施加一寫入電壓的第一工 具、以及用來減少通道電子的第二工具。記憶胞陣列被形成在一半導體基板的P型井上，而記憶胞陣列具有多個記憶胞串，可以分別連接多個字元線，並且這些記憶胞串被分成多個區塊，其中每一區塊分別對應於從字元線中被選擇的字元線。當一通行電壓Vpass被施加在未被選擇的字元線時，可以依據第一工具來施加寫入電壓至被選擇之區塊中至少一被選擇的字元線。而在施加寫入電壓前，第二工具可以減少記憶胞串中的通道電子。
在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具是施加一負電壓到被選擇之區塊內的字元線。
另外，用來施加寫入電壓的工具包括一列解碼器。此列解碼器包括一區塊解碼器、一準位偏移器和一字元線驅動器。區塊解碼器可以將一位址訊號解碼為一選擇訊號，用來選擇一區塊。準位偏移器則可以將一預設電壓轉換為一閘極驅動電壓，以回應選擇訊號。另外，字元線驅動器將一總體字元線電壓(Global Word Line Voltage)傳送至字元線。其中，準位偏移器和字元線驅動器都分別具有N通道電晶體，並且可以形成在半導體基板的三層井(Triple-well)中。此外，列解碼器可以產生一負電壓，以用來減少通道電子。
在上述的NAND快閃記憶體裝置中，在減少通道電子後，列解碼器可以將所產生的負電壓改變為0V。
另外，在上述的NAND快閃記憶體裝置中，列解碼器還可以產生高於負電壓的一高電壓，並且此高電壓在通道 電子減少後，立即被設定為低於一電壓，而此電壓是寫入後的高電壓減去負電壓的絕對值。
此外，在上述的NAND快閃記憶體裝置中，用來施加寫入電壓的工具具有一列解碼器。而此列解碼器包括一區塊解碼器、一準位偏移器和一字元線驅動器。其中，區塊解碼器可以將一位址訊號解碼為一選擇訊號，以選擇一區塊，而準位偏移器則將一預設電壓轉換為一閘極驅動電壓，以回應選擇訊號。另外，字元線驅動器將一總體字元線電壓傳送至字元線。而準位偏移器具有P通道電晶體。
另外，在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具施加一正電壓至半導體基板的P型井。
此外，在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具從一外部電路輸入正電壓，並且將此正電壓施加在半導體基板的P型井。
依照本發明第四觀點，則提供一NAND快閃記憶體裝置，包括一記憶胞陣列、一減少工具和一寫入工具。記憶胞陣列被形成在一半導體基板的P型井上，且記憶胞陣列包括多個記憶胞串，其分別連接至多個字元線，並被分成多個區塊，其中每一區塊分別對應於字元線中被選擇的字元線，而每一區塊又被分成多個分頁，且每一分頁係沿著字元線配置，而每一分頁又被分成多個區段，其對應於記憶胞的預設數目。另外，減少工具可以減少記憶胞串中的通道電子。而寫入工具則將記憶胞寫入為一區段的單位，而此區段是在減少通道電子後，從放置在一分頁內的區段 中選擇出來。
在上述的NAND快閃記憶體裝置中，當分頁所分成的區段數目為最大值時，則寫入工具將記憶胞寫入。
另外，在上述的NAND快閃記憶體裝置中，當寫入工具將存在第一區塊之第一分頁的第一區段中的資料更新時，則寫入工具隨機地將更新的資料寫入到以下選擇中的一個或多個組合上：(a)第一區塊之第一分頁的第二區段；(b)第一區塊之第二分頁的第一區段；以及(c)第二區塊之第一分頁的第一區段。
依照本發明第五觀點，則提供一種NAND快閃記憶體裝置的系統，包括NAND快閃記憶體陣列、一週邊電路、一控制邏輯和一NAND控制器。其中，NAND快閃記憶體陣列在一需要被寫入的記憶胞進行寫入前，可以執行一步驟，就是減少在記憶胞串之通道、源極和汲極區域中的電子。而週邊電路可以控制NAND快閃記憶體陣列中減少電子的步驟。另外，控制邏輯可以控制週邊電路的操作。而NAND控制器包括一緩衝記憶體，並且以一NAND快閃記憶體陣列之一區段為單位，來管理一介面來配合作業系統。
在上述的系統中，NAND控制器控制在NAND快閃記憶體陣列的資料在其中隨機地被寫入。
另外，在上述的系統中，緩衝記憶體具有NAND快閃記憶體陣列之一個區段的大小。
此外，在上述的系統中，NAND快閃記憶體陣列的NOP(在一分頁中寫入操作的次數)值大於或等於2。
另外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同的分頁中，而不刪除舊的資料。
此外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同的分頁中，而不刪除舊的資料，並且在相同的區塊中不執行抹除操作。
另外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同分頁中空的區段內，並且將舊的資料存成一廢棄資料，而不在相同的區塊中進行抹除操作。
本發明提供一種NAND快閃記憶體裝置的寫入方法，其在寫入程序中應用新的脈波序列和偏壓條件，以避免禁止寫入記憶胞串的寫入干擾。
因此，本發明提供一種NAND快閃記憶體裝置的寫入方法，可以利用新的自我升壓架構來減少寫入干擾，而此自我升壓架構可以減少在NAND快閃記憶胞串中過多的電子，而這些過多的電子會造成寫入干擾。
本發明也提供一種NAND快閃記憶體裝置的寫入方法，其可以在推升記憶胞串偏壓之前，執行一減少通道電子步驟，以降低寫入干擾。
依照本發明之一觀點，其提供一種NAND快閃記憶體裝置的寫入方法，可以造成一禁止寫入記憶胞串的自我升壓，並且在禁止寫入記憶胞串的自我升壓之前，進行減少 通道電子的步驟。
依照本發明另一觀點，減少通道電子步驟包括施加一負電壓到耦接至禁止寫入記憶胞串的字元線。
依照本發明又一觀點，上述的負電壓可以小於或等於禁止寫入記憶胞串中之記憶胞的啟始電壓。
依照本發明再一觀點，一正偏壓透過N型井而被施加到P型井上，而字元線WL則接地，其中正偏壓大於或等於禁止寫入記憶胞串中之記憶胞的啟始電壓。而寫入程序就是施加一負電壓給字元線WL，以達到電洞累積條件，此時P型井則是接地。
依照本發明再一觀點，其提供一種具有高可靠度和效能的快閃記憶體裝置。是為了在推升記憶體通道的偏壓而造成通道表面累積電洞之前，利用施加負偏壓來避免NAND操作所造成的高寫入干擾。這些電洞會被離子化為施體型表面陷捕，以進行正電壓充電來捕捉電子，而完成電子電洞複合程序。因此，通道電子額外造成的寫入干擾可以透過負電壓週期而被消除，並進而解決升壓不足的問題。
依照本發明再一觀點，是為了提供週邊電路和程序，來致能本發明的寫入方案來提供一負偏壓，而此負偏壓是由本發明中的列解碼器所提供。
依照本發明再一觀點，是為了敘述另一程序，以從N型井施加一正偏壓到P型井，相當於在減少通道電子步驟時，將P型井接地，並施加負偏壓到WL閘極。
本發明的優點
本發明所提的NAND快閃記憶體裝置的寫入方法和NAND快閃記憶體裝置相較於習知技術來說，可以降低或避免寫入干擾。
另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以在任何區塊抹除操作之下，並在沒有任何寫入干擾所造成的錯誤之下，以高於習知技術的速度，將資料更新儲存到NAND快閃記憶體中，較習知技術更小的單位。
此外，本發明所提供的NAND快閃記憶體裝置的寫入方法和快閃記憶體裝置，可以隨機地寫入儲存在NAND快閃記憶體中的資料。
另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以降低分頁更新位置的頻率：當在使用分頁中有空的區段，一種已知的讀取-更動-寫入(read-modify-write)程序就會被執行來更新區段。本發明之寫入方法包括從NAND快閃記憶體讀取選擇的區段到NAND控制器的緩衝記憶體，並且接著更動下載的內容。之後，NAND控制器將更新的區塊寫回在相同分頁中空的區塊，並對應地改變旗標狀態。因此，已使用區塊的重複使用，將不會有任何區塊抹除，而可以有效地降低分頁更新位置頻率。
此外，本發明所提供的NAND快閃記憶裝置的寫入方 法和NAND快閃記憶體裝置，可以縮減NAND控制器之緩衝記憶體的大小，並且可以減少由於NAND快閃記憶體的更新而造成產品修正的頻率。
另外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以利用降低分頁更新位置的頻率，來減少儲存裝置的損耗率。當在使用分頁中有空的區段，一種已知的讀取-更動-寫入程序就會被執行來更新區段。本發明之寫入方法包括從NAND快閃記憶體讀取選擇的區段到NAND控制器的緩衝記憶體，並且接著更動下載的內容。之後，NAND控制器將更新區塊的資料寫回在相同分頁中空的區塊，並對應地改變旗標狀態。由於NOP不受到限制，以及沒有額外的抹除透過此操作而被執行，因此已使用區塊的重複使用可以有效地降低分頁更新位置頻率。由於這個優點的因素，本發明可以實現改善儲存裝置的損耗率。
此外，本發明所提供的NAND快閃記憶裝置的寫入方法和NAND快閃記憶體裝置，可以利用降低NAND控制器中使用較小緩衝記憶體所帶來的成本影響，進而降低儲存元件的成本，並且可以減少由於NAND快閃記憶體的更新而造成產品修正的頻率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
第一實施例
圖1A繪示為依照本發明第一實施例的一種NAND快閃記憶體陣列2之配置的電路圖、圖1B繪示為圖1A之NAND快閃記憶體陣列2與其週邊電路之配置的方塊圖、而圖2則是繪示沿圖1A和圖1B之NAND快閃記憶體陣列2之記憶胞串的縱向剖面圖。
請參照圖1，NAND快閃記憶體陣列2包括多個字元線WL1到WLx、選擇的閘極線SGSL和SGDL、多個位元線BL1到BLn、和一源極線SL，其中x和n分別是大於或等於2的整數。字元線WL1到WLx的部分跨越過對應之記憶胞的主動區。記憶胞串是由記憶胞所組成，而這些記憶胞配置在位元線BL1到BLn之下，其中記憶胞串1a連接位元線BL1，而記憶胞串1b則是連接位元線BL2。也就是說，位元線BL1到BLn，以及字元線WL1到WLx之間所圍出來的空間，分別有對應的記憶胞。在本實施例中，位元線BL1是選擇的位元線，而其他的位元線則是非選擇的位元線，而字元線WL3為選擇的字元線，而其他的字元線則是非選擇的字元線。而連接至非選擇位元線的記憶胞串為禁止寫入記憶胞串。
選擇的閘極線SGDL和SGSL的部分分別跨越主動區，以供汲極側選擇電晶體或SGDL電晶體的閘極使用。記憶胞和選擇電晶體的結構在以下將有詳細的敘述。
請參照圖1B，NAND快閃記憶體陣列2被分割成多個區塊12，並且位元線BL1到BLn透過位元線(BL)切換 電路13，而連接至分頁緩衝器6。
請參照圖2，每一記憶胞M包括一介電層106、一電荷儲存層的一浮動閘極(FG)108、一介電層110、一控制閘極112和一摻雜區114。浮動閘極108可以配置在控制閘極112和基板100之間，可以包括像是摻雜多晶矽的導電材料或是像是氮化矽的陷捕材料。另外，被選擇的電晶體T從下到上包括一介電層116和一導體層118，而導體層118是由兩個導體層118a和118b所組成。多個汲極區D可以分別配置在基板100中記憶胞串的其中一側，並且可以分別透過接觸插塞121電性連接至位元線。多個源極區S可以分別配置在基板100中記憶胞串的另一側。此外，插塞120配置來電性連接N型井102，而插塞122則配置來電性連接P型井104。
圖3繪示為一種包括圖1A、1B和2之NAND快閃記憶體陣列2的NAND快閃記憶體裝置80的方塊圖。
請參照圖3，不同的控制訊號透過輸入訊號接腳7P輸入至控制邏輯7，以產生輸出多個控制指令訊號給電壓產生器6、位址緩衝器和控制器8、分頁緩衝器9(具有感測放大器和寫入驅動器)、以及一總體字元線(GWL)電壓切換電路(以下簡稱為GWL電壓切換電路)15。電壓產生器6輸出不同的控制電壓給井控制單元5、GWL電壓切換電路15和列解碼器4a。其中，井控制單元5可以依據電壓產生器6所產生的電壓，而產生並且輸出多個井控制電壓給NAND快閃記憶體陣列2的P型井104和N型井102。另 外，GWL切換電路15從電壓產生器6切換預設的GWL電壓，並將相同的電壓輸出給列解碼器4a。
位址緩衝器和控制器8產生並且輸出列位址和位址訊號，以及行位址和位址訊號給列解碼器4a、GWL電壓切換電路15和行解碼器4b。其中，列解碼器4a將輸入位址解碼成對應於NAND快閃記憶體陣列2之字元線WL的實體位址。而行解碼器4a則將輸入位址解碼成對應於NAND快閃記憶體陣列2之位元線BL的實體位址。
給外部電路或從外部電路來的資料，可以透過輸入和輸出接腳(I/O接腳)10P、輸入和輸出介面(I/O介面)10、由行解碼器4b控制的行切換電路14、由控制邏輯7控制的分頁緩衝器9、和位元線切換電路(以下簡稱為BL切換電路)13，而輸入至NAND快閃記憶體陣列2或從NAND快閃記憶體陣列2輸出。
整個NAND快閃記憶體陣列2可以被分為多個區塊12，而每一區塊12包括連接至多個(例如32或64等)字元線WL的記憶胞串，而每一區塊12具有一些分頁3，並且每一分頁3都對應於一字元線。另外，分頁3被分為多個(例如66、132或更多的)區段11。
圖12繪示為依照本發明之一較佳實施例的一種圖3之NAND快閃記憶體裝置80之寫入方案的時序圖。
請參照圖1和圖12，圖3之NAND快閃記憶體裝置80的寫入方案將在以下敘述。在t<t0(t=0)的週期中，當選擇的位元線BL1接地時，電壓V1被施加在位元線BL2到 BLn上，使得位元線BL1不會被選擇，以禁止寫入相同的記憶胞。另外，電壓V2被施加在源極線SL上，而電壓V3則施加在選擇的閘極線SGDL(其連接SGDL電晶體的閘極)上，並且被下拉成電壓V4。此外，字元線WL1到WLx和被選擇的閘極線SGSL(其連接至SGSL電晶體的閘極端)則被接地，以將其電壓設定為0V。
在本實施例中，電壓V1設定大約為2.4V、電壓V2設定大約為1.9V、電壓V3設定大約為5V、而電壓V4則設定大約為1.5V。在t<t0的週期中，透過SGDL電晶體在V3準位，記憶胞串內的電子會被掃到位元線BL1到BLn，以減少記憶胞通道中的電子密度。在t<t0週期內，施加閘極線SGDL的偏壓會從電壓V3改變至電壓V4，使得SGDL和SGSL電晶體的連接就會被切斷，以防止任何逆向的電子流從位元線BL或源極線SL流至記憶胞串。
當閘極線SGDL為電壓V3時，也有助於施加一正電壓到字元線WL1到WLx，以協助載子轉換到位元線上。然而，這還不足以移除過多的通道電子，由於記憶胞串太長，以致於無法完全將電子轉移至位元線上，並且這樣的移除也取決於記憶胞串中寫入資料的格式。當一些記憶胞串中的記憶胞為寫入狀態時，在記憶胞中，寫入的記憶胞與選擇之SGSL電晶體之間的電子很難遷移至位元線BL。
請參照圖12，在t<t0週期內，施加到選擇閘極線SGDL(其連接至選擇的SGDL電晶體的閘極)的電壓從電壓V3改變至電壓V4。其中，電壓V4被設定低於電壓V3， 以透過選擇的SGDL電晶體從位元線BL切斷記憶胞串通道的電流。這樣的程序和習知的作法類似。
本發明之寫入方案的特徵，是在t0<t<t1週期內，施加一負電壓V5給字元線WL1至WLx，並提前在t1<t<t2週期內，施加一正電壓V6的升壓相位。
圖13繪示為沿圖3之NAND快閃記憶體裝置80之禁止寫入記憶胞串的縱向剖面圖和橫向能帶圖，其顯示在週期t0<t<t1期間在矽表面的電子密度，圖14則繪示為沿圖3之NAND快閃記憶體裝置80之禁止寫入記憶胞串的垂直能帶圖，以顯示在週期t0<t<t1期間在記憶胞通道的電子密度。如圖所繪示的範例，在圖13只顯示的字元線WL1至WL5，其是從字元線WL1至WLx中被選擇出來。也就是說，圖13和圖14在本實施例所繪示的水平和垂直能帶圖中，所有記憶胞串中的記憶胞都已經被抹除。
在此週期內，所有字元線WL的偏壓都被下拉成-5V的負電壓，以將像是浮動閘極的電荷儲存層下拉低於一確定電壓，以隨著每一通道區之矽表面上電洞的累積而關閉記憶胞的通道。在本實施例中，寫入電壓Vprg等於通行電壓Vpass，二者都是-5V的電壓。這些記憶胞串中累積的電洞將會離子化像是表面陷捕的施體型捕捉中心，其將會捕捉電子，並且會依據電子電洞復合程序而完成而使電子中和化。因此，在每一通道區中，電洞都佔有主要的地位，但是電子只部分地存留在源極區和汲極區中，其中電子的復合發生在介面的附近。甚至當負電壓V5被施加在字元 線上時，減少電子的方法也依然有效，而此負電壓V5的電壓值可以設定為小於或等於記憶胞的啟始電壓Vth。此操作偏壓條件可以有效地消除在整個通道串中之超額電子的總量。
請參照圖1和圖12，施加在字元線WL1到WLx的寫入電壓Vprg，在時間t1時會從電壓V5改變為電壓V6，然後在t1<t<t2的週期將其施加到字元線WL1到WLx上。電壓V6被設定成大於或等於記憶胞之啟始電壓Vth的正電壓。在本實施例中，電壓V6被設定大約為6V。如圖12所示，在t1<t<t2的週期中，正電壓V6會被施加到字元線WL1到WLx上，以致於通道會被升壓，並且電洞非熱平衡的條件下被掃離基板，此時沒有復合的電子會再一次被引導至表面，並且被捕捉而將其利用來離子化施體型表面陷捕。部分在源極區和汲極區中的存留電子會轉換到通道區中。因此，藉著此復合程序，通道電子會大量的減少。
圖15繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在t1<t<t2週期期間在矽表面的電子密度，而圖16則繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之垂直能帶圖，其顯示在t1<t<t2週期期間在記憶胞通道的電子密度。在圖15和16中所繪示的實施例中，只有選擇字元線WL1到WLx中的字元線WL1到WL5顯示。
在此週期中，寫入電壓Vprg等於通行電壓Vpass，其為6V的負電壓。在上述的操作中，電子的密度變成遠小 於習知技術中的密度，如圖15和圖16所示，二者分別繪示沿一記憶胞通道之水平和垂直的能帶圖。這是因為在負閘極偏壓V5的條件下，在週期t0<t<t1週期期間，利用在通道表面累積電洞，而透過在復合中心引導其與電子的復合，才可以大量的減少電子的數目。
圖17繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在t2<t<t3週期期間在矽表面的電子密度，而圖18則繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之垂直能帶圖，其顯示在t2<t<t3週期期間在記憶胞通道的電子密度。在圖17和18中所繪示的實施例中，只有選擇字元線WL1到WLx中的字元線WL1到WL5顯示。
請參照圖1和圖12，施加到選擇的字元線WL3的寫入電壓Vprg在時間t2時，會從電壓V6變化為電壓V7，並且在t2<t<t3的週期中將其施加到字元線WL3，此時通行電壓Vpass仍舊施加到其他的字元線WL1、WL2、WL4和WL5，如圖17所示。另外，施加到被選擇的位元線BL1的電壓，在時間t2時會從電壓V1改變為電壓0V，以致於選擇的記憶胞在t2<t<t3的週期被寫入。電壓V7被設定大於電壓V6，並且在本實施例中，電壓V7大約為20V或以上。
如圖1和圖12所示，由於寫入電壓Vprg=V6在t2<t<t3的週期被施加到選擇的字元線WL3，此時通行電壓Vpass=V6也被施加到其他字元線WL1、WL2、WL4 和WL5上，如圖17所示。在此狀況下，施加到未選擇之位元線BL2上的電壓維持在電壓V1的電位，使得大多數的電子會透過遷移和擴散載子驅動轉換，而橫向轉換並聚集到選擇之字元線WL3下之禁止寫入記憶胞的通道中。在電子的聚集前，電子的數目已經利用上述的機制，在之前的週期(t1<t<t2)就大幅度的減少，如圖17和18所繪示，二者分別繪示沿記憶胞通道的水平和垂直能帶圖。由於電子密度在透過本發明之第一實施例後已經大幅度的衰減，使得禁止寫入記憶胞的表面電位會維持在高電位。因此，在閘極氧化層中的電場可以低到不會有任何電子穿隧的發生。如此一來，在本發明之較佳實施例的操作中，可以有效地避免寫入干擾。
圖19繪示為依照較佳實施例、習知技術和Vpass干擾狀況之NAND快閃記憶體裝置的啟始電壓Vth到Vpass電壓之干擾特性圖。也就是說，圖19是繪示本發明之寫入干擾特性與具有自我升壓之習知技術的寫入干擾特性二者相比的實驗結果。圖19很明顯的看出，在通行電壓Vpass的寬範圍上，本發明的寫入干擾與習知技術相比是被高度地抑制。
依照本發明較佳實施例的寫入方法，也可以應用在NAND快閃記憶胞串之各種資料格式的狀況下，其中由於浮動閘極電位並不相同，因此其表面電位也不均衡。由於像是SONOS的陷捕型的NAND快閃記憶體也會遭遇類似寫入干擾的問題，因此本發明的寫入方法也可以應用在這 類的記憶體上。而在施加負寫入電壓Vprg=V7到字元線WL之前，先將負電壓V6施加到所有字元線WL的方法，也可以應用在NAND快閃記憶體，其在字元線WL和半導體基板100之間使用鐵磁性材料。
甚至本發明之較佳實施例的寫入方法也允許在一分頁中寫入多個區段，不但可以解決具有單階記憶胞(Single-level cell，簡稱SLC)之NAND快閃記憶體的寫入干擾問題，也可以解決具有多階記憶胞(Multi-level cell，簡稱MLC)之NAND快閃記憶體的寫入干擾問題。
圖38A繪示為依照習知技術之NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示8KB之分頁3的單位無法隨機寫入，而圖38B則繪示依照本發明之較佳實施例的NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示512B之區段11的單位可以隨機寫入。在圖38A所顯示的習知技術中，由於Vpass干擾，隨機寫入是不可能執行，然而在圖38B中，利用較佳的實施例是可以進行隨機寫入，其可以解決Vpass干擾的問題。換句話說，從源極側開始順序的寫入，與隨機寫入一樣，在較佳實施例中都是可能被執行的。
依照本發明較佳的實施例，可以提供具有高可靠度和高效能的NAND快閃記憶體。本發明之NAND快閃記憶體裝置的寫入方法，可以在記憶體通道升壓之前，利用施加負電壓使得電洞累積在通道表面，而提供較高寫入干擾的抵抗力。除此之外，透過負電壓週期(t0<t<t1)，通道電 子所引起的寫入干擾也可以被消除，並且進而避免升壓不足的問題。
甚至，由於寫入干擾的問題在SONOS或TANOS(TaN/Al2O3/Oxide/Si)NAND記憶體裝置上更為嚴重，因此NAND快閃記憶體裝置的寫入方法也可以使用在陷捕型NAND。
第二實施例
本發明利用負閘極電壓的寫入方案，可以利用列解碼器4a來完成，將會敘述如下。
圖20A繪示為依照本發明第二實施例的一種列解碼器4a之高電壓準位偏移器(以下稱為HVLS)21和字元線驅動器(以下稱為WL驅動器)22之配置的電路圖、圖20B繪示為依照本發明第二實施例的一種列解碼器4a之高電壓準位偏移器(以下稱為HVMVLS)24和WL驅動器22之配置的電路圖、而圖21A繪示為以第一實施例之圖12的時序圖為基礎之第二實施例的寫入方案時序圖。也就是說，圖21A顯示依照本發明第二實施例的寫入順序，是以圖12的時序圖為基礎，再配合應用圖3、20A和20B之列解碼器4a來操作。
請參照圖20A，列解碼器4a包括區塊解碼器23，其可以輸出區塊選擇訊號BLK和反相區塊選擇訊號/BLK，而HVLS21包括MOS電晶體Tss、Tsg、Twi、Twj和Twk，並且可以分別產生電壓SGDL、WLi、WLj、WLk，以回應 訊號PASV。由於可以利用施加負電壓到P型井104來達到負電位，因此用於圖28和29之時序圖的圖20A之列解碼器4a並不需要施加負電壓到字元線WL上。而圖20B的列解碼器4a則可以使用在圖21A、21B、22和23之其它的時序圖。
請參照圖20B，另一實施例的列解碼器4a包括區塊解碼器23，其輸出一區塊選擇訊號BLK和一反相區塊選擇訊號/BLK，而HVMVLS 24則包括中電壓準位偏移器(以下稱為MVLS)25、MOS電晶體Tr1到Tr4和WL驅動器22。在本實施例中，MVLS 25輸出一輸出訊號來回應區塊選擇訊號BLK，而HMVLS 24則輸出訊號PASV至WL驅動器22。
當區塊被選擇來回應輸入位址時，圖20A和20B的區塊解碼器23輸出具有高準位的區塊選擇訊號BLK。當區塊選擇訊號BLK為高準位，訊號PASV就會改變為VPP準位，接著WL驅動器22的MOS電晶體Tss、Tsg、Twi、Twj和Twk會被導通，並且字元線WLi、WLj和WLk以及SGDL個別的電壓，會分別與總體字元線GWLi、GWLj和GWLk以及總體選擇閘極線GSGDL上個別的電壓相同。
另一方面，當區塊沒有被選擇時，區塊解碼器23會輸出具有低準位的區塊選擇訊號BLK，接著訊號PASV會變成VMM準位。在此情況下，MOS電晶體Tss、Tsg、Twi、Twj和Twk會被關閉，接著字元線WL和閘極線SGDL 會從總體字元線GWLi、GWLj和GWLk以及總體選擇閘極線GSGDL被隔絕。這代表字元線WL是“浮接”狀態，然而因為反相區塊選擇訊號/BLK具有高準位，因此閘極線SGDL可以利用MOS電晶體Tss設定為0V。
請參照圖20B，HVMVLS 24包括高正電壓VPP側電路和負電壓VMM側電路，並且HVMVLS 24產生輸出訊號PASV給WL驅動器22。其中，VPP側電路包括N通道空乏型MOS電晶體Tr1和P通道增強型MOS電晶體Tr3。而VPP側電路被當作VPP準位偏移器來操作，以回應輸入的區塊選擇訊號BLK。另外，MVLS 25包括了電晶體16到20六顆電晶體(包括了組成反相器18的兩顆電晶體)，其被置於高正電壓VXD和負電壓VMM之間。
若是訊號PASV為0V或VMM，則MOS電晶體Tr1會導通，使得通過MOS電晶體Tr1的電壓會低於4V的電壓，接著MOS電晶體Tr3會因為訊號VX=5V而進入截止狀態，並且訊號PASV進入穩態。若是訊號PASV從大約4V(=MOS電晶體Tr4的VXD-Vth)的電壓開始，則MOS電晶體Tr1會導通，使得通過MOS電晶體Tr1的電壓大於7V的電壓，接著MOS電晶體Tr3就會導通，並且7V的電壓會被施加在訊號PASV的訊號線上，以致於訊號PASV的電壓上升。此迴授會結束在PASV=VPP的條件被滿足。
另一方面，HVMVLS 24的VMM側電路包括N通道空乏型MOS電晶體Tr2、N通道增強型MOS電晶體Tr4、 以及MVLS 25。MVLS 25被當作準位偏移器，而操作在電壓VXD到VMM之間。在此狀況下，當區塊選擇訊號BLK具有高準位時，MVLS 25輸出電壓VXD至MOS電晶體Tr4的源極端。另一方面，當區塊選擇訊號BLK具有低準位時，MVLS 25輸出電壓VMM至MOS電晶體Tr4的源極端。而MOS電晶體Tr2像是壓降器的動作，以維持住配置在MOS電晶體Tr2側之MOS電晶體Tr4的汲極電壓，使其低於MOS電晶體Tr2和Tr3的崩潰電壓。在此狀況下，可以獲得以下的等式(2)：(Tr4的汲極電壓Vd)<VPP-(VXD+|Tr2的Vth|)=22V (2)
接著，MOS電晶體Tr4維持其源極電壓(=從MVLS 25輸出的電壓)，其低於電壓VXD，以致於當區塊選擇訊號BLK具有高準位時，任何電流都不能從電壓源VPP透過MOS電晶體Tr17流至電壓VXD。
WL驅動器22包括轉換閘MOS電晶體Tsg、Twi、Twj、Twk和Tss。每一MOS電晶體TWn(n=i,j,k)被提供來將總體字元線GWLn(n=i,j,k)分別連接至字元線WLn(n=i,j,k)。這些字元線WLn分別對應到圖1A的字元線WL1到WLx。總體字元線GWLn的電壓是由一些條件來控制，像是操作模式以及選擇或非選擇的模式。
圖24繪示為依照本發明第二實施例的一種圖3之總體字元線電壓切換電路(以下簡稱為GWL電壓切換電路)15之配置的詳細電路圖。請參照圖24，例如，若是總體字元線GWLn被選擇，並且在寫入模式時，GWL電壓切換 電路15會將總體字元線GWLn透過閘電晶體Tg1到Tg4，而依序切換施加0V、VMM、Vpass、Vprg和0V。
請參照圖20A和20B，閘電晶體Tsg是提供來將總體選擇閘極線GSGDL連接至選擇閘極線SGDL。閘電晶體Tss是用來在選擇狀態期間，將選擇閘極線SGDL接地VSGND。另一方面，閘電晶體Tss在非選擇期間用於未選擇區塊，以將選擇閘極線SGDL的電壓設定為0V。在此要注意的是，因為選擇閘極線SGSL在寫入模式期間被設定為0V，所以圖1的選擇閘極線SGSL並未顯示在圖20A和20B中。另外，用來操控負電壓VMM的MOS電晶體，像是Tr2、Tr4、Tr19、Tr20、Tsg、Twi、Twj、Twk、Tss，是形成在P型井和N型井中，以提供半導體基板的三層井結構。這些在P型井104中之MOS電晶體的節點(node)可以連接電壓VMM的節點，就如圖20A和20B所示，然而任何MOS電晶體之N型井102連接都並未顯示在圖20A和20B中。也就是說，這些N型井102的節點都被連接至電源供應器Vdd的節點。
圖21A繪示為以第一實施例之圖12的時序圖為基礎之第二實施例的寫入方案時序圖。
請參照圖21A，對選擇區塊來說，當電壓VMM被設定為-5V時，負電壓VMM會被施加到字元線WL上。在此狀況下，在列解碼器4a進行列解碼操作後，電壓VMM會被改變，接著再被固定，以致於選擇之區塊的訊號PASV會被設定為電壓VPP，然而非選擇之區塊的訊號PASV則 會等於電壓VMM，而使得WL驅動器22的閘電晶體Tsg、Twi、Twj和Twk關閉。然後在電子從NAND快閃記憶體陣列2之通道區域被掃出去的期間，總體字元線GWLn(n=i,j,k)的電位被設定成電壓VMM。
因此，選擇之區塊的字元線WL電壓會依據總體字元線GWL在上述期間的電壓，而依序改變為0V、負電壓VMM、然後再0V的改變。在此週期過後，總體字元線GWL會被設定為通行電壓Vpass，並且選擇來寫入的總體字元線GWL被設定寫入電壓Vprg。在這個例子中，電壓VPP被設定具有兩個階段，包括在施加寫入電壓Vprg之前其電壓值低於電壓15V的第一階段，以及在施加寫入電壓Vprg期間其電壓值高於20V的第二階段。藉此，就可以避免超過MOS電晶體Tr2和Tr3的崩潰電壓。若是電壓VPP在電壓VMM被設定為-5V的負電壓時設定為30V的電壓，則施加在MOS電晶體Tr2的崩潰電壓需要高於35V的電壓，並且施加在MOS電晶體Tr3的崩潰電壓需要高於7到8V的電壓。然而，若是電壓VPP改變為兩個階段時，這些要求可以分別紓解上述的崩潰電壓為30V和5V，在某種程度上近似於傳統的狀況。
圖21B繪示為依照第二實施例之另一寫入方案以縮短整體寫入時間的時序圖。也就是說，圖21B繪示另一個例子，以縮短整體寫入的時間。因為由電壓泵所產生之電源供應的驅動性較小，所以一般電壓VMM設定速度很慢。因此，本實施例採取早期電壓VMM設定，並且將GWL 電壓從電壓VMM直接切換成Vpass電壓。在一區塊被選擇之前，所有區塊的訊號PASV都改變為電壓VMM，並且使得所有區塊之WL驅動器22的閘電晶體都關閉，而在區塊被選擇之後，為了被選擇的區塊，WL驅動器22的閘電晶體會被導通。接著，電壓VMM被施加在選擇之區塊的字元線WL。在NAND快閃記憶體陣列2之通道區的電子被清除的週期後，圖24的GWL電壓切換電路15會在電壓VMM和Vpass電壓之間切換，而不設定為0V。在此狀況下，電壓VMM會被固定在-5V，直到寫入結束為止。接著，MOS電晶體Tr2和Tr3的崩潰電壓分別需要具有高於35V和8V的電壓值。然而，若是MOS電晶體Tr2之P型井104的節點與其源極端在MOS電晶體Tr4側連接，並且N型井102的節點連接至源極電壓，其具有高於(VXD+|Tr2的Vth|)的電壓，則MO3電晶體Tr2的崩潰問題就可以被解決。
圖23繪示為第二實施例的另一寫入方案之時序圖，特別是顯示位元線預充電的時間和字元線負電壓設定的時間之間的關係。也就是說，圖23顯示圖21B的另一變形。請參照圖23，只要總體字元線GWL的時序從電壓VMM改變為Vpass電壓，則電壓VMM需要從-5V改變為0V，並且只要電壓VMM改變為0V，則電壓VPP也需要改變為30V。由於電壓VMM和VPP的改變緩慢，所以可以克服MOS電晶體的崩潰問題，並且電壓VPP=15V高到可以透過MOS電晶體Tr2和Tr3來忽略通行電壓Vpass。
圖22繪示為變動第二實施例之時序的另一寫入方案之時序圖。也就是說，圖22顯示位元線(BL)預充電的時序與設定負電壓至字元線WL之間的關係。因為記憶胞通道中的電子會在BL預充電週期移動，所以設定負電壓到字元線的時機應該在BL預充電之後進行設定。然而，為了縮短整體寫入的時間，BL預充電的時間區間與施加負電壓至字元線WL的時間區間應該重疊。
圖24繪示為依照本發明第二實施例的一種圖3之總體字元線電壓切換電路(以下稱為GWL電壓切換電路)15之配置的詳細電路圖。請參照圖24，GWL電壓切換電路15包括HVMVLS 24-1和24-2、MVLS 25-1和25-2、以及轉換閘MOS電晶體Tg1到Tg4。GWL電壓切換電路15藉由切換轉換閘電晶體Tg1到Tg4，而輸出Vprg、Vpass、0V或VMM其中之一的輸出電壓，而對應於選擇控制訊號的電壓。
在此狀況下，當Vprg_SEL訊號變成高準位時，HVMVLS 24-1會輸出電壓VPP至轉換閘電晶體Tg1的閘極端，以致於總體字元線GWLx的節點(node)變成電壓Vprg。當Vpass_SEL訊號變成高準位時，HVMVLS 24-2會輸出電壓Vpass至轉換閘電晶體Tg2的閘極端，以致於總體字元線GWLx的節點變成電壓Vpass。當0V_SEL訊號變成高準位時，HVLS 25-1會輸出電壓VXD至轉換閘電晶體Tg3的閘極端，以致於總體字元線GWLx的節點變成電壓0V。當MV_SEL訊號變成高準位時，HVLS 24-2 會輸出電壓VXD至轉換閘電晶體Tg4的閘極端，以致於總體字元線GWLx的節點變成電壓VMM。在本實施例中，將轉換閘極電晶體Tg1到Tg4形成在半導體基板100的三層井結構中來控制負電壓VMM是必需的。
圖25繪示為依照本發明第二實施例的一種圖3之列解碼器4a之變動配置的詳細電路圖。請參照圖25，列解碼器4a包括HVLS 26-1至26-4、MVLS25-0、閘電晶體Trg1到Trg5、以及閘電晶體Tss、Tsg、Twi、Twj和Twk。
區塊選擇位址訊號,,,和分別透過HVLS 26-1到26-4，而連接至P通道MOS電晶體Trg1到Trg4的閘極。每一P通道MOS電晶體Trg1到Trg4可以解碼區塊選擇訊號，並當區塊被選擇時，決定是否將電壓VPP切換導通，以產生訊號PASV給閘電晶體Tsg、Twi、Twj和Twk的閘極。在此狀況下，當區塊未被選擇時，則電晶體Trg1到Trg4會關閉，以提供電晶體Tg5。
只有當電晶體Trg1到Trg4都被開啟時，則電壓VPP才會被導通經過Trg1到Trg4，以產生訊號PASV。在區塊選擇位址訊號,,,和被觸發之前，訊號,,,和是被設定為高準位(也就是全部都沒有被選擇)，並且重置訊號XRST被設地為高準位，接著訊號PASV被設定為VMM電壓。因此，區塊選擇位址訊號,,,和會被觸發，而重置訊號XRST被設定為低準位，接著訊號PASV會為了未被選擇的區塊而固定在電壓VMM，然而訊號PASV會為了選擇的區塊而改變為電壓VPP。MVLS 25-0 是一位準偏移器，其可以輸出電壓VMM或是電壓Vdd(3V)。另外，每一HVLS 26-1到26-4都是位準偏移器，其可以輸出電壓0V或是電壓VPP。
圖26繪示為由圖24之GWL電壓切換電路15和圖25之列解碼器4a所執行之寫入方案的時序圖。圖26的時序圖幾乎與圖21的時序圖相同。而圖21與圖26主要的差異點則敘述如下：(1)為了回應重置訊號XRST，訊號PASV會被重置為負電壓VMM，接著選擇區塊的訊號PASV會被設定為VPP，並且字元線WL的電壓會改變並固定為負電壓VMM；以及(2)為了施加負電壓VMM到未被選擇區塊之訊號PASV的訊號線上，當負電壓VMM被施加到其上時，閘電晶體Tg5會被開啟。
圖27繪示為一種將圖21A之時序圖變動而產生之字元線組合之寫入方案的時序圖，而每一字元線都具有一負電壓，並且P型井104也具有負電壓，其可以由圖24的GWL電壓切換電路15和圖20B的列解碼器4a執行。在圖27之寫入方法中，藉由相近的區段的預先動作，可以產生一協同效應(synergetic effect)，就是給字元線WL之負電壓泵的負擔以及給P型井104之正電壓泵的負擔而完全的消除。例如，當P型井104的電位被設定為由電壓源Vdd所產生之2.5V的電壓時，負電壓VMM是被設定為-2.5V的負電壓，而不是-5V。因此，其可以徹底地將負電壓泵 電路的大小最小化，並且可以提升電壓泵效能。而電壓的消耗也可以進而減少。
有許多不同的電路可以實現上述的列解碼器和/或其操作時序。例如，一些彼此相鄰的區塊可以在字元線負週期期間同時被選擇，以增加清理NAND記憶體陣列2之通道區域中之電子的效能。而被選擇之區塊實際被寫入的位置，是位於上述區塊之中心的周圍。這也可以被理解為使許多位址訊號成為“選擇”狀態。
在另外的例子中，區塊中的所有字元線都不會被施加負電壓。若是字元線WL 15被實際地寫入，例如相鄰於字元線WL 15的字元線WL 10到WL 20被施加負電壓，然而由於其他的字元線WL 1到WL 9，以及WL 21到WLx都沒有被施加任何電壓，因此可以保持為0V。如此可以節省電壓泵的電能。
圖28繪示為依照本發明第二實施例之變形的圖3之NAND快閃記憶體裝置80的寫入方案的時序圖。圖28與圖12二者的不同點在於：負電壓V5在t0<t<t1週期內不會施加到字元線WL，然而一4V的正電壓CPW則在相同的週期內施加到P型井104。
在圖20A的實施例中，由於P型井104可以被負偏壓而取代施加正電壓至字元線WL，因此可以使用傳統的列解碼器來實現圖20A的列解碼器4a。而列解碼器4a的操作電路恰好與習知技術相同。
圖29繪示為一種由圖24之GWL電壓切換電路15和 圖20A之列解碼器4a所執行之寫入方案的時序圖，是以圖28的時序圖為基礎。也就是說，圖29繪示在選擇區塊與未被選擇區塊中之字元線WL和閘極線SGDL的波形圖。請參照圖29，在P型井104偏壓(CPW)在正電壓VPW的週期中，被選擇區塊中的字元線WL相較於P型井104的電位，會變成負電位狀態。由於位元線BL和源極線SL的電壓，藉著P型井104與位元線BL和/或源極線SL之間電容的耦合，會被提升到幾乎與P型井140的電位相同，因此當正電壓VPW被施加到P型井104時，位元線BL和源極線SL就需要與週邊電路隔絕，而此週邊電路是用於位元線BL，其會被位元線切換電晶體13斷路。而藉著相同的原因，未被選擇字元線WL的電壓也會被提升。在圖29中，“F”指的是在浮接狀態中的“浮接電位”，而在浮接狀態中，藉由將連接至訊號線和週邊電路的轉換閘電晶體斷路，就可以將訊號線阻隔。而N型井102的偏壓由於是一簡單的設計，因此並未繪示出來。
圖30繪示為一種在其它SGDL訊號設定狀況中之寫入方案的時序圖，其類似於圖28。請參照圖30，閘極線SGDL的電壓被控制適用於包括位元線預充電的第一階電壓VSG1、負偏壓的第二階電壓VSG2、以及寫入操作的第三階電壓VSG3的三個階段。
第三實施例
藉由寫入方法所帶來用於檔案系統的影響力效益，將 在以下敘述。
圖34A繪示為習知由局部寫入後之寫入干擾所造成的啟始電壓偏移圖，而圖34B則繪示依照本發明之較佳實施例的由局部寫入後之寫入干擾所造成的啟始電壓偏移圖。圖34C繪示為分頁3中局部寫入之單位的方塊圖，其可以使用於圖34A和34B，而圖34D則繪示用於像是固態硬碟(SSD)之寫入程序的方塊圖，其可以使用於圖34B。
雖然在傳統的寫入方案中，會嚴重地發生寫入干擾，但是在本發明的寫入方法中，如圖34B所示，在經過對相同的分頁進行本寫入後，幾乎沒有啟始電壓(Vth)偏移，因此寫入干擾將會藉由應用減少電子的步驟而高度地被抑制。
圖35A繪示為依照習知寫入程序的NAND快閃記憶體陣列2之分頁3中寫入記憶胞和浪費區域的方塊圖，而圖35B則繪示依照本發明之較佳實施例的程序(NOP(在一分頁中寫入操作的次數)沒有限制)之NAND快閃記憶胞2的分頁中寫入記憶胞與浪費區域的方塊圖。在此對於NOP並沒有限制，並且其中可以允許在分頁3中進行多重寫入操作。因此，局部的寫入，像是以區段為基底的寫入是被允許的，就如圖35A所示。
圖35C繪示為本發明較佳實施例的一種主機電腦50和具有NAND快閃記憶體裝置80的SSD 60之結合軟體系統配置的方塊圖，而圖35D則繪示為本發明之較佳實施例的一種主機電腦50和具有NAND快閃記憶體裝置80的 SSD 60之結合的硬體系統配置之方塊圖。
請參照圖35C所繪示的軟體系統，SSD 60包括NAND快閃記憶體80、記憶體技術裝置(MTD)63、和快閃轉換層(FTL)62。另外，主機電腦50包括作業系統(OS)51、檔案系統52、和應用介面(API)53。在本實施例中，快閃轉換層(FTL)62透過一介面70而連接至檔案系統52。
請參照圖35D所繪示的硬體系統，SSD 60包括NAND快閃記憶體80、NAND控制器61、和緩衝記憶體61m。主機電腦50包括CPU 55、主記憶體56、和橋接器57，其透過CPU匯流排58連接。在本實施例中，NAND控制器61是透過SATA介面71連接至橋接器57。
也就是說，圖35C和35D所繪示的SSD系統軟體和硬體架構，其利用本發明之寫入方案而在NAND快閃記憶體裝置80中使用。在本實施例中，SSD 60具有像是低成本處理器微控制器的NAND控制器61，與透過介面71而位於NAND快閃記憶體裝置80和主機電腦50之間的緩衝記憶體61m(例如是少量的SRAM(緩衝器))在一起。快閃轉換層(FTL)62是藉由在作業系統(OS)與NAND快閃記憶體裝置80之間的控制器所形成，其可以管理一區段映射至NAND快閃記憶體80的一區塊和一分頁，因此給予檔案系統52可以考慮的大容量儲存裝置的空間。快閃轉換層(FTL)62可以利用在圖35之硬體方塊中的NAND控制器61來實現。
NAND控制器61中重要的緩衝記憶體61m大小，可 以降低至一指定大小，被稱作“區段大小”，相對於NAND快閃記憶體裝置80來說，藉由本發明之較佳實施例中NOP(在一分頁中進行寫入操作的次數)的改良，而降低寫入干擾，使其分頁的大小可以提升。而由於指定區段大小和指定分頁大小的不同，分頁3可以容納大於或等於2個區段。
NAND控制器61之緩衝記憶體61m的指定大小可以是128B，以用於一嵌入式作業系統，其變更資料的單位為128B。另外，NAND控制器61之緩衝記憶體61m的指定大小也可以是256B，以用於一嵌入式作業系統，其變更資料的單位為256B，如圖36所示，其繪示習知之NAND快閃記憶體陣列中區段資料更新的方塊圖。
NAND控制器61之緩衝記憶體61m的指定大小還可以是512B，以用於大多數的作業系統，例如是微軟的作業系統Windows XP，其變更資料的單位為512B。另外，NAND控制器61之緩衝記憶體61m的指定大小更可以是4KB，以用於先進的作業系統，例如是微軟的作業系統Windows Vista，其變更資料的單位為4KB。
從一例子中可以獲得NOP的有利影響，就是無干擾寫入次數之最大值的結果，可以大於或等於一分頁中區段的數目加上用於一區段旗標暫存器的指定值。
區段旗標暫存器的指定值是依據控制器演算法而定，其可以藉由與對應之區段的寫入同步的寫入操作而被設定為0，或者依照特殊設計需求而為非0的值。
上述的區段藉由區段旗標暫存器，而可以在對應的選擇分頁3之NAND快閃記憶體陣列2剩下的空間中，被組織為使用或空置狀態，其中空置區塊被擷取進一空置區塊連結清單，而此資訊可以儲存至一NAND快閃記憶體陣列2中被指定的區塊12，以由NAND控制器61之控制處理器所執行的軟體來存取。
空置區段連結清單可以在進行抹除(erase)區塊之前，可以讓每一區段11都被完全的使用，其中在NAND快閃記憶體陣列2上的抹除操作是以區塊12為單位來進行。而每一區段11都可以完整的使用，可以有效地減少分頁重新放置和區塊重新放置的次數。這樣的減少可以和在一分頁中的區段數一樣多，其可以參照最差的情形，就是在分頁3中只有一個區段11是使用的，而其他的區段11都是空置，以隨著分頁的重新放置或區塊的重新放置而被執行。分頁重新放置或區塊重新放置的減少，將可以延長由NAND快閃記憶體的優點以及對應之控制器的管理所產生之儲存裝置的生命週期。
圖37A繪示為依照本發明第三實施例的一種在緩衝記憶體61m與NAND快閃記憶體陣列2之間重新放置方案的方塊圖。
依照本發明較佳的實施例，SSD 60包括NAND快閃記憶體裝置80和NAND控制器61。NAND控制器61可以獲得以下有利的影響。NAND控制器61之緩衝記憶體61m的大小可以減少至指定大小，被稱作“區段大小”， 相對於NAND快閃記憶體裝置80來說，藉由本發明之較佳實施例中NOP(在一分頁中進行寫入操作的次數)的改良，NAND快閃記憶體裝置80之分頁大小可以提升。而由於指定區段大小和指定分頁大小的不同，分頁3可以容納大於或等於2個區段。
NAND控制器61之緩衝記憶體61m的指定大小可以是128B，以用於一嵌入式作業系統，其變更資料的單位為128B。另外，NAND控制器61之緩衝記憶體61m的指定大小也可以是256B，以用於一嵌入式作業系統，其變更資料的單位為256B。
NAND控制器61之緩衝記憶體61m的指定大小還可以是512B，以用於大多數的作業系統，例如是微軟的作業系統Windows XP，其變更資料的單位為512B。另外，NAND控制器61之緩衝記憶體61m的指定大小更可以是4KB，以用於先進的作業系統，例如是微軟的作業系統Windows Vista，其變更資料的單位為4KB。
區段11藉由區段旗標暫存器，而可以在對應的選擇分頁3之NAND快閃記憶體陣列2剩下的空間中，被組織為使用或空置狀態，其中空置區塊被擷取進一空置區塊連結清單，而此資訊可以儲存至NAND快閃記憶體陣列2中被指定的區塊12，以由NAND控制器61之控制處理器所執行的軟體來存取。
空置區段連結清單可以在進行抹除區塊之前，可以讓每一區段11都被完全的使用，其中在NAND快閃記憶體 陣列2上的抹除操作是以區塊12為單位來進行。而每一區段11都可以完整的使用，可以有效地減少分頁重新放置和區塊重新放置的次數。這樣的減少可以和在一分頁中的區段數一樣多，其可以參照最差的情形，就是在分頁3中只有一個區段11是使用的，而其他的區段11都是空置，以隨著分頁的重新放置或區塊的重新放置而被執行。分頁重新放置或區塊重新放置的減少，將可以延長由NAND快閃記憶體的優點以及對應之控制器的管理所產生之儲存裝置的生命週期。
干擾消除的MLC NAND快閃記憶體裝置80可以獲得以下的優點。其中，藉由多重干擾消除的次數，可以決定給選擇分頁之分頁寫入次數(NOP)的值，其大於或等於在一分頁中的區段數加上區段旗標暫存器的指定值。
本發明之SSD系統可以實現在高可靠度系統操作中增強損耗率，並且可以在先進技術的MLC NAND快閃記憶體裝置中採用具有價格優勢的控制工程。
圖37B繪示為依照本發明第三實施例之第一變形的在緩衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。如圖37B所示，新的資料可以藉由本發明之隨機寫入，而寫入除了已經儲存有資料的分頁3之外的分頁3。
圖37C繪示為依照本發明第三實施例之第二變形的在緩衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。如圖37C所示，新的資料可以藉由本發明之 隨機寫入，而寫入除了已經儲存有資料的區塊12之外的區塊12之一分頁中的區段。
較佳實施例的標的
依照本發明的第一觀點，則提供一種NAND快閃記憶體裝置的寫入方法，而此NAND快閃記憶體具形成在一半導體基板的P型井上的一記憶胞陣列。記憶胞陣列包括多個記憶胞串，其連接多條字元線。本發明之寫入方法的步驟，包括在一記憶胞要進行寫入的寫入步驟前，先減少通道、源極和汲極中的電子。
在上述的寫入方法中，減少電子的步驟包括偏壓字元線，而此偏壓低於P型井的偏壓，以在通道表面累積電洞，而離子化表面陷捕，使其在禁止寫入記憶胞之寫入進行自我升壓操作期間，可以與電子復合。
另外，在上述的寫入方法中，減少電子的步驟包括相對於P型井，而負偏壓字元線。
此外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至字元線，並將P型井接地。
另外，在上述的寫入方法中，減少電子的步驟包括相對於字元線，而正偏壓P型井。
此外，在上述的寫入方法中，正偏壓P型井的步驟，包括施加一正電壓至P型井，並將字元線接地。
另外，在上述的寫入方法中，正偏壓P型井的步驟，包括當一負電壓被施加到字元線時，則施加一正電壓至P 型井。
依照本發明的第二觀點，則提供一種NAND快閃記憶體裝置的寫入方法，而NAND快閃記憶體具有形成在一半導體基板的P型井上的一記憶體陣列。此記憶胞陣列包括多個記憶胞串，被連接至多個字元線，而這些記憶胞串被分為多個區塊，而每一區塊分別對應於字元線中被選擇的字元線。本發明之寫入方法包括減少記憶胞串中的通道電子，並且在進行完減少通道電子的步驟後，當施加一個或多個通行電壓Vpass以忽略而不選擇字元線時，則施加一寫入電壓到至少一被選擇的字元線上，而通行電壓Vpass的範圍介於0V到寫入電壓之間。
在上述的寫入方法中，減少電子的步驟包括相對於P型井，而負偏壓字元線。
另外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至字元線，並將P型井接地。
此外，在上述的寫入方法中，被施加負電壓的字元線是唯一連接至要寫入之記憶胞的字元線。
另外，在上述的寫入方法中，負偏壓字元線的步驟，包括施加一負電壓至記憶胞串中的多個字元線，而這些字元線其中之一連接至要被寫入的記憶胞。
此外，上述的寫入方法中，負偏壓字元線的步驟，包括施加負電壓給在被選擇區塊中的所有字元線，而被選擇區塊具有要進行寫入的記憶胞。
另外，上述的寫入方法中，負偏壓字元線的步驟，包 括施加負電壓給在多個被選擇區塊中的所有字元線，而其中一被選擇區塊具有要進行寫入的記憶胞。
此外，上述的寫入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，先施加對應於寫入電壓的一電壓給連接至要被進行寫入之記憶胞串的位元線，並在減少通道電子前，施加對應於一寫入禁止電壓的一電壓，給連接至不需進行寫入之記憶胞串的位元線。
此外，上述的寫入方法中，每一記憶胞串被分別連接至一位元線。而本發明之寫入方法更包括在進行減少通道電子的步驟前，施加對應於一寫入禁止電壓的一電壓給位元線，並在寫入開始時，施加對應於寫入電壓的電壓給連接至要被進行寫入之記憶胞串的位元線。
在上述的寫入方法中，減少電子的步驟包括相對於記憶胞串中的字元線，而正偏壓P型井。
此外，在上述的寫入方法中，正偏壓P型井的步驟，包括施加一正電壓至P型井，並將記憶胞串中的字元線接地。
另外，在上述的寫入方法中，正偏壓P型井的步驟，包括當一負電壓被施加到記憶胞串中的字元線時，則施加一正電壓至P型井。
此外，在上述的寫入方法中，更包括在施加寫入電壓後，立即將P型井接地。
另外，在上述的寫入方法中，相對於字元線而正偏壓 P型井的步驟，包括僅施加一負電壓給連接至要被寫入之記憶胞的字元線。
此外，在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給記憶胞串中的多個字元線，其具有一字元線是連接至要被寫入的記憶胞。
另外，在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給多個字元線，其包括一被選擇的區塊中所有的字元線，而此被選擇的區塊具有一記憶胞要被寫入。
此外，在上述的寫入方法中，正偏壓的步驟，包括施加一負電壓給多個選擇的字元線，其包括了在多個被選擇區塊中的所有字元線，而其中一個被選擇的區塊具有要被寫入的記憶胞。
上述的寫入方法更包括在正偏壓P型井之後，立即將位元線設定為一浮動狀態。
另外，上述的寫入方法更包括在正偏壓P型井之前，先施加對應於寫入電壓的一電壓給具有要被寫入之記憶胞的位元線，並且在正偏壓P型井之前，施加對應於一寫入禁止電壓的一電壓給除了具有要被寫入之記憶胞的位元線以外的位元線。
上述的寫入方法更包括在正偏壓P型井之後，施加對應於寫入電壓的一電壓至具有要被寫入之記憶胞的位元線，並且在正偏壓P型井之後，施加對應於一寫入禁止電壓的一電壓給除了具有要被寫入之記憶胞的位元線以外的位元線。
另外，上述的寫入方法，更包括在正偏壓P型井之前，施加對應於一寫入禁止電壓的一電壓給位元線，並在寫入記憶胞之後，立即施加對應於寫入電壓的一電壓給具有被寫入之記憶胞的位元線。
此外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為負電壓、在一第一週期期間為0V、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
另外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為0V、在一第一週期期間為一負電壓、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
此外，在上述的寫入方法中，相對於P型井而負偏壓字元線的步驟，包括相對於P型井而將作為選擇字元線偏壓的一相關電壓，依序改變為在一第一週期前為一預充電電壓、在一第一週期期間為一負電壓、在第二週期期間為通行電壓Vpass並且在第三週期期間為寫入電壓或通行電壓Vpass。
依照本發明第三觀點，則提供一種NAND快閃記憶體裝置，包括一記憶胞陣列、用來施加一寫入電壓的第一工具、以及用來減少通道電子的第二工具。記憶胞陣列被形成在一半導體基板的P型井上，而記憶胞陣列具有多個記 憶胞串，可以分別連接多個字元線，並且這些記憶胞串被分成多個區塊，其中每一區塊分別對應於從字元線中被選擇的字元線。當一通行電壓Vpass被施加在未被選擇的字元線時，可以依據第一工具來施加寫入電壓至被選擇之區塊中至少一被選擇的字元線。而在施加寫入電壓前，第二工具可以減少記憶胞串中的通道電子。
在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具是施加一負電壓到被選擇之區塊內的字元線。
另外，用來施加寫入電壓的工具包括一列解碼器。此列解碼器包括一區塊解碼器、一準位偏移器和一字元線驅動器。區塊解碼器可以將一位址訊號解碼為一選擇訊號，用來選擇一區塊。準位偏移器則可以將一預設電壓轉換為一閘極驅動電壓，以回應選擇訊號。另外，字元線驅動器將一總體字元線電壓傳送至字元線。其中，準位偏移器和字元線驅動器都分別具有N通道電晶體，並且可以形成在半導體基板的三層井中。此外，列解碼器可以產生一負電壓，以用來減少通道電子。
在上述的NAND快閃記憶體裝置中，在減少通道電子後，列解碼器可以將所產生的負電壓改變為0V。
另外，在上述的NAND快閃記憶體裝置中，列解碼器還可以產生高於負電壓的一高電壓，並且此高電壓在通道電子減少後，立即被設定為低於一電壓，而此電壓是寫入後的高電壓減去負電壓的絕對值。
此外，在上述的NAND快閃記憶體裝置中，用來施加 寫入電壓的工具具有一列解碼器。而此列解碼器包括一區塊解碼器、一準位偏移器和一字元線驅動器。其中，區塊解碼器可以將一位址訊號解碼為一選擇訊號，以選擇一區塊，而準位偏移器則將一預設電壓轉換為一閘極驅動電壓，以回應選擇訊號。另外，字元線驅動器將一總體字元線電壓傳送至字元線。而準位偏移器具有P通道電晶體。
另外，在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具施加一正電壓至半導體基板的P型井。
此外，在上述的NAND快閃記憶體裝置中，用來減少通道電子的工具從一外部電路輸入正電壓，並且將此正電壓施加在半導體基板的P型井。
依照本發明第四觀點，則提供一NAND快閃記憶體裝置，包括一記憶胞陣列、一減少工具和一寫入工具。記憶胞陣列被形成在一半導體基板的P型井上，且記憶胞陣列包括多個記憶胞串，其分別連接至多個字元線，並被分成多個區塊，其中每一區塊分別對應於字元線中被選擇的字元線，而每一區塊又被分成多個分頁，且每一分頁沿著字元線配置，而每一分頁又被分成多個區段，其對應於記憶胞的預設數目。另外，減少工具可以減少記憶胞串中的通道電子。而寫入工具則將記憶胞寫入為一區段的單位，而此區段是在減少通道電子後，從放置在一分頁內的區段中選擇出來。
在上述的NAND快閃記憶體裝置中，當分頁所分成的區段數目為最大值時，則寫入工具將記憶胞寫入。
依照本發明第五觀點，則提供一種NAND快閃記憶體裝置的系統，包括NAND快閃記憶體陣列、一週邊電路、一控制邏輯和一NAND控制器。快閃記憶體陣列在一需要被寫入的記憶胞進行寫入前，可以執行一步驟，就是減少在記憶胞串之通道、源極和汲極區域中的電子。而週邊電路可以控制快閃記憶體陣列中減少電子的步驟。另外，控制邏輯可以控制週邊電路的操作。而NAND控制器包括一緩衝記憶體，並且以一NAND快閃記憶體陣列之一區段為單位，來管理一介面來配合作業系統。
在上述的系統中，NAND控制器控制在快閃記憶體陣列的資料在其中隨機地被寫入。
另外，在上述的系統中，緩衝記憶體具有NAND快閃記憶體陣列之一個區段的大小。
此外，在上述的系統中，NAND快閃記憶體陣列的NOP(在一分頁中寫入操作的次數)值大於或等於2。
另外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同的分頁中，而不刪除舊的資料。
此外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同的分頁中，而不刪除舊的資料，並且在相同的區塊中不執行抹除操作。
另外，在上述的系統中，NAND控制器控制NAND快閃記憶體陣列之一分頁中的更新資料，重新放置在相同 分頁中空的區段內，並且將舊的資料存成一廢棄資料，而不在相同的區塊中進行抹除操作。
其它較佳實施例的變形
圖39繪示為依照較佳實施例之變形之一種在寫入程序期間被設定在NAND快閃記憶體裝置80內之三個週期中個別的電壓表。
在本發明的另一實施例中，又提供了一種NAND快閃記憶體裝置的寫入方法。在t<t0週期中，第一電壓V1被施加在位元線BL、第二電壓V2被施加在源極線SL、而第三電壓V3則被施加在汲極側選擇電晶體的閘極SGDL，另外，選擇的字元線WL、未被選擇的字元線WL和源極側之選擇電晶體的閘極SGSL都被接地，以將電子掃至位元線BL。被施加在汲極側選擇電晶體之閘極SGDL的電壓，從第三電壓V3改變成第四電壓V4，以將記憶胞串通道電位從位元線切斷，以避免電子回流。透過汲極側選擇電晶體，第四電壓V4被設定低於第三電壓V3。在t0<t<t1的週期內，選擇的字元線WL和未被選擇的字元線WL都被施加一第五電壓V5。第五電壓V5被設定為一負電壓，以減少記憶胞串之通道中電子的總量。而施加在選擇字元線WL和未被選擇字元線WL上的電壓，會在t1時從第五電壓V5變為第六電壓6，其在t1<t<t2週期內被施加到選擇字元線WL和未被選擇字元線，其中第六電壓V6被設定為一正電壓。施加在選擇字元線WL的電壓在t2 時，會從第六電壓V6變為第七電壓V7，其在t2<t<t3週期內被施加到選擇的字元線WL，其中第七電壓V7被設定為高於第六電壓V6。
依照本發明的一實施例，個別的電壓最好在NAND快閃記憶體裝置80中設定。其中，第一電壓V1被設定介於1V到3.6V(或是電源供應電壓)之間、第二電壓V2被設定介於0V到3.6V(或是電源供應電壓)之間、第三電壓V3被設定介於0.5V到7V之間、第四電壓V4被設定介於0.5V到3.6V(或是電源供應電壓)之間、第五電壓V5被設定介於-1V到-10V之間、第六電壓V6被設定介於5V到15V之間、而第七電壓V7則被設定介於10V到26V之間。
依照本發明之一實施例，其提供一種NAND快閃記憶體裝置的寫入方法，可以造成一禁止寫入記憶胞串的自我升壓，並且在禁止寫入記憶胞串的自我升壓之前，進行減少通道電子的步驟。
依照本發明之一實施例，減少通道電子步驟包括施加一負電壓到耦接至禁止寫入記憶胞串的字元線WL。
依照本發明之一實施例，在寫入方法中，上述的負電壓可以小於或等於禁止寫入記憶胞串中之記憶胞的啟始電壓。
依照本發明之一實施例，在寫入方法中，減少通道電子步驟包括施加一正電壓到P型井104，而其中形成有記憶胞串，並且將耦接至禁止寫入記憶胞串的字元線WL接地。
依照本發明的實施例，P型井104的電壓被設定為大於或等於禁止寫入記憶胞串之記憶體胞的啟始電壓。
本發明與相關技術的不同處
依照本發明的實施例，字元線WL的負電位被設定來與記憶胞陣列2的P型井104對照，並且已有許多的先前技術文件揭露施加負電壓到字元線WL的技術。例如，非專利文獻NPL1就是其中一個很普遍的技術，其揭露一NOR型快閃記憶體，其採用通道熱電子(Channel Hot Electron，簡稱CHE)注入寫入和FN(Fowler-nordheim)穿隧抹除的技術。在其抹除模式中，所有在選擇記憶胞陣列單元中的字元線都會被設定一負電壓。
專利文獻PTL 3和4揭露一種AG-AND型快閃記憶體，在其中，一字元線WL上的記憶胞可以利用施加負電壓到字元線上來進行抹除操作。
專利文獻PTL 5和非專利文獻NPL 3揭露一種DINOR型快閃記憶體，在其中，只有被選擇的字元線WL被設定為負電壓以進行寫入。
在這些先前技術中的共同點，就是施加負電壓到字元線WL的目的，都僅是為了寫入(program)和抹除(erase)操作，並且施加負電壓的週期也都被限定在寫入或抹除操作中。另外，先前技術也未揭露NAND快閃記憶體裝置。然而在本發明中，在寫入(program)之前就可以施加負電壓，以改善NAND快閃記憶體裝置中寫入干擾(program diaturb) 的問題。這就是本發明和上述習知技術文件之間最大的不同點。
工業應用性
依照本發明，其所提供的NAND快閃記憶體裝置的寫入方法和NAND快閃記憶體裝置與習知技術相較，可以降低或避免寫入干擾。
另外，依照本發明，其所提供的NAND快閃記憶體裝置的寫入方法和NAND快閃記憶體裝置，其可以在任何區塊抹除操作時，用比習知技術更快的速度，將更新資料儲存於NAND快閃記憶體裝置中比習知技術更小的單位，並且不會由寫入干擾造成任何的廢棄。
此外，依照本發明，其所提供的NAND快閃記憶體裝置的寫入方法和NAND快閃記憶體裝置，可以隨機地寫入儲存於快閃記憶體裝置中的資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1a、1b‧‧‧記憶胞串
2‧‧‧NAND快閃記憶體陣列
3‧‧‧分頁
4a‧‧‧列解碼器
4b‧‧‧行解碼器
5‧‧‧井控制單元
6‧‧‧電壓產生器
7‧‧‧控制邏輯
7P‧‧‧訊號接腳
8‧‧‧位址緩衝器和控制器
9‧‧‧分頁緩衝器(感測放大器和寫入驅動器)
10‧‧‧輸入和輸出(I/O)介面
10P‧‧‧輸入和輸出(I/O)接腳
11‧‧‧區段
12‧‧‧區塊
12a‧‧‧舊區塊
12b‧‧‧新區塊
13‧‧‧位元線(BL)切換電路
15‧‧‧總體字元線(GWL)電壓切換電路
16、17、18、19、20、Tss、Tsg、Twi、Twj、Twk、Tr1~Tr4、Tg1~Tg5、Trg1~Trg4、Tgm‧‧‧MOS電晶體
21‧‧‧高電壓準位偏移器(HLVS)
22‧‧‧字元線(WL)驅動器
23‧‧‧區塊解碼器
24、24-1、24-2‧‧‧高電壓準位偏移器(HLMVLS)
25、25-1、25-2‧‧‧中電壓準位偏移器(MVLS)
26-0~26-4‧‧‧高電壓準位偏移器(HVLS)
50‧‧‧主機電腦
51‧‧‧作業系統(OS)
52‧‧‧檔案系統
53‧‧‧應用介面(API)
55‧‧‧CPU
56‧‧‧主記憶體
57‧‧‧橋接器
58‧‧‧CPU匯流排
60‧‧‧固態硬碟(SSD)
61‧‧‧NAND控制器
61m‧‧‧緩衝記憶體
62‧‧‧快閃轉換層(FTL)
63‧‧‧記憶體技術裝置(MTD)
71‧‧‧SATA介面
80‧‧‧NAND快閃記憶體裝置
100‧‧‧基板
102‧‧‧N型井
104‧‧‧P型井
106、110、116‧‧‧介電層
108‧‧‧浮動閘極(FG)
112‧‧‧控制閘極
114‧‧‧摻雜區
118、118a、118b‧‧‧導體層
120、122‧‧‧插塞
121‧‧‧接觸插塞
BL、BL1、BL2、BL3、BL4、BLn‧‧‧位元線
BLK‧‧‧區塊選擇訊號
/BLK‧‧‧反相區塊選擇訊號
CG‧‧‧控制閘極
CPW、VMM、VPP、VPW、VSG1、VSG2、VSG3、VXD、V1、V2、V3、V4、V5、V6、V7‧‧‧電壓
D‧‧‧汲極區
Ec‧‧‧導電能階
Ev‧‧‧價電能階
F‧‧‧浮接電位
FG‧‧‧浮動閘極
GSGDL‧‧‧總體選擇閘極線
GWLi、GWLj和GWLk‧‧‧總體字元線
M‧‧‧記憶胞
PASV、VX、Vprg_SEL、Vpass_SEL、0V_SEL、MV_SEL‧‧‧訊號
S‧‧‧源極區
SGDL、SGSL‧‧‧選擇閘極線
SL‧‧‧源極線
T‧‧‧電晶體
t、t0、t1、t2、t3‧‧‧時間
Vpass‧‧‧通行電壓
Vprg‧‧‧寫入電壓
WL、WL1、WL2、WL3、WL4、WL5、WLx‧‧‧字元線
S101‧‧‧從記憶胞讀取區塊資料
S102‧‧‧輸出資料和輸入資料和錯誤校正碼
圖1A繪示為依照本發明第一實施例的一種NAND快閃記憶體陣列2之配置的電路圖。
圖1B繪示為圖1A之NAND快閃記憶體陣列2與其 週邊電路之配置的方塊圖。
圖2繪示為沿圖1A和圖1B之NAND快閃記憶體陣列2之記憶胞串的縱向剖面圖。
圖3繪示為一種包括圖1A、1B和2之NAND快閃記憶體陣列2的NAND快閃記憶體裝置80的方塊圖。
圖4繪示為習知之NAND快閃記憶體之寫入操作的時序圖。
圖5繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，其顯示矽表面在周期t<t0期間的電子密度。
圖6繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示記憶胞通道在周期t>t0期間的電子密度。
圖7繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，其顯示矽表面在周期t1<t<t2期間的電子密度。
而圖8繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示記憶胞通道在周期t1<t<t2期間的電子密度。。
圖9繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一縱向剖面和水平能帶圖，其顯示矽表面在周期t2<t<t3期間的電子密度。
圖10繪示為沿習知之NAND快閃記憶體的禁止寫入記憶胞串之一垂直能帶圖，其顯示記憶胞通道在周期 t2<t<t3期間的電子密度。
圖11繪示為習知基本NAND快閃記憶體裝置之位元線寫入方案的電路圖。
圖12繪示為依照本發明之一較佳實施例的一種圖3之NAND快閃記憶體裝置80之寫入方案的時序圖。
圖13繪示為沿圖3之NAND快閃記憶體裝置80之禁止寫入記憶胞串的縱向剖面圖和橫向能帶圖，其顯示在週期t0<t<t1期間在矽表面的電子密度。
圖14繪示為沿圖3之NAND快閃記憶體裝置80之禁止寫入記憶胞串的垂直能帶圖，以顯示在週期t0<t<t1期間在記憶胞通道的電子密度。
圖15繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在t1<t<t2週期期間在矽表面的電子密度。
圖16繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之垂直能帶圖，其顯示在t1<t<t2週期期間在記憶胞通道的電子密度。
圖17繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之縱向剖面圖和橫向能帶圖，其顯示在t2<t<t3週期期間在矽表面的電子密度。
圖18繪示為沿圖3之NAND快閃記憶體裝置80的禁止寫入記憶胞串之垂直能帶圖，其顯示在t2<t<t3週期期間在記憶胞通道的電子密度。
圖19繪示為依照較佳實施例、習知技術和Vpass干 擾狀況之NAND快閃記憶體裝置的啟始電壓Vth到Vpass電壓之干擾特性圖。
圖20A繪示為依照本發明第二實施例的一種列解碼器4a之高電壓準位偏移器(HVLS)21和字元驅動器22之配置的的電路圖。
圖20B繪示為依照本發明第二實施例的一種列解碼器4a之高電壓準位偏移器(HVMVLS)24和字元線驅動器22之配置的電路圖。
圖21A繪示為以第一實施例之圖12的時序圖為基礎之第二實施例的寫入方案時序圖。
圖21B繪示為依照第二實施例之另一寫入方案以縮短整體寫入時間的時序圖。
圖22繪示為第二實施例的另一寫入方案之時序圖，特別是顯示位元線預充電的時間和字元線負電壓設定的時間之間的關係。
圖23繪示為變動第二實施例之時序的另一寫入方案之時序圖。
圖24繪示為依照本發明第二實施例的一種圖3之總體字元線(GWL)電壓切換電路15之配置的詳細電路圖。
圖25繪示為依照本發明第二實施例的一種圖3之列解碼器4a之變動配置的詳細電路圖。
圖26繪示為由圖24之GWL電壓切換電路15和圖25之列解碼器4a所執行之寫入方案的時序圖。
圖27繪示為一種將圖21A之時序圖變動而產生之字 元線組合之寫入方案的時序圖，而每一字元線都具有一負電壓，並且P型井104也具有負電壓，其可以由圖24的GWL電壓切換電路15和圖20B的列解碼器4a執行。
圖28繪示為依照本發明第二實施例之變形的圖3之NAND快閃記憶體裝置80的寫入方案的時序圖。
圖29繪示為一種由圖24之GWL電壓切換電路15和圖20A之列解碼器4a所執行之寫入方案的時序圖，是以圖28的時序圖為基礎。
圖30繪示為一種在其它SGDL訊號設定狀況中之寫入方案的時序圖，其類似於圖28。
圖31A繪示為在部分NAND快閃記憶體裝置80中的分頁3和區塊12的電路圖，其中分頁3為資料寫入和讀取的單位，而區塊12則是在NAND快閃記憶體裝置80中部分之資料抹除的單位。
圖31B繪示為習知分頁之大小相對於設計規則之尺寸的趨勢圖。
圖31C則是繪示為習知區塊大小相對於設計規則之尺寸的趨勢圖。
圖32A繪示為習知部分NAND快閃記憶體陣列中之分頁的電路圖。
圖32B繪示為圖32A之部分NAND快閃記憶體陣列中之分頁的大小的電路圖。
圖33繪示為習知之在NAND快閃記憶體裝置中，當更新檔案資料後之區塊複製操作的方塊圖。
圖34A繪示為習知由部份寫入後之寫入干擾所造成的啟始電壓偏移圖。
圖34B繪示為依照本發明之較佳實施例的由局部寫入後之寫入干擾所造成的啟始電壓偏移圖。
圖34C繪示為分頁3中局部寫入之單位的方塊圖。
圖34D繪示為用於像是固態硬碟(SSD)之寫入程序的方塊圖。
圖35A繪示為依照習知寫入程序的NAND快閃記憶體陣列2之分頁3中寫入記憶胞和浪費之區域的方塊圖。
圖35B繪示為依照本發明之較佳實施例的程序(NOP(在一分頁中寫入操作的次數)沒有限制)之NAND快閃記憶胞2的分頁中寫入記憶胞與浪費區域的方塊圖。
圖35C繪示為本發明較佳實施例的一種主機電腦50和具有NAND快閃記憶體裝置80之SSD之結合軟體系統的配置方塊圖。
圖35D繪示為本發明之較佳實施例的一種主機電腦50和具有NAND快閃記憶體裝置80的SSD 60之結合的硬體系統配置之方塊圖。
圖36繪示為習知之NAND快閃記憶體陣列中區段資料更新的方塊圖。
圖37A繪示為依照本發明第三實施例的一種在緩衝記憶體61m與NAND快閃記憶體陣列2之間重新放置方案的方塊圖。
圖37B繪示為依照本發明第三實施例之第一變形的 在緩衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。
圖37C繪示為依照本發明第三實施例之第二變形的在緩衝記憶體61m和NAND記憶體陣列2間重新放置方案的方塊圖。
圖38A繪示依照習知技術之NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示8KB之分頁3的單位無法隨機寫入。
圖38B繪示為依照本發明之較佳實施例的NAND快閃記憶體陣列2之區塊12的方塊圖，其顯示512B之區段11的單位可以隨機寫入。
圖39繪示為依照較佳實施例之變形之一種在寫入程序期間被設定在NAND快閃記憶體裝置80內之三個週期中個別的電壓表。
2‧‧‧NAND快閃記憶體陣列
3‧‧‧分頁
4a‧‧‧列解碼器
4b‧‧‧行解碼器
5‧‧‧井控制單元
6‧‧‧電壓產生器
7‧‧‧控制邏輯
7P‧‧‧訊號接腳
8‧‧‧位址緩衝器和控制器
9‧‧‧分頁緩衝器(感測放大器和寫入驅動器)
10‧‧‧輸入和輸出(I/O)介面
10P‧‧‧輸入和輸出(I/O)接腳
11‧‧‧區段
12‧‧‧區塊
12a‧‧‧舊區塊
12b‧‧‧新區塊
13‧‧‧位元線(BL)切換電路
15‧‧‧總體字元線(GWL)電壓切換電路
80‧‧‧NAND快閃記憶體裝置

Claims (31)

  1. 一種NAND快閃記憶體裝置的寫入方法，而該NAND快閃記憶體裝置包括一記憶胞陣列，該記憶胞陣列形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，其中該NAND快閃記憶體裝置的寫入方法包括在寫入要被寫入的記憶胞前，減少該些記憶胞串中的每一記憶胞之通道、源極區和汲極區內的電子，該減少電子的步驟包括：偏壓該些字元線，以低於該P型井的偏壓，以在一通道表面累積電洞來離子化表面陷捕，並在寫入禁止之記憶胞後的一自我升壓操作期間與電子復合；以及相對於該些字元線而正偏壓該P型井。
  2. 如申請專利範圍第1項所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括施加一正電壓至該P型井，並將該些字元線接地。
  3. 如申請專利範圍第1項所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括當該些字元線被施加一負電壓時，施加一正電壓至該P型井。
  4. 一種NAND快閃記憶體裝置的寫入方法，而該NAND快閃記憶體包括一記憶胞陣列，該記憶胞陣列形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，並被分為多個區塊，而每一區塊都分別對應於從該些字元線中選擇出來的字元線，而該NAND快閃記憶體裝置的寫入方法包括： 減少該些記憶胞串中的每一記憶胞的通道電子，其包括相對於該些記憶胞串中的字元線而正偏壓該P型井；以及當施加一個或多個通行電壓時，施加一寫入電壓給至少一選擇的字元線，而該通行電壓介於0V到該寫入電壓之間，且該通行電壓在減少電子的步驟後被送至未被選擇的字元線。
  5. 如申請專利範圍第4項所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括施加一正電壓給該P型井，並將該記憶胞串中的字元線接地。
  6. 如申請專利範圍第4項所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括當一負電壓被施加在該記憶胞串中的字元線時，則施加一正電壓給該P型井。
  7. 如申請專利範圍第4到6項其中任一所述之NAND快閃記憶體裝置的寫入方法，更包括在施加該寫入電壓後立即將該P型井接地。
  8. 如申請專利範圍第4到6項其中任一所述之NAND快閃記憶體裝置的寫入方法，其中相對於該些字元線而正偏壓P型井的步驟包括只將一負電壓施加給連接至要被寫入之記憶胞的字元線。
  9. 如申請專利範圍第4到6項其中任一所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括施加一負電壓給該些記憶胞串中的字元線，而該些字元線其中 之一連接至要被寫入的記憶胞。
  10. 如申請專利範圍第4到6項其中任一所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括施加一負電壓給該些記憶胞串中的字元線，而該些字元線包括一選擇之區塊中所有的字元線，而該選擇的區塊具有要被寫入的記憶胞。
  11. 如申請專利範圍第4到6項其中任一所述之NAND快閃記憶體裝置的寫入方法，其中正偏壓的步驟包括施加一負電壓給多個選擇的字元線，該些選擇的字元線包括多個選擇之區塊中的所有字元線，而一個選擇的區塊具有要被寫入的記憶胞。
  12. 如申請專利範圍第4項所述之NAND快閃記憶體裝置的寫入方法，更包括在正偏壓該P型井後將多個位元線設定為一浮接狀態。
  13. 如申請專利範圍第12項之NAND快閃記憶體裝置的寫入方法，更包括：在正偏壓該P型井之前，施加對應於該寫入電壓的電壓給包括要被寫入之記憶胞的位元線；以及在正偏壓該P型井之前，施加對應於一寫入禁止電壓的電壓給除了包括要被寫入之記憶胞的位元線之外的位元線。
  14. 如申請專利範圍第12或13項之NAND快閃記憶體裝置的寫入方法，更包括：在正偏壓該P型井之後，施加對應於該寫入電壓的電 壓給包括要被寫入之記憶胞的位元線；以及在正偏壓該P型井之後，施加對應於一寫入禁止電壓的電壓給除了包括要被寫入之記憶胞的位元線之外的位元線。
  15. 如申請專利範圍第12項之NAND快閃記憶體裝置的寫入方法，更包括：在正偏壓該P型井之前，施加對應於一寫入禁止電壓的電壓給該些位元線；以及在寫入該記憶胞後，立即施加對應於該寫入電壓的電壓給包括被寫入之記憶胞的位元線。
  16. 一種NAND快閃記憶體裝置的寫入方法，而該NAND快閃記憶體包括一記憶胞陣列，該記憶胞陣列形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，並被分為多個區塊，而每一區塊都分別對應於從該些字元線中選擇出來的字元線，而該NAND快閃記憶體裝置的寫入方法包括：減少該些記憶胞串中的每一記憶胞的通道電子，其包括相對於該P型井而負偏壓該些字元線，其中相對於該P型井負偏壓該些字元線的步驟包括相對於該P型井而將作為該些選擇的字元線之偏壓的一相關電壓依序改變為在一第一週期前為一負電壓、在該第一週期內為0V、在一第二週期內為通行電壓以及在一第三週期內為該寫入電壓或該通行電壓；以及當施加一個或多個通行電壓時，施加一寫入電壓給至 少一選擇的字元線，而該通行電壓介於0V到該寫入電壓之間，且該通行電壓在減少電子的步驟後被送至未被選擇的字元線。
  17. 如申請專利範圍第16項所述之NAND快閃記憶體裝置的寫入方法，其中負偏壓的步驟包括施加一負電壓到該些字元線，並將該P型井接地。
  18. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中被負偏壓的字元線僅為連接至要被寫入的記憶胞的一個字元線。
  19. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中負偏壓的步驟包括施加一負電壓至該些記憶胞串中的該些字元線，而該些字元線其中之一連接至要被寫入的記憶胞。
  20. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中負偏壓的步驟包括施加一負電壓至一選擇的區塊中所有的字元線，而該選擇的區塊具有要被寫入的記憶胞。
  21. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中負偏壓的步驟包括施加一負電壓給多個選擇的區塊中所有的字元線，而該些選擇的區塊其中之一具有要被寫入的記憶胞。
  22. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中每一記憶胞串分別連接至多個位元線其中之一，而該NAND快閃記憶體裝置的寫入方 法更包括：在減少通道電子的步驟之前，施加對應於該寫入電壓的電壓給連接至要被寫入之記憶胞串的位元線；以及在減少通道電子的步驟之前，施加對應於一寫入禁止電壓的電壓給連接至不用寫入之記憶胞串的位元線。
  23. 如申請專利範圍第16或17項所述之NAND快閃記憶體裝置的寫入方法，其中每一記憶胞串分別連接至多個位元線其中之一，而該NAND快閃記憶體裝置的寫入方法更包括：在減少通道電子的步驟之前，施加對應於一寫入禁止電壓的電壓給該些位元線；以及在寫入開始時，施加對應於該寫入電壓的電壓給連接至要被寫入之記憶胞串的位元線。
  24. 一種NAND快閃記憶體裝置，包括：一記憶胞陣列，形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，並被分為多個區塊，而每一區塊分別對應於從該些字元線所選擇出來的字元線；施加寫入電壓的工具，當施加一通行電壓給未被選擇的字元線時，施加一寫入電壓給在選擇之區塊中至少一選擇的字元線；以及減少通道電子的工具，在施加該寫入電壓之前，減少該些記憶胞串中的每一記憶胞的通道電子，其中該減少通道電子的工具施加一正電壓至該半導體基板的該P型井。
  25. 如申請專利範圍第24項所述之NAND快閃記憶體裝置，其中該減少通道電子的工具從一外部電路輸入該正電壓，並將該正電壓施加至該半導體基板的該P型井。
  26. 一種NAND快閃記憶體裝置，包括：一記憶胞陣列，形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，並被分為多個區塊，而每一區塊分別對應於從該些字元線所選擇出來的字元線；施加寫入電壓的工具，當施加一通行電壓給未被選擇的字元線時，施加一寫入電壓給在選擇之區塊中至少一選擇的字元線，其中該施加寫入電壓的工具具有一列解碼器，而該列解碼器包括：一區塊解碼器，將一位址訊號解碼為一選擇訊號來選擇該些區塊；一準位偏移器，將一預設電壓轉換為一閘驅動電壓，以回應該選擇訊號；以及一字元線驅動器，將一總體字元線電壓轉換至該些字元線，其中該準位偏移器和該字元線驅動器都包括多個N通道電晶體，該些N通道電晶體形成在該半導體基板的三層井中，且該列解碼器在減少通道電子之後，將該負電壓轉換成0V；以及減少通道電子的工具，在施加該寫入電壓之前，減少該些記憶胞串中的每一記憶胞的通道電子，其中該減少通 道電子的工具施加一負電壓至該選擇之區塊中的字元線。
  27. 如申請專利範圍第26項所述之NAND快閃記憶體裝置，其中該列解碼器產生高於該負電壓的高電壓，且該高電壓在減少該通道電子之後立即被設定低於一電壓，該電壓等於寫入後的該高電壓減去該負電壓的絕對值。
  28. 一種NAND快閃記憶體裝置，包括：一記憶胞陣列，形成在一半導體基板的一P型井上，而該記憶胞陣列包括連接至多個字元線的多個記憶胞串，並被分為多個區塊，而每一區塊分別對應於從多個字元線所選擇出來的字元線，每一區塊被分為多個分頁，而每一分頁沿著每一字元線配置，且每一分頁被分為多個區段，對應於一預設數目的該些記憶胞；用來減少通道電子的減少工具，減少該些記憶胞串中的每一記憶胞的通道電子；以及用來寫入記憶胞的寫入工具，將該些記憶胞寫入為一區段的單位，而該區段是在減少該通道電子後從放置在一分頁內的區段中選擇出來，其中當該寫入工具將存在一第一區塊之一第一分頁的一第一區段中的資料更新時，則該寫入工具隨機地將更新的資料寫入到以下選擇中的一個或多個組合上：(a)該第一區塊之該第一分頁的一第二區段；(b)該第一區塊之一第二分頁的區段；以及(c)一第二區塊之分頁的區段。
  29. 一種NAND快閃記憶體裝置的系統，包括： 一NAND快閃記憶體陣列，在需要被寫入的一記憶胞進行寫入前減少多個記憶胞串中的每一記憶胞之通道、源極和汲極區域中的電子；一週邊電路，控制該NAND快閃記憶體陣列中減少電子的步驟；一控制邏輯，控制該週邊電路的操作；以及一NAND控制器，具有一緩衝記憶體，並且以該NAND快閃記憶體陣列之一區段為單位來管理一介面來配合作業系統，其中該NAND控制器控制該NAND快閃記憶體陣列之一分頁中的更新資料，以重新放置在相同的分頁中，而不刪除舊的資料。
  30. 一種NAND快閃記憶體裝置的系統，包括：一NAND快閃記憶體陣列，在需要被寫入的一記憶胞進行寫入前減少多個記憶胞串中的每一記憶胞之通道、源極和汲極區域中的電子；一週邊電路，控制該NAND快閃記憶體陣列中減少電子的步驟；一控制邏輯，控制該週邊電路的操作；以及一NAND控制器，具有一緩衝記憶體，並且以該NAND快閃記憶體陣列之一區段為單位來管理一介面來配合作業系統，其中該NAND控制器控制該NAND快閃記憶體陣列之一分頁中的更新資料，以重新放置在相同的分頁中，而不刪除舊的資料，並且在相同的區塊中不執行抹除操作。
  31. 一種NAND快閃記憶體裝置的系統，包括：一NAND快閃記憶體陣列，在需要被寫入的一記憶胞進行寫入前減少多個記憶胞串中的每一記憶胞之通道、源極和汲極區域中的電子；一週邊電路，控制該NAND快閃記憶體陣列中減少電子的步驟；一控制邏輯，控制該週邊電路的操作；以及一NAND控制器，具有一緩衝記憶體，並且以該NAND快閃記憶體陣列之一區段為單位來管理一介面來配合作業系統，其中該NAND控制器控制該NAND快閃記憶體陣列之一分頁中的更新資料，以重新放置在相同分頁中空的區段內，並且將舊的資料存成一廢棄資料，而不在相同的區塊中進行抹除操作。
TW098146656A 2009-04-30 2009-12-31 用於ｎａｎｄ快閃記憶體技術領域的寫入方法 TWI451416B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/058788 WO2010125695A1 (en) 2009-04-30 2009-04-30 Programming method for nand flash memory device

Publications (2)

Publication Number Publication Date
TW201106357A TW201106357A (en) 2011-02-16
TWI451416B true TWI451416B (zh) 2014-09-01

Family

ID=43031856

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098146656A TWI451416B (zh) 2009-04-30 2009-12-31 用於ｎａｎｄ快閃記憶體技術領域的寫入方法

Country Status (5)

Country Link
US (2) US8599614B2 (zh)
JP (1) JP4750906B2 (zh)
CN (1) CN102341865B (zh)
TW (1) TWI451416B (zh)
WO (1) WO2010125695A1 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291295B2 (en) 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US20110041039A1 (en) * 2009-08-11 2011-02-17 Eliyahou Harari Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device
US8456926B2 (en) * 2010-11-18 2013-06-04 Grandis, Inc. Memory write error correction circuit
KR101642819B1 (ko) * 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
US8638618B2 (en) * 2010-12-23 2014-01-28 Macronix International Co., Ltd. Decoder for NAND memory
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
KR101868377B1 (ko) * 2012-03-06 2018-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101868393B1 (ko) 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
JP2013196731A (ja) 2012-03-21 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
TWI490865B (zh) * 2012-08-15 2015-07-01 Phison Electronics Corp 資料讀取方法、記憶體控制器與記憶體儲存裝置
CN103594116A (zh) * 2012-08-15 2014-02-19 群联电子股份有限公司 数据读取方法、控制电路、存储器模块与存储器存储装置
KR102011466B1 (ko) * 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9318199B2 (en) 2012-10-26 2016-04-19 Micron Technology, Inc. Partial page memory operations
US8923068B2 (en) * 2012-10-30 2014-12-30 Micron Technology, Inc. Low margin read operation with CRC comparision
US9030879B2 (en) * 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
CN103106922B (zh) * 2012-12-26 2017-05-10 上海华虹宏力半导体制造有限公司 分离栅存储阵列的编程方法
US20140233339A1 (en) * 2013-02-18 2014-08-21 Spansion Llc. Apparatus and method to reduce bit line disturbs
US9378840B2 (en) 2013-10-28 2016-06-28 Seagate Technology Llc Systems and methods for sub-zero threshold characterization in a memory cell
US9558804B2 (en) * 2014-07-23 2017-01-31 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
US9490017B2 (en) * 2015-03-10 2016-11-08 Macronix International Co., Ltd. Forced-bias method in sub-block erase
JP2016170834A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
TWI559312B (zh) * 2015-05-20 2016-11-21 旺宏電子股份有限公司 記憶體裝置與其程式化方法
US9466375B1 (en) * 2015-05-28 2016-10-11 Macronix International Co., Ltd. Memory device and programming method thereof
KR102296741B1 (ko) 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102468992B1 (ko) * 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102396734B1 (ko) * 2015-11-23 2022-05-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
KR102469684B1 (ko) * 2016-06-30 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
JP2018045750A (ja) 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
US10049750B2 (en) * 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
US10109365B2 (en) * 2016-11-28 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Word line driver
CN108630248B (zh) * 2017-03-23 2021-08-03 旺宏电子股份有限公司 存储器装置
JP2018163723A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 メモリデバイス及びメモリシステム
TWI651835B (zh) 2017-03-31 2019-02-21 力晶科技股份有限公司 非揮發性記憶體結構及防止其產生程式化干擾的方法
JP6453492B1 (ja) * 2018-01-09 2019-01-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10748620B2 (en) * 2018-03-22 2020-08-18 Micron Technology, Inc. Memory block select circuitry including voltage bootstrapping control
US20190378582A1 (en) * 2018-06-08 2019-12-12 Macronix International Co., Ltd. Method for performing program inhibit operation with cell disturbance alleviation, memory device and controller
CN109378028B (zh) * 2018-08-22 2020-11-17 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
US10741262B2 (en) * 2018-10-12 2020-08-11 Macronix International Co., Ltd. NAND flash operating techniques mitigating program disturbance
US10937512B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Managing programming errors in NAND flash memory
JP2021048230A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11081162B1 (en) * 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
CN114530184A (zh) * 2021-04-15 2022-05-24 长江存储科技有限责任公司 3d存储器及其控制方法
US11626864B1 (en) 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit
JP2023089641A (ja) * 2021-12-16 2023-06-28 キオクシア株式会社 メモリシステムおよび半導体記憶装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894435A (en) * 1996-06-19 1999-04-13 Sony Corporation Nonvolatile semiconductor memory device and method of reducing read disturbance
TWI220253B (en) * 2003-10-14 2004-08-11 Macronix Int Co Ltd Method of operating a non-volatile memory
US20040221092A1 (en) * 2003-04-29 2004-11-04 Jin-Yub Lee Flash memory device with partial copy-back mode
US20050110073A1 (en) * 2003-11-26 2005-05-26 Gregorio Spadea Low voltage EEPROM memory arrays
TWI247309B (en) * 2004-06-02 2006-01-11 Macronix Int Co Ltd Program/erase method for p-channel charge trapping memory device
TWI262506B (en) * 2003-10-20 2006-09-21 Sandisk Corp Behavior based programming of non-volatile memory
US20060245290A1 (en) * 2005-04-28 2006-11-02 Micron Technology, Inc. Memory block reallocation in a flash memory device
TWI270078B (en) * 2004-12-30 2007-01-01 Macronix Int Co Ltd A method of operating an array of memory cells, nonvolatile memory and manufacturing method thereof
US20070076484A1 (en) * 2005-10-04 2007-04-05 Hyun-Duk Cho Read operation for semiconductor memory devices
US20080013371A1 (en) * 2006-06-28 2008-01-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device
US20090091973A1 (en) * 2007-10-05 2009-04-09 Vishal Sarin Reducing effects of program disturb in a memory device
US20090279360A1 (en) * 2008-05-07 2009-11-12 Aplus Flash Technology, Inc. NAND based NMOS NOR flash memory cell, a NAND based NMOS nor flash memory array, and a method of forming a NAND based NMOS NOR flash memory array

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4311358C2 (de) 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP2968906B2 (ja) 1992-04-07 1999-11-02 三菱電機株式会社 不揮発性半導体記憶装置
KR0172441B1 (ko) 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
JPH103794A (ja) 1996-06-12 1998-01-06 Hitachi Ltd 不揮発性記憶装置および駆動方法
TW365001B (en) 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
JPH10275484A (ja) 1997-03-31 1998-10-13 Hitachi Ltd 不揮発性半導体記憶装置
US7149110B2 (en) * 1999-01-14 2006-12-12 Silicon Storage Technology, Inc. Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system
JP3908432B2 (ja) * 2000-02-17 2007-04-25 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
JP4157269B2 (ja) 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP4044755B2 (ja) 2000-12-12 2008-02-06 三星電子株式会社 不揮発性半導体メモリ装置及びそれのプログラム方法
JP2004072060A (ja) * 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US7051169B2 (en) * 2002-02-26 2006-05-23 Kyocera Wireless Corp. Memory configuration for a wireless communications device
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
KR100680462B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
KR100697284B1 (ko) 2005-05-02 2007-03-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894435A (en) * 1996-06-19 1999-04-13 Sony Corporation Nonvolatile semiconductor memory device and method of reducing read disturbance
US20040221092A1 (en) * 2003-04-29 2004-11-04 Jin-Yub Lee Flash memory device with partial copy-back mode
TWI220253B (en) * 2003-10-14 2004-08-11 Macronix Int Co Ltd Method of operating a non-volatile memory
TWI262506B (en) * 2003-10-20 2006-09-21 Sandisk Corp Behavior based programming of non-volatile memory
US20050110073A1 (en) * 2003-11-26 2005-05-26 Gregorio Spadea Low voltage EEPROM memory arrays
TWI247309B (en) * 2004-06-02 2006-01-11 Macronix Int Co Ltd Program/erase method for p-channel charge trapping memory device
TWI270078B (en) * 2004-12-30 2007-01-01 Macronix Int Co Ltd A method of operating an array of memory cells, nonvolatile memory and manufacturing method thereof
US20060245290A1 (en) * 2005-04-28 2006-11-02 Micron Technology, Inc. Memory block reallocation in a flash memory device
US20070076484A1 (en) * 2005-10-04 2007-04-05 Hyun-Duk Cho Read operation for semiconductor memory devices
US20080013371A1 (en) * 2006-06-28 2008-01-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device
US20090091973A1 (en) * 2007-10-05 2009-04-09 Vishal Sarin Reducing effects of program disturb in a memory device
US20090279360A1 (en) * 2008-05-07 2009-11-12 Aplus Flash Technology, Inc. NAND based NMOS NOR flash memory cell, a NAND based NMOS nor flash memory array, and a method of forming a NAND based NMOS NOR flash memory array

Also Published As

Publication number Publication date
US8599614B2 (en) 2013-12-03
US20140140129A1 (en) 2014-05-22
US9214242B2 (en) 2015-12-15
CN102341865B (zh) 2014-07-16
US20110310666A1 (en) 2011-12-22
TW201106357A (en) 2011-02-16
WO2010125695A1 (en) 2010-11-04
JP4750906B2 (ja) 2011-08-17
JP2011519462A (ja) 2011-07-07
CN102341865A (zh) 2012-02-01

Similar Documents

Publication Publication Date Title
TWI451416B (zh) 用於ｎａｎｄ快閃記憶體技術領域的寫入方法
US7518920B2 (en) Flash memory device including a dummy cell
US8072814B2 (en) NAND with back biased operation
CN100517508C (zh) 具有改进的擦除功能的闪存设备和控制其擦除操作的方法
US7978522B2 (en) Flash memory device including a dummy cell
JP4603892B2 (ja) 電流が制限されるラッチ
US9520198B2 (en) Semiconductor memory device including three-dimensional memory cell array structure and operating method thereof
KR101384316B1 (ko) 반도체 기억장치
US10720215B2 (en) Methods and apparatus for writing nonvolatile 3D NAND flash memory using multiple-page programming
JP2013080561A (ja) ページ消去を有する不揮発性半導体メモリ
WO2014075172A1 (en) Method and system for programming non-volatile memory with junctionless cells
US9330762B2 (en) Semiconductor memory device
KR101756924B1 (ko) 반도체 메모리 장치
KR20200042282A (ko) 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치
KR100851547B1 (ko) 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치
KR20090019718A (ko) Ｎａｎｄ형 불휘발성 반도체 메모리
US7978511B2 (en) Data line management in a memory device
JP2007226897A (ja) 半導体集積回路装置
KR101523678B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR100894097B1 (ko) 셀프-부스팅을 이용한 낸드 플래시 메모리소자의 프로그램방법