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KR101487524B1 - 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 프로그램 방법 Download PDF

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KR101487524B1
KR101487524B1 KR20080084013A KR20080084013A KR101487524B1 KR 101487524 B1 KR101487524 B1 KR 101487524B1 KR 20080084013 A KR20080084013 A KR 20080084013A KR 20080084013 A KR20080084013 A KR 20080084013A KR 101487524 B1 KR101487524 B1 KR 101487524B1
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voltage
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삼성전자주식회사
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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드 라인에 인접한 상위 워드 라인을 제 1 전압으로 구동하는 단계; 및 상기 선택된 워드 라인에 인접하지 않은 나머지 워드 라인을 제 2 전압으로 구동하는 단계를 포함하고, 상기 상위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
본 발명에 따르면 프로그램 동작 시 셀프 부스팅 효율이 증가하여 비선택된 메모리 셀이 의도하지 않게 프로그램되는 것이 방지된다. 또한, 패스 전압 인가 시간이 감소하여 메모리 셀의 수명이 증가한다.

Description

불휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 구체적으로는, 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
데이터의 유지를 위한 리프레시(refresh)를 요하지 않고 전기적으로 소거(erase) 및 프로그램(program) 가능한 반도체 메모리 장치들에 대한 요구가 점차 증대되고 있다. 또한, 반도체 메모리 장치의 저장 용량을 높이는 것이 요구된다. 플래시(flash) 메모리 장치는 리프레시없이 큰 저장 용량을 제공한다. 전원이 차단되는 경우에도 데이터가 유지되기 때문에, 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들(예를 들어, 휴대용 전자 장치)에 널리 사용된다.
플래시 EEPROM(electrically erasable programmable read only memory)으로 잘 알려진 플래시 메모리 장치는 플로팅 게이트(floating gate) 트랜지스터들로 구성된 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록으로 구성된다. 복수의 메모리 블록에는 복수 개의 비트 라인이 병렬로 배열된다. 각각의 메모리 블록에는 비트 라인들에 각각 대응되는 복수의 스트링들(또는, "낸드 스 트링"이라 불림)이 구비된다. 각각의 스트링에는 스트링 선택 트랜지스터(string select transistor; SST)와 접지 선택 트랜지스터(ground select transistor; GST)가 구비되며, 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에는 복수 개의 플로팅 게이트 트랜지스터(floating gate transistor)들이 직렬로 연결된다. 플로팅 게이트 트랜지스터들은 인접한 플로팅 게이트 트랜지스터와 소오스(source)-드레인(drain) 단자를 서로 공유하여 구성된다. 그리고, 각각의 스트링에는 복수의 워드 라인들이 교차하도록 배열된다. 각각의 워드 라인에는 대응하는 행(row)에 배열된 복수 개의 플로팅 게이트 트랜지스터의 제어 게이트(control gate)들이 공통으로 연결된다.
플로팅 게이트 트랜지스터들로 구성된 메모리 셀들을 프로그램하기 위해서 먼저 메모리 셀들이 소정의 문턱 전압(예를 들면, -3V)을 갖도록 소거(erase)된다. 그리고 나서, 선택된 메모리 셀에 연결된 워드 라인으로 소정 시간 동안 고전압(예를 들면, 20V)을 인가하여, 선택된 메모리 셀에 대한 프로그램을 수행한다. 정확한 프로그램 동작을 위해 선택된 메모리 셀의 문턱 전압은 높아지고, 비선택된 메모리 셀들의 문턱 전압들은 변화되지 않아야 한다.
그런데, 선택된 워드 라인에 인가되는 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 선택된 워드 라인에 연결된 비선택된 메모리 셀에도 인가된다. 결국, 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 문제가 생길 수 있다. 선택된 워드 라인에 연결된 비선택된 메모리 셀의 의도하지 않은 프로그램은 "프로그램 디스터브(program disturb)"라 불린다.
프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 " METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN "라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 " METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY "라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 접지 선택 트랜지스터의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택된 비트 라인에는 0V의 전압이 인가되고, 비선택된 비트 라인에는 프로그램 금지 전압 (program inhibition voltage)으로서 전원 전압(Vcc)이 인가된다. 동시에, 스트링 선택 트랜지스터의 게이트에 전원 전압을 인가함으로써 스트링 선택 트랜지스터의 소오스가(Vcc-Vth, Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된 후, 스트링 선택 트랜지스터는 사실상 차단된다(또는, 셧-오프된다). 그 다음에, 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 패스 전압(Vpass)을 인가함으로써 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
또 다른 기술은 로컬 셀프-부스팅 스킴 (local self-boosting scheme)을 이 용한 프로그램 금지 방법이다. 로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,715,194에 " BIAS SCHEME OF PROGRAM INHIBIT FOR RANDOM PROGRAMMING IN A NAND FLASH MEMORY "라는 제목으로 그리고 U.S. Patent No. 6,061,270에 " METHOD FOR PROGRAMMING A NON-VOLATILE MEMORY DEVICE WITH PROGRAM DISTURB CONTROL "라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
로컬 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 있어서, 선택된 워드 라인에 인접한 2개의 비선택된 워드 라인들에는 0V의 전압이 인가된다. 다른 비선택된 워드 라인들에 패스 전압(Vpass, 예를 들면, 10V)이 인가된 후, 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가된다. 이러한 바이어스 조건 하에서, 셀프-부스팅된 셀 트랜지스터의 채널은 선택된 워드 라인에 제한되고 프로그램 금지된 셀 트랜지스터의 채널 부스팅 전압은 셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 비해서 증가된다. 그러므로, 프로그램 금지된 셀 트랜지스터의 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않으며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
본 발명의 목적은 선택된 워드 라인에 인가되는 패스 전압의 인가 시점 또는 크기를 제어함으로써 프로그램 디스터브(program disturb)를 감소시키는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은 선택된 워드 라인에 인접한 상위 워드 라인을 제 1 전압으로 구동하는 단계; 및 상기 선택된 워드 라인에 인접하지 않은 나머지 워드 라인을 제 2 전압으로 구동하는 단계를 포함하고, 상기 상위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
실시 예로서, 상기 상위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인, 상기 선택된 워드 라인에 인접한 하위 워드 라인, 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다. 상기 제 1 전압의 레벨과 상기 제 2 전압의 레벨은 동일한 것을 특징으로 한다. 상기 제 1 및 제 2 전압은 패스 전압일 수 있다. 상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 높고 프로그램 전압 레벨보다 낮을 수 있다.
다른 실시 예로서, 상기 상위 워드 라인 및 상기 선택된 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 하위 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다. 상기 제 1 전압의 레벨과 상기 제 2 전압의 레벨은 동일할 수 있다. 상기 제 1 전압의 레벨은 상기 제 2 전압의 레벨보다 높고 프로그램 전압 레벨보다 낮을 수 있다. 상기 하위 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동될 때, 상기 선택된 워드 라인은 상기 제 2 전압과 동일한 레벨의 상기 제 1 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인, 상기 선택된 워드 라인, 및 상기 하위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인, 및 상기 하위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 더미 워드 라인 및 상기 하위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 더미 워드 라인, 상기 선택된 워드 라인, 및 상기 하위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 더미 워드 라인 및 상기 선택된 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 하위 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 더미 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인, 상기 하위 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 상위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인, 상기 더미 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 상위 워드 라인 및 상기 선택된 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 더미 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 상위 워드 라인, 상기 선택된 워드 라인 및 상기 더미 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고, 상기 상위 워드 라인 및 상기 더미 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
다른 실시 예로서, 상기 상위 워드 라인 및 상기 하위 워드 라인이 상기 제 1 전압으로 구동된 후에, 상기 선택된 워드 라인 및 상기 나머지 워드 라인이 상기 제 2 전압으로 구동된다.
본 발명에 따르면 프로그램 동작 시 셀프 부스팅 효율이 증가하여 비선택된 메모리 셀이 의도하지 않게 프로그램되는 것이 방지된다. 또한, 패스 전압 인가 시간이 감소하여 메모리 셀의 수명이 증가한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서 불휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120), 전압 발생기(130), 행 디코더(140), 페이지 버퍼(150), 그리고 열 디코더(160)를 포함한다.
비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(110)는 행들(또는 워드 라인들) 및 열들(또는 비트 라인들)의 매트릭스(Matrix) 형태로 배열된 메모리 셀들로 구성된다. 메모리 셀들은 낸드(NAND) 또는 노어(NOR) 구조를 갖도록 배열될 것이다. 낸드 구조에 있어서, 직렬로 연결된 메모리 셀들은 스트링을 구성한다. 하나의 스트링에 연결된 메모리 셀들은 비트 라인을 공유한다.
제어 로직 회로(120)는 불휘발성 메모리 장치(100)의 전반적인 동작을 제어하도록 구성된다. 실시 예로서, 제어 로직 회로(120)는 프로그램 동작과 관련한 일련의 동작들을 제어한다. 예를 들어, 제어 로직 회로(120)는 프로그램 순서를 저장하고 있는 상태 머신(state machine)일 수 있다. 하지만, 제어 로직 회로(120)가 여기에 개시된 내용에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 제어 로직 회로(120)는 불휘발성 메모리 장치(100)의 소거(Erase) 동작, 읽기(Read) 동작 등을 제어하도록 구성될 수 있다.
전압 발생기(130)는 제어 로직 회로(120)에 의해서 제어되며, 선택된 워드 라인(selected word line), 비선택된 워드 라인(unselected word line), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 공통 소오스 라인(common source line: CSL)에 인가되는 전압들을 생성한다. 또한, 전압 발생기(130)는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 검증 읽기 전압(Vvfy) 등을 생성할 수 있다.
행 디코더(140)는 제어 로직 회로(120)에 의해서 제어되며, 도면에는 도시되지 않은 행 어드레스(row address)에 응답하여 선택된 워드 라인 및 비선택된 워드 라인들, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 공통 소오스 라 인(CSL)을 각각 구동한다. 행 디코더(140)는 전압 발생기(130)에 의해 생성된 전압들을 이용하여 상기 라인들을 구동한다. 예를 들어, 프로그램 동작 시, 행 디코더(140)는 선택된 워드 라인에는 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인에는 패스 전압(Vpass)을 인가할 수 있다.
페이지 버퍼(150)는 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 읽기 동작시, 페이지 버퍼(150)는 메모리 셀 어레이(110)로부터 데이터를 읽어낸다. 구체적으로 페이지 버퍼(150)는 비트 라인 전압을 감지하고, 감지된 데이터를 래치한다. 프로그램 동작시, 페이지 버퍼(150)는 열 디코더(160)를 통해 입력되는 데이터에 따라, 비트 라인들을 전원 전압(VCC) 또는 접지 전압(0V)으로 각각 구동한다. 페이지 버퍼(150)가 감지 증폭기 또는 기입 드라이버로서 동작하는 원리는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로 설명의 간결화를 위해 이에 대한 설명은 생략된다.
열 디코더(160)는 도시되지 않은 열 어드레스(column address)에 응답하여, 페이지 버퍼(150)에 래치(latch)된 데이터를 읽어 내거나, 페이지 버퍼(150)로 데이터를 전달한다. 예를 들어, 열 디코더(160)는 프로그램 동작 시, 외부(예를 들어, 호스트 등)로부터 데이터를 입력받고, 입력된 데이터를 페이지 버퍼(150)에 래치시킬 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인(WL1 ~ WLm), 복수의 비트 라인(BL1 ~ BLn), 그리고 복수의 메모리 셀(M1 ~ Mm)을 포함한다. 메모리 셀 어레 이(110)의 워드 라인들(WL1 ~ WLm)은 행 디코더(140)에 연결된다. 행 디코더(140)는 스트링 선택 라인(SSL), 워드 라인들(word lines), 접지 선택 라인(GSL), 그리고 공통 소오스 라인(CSL)과 연결된다. 본 실시 예에서 공통 소오스 라인(CSL)은 행 디코더(140)에 의해 구동되지만, 필요에 따라 다른 장치에 의해 구동될 수도 있음은 물론이다. 행 디코더(140)는 도시되지 않은 행 어드레스에 대응하여 워드 라인을 선택할 것이다.
메모리 셀 어레이(110)의 비트 라인들(BL1 ~ BLn)은 페이지 버퍼(150)에 연결된다. 페이지 버퍼(150)는 비트 라인들(BL1 ~ BLn)을 구동한다. 실시 예로서, 프로그램 동작 시 페이지 버퍼(150)는 선택된 비트 라인에 접지 전압(0V)을 인가하고, 비선택된 비트 라인에 프로그램 금지 전압(Vcc)을 인가한다.
일반적으로 플래시 메모리는 하나의 셀에 하나의 비트를 저장하는 단일 레벨 셀(SLC: Single-Level Cell) 방식으로 프로그램되었다. 그러나, 근래에는 메모리 장치의 용량을 늘리기 위해 멀티 레벨 셀(MLC:Multi-Level Cell) 프로그램이 적용되고 있다. 멀티 레벨 셀 프로그램에 의해 하나의 메모리 셀에 2-비트 이상의 데이터가 저장된다. 예를 들어, 하나의 메모리 셀에 2-비트 데이터가 저장되는 경우, 각각의 메모리 셀에는 LSB(least significant bit) 데이터와 MSB(most significant bit) 데이터가 저장된다. 즉, 메모리 셀에 '10' 데이터가 저장된다고 할 때, MSB 데이터는 '1'이 되고, LSB 데이터는 '0'이 된다. 이와 같이 하나의 메모리 셀에 복수 비트 데이터를 저장함으로써 크기 증가 없이 저장 용량을 증가시키는 것이 가능해진다.
도 3은 멀티 레벨 셀 프로그램 방법을 설명하기 위한 도면이다. 도 3은 하나의 메모리 블록 내의 메모리 셀들을 보여준다. 각각의 메모리 셀은 워드 라인과 비트 라인의 교점에 위치한다. 실시 예로서, 하나의 메모리 블록은 2m 개의 페이지들(page 1 ~ page 2m)을 포함한다. 단, 본 발명의 범위는 이에 한정되지 않음이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 즉, 하나의 메모리 블록은 임의의 개수의 페이지들을 포함할 수 있다. 각각의 메모리 셀은 LSB 데이터와 MSB 데이터를 저장한다. 따라서, 하나의 워드 라인에는 모두 2개의 페이지가 저장될 수 있다. 예를 들어, 1번 워드 라인(WL1)에 연결된 메모리 셀 들은 LSB 데이터의 형태로 1번 페이지를 저장하고, MSB 데이터의 형태로 2번 페이지를 저장한다.
그런데, 메모리 셀에 MSB 데이터가 프로그램된 후, 그 다음 워드 라인(next word line)에 연결된 메모리 셀에 LSB 데이터를 프로그램하는 경우, 이전 워드 라인(previous word line)에 연결된 메모리 셀에 저장된 데이터가 간섭에 의해 변경될 수 있다. 예를 들어, 1번 워드 라인(WL1)에 연결된 메모리 셀들에 2번 페이지(MSB 데이터 형태로 저장됨)를 프로그램한 후, 2번 워드 라인(WL2)에 연결된 메모리 셀들에 3번 페이지(LSB 데이터 형태로 저장됨)를 프로그램하는 경우, 1번 워드 라인(WL1)에 연결된 메모리 셀들에 저장된 데이터(page 1, page 2)가 간섭에 의해 변경될 수 있다. 이러한 문제를 방지하기 위해 섀도우 프로그래밍(shadow programming)이 사용된다.
섀도우 프로그래밍은 특정 워드 라인에 연결된 메모리 셀에 MSB 데이터를 프 로그램하기 전에 다음 워드 라인(next word line)에 연결된 메모리 셀에 LSB 데이터를 먼저 프로그램하는 방법이다. 따라서, 이전 워드 라인(previous word line)에 연결된 메모리 셀은 다음 워드 라인(next word line)에 연결된 메모리 셀의 LSB 데이터 프로그램에 의한 간섭을 받지 않게 된다. 섀도우 프로그래밍 방법은 후술 될 도면을 참조하여 자세히 설명될 것이다.
도 4는 섀도우 프로그래밍을 설명하기 위한 도면이다. 섀도우 프로그래밍에 있어서, 이전 워드 라인에 연결된 메모리 셀들에 MSB 데이터가 저장되기 전에 다음 워드 라인에 연결된 메모리 셀들에 LSB 데이터가 저장된다. 도 4를 참조하면, 1번 워드 라인(WL1)에 연결된 메모리 셀들에 3번 페이지(page 3)가 MSB 데이터로 저장되기 전에 2번 워드 라인(WL2)에 연결된 메모리 셀들에 2번 페이지(page 2)가 LSB 형태로 저장된다. 따라서, 1번 워드 라인(WL1)에 연결된 메모리 셀들에 저장된 데이터(page 1, page 3)는 2번 워드 라인(WL2)에 연결된 메모리 셀들에 대한 LSB 데이터(page 2) 프로그램에 의한 영향을 받지 않는다. 1번 페이지(page 1) 데이터가 영향을 받지 않는 이유는 2번 페이지 및 3번 페이지에 의한 간섭에 대비하여 목표 문턱 전압보다 낮은 레벨로 프로그램되기 때문이다. 이와 같은 방법을 통해 프로그램 간섭이 최소화될 수 있다. 본 실시 예에서는 2-비트 멀티 레벨 셀이 예로서 설명되었지만, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 본 발명은 n-비트(n은 정수) 멀티 레벨 셀에 적용될 수 있다.
그런데 섀도우 프로그래밍에 의할 경우, 셀프 부스팅 효율이 감소될 수 있다. 셀프 부스팅 효율의 감소는 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 문제를 야기할 수 있다. 이러한 문제가 후술 될 도면을 참조하여 자세히 설명될 것이다.
도 5a는 섀도우 프로그래밍에서의 셀프 부스팅 효율 감소를 설명하기 위한 타이밍 도이다. 도 5a를 참조하면, 프로그램 동작은 t1 내지 t5의 단계들(t1 stage ~ t5 stage)을 통하여 수행된다. t1 단계는 초기화(initialization) 단계로서, 각각의 라인들(SSL, unselected WL, selected WL, unselected BL, selected BL)이 접지 전압(0V)으로 구동된다. t2 단계에서는 스트링 선택 라인(SSL) 및 비선택된 비트 라인이 전원 전압(Vcc)으로 구동된다. t3 단계에서는 비선택된 워드 라인들 및 선택된 워드 라인이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 워드 라인들 및 선택된 워드 라인에 각각 연결된 메모리 셀들이 턴-온 된다. 메모리셀들이 턴-온됨에 따라 채널 전압이 상승한다. t4 단계는 프로그램 전압 인가 단계로서 택된 워드 라인이 프로그램 전압(Vpgm)으로 구동된다. t5 단계는 회복(recovery) 단계로서, 각각의 라인들이 접지 전압(0V)으로 구동된다.
상술한 바와 같이, t2 단계에서 스트링 선택 라인(SSL)이 전원 전압(Vcc)으로 구동됨에 따라 스트링 선택 트랜지스터(SST)는 턴-온 된다. 그런데 이 경우, 선택된 워드 라인에 인접한 비선택된 워드 라인에 연결된 비선택된 메모리 셀은 턴-온되지 않을 수 있다. 상술한 섀도우 프로그램에 의해 비선택된 워드 라인에 연결된 비선택된 메모리 셀에 LSB 데이터가 프로그램될 수 있기 때문이다. LSB 데이터가 프로그램된 비선택된 메모리 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 비선택된 메모리 셀이 턴-온되지 않음에 따라, 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀까지 전달되지 않는다. 이는 셀프 부스팅 효율을 감소시킨다. 결국, 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 문제가 생길 수 있다.
도 5b는 도 5a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 5b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다.
상술한 섀도우 프로그래밍에 의해 상위 워드 라인(WLk+1)에 연결된 메모리 셀(MC3)의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 상위 워드 라인(WLk+1)에 접지 전압(0V)이 인가되는 경우, 메모리 셀(MC3)은 턴-오프 상태를 유지한다. 이는 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC2)까지 도달하는 것을 막는다. 따라서, 결국, 셀프 부스팅 효율이 감소된다.
본 발명에 있어서, 선택된 워드 라인에 인접한 비선택된 워드 라인에 인가되는 패스 전압의 인가 시점과 크기가 필요에 따라 적절하게 조절된다. 이하, 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법이 도면을 참조하여 자세히 설명될 것이다.
도 6a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 1 실시 예를 설명하기 위한 타이밍 도이다. 도 6a를 참조하면, 본 발명에 따른 프로그램 방법은 t1 내지 t5의 단계들을 통하여 수행된다. t1 단계는 초기화 단계로서, 모든 라인들(SSL, unselected WL, selected WL, unselected BL, selected BL)이 접지 전압(0V)으로 구동된다. t2 단계에서는 스트링 선택 라인(SSL) 및 비선택된 비트 라인(unselected BL)이 전원 전압(Vcc)으로 구동되고, 워드 라인(WLk+1)이 패스 전압(Vpass)으로 구동된다. 워드 라인(WLk+1)을 제외한 나머지 워드 라인들은 접지 전압(0V)으로 구동된다. t3 단계에서는 모든 워드 라인들이 패스 전압(Vpass)으로 구동된다. t4 단계에서는 선택된 워드 라인(selected WL)이 프로그램 전압(Vpgm)으로 구동되고, 나머지 워드 라인들은 패스 전압(Vpass)으로 구동된다. t5 단계에서는 모든 라인들이 접지 전압(0V)으로 구동된다.
본 실시 예에 있어서, t2 단계 동안 선택된 워드 라인(WLk)에 인접한 상위 워드 라인(WLk+1)에 패스 전압(Vpass)이 인가된다. 따라서, 상위 워드 라인(WLk+1)에 연결된 메모리 셀은 LSB 데이터 프로그램 여부와 무관하게 턴-온 된다. 결국, 비선택된 비트 라인(unselected BL)에 인가된 전원 전압(Vcc)이 선택된 워드 라인(WLk)에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 따라서, 셀프 부스팅 효율이 향상된다. 결국, 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 6b는 도 6a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 6b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 즉, 메모리 셀(MC1)은 선택된 메모리 셀이고, 메모리 셀(MC2)는 비선택된 메모리 셀이다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다. 상술한 섀도우 프로그래밍에 의해 상위 워드 라인(WLk+1)에 연결된 메모리 셀(MC3)의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 상위 워드 라인(WLk+1)에 접지 전압(0V)이 인가되는 경우에도, 메모리 셀(MC3)은 턴-오프될 수 있다.
그러나, 본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WLk+1)에는 패스 전압(Vpass)이 인가된다. 따라서, 메모리 셀(MC3)은 LSB 데이터 프로그램 여부에 관계없이 턴-온 된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC2)까지 도달될 수 있다. 결국, 셀프 부스팅 효율이 향상되어 비선택된 메모리 셀(MC2)에 대한 프로그램이 방지될 수 있다.
도 7a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 2 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, t2 단계 동안 상위 워드 라인(WLk+1) 및 선택된 워드 라인(WLk)이 패스 전압(Vpass)으로 구동된다. 따라서, 상위 워드 라인(WLk+1)에 연결된 메모리 셀은 LSB 데이터 프로그램 여부와 무관하게 턴-온 된다. 또한, 선택된 워드 라인(WLk)에 연결된 메모리 셀도 턴-온 된다. 따라서, 비선택된 비트 라인(unselected BL)에 인가된 전원 전압(Vcc)이 선택된 워드 라인(WLk)에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 결국, 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 7b는 도 7a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 7b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다. 상술한 섀도우 프로그래밍에 의해 상위 워드 라인(WLk+1)에 연결된 메모리 셀(MC3)의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 상위 워드 라인(WLk+1)에 접지 전압(0V)이 인가되는 경우에도, 메모리 셀(MC3)은 턴-오프 될 수 있다. 그러나, 본 실시 예에 있어서 상위 워드 라인(WLk+1)은 패스 전압(Vpass)으로 구동된다. 또한, 선택된 워드 라인(WLk)도 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC2)까지 전달될 수 있다. 결국, 셀프 부스팅 효율이 향상되어 비선택된 메모리 셀(MC2)에 대한 프로그램이 방지될 수 있다.
도 8a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 3 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, t2 단계 동안 상위 워드 라인(WLk+1), 선택된 워드 라인(WLk), 및 하위 워드 라인(WLk-1)이 패스 전압(Vpass)으로 구동된다. 따라서, 상위 워드 라인(WLk+1), 선택된 워드 라인(WLk), 그리고 하위 워드 라인(WLk-1)에 각각 연결된 메모리 셀들이 턴-온 된다. 결국, 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 따라서, 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 8b는 도 8a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 8b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다.
상술한 섀도우 프로그래밍 방법에 의해 상위 워드 라인(WLk+1)에 연결된 메모리 셀(MC3)의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 또한, 하위 워드 라인(WLk-1)에 연결된 메모리 셀(MC4)의 문턱 전압 역시 접지 전압(0V)보다 높을 수 있다. 그러나, 본 실시 예에 있어서 상위 워드 라인(WLk+1), 선택된 워드 라인(WLk), 및 하위 워드 라인(WLk-1)에는 패스 전압(Vpass)이 인가된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC4)까지 전달될 수 있다. 결국, 셀프 부스팅 효율이 향상되어 비선택된 메모리 셀(MC2)에 대한 프로그램이 방지된다.
도 9a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 4 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, t2 단계 동안 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 패스 전압(Vpass)으로 구동된다. 따라서, 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)에 각각 연결된 메모리 셀들이 턴-온 된다. 따라서, 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 또한, 하위 워드 라인(WLk-1)에 연결된 메모리 셀이 미리 턴-온 됨에 따라 t3 단계에서 채널 전압이 빠르게 상승할 수 있다. 결국, 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 9b는 도 9a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 9b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다.
본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)에는 패스 전압(Vpass)이 인가된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC2)까지 전달될 수 있다. 또한, 메모리 셀(MC4)이 미리 턴-온되기 때문에 셀프 부스팅 효율이 향상될 수 있다. 결국, 비선택된 메모리 셀(MC2)에 대한 프로그램이 방지될 수 있다.
도 10a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 5 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 메모리 블록은 더미 워드 라인(dummy word line)을 추가로 포함한다. 더미 워드 라인은 공정 마진(process margin) 향상 등을 위해 사용될 수 있다. 더미 워드 라인에 연결된 더미 셀(dummy cell)은 필요에 따라 프로그램될 수 있다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다. 더미 셀의 턴-오프에 의해 비선택된 비트 라인에 인가된 전원 전압이 선택된 워드 라인에 연결된 비선택된 메모리 셀에 전달되지 않는다. 이는 셀프 부스팅 효율을 저하시킨다. 결국, 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램될 수 있다.
도 10a를 참조하면, t2 단계 동안 더미 워드 라인 및 상위 워드 라인(WLk+1)에 패스 전압(Vpass)이 인가된다. 따라서, 더미 워드 라인에 연결된 더미 셀이 턴-온 된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 선택된 워드 라인에 연결된 비선택된 메모리 셀까지 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 10b는 도 10a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 10b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLk) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLk)에 인접하여 상위 워드 라인(WLk+1) 및 하위 워드 라인(WLk-1)이 위치한다. 또한, 더미 워드 라인(dummy WL) 및 비선택된 비트 라인(BL2)에는 더미 셀(DC)이 연결된다. 더미 셀(DC)은 프로그램된 것으로 가정된다. 따라서, 더미 셀(DC)의 문턱 전압은 접지 전압(0V)보다 높을 것이다.
본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL) 및 상위 워드 라인(WLk+1)에는 패스 전압(Vpass)이 인가된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC2)까지 전달될 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC2)에 대한 프로그램이 방지될 수 있다.
도 11a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 6 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라 인(dummy WL)에 인접한 워드 라인(WLm)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 또한, 더미 셀은 프로그램된 것으로 가정된다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다. 더미 셀의 턴-오프에 의해 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀에 전달되지 않는다. 이는 셀프 부스팅 효율을 저하시켜 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램될 수 있다.
도 11a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL) 및 하위 비트 라인(WLm-1)이 패스 전압(Vpass)으로 구동된다. 더미 워드 라인(dummy WL)이 패스 전압(Vpass)으로 구동됨에 따라 더미 셀이 턴-온 된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 선택된 워드 라인(WLm)에 연결된 비선택된 메모리 셀까지 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 11b는 도 11a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 11b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLm) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLm)에 인접하여 더미 워드 라인(dummy WL) 및 하위 워드 라인(WLm-1)이 위치한다. 더미 워드 라인(dummy WL) 및 비선택된 비트 라인(BL2)에는 더미 셀(DC)이 연결된다. 더미 셀은 프로그램된 것으로 가정된다. 따라서, 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 것이다.
본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL) 및 하위 워드 라인(WLm-1)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC3)까지 전달될 수 있다. 또한, 메모리 셀(MC2)이 미리 턴-온 됨에 따라 t3 단계에서 채널 전압이 빠르게 상승할 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 12a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 7 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)에 인접한 워드 라인에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다. 더미 셀의 턴-오프에 의해 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀에 전달되지 않는다. 이는 셀프 부스팅 효율을 저하시켜 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램될 수 있다.
도 12a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL), 선택된 워드 라인(WLm), 및 하위 워드 라인(WLm-1)이 패스 전압(Vpass)으로 구동된다. 그 밖의 워드 라인들은 접지 전압(0V)으로 구동된다. 더미 워드 라인(dummy WL)이 패스 전압(Vpass)으로 구동되기 때문에 더미 셀이 턴-온 된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되 도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 12b는 도 12a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 12b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLm) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLm)에 인접하여 더미 워드 라인(dummy WL) 및 하위 워드 라인(WLm-1)이 위치한다. 또한, 더미 워드 라인(dummy WL) 및 비선택된 비트 라인(BL2)에는 더미 셀(DC)이 연결된다. 더미 셀(DC)은 프로그램된 것으로 가정된다. 따라서, 더미 셀(DC)의 문턱 전압은 접지 전압(0V)보다 높을 것이다.
본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL), 선택된 워드 라인WLm), 및 하위 워드 라인(WLm-1)이 패스 전압으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC2)까지 전달될 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 13a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 8 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)에 인접한 워드 라인(WLm)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 워드 라인에 연결된 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다. 더미 셀 의 턴-오프에 의해 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀에 전달되지 않는다. 이는 셀프 부스팅 효율을 저하시켜 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램될 수 있다.
도 13a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL) 및 선택된 워드 라인(WLm)이 패스 전압(Vpass)으로 구동된다. 더미 워드 라인(dummy WL)이 패스 전압(Vpass)으로 구동됨에 따라 더미 셀이 턴-온 된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 13b는 도 13a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 13b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLm) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLm)에는 더미 워드 라인(dummy WL) 및 하위 워드 라인(WLm-1)이 인접하여 위치한다. 또한, 더미 워드 라인(dummy WL) 및 비선택된 비트 라인(BL2)에는 더미 셀(DC)이 연결된다. 더미 셀(DC)은 프로그램된 것으로 가정된다. 따라서, 더미 셀(DC)의 문턱 전압은 접지 전압(0V)보다 높을 것이다.
본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL) 및 선택된 워드 라인(WLm)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC3)까지 전달될 수 있다. 이는 셀프 부스 팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 14a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 9 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)에 인접한 워드 라인(WLm)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 워드 라인(dummy WL)에 연결된 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인(dummy WL)에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다. 더미 셀의 턴-오프에 의해 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀에 전달되지 않는다. 이는 셀프 부스팅 효율을 저하시켜 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램될 수 있다.
도 14a를 참조하면, t2 단계 동안 더미 워드 라인에 패스 전압(Vpass)이 인가된다. 따라서, 더미 셀이 턴-온 된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 14b는 도 14a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 14b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WLm) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WLm)에는 더미 워드 라인(dummy WL) 및 하 위 워드 라인(WLm-1)이 인접하여 위치한다. 또한, 더미 워드 라인(dummy WL) 및 비선택된 비트 라인(BL2)에는 더미 셀(DC)이 연결된다. 더미 셀(DC)은 프로그램된 것으로 가정된다. 따라서, 더미 셀(DC)의 문턱 전압은 접지 전압(0V)보다 높을 것이다.
본 실시 예에 있어서 t2 단계 동안 더미 워드 라인(dummy WL)에 패스 전압(Vpass)이 인가된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(M3)까지 전달될 수 있다. 이는 t3 단계에서 선택된 워드 라인(WLm)이 패스 전압(Vpass)으로 구동될 때 채널 전압의 빠른 상승을 가능하게 한다. 따라서 셀프 부스팅 효율이 향상된다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 15a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 10 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)은 접지 선택 라인(GSL)에 인접하여 위치한다. 이하, 더미 워드 라인에 인접한 워드 라인(WL1)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다.
도 15a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2)이 패스 전압(Vpass)으로 구동된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선 택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 15b는 도 15a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 15b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WL1) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WL1)에 인접하여 더미 워드 라인(dummy WL) 및 상위 워드 라인(WL2)이 위치한다.
본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2)에 패스 전압(Vpass)이 인가된다. 이는 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC3)까지 전달되도록 한다. 따라서, t3 단계에서 선택된 워드 라인이 패스 전압으로 구동되는 경우 채널 전압이 빠르게 상승될 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 16a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 11 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)은 접지 선택 라인(GSL)에 인접하여 위치한다. 이하, 더미 워드 라인에 인접한 워드 라인(WL1)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다.
도 16a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2) 및 선택된 워드 라인(WL1)에 패스 전압이 인가된다. 이는 비선택된 비트 라인에 인 가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 16b는 도 16a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 16b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WL1) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WL1)에는 더미 워드 라인(dummy WL) 및 상위 워드 라인(WL2)이 인접하여 위치한다.
본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2) 및 선택된 워드 라인(WL1)에 패스 전압(Vpass)이 인가된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)은 메모리 셀(MC3)까지 전달될 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 17a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 12 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인(dummy WL)은 접지 선택 라인(GSL)에 인접하여 위치한다. 이하, 더미 워드 라인에 인접한 워드 라인에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압이 인가되는 경우 더미 셀은 턴-오프 될 수 있다.
도 17a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2), 선택된 워드 라인(WL1), 및 더미 워드 라인(dummy WL)이 패스 전압으로 구동된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 17b는 도 17a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 17b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WL1) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WL1)에는 더미 워드 라인(dummy WL) 및 상위 워드 라인(WL2)이 인접하여 위치한다.
본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2), 선택된 워드 라인(WL1), 및 더미 워드 라인(dummy WL)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 더미 셀까지 전달될 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
도 18a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 제 13 실시 예를 설명하기 위한 타이밍 도이다. 본 실시 예에 있어서, 더미 워드 라인은 접지 선택 라인에 인접하여 위치한다. 이하, 더미 워드 라인에 인접한 워드 라인(WL1)에 연결된 메모리 셀이 프로그램되는 경우가 설명된다. 더미 워드 라인에 연결된 더미 셀은 프로그램된 것으로 가정된다. 프로그램된 더미 셀의 문턱 전압은 접지 전압(0V)보다 높을 수 있다. 따라서, 더미 워드 라인에 접지 전압(0V)이 인가되는 경우 더미 셀은 턴-오프 될 수 있다.
도 18a를 참조하면, 본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2) 및 더미 워드 라인(dummy WL)이 패스 전압으로 구동된다. 이는 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 더미 셀을 통해 전달되도록 한다. 결국 셀프 부스팅 효율이 향상되어 선택된 워드 라인에 연결된 비선택된 메모리 셀이 프로그램되는 것이 방지된다.
도 18b는 도 18a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다. 도 18b를 참조하면, 예시적으로 메모리 셀(MC1)이 프로그램되는 경우가 설명된다. 메모리 셀(MC1)은 선택된 워드 라인(WL1) 및 선택된 비트 라인(BL1)에 연결된다. 선택된 워드 라인(WL1)에 인접하여 더미 워드 라인(dummy WL) 및 상위 워드 라인(WL2)이 위치한다.
본 실시 예에 있어서 t2 단계 동안 상위 워드 라인(WL2) 및 더미 워드 라인(dummy WL)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인(BL2)에 인가된 전원 전압(Vcc)이 메모리 셀(MC3)까지 전달될 수 있다. 또한, 더미 셀(DC)이 미리 턴-온 됨에 따라 t3 단계에서 채널 전압이 빠르게 상승할 수 있다. 이는 셀프 부스팅 효율을 향상시킨다. 결국, 비선택된 메모리 셀(MC3)에 대한 프로그램이 방지될 수 있다.
상기 실시 예들에 있어서, 더미 셀이 프로그램된 것으로 가정되었지만, 본 발명은 더미 셀이 소거 상태인 경우에도 적용될 수 있다. 이 경우, 더미 워드 라인 에 패스 전압(Vpass)이 인가되는 시기는 소거 상태의 메모리 셀들이 연결된 워드 라인에 패스 전압이 인가되는 시기와 동일할 것이다.
도 19는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 다른 실시 예들을 보여주는 도면이다. 도 19를 참조하면, 선택된 워드 라인(WLm)의 바이어스 조건이 (a) 내지 (c)에 도시되어 있다.
(a)의 경우, t2 단계 동안 상위 워드 라인(WLm+1) 및 하위 워드 라인(WLm-1)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 또한, t3 단계 동안, 선택된 워드 라인에는 패스 전압(Vpass)보다 큰 값을 갖는 전압(Vpass')가 인가된다. 이는 채널 전압의 상승 폭을 증가시킨다. 따라서, 비선택된 메모리 셀에 대한 셀프 부스팅 효율이 향상된다. 결국, 비선택된 메모리 셀이 프로그램되는 것이 방지될 수 있다.
(b)의 경우, t2 단계 동안 상위 워드 라인(WLm+1) 및 하위 워드 라인(WLm-1)이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인(WLm)에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 선택된 워드 라인(WLm)은 패스 전압(Vpass)보다 높은 전압(Vpass`)으로 구동된다. 이는 채널 전압의 상승 폭을 증가시킨다. 따라서, 비선택된 메모리 셀에 대한 셀프 부스팅 효율이 향상된다. 결국, 비선택된 메모리 셀이 프로그램되는 것이 방지될 수 있다.
(c)의 경우, t2 단계 동안 상위 워드 라인(WLm+1) 및 하위 워드 라인(WLm-1) 이 패스 전압(Vpass)으로 구동된다. 따라서, 비선택된 비트 라인에 인가된 전원 전압(Vcc)이 선택된 워드 라인(WLm)에 연결된 비선택된 메모리 셀까지 전달될 수 있다. 선택된 워드 라인(WLm)은 패스 전압(Vpass)보다 높은 전압(Vpass`)으로 구동된다. 이는 채널 전압의 상승 폭을 증가시킨다. 따라서, 비선택된 메모리 셀에 대한 셀프 부스팅 효율이 향상된다. 결국, 비선택된 메모리 셀이 프로그램되는 것이 방지될 수 있다. t3 단계 동안 선택된 워드 라인(WLm)은 다시 패스 전압(Vpass)으로 구동된다.
상술한 바와 같이 선택된 워드 라인, 상위 워드 라인, 하위 워드 라인, 더미 워드 라인에 인가되는 패스 전압의 인가 시점 및 크기를 조절함으로써 비선택된 메모리 셀이 프로그램되는 것이 방지될 수 있다. 또한, 본 발명에 있어서, 모든 워드 라인에 패스 전압이 미리 인가되는 것이 아니라 특정 워드 라인(예를 들면, 상위 워드 라인)에만 패스 전압이 미리 인가된다. 따라서, 패스 전압이 인가되는 시간이 짧아질 수 있다. 결국, 패스 전압이 짧은 시간 동안 인가됨으로써 메모리 셀의 문턱 전압 변화가 방지될 수 있고, 메모리 셀의 수명이 증가될 수 있다.
도 20은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템(200)을 개략적으로 보여주는 블록도이다. 도 20를 참조하면, 컴퓨팅 시스템(200)은 프로세서(210), 메모리 컨트롤러(220), 입력 장치들(230), 출력 장치들(240), 플래시 메모리(250), 그리고 주 기억 장치(260)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
메모리 컨트롤러(220)와 플래시 메모리 장치(250)는 메모리 카드를 구성할 수 있다. 그리고, 프로세서(210), 입력 장치들(230), 출력 장치들(240), 그리고 주 기억 장치(260)는 메모리 카드를 기억 장치로 사용하는 호스트를 구성할 수 있다.
본 발명에 따른 컴퓨팅 시스템(200)은 입력 장치들(230)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된다.
프로세서(210)에 의한 처리 결과는 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된다. 출력 장치들(240)은 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된 데이터를 출력한다. 출력 장치들(240)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(240)는 디스플레이 또는 스피커 등을 포함한다. 플래시 메모리(250)에는 본 발명에 따른 프로그램 방법이 적용될 것이다. 플래시 메모리(250)의 신뢰성이 향상됨에 따라 컴퓨팅 시스템(200)의 신뢰성도 이에 비례하여 향상될 것이다.
플래시 메모리(250), 그리고/또는 메모리 컨트롤러(220)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리(250) 그리고/또는 컨트롤러(220)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(200)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(200)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(200)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.
도 21은 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 21을 참조하면, SSD 시스템(300)은 SSD 컨트롤러(310)와 플래시 메모리들(320~523)을 포함한다.
본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.
다시 도 21을 참조하면, 중앙처리장치(311)는 호스트로부터 명령어를 전달받 아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 독출하여 호스트로 전송할지의 여부를 결정하고 제어한다. ATA 인터페이스(312)는 상술한 중앙처리장치(311)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(312)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 중앙처리장치(311)로 전달한다. ATA 인터페이스(312)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(311)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(313)를 통해 전달된다.
SRAM 캐시(313)는 호스트와 플래시 메모리들(320 ~ 323) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(313)는 중앙처리장치(311)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(313)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(314)는 저장 장치로 사용되는 불휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(314)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물 의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다.
도 3은 멀티 레벨 셀 프로그램 방법을 설명하기 위한 도면이다.
도 4는 섀도우 프로그래밍을 설명하기 위한 도면이다.
도 5a는 섀도우 프로그래밍에서의 셀프 부스팅 효율 감소를 설명하기 위한 타이밍 도이다.
도 5b는 도 5a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 보여주는 도면이다.
도 6a 내지 도 18a는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 실시 예들을 설명하기 위한 타이밍 도이다.
도 6b 내지 도 18b는 도 6a 내지 도 18a에 도시된 타이밍 도의 t2 단계 동안의 메모리 셀 스트링을 각각 보여주는 도면이다.
도 19는 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법의 다른 실시 예들을 보여주는 도면이다.
도 20은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 21은 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다.

Claims (20)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서,
    선택된 워드 라인을 제 1 패스 전압으로 구동하는 단계;
    상기 선택된 워드 라인을 상기 제 1 패스 전압으로 구동하는 것에 앞서, 상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계; 및
    상기 선택된 워드 라인이 상기 제 1 패스 전압으로 구동될 때 적어도 하나의 비선택된 워드 라인을 제 3 패스 전압으로 구동하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서, 상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이며,
    상기 상위 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 선택된 워드 라인에 인접한 하위 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 2 패스 전압의 레벨과 상기 제 3 패스 전압의 레벨은 동일한 것을 특징으로 하는 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 제 1 패스 전압의 레벨은 프로그램 전압보다 낮으며, 상기 제 2 패스 전압의 레벨은 프리차지 전압 레벨인 프로그램 방법.
  5. 제 2 항에 있어서,
    상기 제 2 패스 전압의 레벨은 상기 제 3 패스 전압의 레벨보다 높고 프로그램 전압 레벨보다 낮은 것을 특징으로 하는 프로그램 방법..
  6. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 및 하위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 및 하위 워드 라인이 제 2 패스 전압으로 구동된 후에 상기 적어도 하나의 비선택된 워드 라인이 제3 패스 전압으로 구동되는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 더미 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 더미 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 선택된 워드 라인이 상기 제 1 패스 전압으로, 상기 선택된 워드 라인에 인접한 하위 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 선택된 워드 라인에 인접한 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 상위 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 선택된 워드 라인이 상기 제 1 패스 전압으로, 상기 더미 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인이 제 3 패스 전압으로 구동되는 프로그램 방법.
  10. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 선택된 워드 라인에 인접한 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 상위 워드 라인 및 상기 더미 워드 라인이 상기 제 2 패스 전압으로 구동되고, 상기 선택된 워드 라인이 상기 제 1 패스 전압으로 구동된 후에, 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  11. 제 1 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 선택된 워드 라인에 인접한 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 상위 워드 라인 및 상기 더미 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 선택된 워드 라인이 상기 제 1 패스 전압으로 구동되고, 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  12. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 워드 라인을 제 1 패스 전압으로 구동하는 단계;
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계; 및
    상기 선택된 워드 라인 및 상기 적어도 하나의 인접 워드 라인이 상기 제 1 및 제 2 패스 전압으로 구동된 후, 적어도 하나의 비선택된 워드 라인을 제 3 패스전압으로 구동하는 단계를 포함하는 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 제 2 패스 전압의 레벨과 상기 제 3 패스 전압의 레벨은 동일한 것을 특징으로 하는 프로그램 방법.
  14. 제 12 항에 있어서,
    상기 제 2 패스 전압의 레벨은 상기 제 3 패스 전압의 레벨보다 높고 프로그램 전압 레벨보다 낮은 것을 특징으로 하는 프로그램 방법.
  15. 제 12 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계를 포함하는 프로그램 방법.
  16. 제 12 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 및 하위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 워드 라인 및 상기 하위 워드 라인이 상기 제 2 패스 전압으로 구동된 후에 상기 적어도 하나의 비선택된 워드 라인이 제 3 패스 전압으로 구동되는 프로그램 방법.
  17. 제 12 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 및 하위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 선택된 워드 라인이 상기 제 1 패스 전압으로 구동되고, 상기 더미 워드 라인 및 상기 하위 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  18. 제 12 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 상위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
    상기 선택된 워드 라인이 상기 제 1 패스 전압으로 구동되고, 상기 더미 워드 라인이 상기 제 2 패스 전압으로 구동된 후에, 상기 선택된 워드 라인에 인접한 하위 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인이 상기 제 3 패스 전압으로 구동되는 프로그램 방법.
  19. 제 12 항에 있어서,
    상기 선택된 워드 라인에 인접한 적어도 하나의 인접 워드 라인을 제 2 패스 전압으로 구동하는 단계는 상기 선택된 워드 라인에 인접한 상위 워드 라인을 제 2 패스 전압으로 구동하는 단계이고,
    상기 선택된 워드 라인에 인접한 선택된 워드 라인에 인접한 하위 워드 라인은 더미 워드 라인인 것을 특징으로 하고,
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