DE102011056141A1

DE102011056141A1 - Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet

Info

Publication number: DE102011056141A1
Application number: DE102011056141A
Authority: DE
Inventors: Moosung Kim; Jaewoo Im; Jae-Duk Yu; Kitae PARK; Ohsuk Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2010-12-20
Filing date: 2011-12-07
Publication date: 2012-06-21
Also published as: JP2012133871A; US20120155168A1; CN102543186A; US8705273B2; JP6075949B2; CN102543186B

Abstract

Ein Negativspannungsgenerator (123) enthält einen Gleichstromspannungsgenerator (181), der ausgebildet ist, um eine Gleichstromspannung (VDC_NEG) zu erzeugen, einen Referenzspannungsgenerator (182), der ausgebildet ist, um eine Referenzspannung (Vref_NEG) zu erzeugen, einen Oszillator (183), der ausgebildet ist, um einen Schwingungstakt (CLK_NEG) zu erzeugen, eine Ladungspumpe (185), die ausgebildet ist, um eine negative Spannung (NWELL) als Reaktion auf einen Pumpentakt (CLK_NEGP) zu erzeugen, und einen Spannungsdetektor (184). Der Spannungsdetektor (184) ist ausgebildet, um die negative Spannung (NWELL) durch Vergleich einer durch eine Spannungsteilung der Gleichstromspannung (VDC_NEG) erhaltenen Teilungsspannung mit der Referenzspannung (Vref_NEG) zu erfassen, und den Pumpentakt entsprechend der erfassten negativen Spannung basierend auf dem Schwingungstakt (CLK_NEG) zu erzeugen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Eine Inanspruchnahme einer Priorität unter 35 U. S. C § 119 auf die am 3. März 2011 eingereichte vorläufige US-Anmeldung NR. 61/488,695, und auf die am 20. Dezember 2010 eingereichte koreanische Patentanmeldungen NR. 10-2010-0130812 , die am 2. März 2011 eingereichte koreanische Patentanmeldungen NR. 10-2011-0018584 und die am 4. April 2011 eingereichte koreanische Patentanmeldungen NR. 10-2011-0030803 wird erklärt, deren Gesamtheit durch Bezugnahme hierin mitoffenbart werden.
HINTERGRUND
Beispielhafte Ausführungsformen betreffen einen Negativspannungsgenerator, einen Dekoder, der eine negative Spannung verwendet, eine nicht-flüchtige Speichervorrichtung und ein Speichersystem.
Halbleiterspeichervorrichtungen sind unerlässliche Mikroelektronikkomponenten, die gewöhnlich in digitalen logischen Systeinen, wie z. B. Computer, gefunden werden, und Mikroprozessor-basierende Anwendungen erstrecken sich von Satelliten bis zu Unterhaltungselektronik. Daher helfen Fortschritte in der Fertigung von Halbleiterspeichervorrichtungen, darunter Prozessverbesserungen und Schaltungsentwurf-bezogene Entwicklungen, die eine Skalierung auf eine höhere Speicherdichte und schnellere Betriebsgeschwindigkeiten ermöglichen, zur Durchsetzung von Leistungsstandards für andere digitale Logikfamilien.
Halbleiterspeichervorrichtungen werden im Allgemeinen entweder als flüchtige Speichervorrichtungen oder nicht-flüchtige Speichervorrichtungen eingeteilt. Im Gegensatz zu flüchtigen Speichervorrichtungen sind nicht-flüchtige Speicher in der Lage, Speicherdaten in Ermangelung an zugeführter Leistung zu speichern. Nicht-flüchtige Speichervorrichtungen, die permanente und re-programmierbare Speichermöglichkeiten enthalten, werden gewöhnlich für eine Programm- und Mikrokodespeicherung in einer Vielzahl von Anwendungen, die Computer, Luftfahrt, Telekommunikation und Unterhaltungselektronik enthalten, verwendet. Ein Beispiel einer nicht-flüchtigen Speichervorrichtung ist eine Flash-Speichervorrichtung.
Kürzlich wurden als Reaktion auf eine zunehmende Nachfrage für Speichervorrichtungen von höhere Dichte Multi-Bit(oder Multi-Level)-Speichervorrichtungen entwickelt, in denen mehrere Bits (d. h. 2 oder mehr Bits) in jeder Speicherzelle gespeichert werden. Ein Multi-Bit Flashspeicher ist ein Beispiel für eine solche Vorrichtung.
KURZFASSUNG
Ein Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf einen Negativspannungsgenerator gerichtet, der einen Gleichstromspannungsgenerator, der ausgebildet ist, um eine Gleichstromspannung zu erzeugen, einen Referenzspannungsgenerator, der ausgebildet ist, um eine Referenzspannung zu erzeugen, einen Oszillator, der ausgebildet ist, um einen Schwingungstakt zu erzeugen, eine Ladungspumpe die ausgebildet ist, um eine negative Spannung als Reaktion auf einen Pumpentakt zu erzeugen, und einen Spannungsdetektor, der ausgebildet ist, um die negative Spannung durch Vergleichen einer durch eine Spannungsteilung der Gleichstromspannung erhaltenen Teilungsspannung mit der Referenzspannung zu erfassen, und um den Pumpentakt entsprechend der erfassten negativen Spannung basierend auf dem Schwankungstakt zu erzeugen.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf eine nicht-flüchtige Speichervorrichtung gerichtet, die eine Spannungsgeneratorschaltung, die einen Hochspannungsgenerator, welcher ausgebildet ist, um eine negative Spannung und eine Wannenspannung zu erzeugen, enthält, und wenigstens eine Schaltung enthält, die wenigstens einen Schalter enthält, der ausgebildet ist, um die Hochspannung oder die Wannenspannung als Reaktion auf ein Freigabesignal zum Anlegen der negativen Spannung an eine Leitung entsprechend einer die negative Spannung zuführenden Wortleitung auszugeben. Der Hochspannungsgenerator und der Negativspannungsgenerator sind ausgebildet, um als Reaktion auf die jeweiligen unabhängigen Schwankungstakte zu operieren.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf einen Zeilendekoder gerichtet, der eine Blockwortleitung, einen Pull-Up-Schaltkreis, der ausgebildet ist, um eine Hochspannung an die Blockwortleitung als Reaktion auf ein Spannungsübertragungsfreigabesignal anzulegen, einen Pull-Down-Schaltkreis, der ausgebildet ist, um von der Blockwortleitung als Reaktion auf das Spannungsübertragungsfreigabesignal abgeschaltet zu werden, und um eine Spannung an die Blockwortleitung als Reaktion auf eine invertierte Version des Spannungsübertragungsfreigabesignal anzulegen, und eine Spannungsübertragungsschaltung enthält, die ausgebildet ist, um eine Mehrzahl von Auswahlleitungen mit einer Mehrzahl von Wortleitungen basierend auf einer Spannung der Blockwortleitung zu verbinden. Sowohl der Pull-Up-Schaltkreis als auch der Pull-Down-Schaltkreis ist bei einem n-dotierten aktiven Beriech ausgebildet, der in einer p-dotierten Wanne ausgebildet ist, wobei die p-dotierte Wanne innerhalb einer tiefen n-dotierten Wanne enthalten ist.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf eine nicht-flüchtige Speichervorrichtung gerichtet, die wenigstens eine erste Spannungsanlege-Durchlassschaltung, die ausgebildet ist, um eine positive Spannung an eine erste Leitung anzulegen, und wenigstens eine zweite Spannungsanlege-Durchlassschaltung enthält, die ausgebildet ist, um einen negative Spannung an eine zweite Leitung anzulegen. Wenn die negative Spannung an die zweite Leitung angelegt wird, wird die negative Spannung an eine Wanne angelegt, in der wenigstens eine zweite Spannungsanlege-Durchlassschaltung ausgebildet ist.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf eine nicht-flüchtige Speichervorrichtung gerichtet, die einen Niederspannungsgenerator, der ausgebildet ist, um eine Niederspannung als Reaktion auf einen ersten Trimmkode zu erzeugen, einen Negativspannungsgenerator, der ausgebildet ist, um eine negative Spannung als Reaktion auf einen zweiten Trimmkode zu erzeugen, einen Kodeumwandler, der ausgebildet ist, um einen Eingabelesekode in den ersten Trimmkode oder den zweiten Trimmkode umzuwandeln, und einen Kodegenerator enthält, der ausgebildet ist, um den Lesekode zu erzeugen.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf das Lesespannungserzeugungsverfahren einer nicht-flüchtigen Speichervorrichtung gerichtet, die eine Erzeugung eines Temperaturkodes entsprechend einer Temperatur, eine Korrektur eines Lesekodes mit dem Temperaturkode, ein Umwandeln des korrigierten Lesekodes in einen Niederspannungs-Trimmkode oder einen negativen Trimmkode, und ein Erzeugen einer Lesespannung als Reaktion auf den umgewandelten Lesekode enthält.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf ein Speichersystem, das eine nicht-flüchtige Speichervorrichtung enthält, und eine Speichersteuerung gerichtet, die ausgebildet ist, um die nicht-flüchtige Speichervorrichtung zu steuern. Die nicht-flüchtige Speichervorrichtung enthält einen Negativspannungsgenerator, der ausgebildet ist, um eine negative Spannung zu erzeugen, und wenigstens einen Zeilendekoder. Der wenigstens eine Zeilendekoder enthält einen Pull-Up-Schaltkreis, der ausgebildet ist, um eine Hochspannung an eine Blockwortleitung als Reaktion auf ein Spannungsübertragungsfreigabesignal anzulegen, und einen Pull-Down-Schaltkreis, der ausgebildet ist, um von der Blockwortleitung als Reaktion auf das Spannungsübertragungsfreigabesignal abgeschaltet zu werden, und um eine Wannenspannung an die Blockwortleitung als Reaktion auf eine invertierte Version des Spannungsübertragungsfreigabesignal anzulegen. Sowohl der Pull-Up-Schaltkreis als auch der Pull-Down-Schaltkreis ist bei wenigstens einem n-dotierten aktiven Bereich ausgebildet, der in einer p-dotierten Wanne ausgebildet ist, wobei die p-dotierte Wanne innerhalb einer tiefen n-dotierten Wanne enthalten ist. Wenn die negative Spannung zu wenigstens einer Wortleitung zugeführt wird, ist die Wannenspannung die negative Spannung.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung gerichtet, die Lesen der ersten Seitendaten von ausgewählten Speicherzellen und Programmieren der zweiten Seitendaten in die ausgewählten Speicherzellen basierend auf die gelesenen ersten Seitendaten. Wenigstens eine der Speicherzellen mit jeweils einer Schwellenspannung entsprechend eines ersten Negativ-Programmierzustands wird beim Lesen auf einen zweiten Negativ-Programmierzustand während des Programmierens programmiert.
Ein weiterer Aspekt der Ausführungsformen des erfinderischen Konzepts ist auf eine nicht-flüchtige Speichervorrichtung gerichtet, die eine Zellenmatrix, die eine Mehrzahl von an Schnittstellen von einer Mehrzahl an Wortleitungen und von einer Mehrzahl von Wegleitungen angeordneten Speicherzellen enthält, eine Spannungserzeugungsschaltung, die ausgebildet ist, um eine Wortleitungsspannung an eine Mehrzahl an Wortleitungen bereitzustellen, eine Eingabe-/Ausgabe-Schaltung, die ausgebildet ist, um in und aus ausgewählten Speicherzellen zu schreiben oder zu lesen und mit der Mehrzahl von Bitleitungen verbunden ist, und eine Steuerlogik enthält, die ausgebildet ist, um das Spannungserzeugungsbauteil oder die Eingabe-/Ausgabe-Schaltung derart zu steuern, dass die ausgewählte der Mehrzahl der Speicherzellen von einem ersten Negativ-Programmierzustand auf einen zweiten Negativ-Programmierzustand programmiert wird.
KURZE BESCHREIBUNG DER FIGUREN
Die vorstehenden und weiteren Aufgaben und Merkmale werden aus der nachfolgenden Beschreibung und unter Bezugnahme auf die folgenden Figuren ersichtlich, wobei sich über die ganzen verschiedenen Figuren, sofern nichts anderes spezifiziert ist, gleiche Bezugszeichen auf gleiche Bauteile beziehen.
1 zeigt ein Diagramm, das Schwellenspannungsverteilungen einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
2 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
3 zeigt ein Diagramm, das ein Beispiel eines in 2 dargestellten Hochspannungsgenerators zeigt.
4 zeigt ein Diagramm, das ein Beispiel eines in 3 dargestellten Spannungsdetektors für eine Programmierspannung zeigt.
5 zeigt ein Diagramm, das ein Beispiel eines in 2 dargestellten Niederspannungsgenerators zeigt.
6 zeigt ein Diagramm, das einen Trimmkodegenerator gemäß einer Ausführungsform des erfinderischen Konzepts darstellt.
7 zeigt ein Diagramm, das einen Trimmkodegenerator gemäß einer weiteren Ausführungsform des erfinderischen Konzepts darstellt.
8 zeigt ein Diagramm, das ein Beispiel eines in 5 dargestellten Schalters zeigt.
9 zeigt ein Diagramm, das einen Negativspannungsgenerator von 2 gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt.
10 zeigt ein Diagramm, das ein Beispiel eines in 9 dargestellten Negativspannungsgenerators zeigt.
11 zeigt ein Diagramm, das ein Beispiel eines in 10 dargestellten ersten Pegelwandlers zeigt.
12 zeigt ein Diagramm, das ein Beispiel eines in 9 dargestellten Negativspannungsgenerators für eine Wortleitung zeigt.
13 zeigt ein Diagramm, das einen Negativspannungsgenerator von 2 gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt.
14 zeigt ein Diagramm, das ein Beispiel einer Leseverifizierspannungs-Auswahlschaltung aus 2 darstellt.
15 zeigt ein Diagramm, das ein Beispiel eines in 14 dargestellten Peri-Spannungs-Auswahlschalters zeigt.
16 zeigt ein Diagramm, das ein Beispiel einer Wortleitungsspannungs-Auswahlschalterschaltung aus 2 darstellt.
17 zeigt ein Zeitdiagramm eines Wortleitungsspannungs-Auswahlvorgangs einer Wortleitungsspannungs-Auswahlschalterschaltung aus 16 während eines Programmvorgangs.
18 zeigt ein Diagramm zum Beschreiben eines in 17 dargestellten zweistufigen Verifiziervorgangs.
19 zeigt ein Zeitdiagramm eines Wortleitungsspannungs-Auswahlvorgangs einer Wortleitungsspannungs-Auswahlschalterschaltung in 18 gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts.
20 zeigt ein Diagramm, das ein Beispiel einer Auswahlleitungs-Steuerschaltung in 2 darstellt.
21 zeigt ein Diagramm, das ein Beispiel einer Auswahlleitungs-Auswahlschalterschaltung in 2 darstellt.
22 zeigt ein Diagramm, das ein Beispiel einer Wannenspannungs-Auswahlschalterschaltung in 2 darstellt.
23 zeigt ein Diagramm, das einen Zeilendekoder in 2 gemäß einer ersten Ausführungsform des erfinderischen Konzepts darstellt.
24 zeigt ein Diagramm, das einen Querschnitt eines Zeilendekoders geinäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
25 zeigt ein Diagramm, das eine Ausführungsform des Spannungssteuerverfahrens während eines Programmvorgangs einer nichtflüchtigen Speichervorrichtung in 2 darstellt.
26 zeigt ein Diagramm, das ein Verfahren zum Steuern einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt.
27 zeigt ein Diagramm, das ein Verfahren zum Steuern einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt.
28 zeigt ein Diagramm, das ein Verfahren zur Steuerung einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt.
29 zeigt ein Diagramm, das einen Zeilendekoder gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt.
30 zeigt ein Diagramm, das einen Zeilendekoder gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt.
31 zeigt ein Flussdiagramm, das ein Programmierverfahren gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt.
32 zeigt ein Flussdiagramm, das ein Programmierverfahren gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt.
33 zeigt ein Diagramm, das einen Spannungsimpuls einer Programmschleife gemäß einem zweistufigen Verifiziervorgang eines Programmierverfahrens in 32 darstellt.
34 zeigt ein Diagramm, das einen Spannungsimpuls gemäß einer Programmschleife darstellt, in der ein Verifiziervorgang auf einem gelöschten Zustand ausgeführt wird.
35 zeigt ein Flussdiagramm, das ein Leseverfahren gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
36 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
37 zeigt ein Diagramm, das einen in 36 dargestellten Kodeumwandler zeigt.
38 zeigt ein Diagramm, das einen in 37 dargestellten Temperaturkodegenerator zeigt.
39 zeigt ein Diagramm, das einen in 38 dargestellten Analog-Digital-Wandler zeigt.
40 zeigt ein Diagramm, das ein in 37 dargestelltes Temperaturoffsetregister zeigt.
41 zeigt ein Diagramm, das eine in 40 dargestellte Offsetregistereinheit zeigt.
42 zeigt ein Flussdiagramm, das ein Lesespannungserzeugungsverfahren darstellt, das einen Temperaturausgleich gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts verwendet.
43 zeigt eine Schwellenspannungsverteilung, die darstellt, dass eine Lesespannung von einer positiven Spannung auf eine negative Spannung gemäß einer Temperatur verändert wird.
44 zeigt eine Schwellenspannungsverteilung, die darstellt, dass eine Lesespannung von einer positiven Spannung auf eine negative Spannung vor und nach einem HTDR-Test verändert wird.
45 zeigt ein Blockdiagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
46 zeigt ein Blockdiagramm, das eine Speicherzellenmatrix in 45 darstellt.
47 zeigt ein Diagramm, das ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung in 45 gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt.
48 zeigt ein Funktionsdiagramm, das einen Programmvorgang von Speicherzellen mit einem Programmierzustand von 47 darstellt.
49 zeigt ein Diagramm, das ein Programmierverfahren einer nichtflüchtigen Speichervorrichtung in 45 gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt.
50 zeigt ein Funktionsdiagramm, das einen Programmvorgang von Speicherzellen mit einem Programmierzustand von 49 darstellt.
51 zeigt ein Diagramm, das ein Programmierverfahren einer nichtflüchtigen Speichervorrichtung in 45 gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt;
52 zeigt ein Funktionsdiagramm, das einen Programmvorgang von Speicherzellen mit einem Programmierzustand von 51 darstellt.
53 zeigt ein Flussdiagramm, das ein Programmierverfahren einer in 45 dargestellten nicht-flüchtigen Speichervorrichtung zeigt.
54 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
55 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
56 bis 64 zeigen Diagramme, die auf das erfinderische Konzept anwendbare Schwellenspannungsverteilungen darstellen.
65 bis 74 zeigen Diagramme, die Vorrichtungen darstellen, auf die das erfinderische Konzept angewandt wird.
DETAILLIERTE BESCHREIBUNG
Das erfinderische Konzept wird nachstehend mit Bezug auf die begleitenden Figuren besser verständlich, in denen Ausführungsformen des erfinderischen Konzepts gezeigt werden. Dieses erfinderische Konzept kann indes in vielen verschiedenen Ausbildungen verkörpert werden und soll nicht beschränkt auf die hierin dargelegten Ausführungsformen ausgelegt werden. Vielmehr sind diese Ausführungsformen derart vorgesehen, dass diese Offenbarung durchgängig und vollständig sein wird, und den Schutzbereich des erfinderischen Konzepts den Fachleuten vollständig vermittelt wird. In den Figuren können die Größen und relativen Größen der Schichten und Bereiche zum Zwecke der Klarheit übertrieben sein. Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente.
Es soll verstanden werden, dass obwohl die Begriffe erstens, zweitens, drittens, usw. zum Beschreiben verschiedener Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen verwendet werden können diese Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen nicht auf diese Begriffe beschränkt sein sollen. Diese Begriffe werden lediglich dazu verwendet, ein Element, eine Komponente, einen Bereich, eine Schicht oder eine Sektion von einem anderen Bereich, Schicht oder Sektion zu unterscheiden. Somit könnte eines erstes Element, Komponente. Bereich, Schicht oder Sektion, die nachstehend diskutiert sind, als ein zweites Element, Komponente, Bereich, Schicht oder Sektion werden, ohne von der Lehre des vorliegenden erfinderischen Konzepts abzuweichen.
Räumlich relative Begriffe, wie z. B. „unterhalb”, „unten”, „unter”, „darunter”, „oben”, „oberhalb” und dergleichen können hier für eine Vereinfachung der Beschreibung verwendet werden, um ein Element oder eine Merkmalsbeziehung zu einein weiteren Element(e) oder Merkmal(e), wie in den Figuren dargestellt, zu beschreiben. Es wird ferner verstanden, dass die räumlich relativen Begriffe beabsichtigen, verschiedene Orientierungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu den nicht in den Figuren dargestellten Orientierungen zu umfassen. Beispielsweise würden, falls die Vorrichtung in den Figuren umgedreht wird, die als „unterhalb” oder „unten” oder „darunter” beschriebenen Elemente, andere Elemente oder Merkmale dann bei den anderen Elementen und Merkmalen „nach oben” orientiert sein. Somit können die beispielhaften Begriffe „unten” und „unterhalb” beide Orientierungen, oben und unten, umfassen. Die Vorrichtung kann anders orientiert sein (90 Grad rotiert oder bei anderen Orientierungen) und die hier verwendeten räumlich relativen Beschreiber interpretieren es demgemäß. Zudem wird auch verstanden, dass, wenn eine Schicht sich als „zwischen” zwei Schichten bezieht, es die einzige Schicht zwischen den zwei Schichten sein kann, oder eine oder mehre dazwischenliegende Schichten können außerdem vorhanden sein.
Die nachfolgend verwendete Terminologie ist nur zum Zwecke der Beschreibung von besonderen beispielhaften Ausführungsformen und ist nicht dazu gedacht, das vorliegende erfinderische Konzept zu beschränken. Die hier verwendeten Singularformen „eine/einer/eines” und „der/die/das” sind dazu gedacht auch die Pluralformen zu umfassen, soweit der Zusammenhang nichts anderes klar anzeigt. Es wird ferner verstanden werden, dass die Begriffe „aufweisen” und/oder „aufweisend”, wenn sie in diesen Unterlagen verwendet werden, das Vorhandensein von genannten Merkmalen, ganzen Zahlen, Schritten, Abläufen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Ablaufen, Elementen, Komponenten und/oder Gruppen davon ausschließen. Der hier verwendete Begriff „und/oder” enthält eine oder alle Kombinationen von einem oder mehreren der zugehörigen ausgeführten Gegenstände.
Es wird verstanden werden, dass ein Element als „an”, „verbunden mit”, „gekoppelt an” oder „angrenzend an” ein anderes Element bezeichnet wird, das direkt an, verbunden, gekoppelt, angrenzt an das andere Element oder Schicht sein kann oder dazwischen liegende Elemente oder Schichten vorhanden sein können. Im Gegensatz, wenn ein Element als „direkt an”, „direkt verbunden mit”, „direkt gekoppelt mit” oder „unmittelbar angrenzend an” ein weiteres Element oder Schicht, sind keine dazwischenliegenden Elemente oder Schichten vorhanden.
Sofern nichts anderes definiert ist, haben alle hier verwendeten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die gleiche Bedeutung wie sie von einem gewöhnlichen Fachmann in dem Bereich, zu dem das Erfindungskonzept gehört, verstanden werden. Es wird weiter verstanden werden, dass hier verwendete Begriffe so interpretiert werden sollen, dass ihre Bedeutung übereinstimmend mit ihrer Bedeutung in dem Kontext dieser Beschreibung und der verwandten Technik ist, und nicht in einen idealisierten oder überformalen Art und Weise ausgelegt werden, außer wenn es ausdrücklich hier so definiert ist.
Eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann ein NAND-Flashspeicher, ein vertikaler NAND-Flashspeicher, ein NOR-Flashspeicher, ein resistiver Direktzugriffsspeicher (RRAM), ein Phasenwechsel-RAM (PRAM), ein magnetresistiver RAM (MRAM), ein Ferroelektrik-RAM (FRAM), ein Spinn-Transfer-Torque RAM (STT-RAM) oder dergleichen sein. Nachstehend wird zur Vereinfachung der Beschreibung angenommen, dass eine nicht-flüchtige Speichervorrichtung eine NAND-Flashspeichervorrichtung ist.
1 zeigt ein Diagramm, das Schwellenspannungsverteilungen einer nichtflüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 1 enthält eine Schwellenspannungsverteilung einen gelöschten Zustand E und Programmzustände P1, P2 und P3. Sowohl der gelöschte Zustand E als auch die Programmzustände P1, P2 und P3 werden verwendet, um 2-Bitdaten zu speichern, d. h. jedem ist ein entsprechender 2-Bit Speicherwert zugeordnet. Beispielweise wird der gelöschte Zustand verwendet, um „11” zu speichern, ein erster Programmierzustand P1 verwendet, um „01” zu speichern, ein zweiter Programmierzustand P2 verwendet, ums „00” zu speichern, und ein dritter Programmierzustand P3 verwendet, um „10” zu speichern. Allerdings sind die Zustände E, P1, P2 und P3 nicht darauf beschränkt.
Parameter, die eine Lese-/Schreibe-Geschwindigkeit, eine Zuverlässigkeit und eine Lebensdauer einer nicht-flüchtigen Speichervorrichtung bestimmen, enthalten ein Schwellenspannungsfenster, einen Abstand zwischen Schwellenspannungen, und einen Lesedurchlassspannungsbetrag. Hierbei zeigt der Abstand zwischen den Schwellenspannungen einen Abstand zwischen einer oberen Grenze eines vorherigen Programmierzustands und einer unteren Grenze eines angrenzenden Programmierzustands. Inzwischen ist der Lesedurchlassspannungsbetrag ein Betrag, der eine obere Grenze einer Schwellenspannung eines Programms (d. h. P3) mit der größten Schwellenspannungsverteilung übersteigt, und Lesestörungen minimiert.
Wie nachstehend erläutert wird, kann eine Ausführungsform des erfinderischen Konzepts einen Abtastunterschied durch Verteilen eines Abschnitts von Programmierzustandsschwellenspannungen unter 0 V und durch Sicherstellung des geeigneten Abstands zwischen den Schwellspannungen beizubehalten. Ein Beispiel dafür ist in 1 dargestellt, bei dem ein Abschnitt eines ersten Programmierzustands P1 unter 0 V verteilt ist. Das bedeutet, dass eine Verifizierspannung des ersten Programmierzustands P1 eine negative Spannung ist. Bei dieser Ausführungsform kann eine untere Grenze eines gelöschten Zustands E –4 V sein. Ferner kann eine Lesestörung minimiert werden, da eine Lesedurchlassspannung gemäß einer Ausführungsform des erfinderischen Konzepts relativ klein ist.
Im Fall einer in 1 dargestellten Schwellenspannungsverteilung ist ein Teil des ersten Programmierzustands P1 unter 0 V verteilt. Allerdings ist eine Schwellenspannungsverteilung des erfinderischen Konzepts nicht darauf beschränkt. Eine Schwellenspannungsverteilung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann derart ausgebildet sein, dass ein Teil des wenigstens eines Programmierzustands unter 0 V verteilt ist.
Ein eine negative Spannung an eine Wortleitung vorgesehener nicht-flüchtiger Speicher ist in der U. S. Offenlegungsschrift Nr. 2011-0051520 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
2 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 2 enthält eine nicht-flüchtige Speichervorrichtung 100 erste und zweite Mats 101 und 102, eine Spannungserzeugungsschaltung 104 eine Leseverifizierspannungs-Auswahlschalterschaltung 104, eine Wortleitungsspannungs-Auswahlschalterschaltung 105, eine Auswahlleitung 106, eine Auswahlleitungs-Auswahlschalterschaltung 107, eine Wannenspannungs-Auswahlschalterschaltung 108, erste und zweite Zeilendekoder 109 und 110, und eine Steuerlogik 111.
Sowohl die erste als auch die zweite Mat 101 und 102 enthalten eine Mehrzahl von Speicherblöcken (nicht gezeigt). Jeder der Mehrzahl der Speicherblöcke enthält eine Mehrzahl von Speicherzellen. Hierbei kann jede der Mehrzahl der Speicherzellen zwei oder mehrere Datenbits speichern. Nachstehend wird zur Erleichterung der Erläuterung angenommen, dass jede der Mehrzahl von Speicherzellen 2-Bitdaten speichert.
Die Spannungserzeugungsschaltung 103 erzeugt für einen Betrieb der nichtflüchtigen Speichervorrichtung 100 benötige Spannungen, und enthält einen Hochspannungsgenerator 121, einen Niederspannungsgenerator 122 und einen Negativspannungsgenerator 123, Der Hochspannungsgenerator 121 erzeugt eine Hochspannung VPP, eine Löschspannung VERS, eine Programmierspannung VPGM, eine Durchlassspannung VPASS und eine Lesedurchlassspannung VREAD. Der Niederspannungsgenerator 121 erzeugt eine Peri-Spannung VRV. Hierbei ist die Peri-Spannung VRV eine Spannung, die größer als 0 V und kleiner als die Lesedurchlassspannung VREAD ist. Der Negativspannungsgenerator 123 erzeugt eine an die ausgewählte Wortleitung angelegte negative Spannung NWL und eine negative Spannung NWELL für eine an eine Wanne einer Schaltung, an der die negative Spannung NWL angelegt ist, angelegte Wannenspannung.
Die Leseverifizierspannungs-Auswahlschaltschaltung 104 wählt die Peri-Spannung VLV oder die negative Spannung NWL als eine Leseverifizierspannung VRV aus. Hierbei ist die Leseverifizierspannung VRV eine mit einem Lesevorgang assoziierende Spannung, das bedeutet, eine Lesespannung oder eine Verifizierspannung. In dieser Ausführungsform wird, wenn die negative Spannung NWL an die Leseverifizierspannungs-Auswahlschalterschaltung 104 angelegt wird, eine Wanne der Leseverifizierspannungs-Auswahlschaltung 104 implementiert, um die negative Spannung NWELL zu empfangen. Wenn eine positive Spannung an die Leseverifizierspannungs-Auswahlschaltung 104 angelegt wird, wird die Wanne der Leseverifizierspannungs-Auswahlschaltung 104 implementiert, um eine Erdungsspannung (z. B. 0 V) zu empfangen.
Die Wortleitungsspannungs-Auswahlschalterschaltung 105 wählt die Programmierspannung VPGM oder die Leseverifizierspannung VRV als Wortleitungsspannung VWL aus. Bei dieser Ausführungsform wird, wenn die Leseverifizierspannung VRV eine negative Spannung ist, eine die Wortleitungsspannungs-Auswahlschalterschaltung 105 enthaltene Wanne implementiert, um die negative Wannenspannung NWELL zu empfangen. Das bedeutet, dass, wenn eine Lesespannung eine negative Spannung oder eine Verifizierspannung eine negative Spannung ist, einer Wanne der Wortleitungsspannungs-Auswahlschalterschaltung 105 die negative Wannenspannung NWELL zugeführt wird.
Der Auswahlleitungstreiber 106 empfängt die Durchlassspannung VPASS oder die Lesespannung VREAD, oder die Wortleitungsspannung VWL zum Anlegen an entsprechende Auswahlleitungen SI<m:0> (m ist eine ganze Zahl). In dieser Ausführungsform wird, wenn die Wortleitungsspannung VWL eine negative Spannung ist, eine Wanne des Auswahlleitungstreibers 106 implementiert, um die negative Spannung NWELL zu empfangen.
Die Auswahlleitungs-Auswahlschalterschaltung 107 empfängt eine Hochspannung VPP und verbindet eine Mehrzahl von Auswahlleitungen SI<m:0> mit ersten Auswahlleitungen SI_1<m:0> oder mit zweiten Auswahlleitungen SI_2<m:0> als Reaktion auf eine Eingabeadresse. Bei dieser Ausführungsform wird, wenn eine negative Spannung an wenigstens einer der Mehrzahl der Auswahlleitungen SI<m:0> angelegt wird, eine Wanne der Auswahlleitungs-Auswahlschalterschaltung 107 implementiert, um die negative Spannung NWELL zu einpfangen.
Die Wannenspannungs-Auswahlschalterschaltung 108 empfängt die Hochspannung VPP und die negative Spannung NWELL und wählt, ob die negative Spannung NWELL an den ersten Zeilendekoder 109 oder an den zweiten Zeilendekoder 110 angelegt ist, als Reaktion auf die Wannenspannungsauswahlsignale WS1 und Ws2. Hierbei ist eine an eine Wanne des ersten Zeilendekoders 109 angelegte Spannung eine erste Wannenspannung VWELL1 und eine an eine Wanne des zweiten Zeilendekoders 110 angelegte Spannung ist eine zweite Wannenspannung VWELL2.
Sowohl der erste als auch der zweite Zeilendekoder 109 und 110 wählen einen einer Mehrzahl von Speicherblöcken aus, die in einer entsprechenden der ersten und zweiten Mat 101 und 102 als Reaktion auf eine Eingabeadresse enthalten sind.
Der erste Zeilendekoder 109 empfängt Vorspannungsspannungen von der Mehrzahl der ersten Auswahlleitungen SI_1<m:0> und überträgt die Vorspannungsspannungen an entsprechende Wortleitungen eines ausgewählten Speicherblocks der ersten Mat 101. Hierbei enthalten die Vorspannungsspannungen die Programmierspannung VPGM, die Lesespannung VR, eine Verifizierspannung VF, eine Durchlassspannung VPASS, eine Lesedurchlassspannung VREAD, eine Löschspannung VERS und dergleichen.
Der zweite Zeilendekoder 110 empfängt Vorspannungsspannungen von der Mehrzahl der zweiten Auswahlleitungen SI_2<m:0> und überträgt die Vorspannungsspannungen zu entsprechenden Wortleitungen eines ausgewählten Speicherblocks der zweiten Mat 101.
Bei dieser Ausführungsform ist eine Wanne (nicht gezeigt) des ersten Zeilendekoders 109 von einer Wanne (nicht gezeigt) des zweiten Zeilendekoders 110 isoliert. Zu der Wanne des ersten Zeilendekoders 109 wird die erste Wannenspannung VWELL1 zugeführt und der Wanne des zweiten Zeilendekoders 110 wird die zweite Wannenspannung VWELL2 zugeführt.
Diese Ausführungsform ist, wenn eine der Vorspannungsspannungen eine negative Spannung ist, eine entsprechende der ersten und zweiten Wannenspannungen VWELL1 und VWELL2 eine negative Spannung. Beispielsweise ist, wenn eine negative Spannung an eine durch eine Eingabeadresse ausgewählte Wortleitung in einem zweiten Speicherblock der ersten Mat 101 angelegt wird, die erste Wannenspannung VWELL1 eine negative Spannung.
Inzwischen sind der erste Zeilendekoder 109 und der zweite Zeilendekoder 110, die in 2 dargestellt sind, zwischen der ersten Mat 101 und der zweiten Mat 102 positioniert. Allerdings sind die Positionen der Zeilendekoder gemäß dem erfinderischen Konzept nicht darauf beschränkt. Als Beispiele werden Zeilendekoderpositionen gemäß dem erfinderischen Konzept in der U. S. Offenlegungsschrift Nr. 2011-0096602 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
Die Steuerungslogik 111 steuert einen gesamten Betrieb der nicht-flüchtigen Speichervorrichtung 100. Die Steuerlogik 111 analysiert Steuersignale und einen Befehl, die aus einer externen Vorrichtung vorgesehen sind, und steuert die Spannungserzeugungsschaltung 103, die Leseverifizierspannungs-Auswahlschalterschaltung 104, die Wortleitungsspannungs-Auswahlschalterschaltung 105, den Auswahlleitungstreiber 106, die Auswahlleitungs-Auswahlschalterschaltung 107 und die Wannenspannungs-Auswahlschalterschaltung 108 als Reaktion auf das analysierte Ergebnis.
Die nicht-flüchtige Speichervorrichtung 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann derart ausgebildet sein, dass eine negative Spannung NWL an eine ausgewählte Wortleitung über die Leseverifizierspannungs-Auswahlschalterschaltung 104, die Wortleitungsspannungs-Auswahlschalterschaltung und des Auswahlleitungstreibers 106 und der Steuerung der Steuerungslogik 111 angelegt wird. Ferner kann die nicht-flüchtige Speichervorrichtung 100 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts derart ausgebildet sein, dass die negative Spannung NWELL an eine Wanne angelegt wird, in der Schaltungen, zu denen die negative Spannung NWELL zugeführt wird, ausgebildet sind.
HOCHSPANNUNGSGENERATOR
3 zeigt ein Diagramm, das ein Beispiel eines in 2 dargestellten Hochspannungsgenerators zeigt. Mit Bezugnahme auf 3 enthält ein Hochspannungsgenerator 121 einen Referenzspannungsgenerator 131 für eine Hochspannung, einen Oszillator 132 für eine Hochspannung, einen Programmierspannungsdetektor 133, eine Programmierspannungspumpe 134, einen Durchlassspannungsdetektor 135, eine Durchlassspannungspumpe 136, einen Peri-Spannungsdetektor 137, eine Peri-Spannungspumpe 138, einen Hochspannungsdetektor 139, eine Hochspannungspumpe 140, einen Lesedurchlassspannungsdetektor 141, eine Lesedurchlassspannungspumpe 142, einen Löschspannungsdetektor 143 und eine Löschspannungspumpe 144.
Der Referenzspannungsgenerator 131 für eine Hochspannung erzeugt eine Referenzspannung Vref_HV für eine Hochspannung.
Der Oszillator 132 für eine Hochspannung erzeugt einen Takt CLK_HV für eine Hochspannung.
Der Programmierspannungsdetektor 133 empfängt die Referenzspannung Vref_HV für eine Hochspannung und den Takt CLK_HV für eine Hochspannung und erfasst eine Programmierspannung VPGM, um auf einen Takt CLK_PGMP für eine Programmierspannung zu erzeugen.
Die Programmierspannungspumpe 134 empfängt einen Takt CLK_PGMP für eine Programmierspannung und erzeugt eine Programmierspannung VPGM über einen Verstärkungsvorgang.
Der Durchlassspannungsdetektor 135 empfängt die Referenzspannung Vref_HV für eine Hochspannung und der Takt CLK_HV für eine Hochspannung und erfasst eine Durchlassspannung VPASS, um einen Takt CLK_PASSP für eine Durchlassspannung zu erzeugen.
Die Durchlassspannungspumpe 136 empfängt den Takt CLK_PASSP für eine Durchlassspannung und erzeugt eine Pumpenspannung Vpump_PASS für eine Durchlassspannung.
Der Peri-Spannungsdetektor 137 empfängt die Referenzspannung Vref_HV für eine Hochspannung und den Takt CLK_HV für eine Hochspannung und empfängt eine Pumpenspannung VLVP für eine Peri-Spannung, um einen Takt CLK_LVP für eine Peri-Spannung zu erzeugen.
Die Peri-Spannungspumpe 138 empfängt den Takt CLK_LVP für eine Per-Spannung, um die Pumpenspannung VLVP für eine Peri-Spannung zu erzeugen.
Der Hochspannungsdetektor 139 empfängt die Referenzspannung Vref_HV für eine Hochspannung und den Takt CLK_HV für eine Hochspannung und erfasst die Hochspannung VPP, um einen Takt CLK_PPP für eine Hochspannung zu erzeugen.
Die Hochspannungspumpe 41 empfängt den Takt CLK_PPP für eine Hochspannung, um die Hochspannung VPP zu erzeugen.
Der Lesedurchlassspannungsdetektor 141 empfängt die Referenzspannung Vref_HV für eine Hochspannung und den Takt CLK_HV für eine Hochspannung und erfasst die Lesedurchlassspannung VREAD, um einen Takt CLK_READP für eine Durchlassspannung zu erzeugen.
Die Lesedurchlassspannungspumpe 142 empfängt den Takt CLK_READP für eine Durchlassspannung, um die Lesedurchlassspannung VREAD zu erzeugen.
Der Löschspannungsdetektor 143 empfängt die Referenzspannung Vref_HV für eine Hochspannung und den Takt CLK_HV für eine Hochspannung und erfasst die Löschspannung VERS, um einen Takt CLK_ERSP für eine Löschleistungszuführspannung zu erzeugen.
Die Löschspannungspumpe 144 empfängt den Takt CLK_ERSP für eine Löschleistungszuführspannung, um die Löschspannung VERS zu erzeugen.
Wie vorstehend beschrieben, enthält der Hochspannungsgenerator 121 von diesem Beispiel sechs Ladungspumpen 134, 136, 138, 140, 142 und 144. Jede der Ladungspumpen 134, 136, 138, 140, 142 und 144 enthält eine Mehrzahl von Verstärkungsschaltungen (nicht gezeigt), die ausgebildet sind, um eine Summe einer aus einem vorherigen Stadium empfangene Spannung und eine im aktuellen Stadium erzeugte Spannung als ein Verstärkungsspannungsergebnis auszugeben. Hierbei enthält jede der der Mehrzahl der Verstärkungsschaltungen einen eine Spannung als Reaktion auf einen Takt erzeugenden Kondensator (nicht gezeigt) und ein Ladungsübermittlungselement (nicht gezeigt), das eine von dem Kondensator erzeugte Spannung und eine von einem vorherigen Stadium empfangene Spannung zu einem nächsten Stadium überträgt. Ladungspumpen und Spannungsdetektoren innerhalb des Hochspannungsgenerators 121 sind bei entsprechenden Betriebszuständen als Reaktion auf die Steuerung der Steuerlogik 111 aktiviert, um für entsprechende Operationen benötigte Spannungen zu erzeugen.
Beispiele von Ladungspumpen der vorliegenden Ausführungspumpen sind in der U. S. Offenlegungsschrift Nr. 2007-0146052 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird. Ein Beispiel eines Hochspannungsgenerators der vorliegenden Ausführungsformen ist in dem U. S. Patent Nr. 7,649,785 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
SPANNUNGSDETEKTOR FÜR EINE HOCHSPANNUNG
4 zeigt ein Diagramm, das ein Beispiel eines in 3 dargestellten Spannungsdetektor für eine Programmierspannung zeigt. Mit Bezugnahme auf 4 enthält ein Spannungsdetektor für eine Programmierspannung 133 ein Leistungszuführbauteil 151, ein Spannungsteilerbauteil 152, ein Strompfad-Ausbildungsbauteil 153, ein Vergleichsbauteil 154 und ein Steuerungsbauteil 155.
Das Leistungszuführbauteil 151 unterbricht Verbindungen zwischen einer Leistungszuführspannung VDD und einer Programmierspannung VPGM als Reaktion auf ein Programmierspannungsfreigabesignal PGM_EN. Das Leistungszuführbauteil 151 enthält einen PMOS-Transistor PM_H und erste und zweite Verarmungstransistoren DM1_H und DM2_H, die in Reihe geschaltet sind. Ein Gate des PMOS-Transistors PM_H ist verbunden, um das Programmierspannungsfreigabesignal PGM_EN zu empfangen. Ein Gate des ersten Verarmungstransistors DM1_H ist verbunden, um eine invertierte Version des Programmierspannungsfreigabesignals PGM_EN zu empfangen. Ein Gate des zweiten Verarmungstransistors DM2_H ist mit einem Leistungszuführanschluss Vdd verbunden. Der erste und der zweite Verarmungstransistor DM1_H und DM2_H hindern den PMOS-Transistor PM_H vom Versagen aufgrund der Programmierspannung VPGM.
Das Spannungsteilerbauteil 152 ist mit einem Erfassungsknoten ND_H und einem Vergleichsknoten NC_H verbunden und teilt die von einer Ladungspumpe 134 (Bezugnahme auf 3) mit einer Mehrzahl von in Reihe verbundenen Widerständen R2_H bis R5_H angelegte Programmierspannung VPGM. Das Spannungsteilerbauteil 152 enthält eine Mehrzahl von Widerständen R2_H bis R5_H, Transistoren für eine Hochspannung HM0_H bis HM2_H, Schalter SW0_H bis SW2_H und einen Verarmungstransistor DM3_H.
Die Mehrzahl der Widerstände R2_H bis R5_H ist in Reihe geschaltet. Drei Widerstände R3_H, R4_H, R5_H unter der Mehrzahl der Widerstände R2_H bis R5_H sind gemäß einem entsprechenden Trimmkode kurzgeschlossen, so dass die Programmierspannung VPGM mit einer Spannung geteilt wird. Bei dem Beispiel aus 4 sind drei Widerstände R3_H, R4_H und R5_H in der Lage, gemäß eines Trimmkodes TRM0_H bis TRM2_H kurzgeschlossen zu sein. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das erfinderische Konzept kann wenigstens einen Widerstand enthalten, der in der Lage ist, nach wenigstens einem Trimmkode kurzgeschlossen zu sein.
Der Transistor HM0_H für eine Hochspannung ist parallel mit dem Widerstand R5_H geschaltet, der Transistor HM1_H für eine Hochspannung ist parallel mit dem Widerstand R4_H geschaltet und der Transistor HM2_H für eine Hochspannung ist parallel mit dem Widerstand R3_H geschaltet.
Ein Schalter SW0_H ist mit einem Gate des Transistors HM0_H für eine Kochspannung verbunden, ein Schalter SW1_H ist mit einem Gate des Transistors HM1_H für eine Hochspannung verbunden, und ein Schalter SW2_H ist mit einem Gate des Transistors HM2_H für eine Hochspannung verbunden.
Die Schalter SW0_H bis SW2_H empfangen Trimmkodes TRM0_H bis TRM2_H und eine Hochspannung VPP, und übermitteln entsprechende Spannungen zu Gates der entsprechenden Transistoren für eine Hochspannung als Reaktion auf Eingabe-Trimmkodes TRM0_H bis TRM2_H.
Ein Verarmungstransistor DM3_H ist zwischen den Widerstand R2_H und den Vergleichsknoten NC_H geschaltet. Der Verarmungstransistor DM3_H hindert wenigstens einen der Niederspannungstransistoren des Vergleichsbauteils 154 vom Versagen aufgrund der Programmierspannung VPGM.
Das Stromdurchlass-Ausbildungsbauteil 153 ist zwischen den Vergleichsknoten NC_H und einen Erdungsanschluss geschaltet und bildet einen aktiven Strompfad als Reaktion auf ein Freigabesignal für eine Programmierspannung PGM_EN aus. Das Stromdurchlass-Ausbildungsbauteil 153 enthält einen Widerstand R1_H und einen NMOS-Transistor NM_H. Hierbei ist ein Ende des Widerstands R1_H mit dem Vergleichsknoten NC_H verbunden. Der NMOS-Transistor NM_H ist zwischen das andere Ende des Widerstands R1_H1 und einen Erdungsanschluss geschaltet und weist ein Gate auf, das verbunden ist, um eine Spannung entsprechend des Freigabesignals für eine Programmierspannung PGM_EN zu empfangen.
Das Vergleichsbauteil 154 vergleicht eine Referenzspannung für eine Hochspannung Vref_HV und eine Spannung eines Vergleichsknotens NC_H, um einen Takt für eine Programmierspannung CLK_PGMP zu erzeugen. Das Vergleichsbauteil 154 enthält einen Vergleicher 156 und ein Logikbauteil 157. Der Vergleicher 156 enthält einen die Referenzspannung für eine Hochspannung Vref_HV empfangenden positiven Eingabeanschluss und einen eine Spannung des Vergleichsknotens NC_H empfangenden negativen Eingabeanschluss. Bei dieser Ausführungsform wird der Vergleicher 156 durch einen Differentialverstärker implementiert. Das Logikbauteil 157 erzeugt den Takt für eine Programmierspannung CLK_PGMP durch ANDing einer Abgabe des Vergleichers 156, des Freigabesignals für eine Programmierspannung PGM_EN und des Takts für die Hochspannung CLK_HV.
Das Steuerungsbauteil 155 steuert die Aktivierung des Leistungszuführbauteil 151 und des Stromdurchlass-Ausbildungsbauteils 153 als Reaktion auf das Freigabesignal für das Programmieren PGM_EN. Das Steuerungsbauteil 155 enthält einen ersten Wechselrichter 158 und einen zweiten Wechselrichter 159. Der erste Wechselrichter 158 kehrt das Freigabesignal für ein Programmieren PGM_EN um, und eine Abgabe des ersten Wechselrichters 158 ist an ein Gate des ersten Verarmungstransistors DM1_H des Leistungszuführbauteils 151 angelegt. Der zweite Wechselrichter 159 kehrt eine Abgabe des ersten Wechselrichters 158 um. Eine Abgabe des zweiten Wechselrichters 159 ist an ein Gate des NMOS-Transistors NM_H des Stromdurchlass-Ausbildungsbauteils 153 angelegt.
Ein in 3 dargestellter Spannungsdetektor 133 für eine Hochspannung wurde vorstehend in Verbindung mit 4 beschrieben. Es sei angemerkt, dass die verbleibenden Spannungsdetektoren 133, 135, 137, 139, 141 und 143 der 3 ähnlich ausgebildet sind.
NIEDERSPANNUNGSTRANSISTOR
5 zeigt ein Diagramm, das ein Beispiel eines in 2 dargestellten Niederspannungsgenerators zeigt. Mit Bezugnahme auf 5 enthält ein Niederspannungsgenerator 122 ein Leistungszuführbauteil 161, ein Spannungsteilerbauteil 162, ein Vorspannungsstrombauteil 163 und ein Vergleichsbauteil 164.
Die Leistungszuführspannung 161 entscheidet eine Zufuhr einer von einer Hochspannung 121 angelegten Pumpenspannung für eine Peri-Spannung VLVP (Bezugnahme auf 2). Die Leistungszuführspannung 161 enthält einen PMOS-Transistor PM_L.
Das Spannungsteilerbauteil 162 ist zwischen einen Abgabeknoten NO_L und einen Vergleichsknoten NC_L geschaltet und gibt eine Peri-Spannung VLV an den Abgabeknoten NO_L durch Teilen der Pumpenspannung für eine Peri-Spannung VLVP entsprechend eines Trimmkodes aus.
Das Spannungsteilerbauteil 162 enthält eine Mehrzahl von in Reihe geschalteten Widerständen R2_L bis R4_L, parallel mit der Mehrzahl der jeweiligen Widerstände R2_L bis R4_L geschalteten Transistoren M0_L bis M2_L, und mit Gates des jeweiligen Transistors M0_L bis M2_L verbundenen Schalter SW0_L bis SW2_L. Die Mehrzahl der Widerstände R2_L bis R4_L ist entsprechend der jeweiligen Trimmkodes TRM0_L bis TRM2_L kurzgeschlossen. In 5 sind beispielhaft drei Widerstände R2_L bis R4_L dargestellt, die entsprechend eines Trimmkodes kurzgeschlossen werden können. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das Spannngsteilungsbauteil gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann wenigstens einen Widerstand enthalten, der in der Lage ist, entsprechend wenigstens eines Trimmkodes kurzgeschlossen zu werden.
Jeder der Schalter SW0_L bis SW2_L empfängt einen entsprechenden der Trimmkodes TRM0_L bis TRM2_L und die Pumpenspannung für eine Peri-Spannung VLVP, und eine Spannung entsprechend eines Trimmkodes ist an einem Gate eines entsprechenden Transistors vorgesehen.
Das Vorspannungsstrombauteil 163 ist zwischen den Vergleichsknoten NC_L und einen Erdungsanschluss geschaltet, und leitet einen konstanten Strom bei einem Aktivieren des Niederspannungsgenerators 122 ab. Das Vorspannungsstrombauteil 163 enthält einen Widerstand R1_L.
Das Vergleichsbauteil 164 vergleicht eine Spannung des Vergleichsknotens NC_L und der Referenzspannung für eine Niederspannung Vref_LV, um ein Aktiveren des Leistungszuführbauteils 161 zu entscheiden. Beispielsweise fährt das Vergleichsbauteil 164 fort, um das Leistungszuführbauteil 161 zu aktivieren, wenn die Spannung des Vergleichsknotens NC_L nicht mit der Referenzspannung für eine Niederspannung Vref_LV identisch ist. Das Vergleichsbauteil 164 enthält einen eine Spannung des Vergleichsknotens NC_L empfangenden positiven Eingabeanschluss und einen die Referenzspannung für eine Niederspannung Vref_LV empfangenden negativen Eingabeanschluss.
TRIMMKODEGENERATOR
6 zeigt ein Diagramm, das einen Trimmkodegenerator gemäß einer Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 6 enthält ein Trimmkodegenerator 165 ein erstes Daten-Latch 166 und ein zweites Daten-Latch 167.
Zur Erleichterung der Erläuterung wird angenommen, dass das erste Latch 166 Daten auf einer Lesespannung festhält und das zweite Daten-Latch 167 Daten auf einer Verifizierspannung festhält. Um eine Lesespannung mit einem Niederspannungsgenerator 122 (Bezugnahme auf 5) zu erzeugen, gibt das erste Daten-Latch 166 festgehaltene Daten als einen i-ten Trimmkode (TRMi_L) (i ist eine ganze Zahl von 1 oder mehr) als Reaktion auf ein erstes Trimmkodeeingabesignal TEN1. Andererseits gibt, um eine Verifizierspannung mit dem Niederspannungsgenerator 122 zu erzeugen, das zweite Daten-Latch 167 festgehaltene Daten als einen i-ten Trimmkode (TRMi_L) als Reaktion auf ein zweites Trimmkodefreigabesignal TEN2 aus.
7 zeigt ein Diagramm, das einen Trimmkodegenerator gemäß einer weiteren Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 7 enthält ein Trimmkodegenerator 168 eine erste E-Sicherung 169, eine zweite E-Sicherung 170 und einen Schalter 171.
Zur Erleichterung der Erläuterung wird angenommen, dass die erste E-Sicherung 169 einen E-Sicherungswert entsprechend einer Lesespannung speichert und die zweite E-Sicherung 170 einen E-Sicherungswert entsprechend einer Verifizierspannung speichert. Um eine Lesespannung mit einem Niederspannungsgenerator 122 (Bezugnahme auf 5) zu erzeugen, bestimmt der Schalter 171 einem Einschaltzustand entsprechend eines E-Sicherungswerts der ersten E-Sicherung 169, und gibt Daten als einen i-ten Trimmkode TRMi_L (i ist eine ganze Zahl von 1 oder mehr) aus. Andererseits entscheidet, um eine Verifizierspannung mit dem Niederspannungsgenerator 122 zu erzeugen, der Schalter 121 einen Einschaltzustand entsprechend eines E-Sicherungswerts der zweiten E-Sicherung 170 und gibt entsprechende Daten als einen i-ten Trimmkode TRMi_L aus.
TRIMMSCHALTER
8 zeigt ein Diagramm, das ein Beispiel eines in 5 dargestellten Schalters SW0_L zeigt. Mit Bezugnahme auf 8 enthält ein Trimmschalter SW0_L einen ersten und einen zweiten PMOS-Transistor PM1 und PM2, einen ersten und zweiten NMOS-Transistor NM1 und NM2, und einen ersten und einen zweiten Wechselrichter INV1 und INV2. Der Trimmschalter LV_SW0 ist ein Pegelwandler, der einen Pegel eines Trimmkodes TRM0_1 in eine Pumpenspannung für eine Peri-Spannung VLVP umwandelt. Hierbei weist der Trimmkode TRM0_L einen Pegel einer Leistungszuführspannung VDD auf, der geringer als die Pumpenspannung VLVP für eine Peri-Spannnung ist. Die Konfigurationen der zweiten und dritten Schalter SW1_L und SW2_L, die in 5 gezeigt sind, sind die gleichen oder im Wesentlichen die gleichen als die des ersten Schalters SW0_L.
ERSTE AUSFÜHRUNGSFORM DES NEGATIVSPANNUNGSWANDLERS
9 zeigt ein Diagramm, das einen Negativspannungsgenerator in 2 gemäß einer ersten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 9 enthält ein Negativspannungsgenerator 123 einen Gleichstrom(DC)-Spannungsgenerator 181, einen Referenzspannungsgenerator 182, einen Oszillator 183, einen Negativspannungsdetektor 184, eine Negativspannungspumpe 185 und einen Negativspannungsgenerator 186 für eine Wortleitung.
Der DC-Spannungsgenerator 181 erzeugt eine DC-Spannung VDC_NEG. Hierbei ist die DC-Spannung VDC_NEG eine Sourcespannung zum Erzeugen der negativen Spannung NWELL, wobei die negative Spannung NWELL durch eine Spannungsteilung der Wannenspannung erzeugt wird.
Der Referenzspannungsgenerator 182 erzeugt eine Referenzspannung Vref_NEG. Hierbei kann die Referenzspannung Vref_NEG verwendet werden, um ein Erzeugen eines Takts der negativen Spannungspumpe CLK_NEGP zu steuern.
Der Oszillator 183 oszilliert einen Takt für eine negative Spannung CLK_NEG. Bei dieser Ausführungsform kann der Takt für eine negative Spannung 30ns sein. Hierbei ist der Oszillator 183 unabhängig von einem Oszillator 132 eines Hochspannungsgenerators 121 in 3. Bei einer weiteren Ausführungsform kann der Oszillator 183 der Oszillator 183 des Hochspannungsgenerators 132 in 3 sein.
Der Negativspannungsdetektor 184 empfängt die DC-Spannung VDC_NEG, eine Referenzspannung Vref_NEG und den Takt für eine negative Spannung CL_NEG, und erfasst eine negative Spannung NWELL für eine Wannenspannung, um einen Takt für eine negative Spannungspumpe CLK_NEGP zu erzeugen.
Die negative Spannungspumpe 185 erzeugt die negative Spannung NWELL für eine Wannenspannung als Reaktion auf den Takt für eine negative Spannungspumpe CLK_NEGP. Mittlerweile wird die negative Spannung für eine Wannenspannung NWELL auf einfache Weise aufgrund äußerer Einflüsse verändert und insbesondere durch Kapazitäten von Wannen beeinflusst. Aus diesem Grund ist es notwendig, eine stabile negative Spannung an eine Wortleitung anzulegen.
Der Negativspannungsgenerator 186 für eine Wortleitung empfängt die negative Spannung NWELL für eine Wannenspannung von der Negativspannungspumpe 185, die DC-Spannung VDC_NEG und die Referenzspannung Vref_NEG, und erzeugt eine negative Spannung NWL, die an eine Wortleitung anlegbar ist. Hierbei ist die negative Spannung für eine Wannenspannung NWELL an eine Wanne angelegt, die eine Schaltung (nicht gezeigt) aufweist, zu der eine negative Spannung zugeführt wird, und die negative Spannung NWL ist an einer Wortleitung und/oder wenigstens an einer Leitung (z. B. eine Auswahlleitung) entsprechend der wenigstens einen Wortleitung angelegt.
NEGATIVSPANNUNGSVORRICHTUNG
10 zeigt ein Diagramm, das ein Beispiel eines in 9 dargestellten Negativspannungsgenerators 184 zeigt. Mit Bezugnahme auf 10 enthält der Negativspannungsgenerator 184 ein Leistungszuführbauteil 191, ein Spannungsteilerbauteil 192, ein Abgabebauteil 193, ein Vergleichsbauteil 194 und ein Steuerungsbauteil 195.
Das Leistungszuführbauteil 191 steuert eine Zufuhr einer DC-Spannung VDC_NEG als Reaktion auf ein Negativspannungsfreigabesignal NV_EN. Das Leistungszuführbauteil 191 enthält einen PMOS-Transistor PM und einen Widerstand R1.
Ein Gate des PMOS-Transistors PM ist verbunden, um ein invertiertes Negativspannungsfreigabesignal NV_EN zu empfangen. Der Widerstand R1 ist zwischen ein Ende des PMOS-Transistors PM und einen Vergleichsknoten NC geschaltet, und leitet einen Strom entsprechend eines Spannungsunterschieds zwischen der DC-Spannung VDC_NEG und einer Spannung eines Vergleichsknoten VC in einen aktiven Strompfad ab.
Das Spannungsteilerbauteil 192 teilt die DC-Spannung VDC_NEG mit einer Mehrzahl von in Reihe geschalteten Widerständen R2 bis R5. Das Spannungsteilerbauteil 192 enthält eine Mehrzahl von Widerständen R2 bis R5, Transistoren für eine Hochspannung HM0 bis HM2 und Pegelwandler LS0 bis LS2.
Die Mehrzahl der Widerstände R2 bis R5 ist in Reihe geschaltet. Die Widerstände R2, R3 und R4 aus der Mehrzahl der Widersstände R2 bis R5 können nach entsprechender Trimmkodes TRM0 bis TRM2 und nTRM0 bis nTRM2 kurzgeschlossen werden. In dem Beispiel von 10 sind drei Widerstände R2, R3 und R4 in der Lage, entsprechend eines Trimmkodes kurzgeschlossen zu werden. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das erfinderische Konzept enthält wenigstens einen Widerstand, der entsprechend wenigstens eines Trimmkodes kurzgeschlossen werden kann.
Der erste Hochspannungstransistor HM0 ist parallel mit dem Widerstand R4 geschaltet, der zweite Hochspannungstransistor HM1 ist parallel mit dem Widerstand R3 geschaltet und der dritte Hochspannungstransistor HM2 ist parallel mit dem Widerstand R2 geschaltet. Wannen der ersten bis dritten Transistoren für eine Hochspannung HM0 bis HM2 werden mit einer negativen Spannung NWELL für eine Wannenspannung versorgt.
Der erste Pegelwandler LS0 enthält einen einen Trimmkode TRM0 empfangenden positiven Eingabeanschluss In, einen einen invertierten Trimmkode nTRM0 empfangenden negativen Eingabeanschluss nIn, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungseingabeanschluss Vneg und einen einen Pegel entsprechend des Trimmkodes TRM0 ausgebenden Abgabeanschluss Out.
Der Abgabeanschluss Out des ersten Pegelwandlers LS0 ist mit einem Gate des ersten Hochspannungstransistors HM0 verbunden. Der zweite und der dritte Pegelwandler LS1 und LS2 können genau so wie der erste Pegelwandler LS0 ausgebildet sein.
Das Abgabebauteil 193 gibt eine negative Spannung NWELL eines Erfassungsknotens ND als Reaktion auf ein invertiertes Negativspannungsfreigabesignal NV_EN aus. Das Abgabebauteil 193 ist zwischen den Erfassungsknoten ND und einen Erdungsanschluss geschaltet. Bei dieser Ausführungsform enthält das Abgabebauteil 193 einen NMOS-Transistor HNM. Hierbei kann der NMOS-Transistor HNM ein Hochspannungstransistor sein. Ein Körper des NMOS-Transistors HNM ist mit dem Erfassungsknoten ND verbunden.
Das Vergleichsbauteil 194 vergleicht eine Referenzspannung für eine negative Spannung Vref_NV und eine Spannung des Vergleichsknotens NC, um einen Takt für eine negative Spannung CLK_NEGP zu erzeugen. Das Vergleichsbauteil 194 enthält einen Vergleicher 196 und ein Logikbauteil 197. Der Vergleicher 196 enthält einen Vergleicher 196 und ein Logikbauteil 197. Der Vergleicher 196 enthält einen die Referenzspannung für eine negative Spannung Vref_NEG empfangenden positiven Eingabeanschluss und einen eine Spannung des Vergleichsknotens NC empfangenden negativen Eingabeanschluss. Bei dieser Ausführungsform ist der Vergleicher 196 durch einen Differenzialverstärker implementiert. Das Logikbauteil 197 erzeugt einen Takt für eine negative Spannung CLK_NEGP durch Ausführen eines logischen AND des Takts für eine negative Spannung CLK_NEG, eine Ausgabe des Vergleichers 196 und ein Negativspannungsfreigabesignal NV_EN.
Das Steuerungsbauteil 195 entscheidet Aktivierungen des Leistungszuführbauteils 191 und des Abgabebauteils 193 als Reaktion auf das Negativspannungsfreigabesignal NV_EN. Das Steuerungsbauteil 195 enthält einen ersten Wechselrichter 198, einen zweiten Wechselrichter 199 und einen Pegelwandler LS. Der erste Wechselrichter 198 kehrt das Negativspannungsfreigabesignal NV_EN um. Ein Ausgang des ersten Wechselrichters 198 ist an ein Gate des PMOS-Transistors PM des Leistungszuführbauteils 191 angelegt. Der zweite Wechselrichter 199 kehrt eine Abgabe des ersten Wechselrichters 198 um. Der Pegelwandler LS wandelt einen Abgabepegel des zweiten Wechselrichters 199 in einen Pegel für eine Hochspannung um. Die in einem Pegel für eine Hochspannung umgewandelte Abgabe des zweiten Wechselrichters 199 ist an ein Gate des NMOS-Transistors HNM des Abgabebauteils 193 angelegt.
Der Pegelwandler LS enthält einen eine Abgabe des zweiten Wechselrichters 199 empfangenden positiven Eingabeanschluss In, einen eine Abgabe des ersten Wechselrichters 198 einpfangenden. Negativeingabeanschluss nIn, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungseingabeanschluss Vneg und einen Abgabeanschluss Out. Der Pegelwandler LS ist genau so wie der erste Pegelwandler LS0 des Spannungsteilerbauteils 92 implementiert.
PEGELWANDLER
11 zeigt ein Diagramm, das ein Beispiel des in 10 dargestellten ersten Pegelwandlers zeigt. Mit Bezugnahme auf 11 enthält ein erster Pegelwandler LS0 PMOS-Niederspannungstransistoren PL1 und PL2, einen NMOS-Transistor NL und NMOS-Hochspannungstransistoren NH1, NH2 und NH3.
Der erste PMOS-Niederspannungstransistor PL1 und der erste NMOS-Hochspannungstransistor NH1 sind in Reihe zwischen einen Leistungszuführanschluss Vdd und einen Wannenspannungsanschluss Vneg geschaltet. Der zweite PMOS-Niederspannungstransistor PL2 und der zweite NMOS-Hochspannungstransistor NH2 sind in Reihe zwischen den Leistungszuführanschluss Vdd und den Wannenspannungsanschluss Vneg in Reihe geschaltet, und ein NMOS-Transistor NL und der dritte NMOS-Hochspannungstransistor sind in Reihe zwischen den Leistungszuführanschluss Vdd und den Wannenspannungsanschluss Vneg geschaltet.
Ein Gate des ersten PMOS-Niederspannungstransistors PL1 ist mit einem negativen Eingabeanschluss nIn verbunden, ein Gate des zweiten PMOS-Niederspannungstransistors PL2 ist mit einem positiven Eingabeanschluss In verbunden, und ein Gate des NMOS-Niederspannungstransistors NL3 ist mit einem ersten Knoten N1 verbunden. Die Körper der ersten und zweiten PMOS-Niederspannungstransistoren PL1 und PL2 sind mit entsprechenden Sources verbunden. Bei dieser Ausführungsform ist der NMOS-Transistor NL ein Hochspannungstransistor.
Ein Gate des ersten NMOS-Hochspannungstransistors NH1 ist mit einem zweiten Knoten N2 verbunden, ein Gate des zweiten NMOS-Hochspannungstransistors NH2 ist mit dem ersten Knoten N1 verbunden, und ein Gate des dritten NMOS-Hochspannungstransistors NH3 ist mit dem zweiten Knoten N2 verbunden. Jeder Körper der ersten bis dritten NMOS-Hochspannungstransistoren NH1, NH2 und NH3 ist mit einer entsprechenden Quelle verbunden. Das bedeutet, dass jeder Körper der ersten bis dritten NMOS-Hochspannungstransistoren NH1, NH2 und NH3 mit einem Wannenspannungsanschluss Vneg verbunden ist.
Nachstehend wird ein Betrieb des ersten Pegelwandlers LS0 beschrieben.
Zunächst wird angenommen, dass eine Leistungszuführspannung VDD entsprechend einer „1” an einem positiven Eingabeanschluss In angelegt ist, 0 V entsprechend einer „0” an dem negativen Eingabeanschluss nIn angelegt ist und –2 V (eine negative Spannung für eine Wannenspannung NWELL) an den Wannenspannungsanschluss Vneg angelegt ist. Da 0 V an ein Gate des ersten PMOS-Niederspannungstransistors PL1 angelegt wird, wird der erste PMOS-Niederspannungstransistor PL1 eingeschaltet. Da eine Leistungszuführspannung VDD an ein Gate des zweiten PMOS-Niederspannungstransistors PL2 angelegt wird, wird der zweite PMOS-Niederspannungstransistor PL2 abgeschaltet. Unter dieser Bedingung erhält der erste Knoten N1 auf die Leistungszuführspannung VDD. Da der erste Knoten N1 die Leistungszuführspannung VDD erhält, wird der NMOS-Transistor NL eingeschalten, so dass der Abgabeanschluss Out auf die Leistungszuführspannung VDD eingestellt wird.
Andererseits wird angenommen, dass 0 V entsprechend einer „0” an einen positiven Eingabeanschluss In angelegt ist, die Leistungszuführspannung VDD entsprechend einer „1” an einen negativen Eingabeanschluss nIn angelegt ist und –2 V (eine negative Spannung für eine Wannenspannung NWELL) an den Wannenspannungsanschluss Vneg angelegt ist.
Da die Leistungszuführspannung VDD an ein Gate des ersten PMOS-Niederspannungstransistors PL1 angelegt wird, wird der erste PMOS-Niederspannungstransistors PL1 ausgeschaltet. Da 0 V an ein Gate des zweiten PMOS-Niederspannungstransistors PL2 angelegt wird, wird der zweite PMOS-Niederspannungstransistor PL2 eingeschaltet. Unter dieser Bedingung erhält der zweite Knoten N2 auf die Leistungszuführspannung VDD. Da der zweite Knoten N2 die Leistungszuführspannung VDD erhält, wird der dritte NMOS-Hochspannungstransistor NH3 eingeschalten, so dass der Abgabeanschluss Out auf –2 V eingestellt wird.
In 11 enthält der Pegelwandler LS0 einen durch PMOS-Niederspannungstransistoren PL1 und PL2 implementierten Pull-Up-Schaltkreis. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Der Pull-Up-Schaltkreis des Pegelwandlers gemäß dem erfinderischen Konzept kann durch wenigstens einen PMOS-Hochspannungstransistor implementiert sein.
In 11 enthält der Pegelwandler LS0 einen durch NMOS-Hochspannungstransistoren NH1 bis NH3 implementierten Pull-Down-Schaltkreis. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Der Pull-Down-Schaltkreis des Pegelwandlers gemäß dem erfinderischen Konzept kann durch wenigstens einen NMOS-Niederspannungstransistor implementiert sein.
NEGATNSPANNUNGSENERATOR FÜR EINE WORTLEITUNG
12 zeigt ein Diagramm, das ein Beispiel eines in 9 dargestellten Negativspannungsgenerators für eine Wortleitung zeigt. Mit Bezugnahme auf 12 enthält ein Negativspannungsgenerator für eine Wortleitung 186 ein Leistungszuführbauteil 201, ein Leistungsteilungsbauteil 202, ein Abgabebauteil 203, ein Vergleichsbauteil 204, ein Steuerungsbauteil 205 und einen Hochspannungstransistor HNM.
Das Leistungszuführbauteil 201 steuert ein Aktivieren des Leistungszuführbauteils 201 als Reaktion auf ein Negativspannungsfreigabesignal NV_EN. Das Leistungszuführbauteil 201 enthält einen PMOS-Transistor PM_W und einen Widerstand R1_W. Ein Gate des PMOS-Transistors PM_W ist verbunden, um ein eine Zufuhr einer DC-Spannung VDC_NEG entscheidendes Signal zu empfangen. Hierbei ist das Eingabesignal ein invertiertes Negativspannungsfreigabesignal NV_EN. Der Widerstand R1_W ist zwischen einem Ende des PMOS-Transistors PM_W und eines Vergleichsknotens NC verbunden, und leitet einen Strom entsprechend einer Spannungsdifferenz zwischen der DC-Spannung VDC_ENG und einer Spannung des Vergleichsknotens VC in einen aktiven Strompfad bei einem Aktivieren des Leistungszuführbauteils 201 ab. Zu diesem Zeitpunkt fließt ein konstanter Strom.
Das Spannungsteilerbauteil 202 teilt die DC-Spannung VDC_NEG mit einer Mehrzahl von in Reihe geschalteten Widerständen R2_W bis R5_W, die in Reihe zwischen dem Vergleichsknoten NC_W und einem Abgabeknoten NO_W geschaltet sind. Das Spannungsteilerbauteil 202 enthält eine Mehrzahl von Widerständen R2_W bis R5_W, Transistoren für eine Hochspannung HM0_W bis HM2_W und Pegelwandler LS0_W bis LS2_W.
Die Mehrzahl der Widerstände R2_W bis R5_W ist in Reihe geschaltet. Die Widerstände R2_W, R3_W und R4_W aus der Mehrzahl der Widerstände R2_W bis R5_W können nach entsprechenden Trimmkodes TRM0_W bis TRM2_W kurzgeschlossen werden. In dem Beispiel von 12 sind drei Widerstände R2_W, R3_W und R4_W in der Lage, entsprechend eines Trimmkodes kurzgeschlossen zu werden. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das erfinderische Konzept enthält wenigstens einen Widerstand, der entsprechend wenigstens eines Trimmkodes kurzgeschlossen werden kann.
Der erste Hochspannungstransistor HM0_W ist parallel mit dem Widerstand R4_W geschaltet, der zweite Hochspannungstransistor HM1_W ist parallel mit dem Widerstand R3_W geschaltet und der dritte Hochspannungstransistor HM2_W ist parallel mit dem Widerstand R2_W geschaltet. Die Wannen der ersten bis dritten Transistoren für eine Hochspannung HM0_W bis HM2_W werden mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der erste Pegelwandler LS0_W enthält einen einen Trimmkode TRM0_W empfangenden positiven Eingabeanschluss In, einen einen invertierten Trimmkode nTRM0_W empfangenden negativen Eingabeanschluss nIn, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungseingabeanschluss Vneg und einen einen umgewandelten Pegel entsprechend ausgebenden Abgabeanschluss Out. Der Abgabeanschluss Out des ersten Pegelwandlers LS0_W ist mit einem Gate des ersten Hochspannungstransistors HM0_W verbunden. Der erste Pegelwandler LS0_W ist genau so wie ein erster Pegelwandler LS0 in 11 implementiert, Der zweite und der dritte Pegelwandler LS1_W und LS2_W können die gleiche Konfiguration wie die des ersten Pegelwandlers LS0_W aufweisen.
Das Abgabebauteil 203 gibt eine negative Spannung NWL eines Abgabeknotens NO_W als Reaktion auf eine invertierte Version eines negativen Spannungsfreigabesignals NV_EN ab. Das Abgabebauteil 203 ist zwischen den Abgabeknoten NO_W und einen Erdungsanschluss geschaltet. Bei dieser Ausführungsform enthält das Abgabebauteil 203 einen NMOS-Transistor HNM_W. Hierbei kann der NMOS-Transistor HNM_W ein Hochspannungstransistor sein. Ein Körper des NMOS-Transistors HNM_W ist verbunden, um eine Spannung für eine Negativspannungspumpe NWELL zu empfangen.
Das Vergleichsbauteil 204 vergleicht eine Referenzspannung für eine negative Spannung Vref_NV und eine Spannung des Vergleichsknotens NC_W und stellt ein Vergleichsergebnis einem Gate eines PMOS-Hochspannungstransistors HVM bereit. Das Vergleichsbauteil 204 enthält einen die Referenzspannung für eine negative Spannung Vref_NEG empfangenden positiven Eingabeanschluss und einen eine Spannung des Vergleichsknotens NC_W empfangenden Negativeingabeanschluss. Bei dieser Ausführungsform ist das Vergleichsbauteil 204 durch einen Differenzialverstärker implementiert.
Das Steuerungsbauteil 205 entscheidet ein Aktivieren des Abgabebauteils als Reaktion auf das Negativspannungsfreigabesignal NV_EN. Das Steuerungsbauteil 205 enthält einen ersten Wechselrichter 206, einen zweiten Wechselrichter 207 und einen Pegelwandler LS_W. Der erste Wechselrichter 206 kehrt das Negativspannungsfreigabesignal NV_EN um. Der zweite Wechselrichter 207 kehrt eine Abgabe des ersten Wechselrichters 206 um. Der Pegelwandler LS_W wandelt einen Abgabepegel eines zweiten Wechselrichters 199 in einen geeigneten Pegel zum Betreiben eines NMOS-Hochspannungstransistors um. Die in einen Pegel für eine Hochspannung umgewandelte Abgabe des zweiten Wechselrichters 207 wird an ein Gate des NMOS-Transistors HNM_W des Abgabebauteils 203 angelegt.
Der Pegelwandler LS_W enthält einen eine Abgabe des zweiten Wechselrichters 207 empfangenden positiven Eingabeanschluss nIn, einen eine Abgabe des ersten Wechselrichters 206 einpfangenden negativen Eingabeanschluss nEn, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungseingabeanschluss Vneg, und einen Abgabeanschluss Out. Der Pegelwandler LS_W ist genau so wie der erste Pegelwandler LS_W des Spannungsteilerbauteils 202 implementiert.
Der Hochspannungstransistor HNM ist zwischen eine Spannung für eine Negativspannungspumpe NWELL und eine negative Spannung NWL geschaltet. Der Hochspannungstransistor HNM verbindet elektrisch eine Spannung NWELL für eine Negativspannungspumpe und eine negative Spannung NWL entsprechend eines Vergleichswerts COMP des Vergleichsbauteils 204.
Der Negativspannungsgenerator für eine Wortleitung 186 gemäß der Ausführungsform des erfinderischen Konzepts kann die negative Spannung NWL durch Widerstandsteilung der DC-Spannung VDC_NEG erzeugen.
ZWEITE AUSFÜHRUNGSFORM DES NEGATIVSPANNUNGSGENERATORS
Wie in 9 dargestellt, enthält ein Negativspannungsgenerator 123 einen Negativspannungsgenerator für eine Wortleitung 186, die eine an eine Wortleitung angelegte negative Spannung NWL erzeugt. Allerdings ist es für den Negativspannungsgenerator 123 nicht notwendig, den Negativspannungsgenerator für eine Wortleitung 186 zu enthalten.
13 zeigt ein Diagramm, das einen Negativspannungsgenerator in 2 gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 13 enthält ein Negativspannungsgenerator 123_1 einen DC-Spannungsgenerator 181, einen Referenzspannungsgenerator 182, einen Oszillator 183, einen Negativspannungsdetektor 184 und eine Negativspannungspumpe 185. Der Negativspannungsgenerator 123_1 ist der gleiche wie der 123 in 9, außer dass ein Negativspannungsgenerator für eine Wortleitung entfernt ist. Das bedeutet, dass eine Abgabespannung der Negativspannungspumpe 185 gemeinsam an eine Wortleitung zugeführt wird.
LESEVERIFIZIERSPANNUNGS-AUSWAHLSCHALTUNG
14 zeigt ein Diagramm, das ein Beispiel einer Leseverifizierspannungs-Auswahlschaltung in 2 darstellt. Mit Bezugnahme auf 14 enthält eine Leseverifizierspannungs-Auswahlschalterschaltung 104 einen Peri-Spannungs-Auswahltransistor 211, einen Negativspannungs-Auswahltransistor 212, einen Peri-Spannungs-Auswahlschalter 213 und einen Negativspannungs-Auswahlschalter 214.
Der Peri-Spannungs-Auswahltransistor 211 ist mit einer Leitung 215, zu der eine Peri-Spannung VLV zugeführt wird, und einer Leitung, zu der eine Leseverifizierspannung VRV zugeführt wird, verbunden. Der Peri-Spannungs-Auswahltransistor 211 wird als Reaktion auf ein erstes Freigabesignal EN1_VRV ein- oder ausgeschaltet. Hierbei ist eine Wanne des Peri-Spannungs-Auswahltransistors 211 eine p-dotierte Wanne, die eine tiefe n-dotierte Wanne enthält, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Negativspannungs-Auswahltransistor 212 ist zwischen eine Leitung 217, zu der eine negative Spannung NWL zugeführt wird, und eine Leitung, zu der eine Leseverifzierspannung VRV zugeführt wird, geschaltet. Der Negativspannungs-Auswahltransistor 212 wird als Reaktion auf ein zweites Freigabesignal EN2_VRV ein- oder ausgeschaltet. Hierbei ist eine Wanne des Negativspannungs-Auswahltransistors 212 eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung für eine Wannenspannung NWELL versorgt.
Der Peri-Spannungs-Auswahlschalter 213 steuert ein Aktivieren des Peri-Spannungs-Auswahltransistors 211 als Reaktion auf das erste Freigabesignal EN1_VRV. Der Peri-Spannungs-Auswahlschalter 213 enthält einen eine Hochspannung VPP empfangenden Hochspannungsanschluss Vpp, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss, einen ein Freigabesignal EN1_VRV empfangenden Freigabeanschluss En und einen ein Signal entsprechend des Freigabesignals EN1_VRV ausgebenden Abgabeanschluss Out.
Der Negativspannungs-Auswahlschalter 214 steuert ein Aktivieren des Negativspannungs-Auswahlschalters 212 als Reaktion auf das zweite Freigabesignal EN2_VRV. Der Negativspannungs-Auswahlschalter 214 enthält einen eine Hochspannung VPP empfangenden Hochspannungsanschluss Vpp, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss, einen ein Freigabesignal EN1_VRV empfangenden Freigabeanschluss En und einen ein Signal entsprechend des Freigabesignals EN1_VRV ausgebenden Abgabeabschluss Out. Der Negativspannungs-Auswahlschalter 214 ist genau so wie der Peri-Spannungs-Auswahlschalter 213 implementiert.
Die Leseverifizierspannungs-Auswahlschaltung 104 gemäß der Ausführungsform des erfinderischen Konzepts kann die Peri-Spannung VLV oder die negative Spannung NWL entsprechend der Freigabesignale EN1_VRV und EN2_VRV als Leseverifizierspannung VRV auswählen und die ausgewählte Leseverifizierspannung VRV einer entsprechenden Leitung 216 zuführen.
PERI-SPANNUNGS-AUSWAHLSCHALTERSCHALTUNG
15 zeigt ein Diagramm, das einen in 14 dargestellten Peri-Spannungs-Auswahlschalter zeigt. Mit Bezugnahme auf 15 enthält ein Peri-Spannungs-Auswahlschalter 213 einen Pull-Up-Schaltkreis 218 und einen Pull-Down-Schaltkreis 219.
Der Pull-Up-Schaltkreis 214 gibt eine Hochspannung VPP eines Hochspannungsanschlusses Vpp an einen Abgabeanschluss Out als Reaktion auf ein in einem Freigabeanschluss En eingebendes Freigabesignal EN1_VRV aus. Der Pull-Up-Schaltkreis 214 enthält einen Verarmungstransistor NHD1, einen PMOS-Hochspannungstransistor PH und einen ersten Wechselrichter INV1. Der Verarmungstransistor NHD1 weist eine mit dem Hochspannungsanschluss Vpp verbundene Drain und ein mit dem Abgabeanschluss Out verbundenes Gate auf. Der PMOS-Hochspannungstransistor PH weist eine mit einer Source des Verarmungstransistors NHD1 verbundene Source, eine mit dem Abgabeanschluss Out verbundene Drain und ein Gate auf, das verbunden ist, um ein invertiertes erstes Freigabesignal EN1_VRV zu empfangen. Der erste Wechselrichter INV1 kehrt das in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV um.
Der Pull-Up-Schaltkreis 218 legt die Hochspannung VPP an den Abgabeschluss Out als Reaktion auf das erste Freigabesignal EN1_VRV mit einem hohen Pegel an. Nachstehend wird ein Betrieb des Ausgebens der Hochspannung VPP zu dem Abgabeanschluss Out vollständiger beschrieben.
Falls das erste Freigabesignal EN1_VRV mit einem hohen Pegel eingegeben wird, gibt der erste Wechselrichter INV1 ein Niederpegelsignal aus. Der PMOS-Hochspannungstransistor PH wird durch das Niederpegelsignal eingeschaltet. Zu dieser Zeit, angenommen, dass ein Anfangspegel des Abgabeanschlusses Out 0 V ist, legt der Verarmungstransistor NHD1 eine Schwellenspannung (z. B. ca. 2 V) eines Verarmungstransistors an den Abgabeabschluss Out als Reaktion auf eine Gatespannung von 0 V an. Das bedeutet, dass eine Spannung des Abgabeanschlusses Out zunimmt. Zu dieser Zeit wird die erhöhte Spannung des Abgabeanschlusses Out zurück an ein Gate des Verarmungstransistors NHD1 geleitet. Erneut erhöht der Verarmungstransistor NHD1 eine Spannung des Abgabeanschlusses Out als Reaktion auf eine Rückmeldungsspannung. Der Verarmungstransistor NHD1 hindert eine Spannung des Abgabeanschlusses Out vom starken Ansteigen. Die Spannung des Abgabeanschlusses Out erhöht sich bis zur Hochspannung Vpp durch eine Iteration des vorstehend beschriebenen Vorgangs.
Andererseits gibt, falls das erste Freigabesignal EN1_VRV mit einem Niederpegel eingegeben wird, der erste Wechselrichter INV1 ein Hochpegelsignal aus. Der PMOS-Hochspannungstransistor PH wird durch das Hochpegelsignal ausgeschaltet. Der Pull-Down-Schaltkreis 219 gibt eine negative Spannung für eine Wannenspannung NWELL eines Wannenspannungsanschlusses Vneg an den Abgabeanschluss Out als Reaktion auf das in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV aus. Ferner isoliert, wenn die Hochspannung VPP an den Abgabeanschluss Out angelegt wird, der Pull-Down-Schaltkreis 219 den Abgabeanschluss Out elektrisch von einer Wanne einer ersten Leseverifizierspannungs-Auswahlschaltung 163.
Der Pull-Down-Schaltkreis 219 enthält einen ersten und einen zweiten Wechselrichter INV1 und INV2, einen zweiten Verarmungstransistor NHD2 und einen Pegelwandler 220. Der erste Wechselrichter INV1 kehrt das erste in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV um. Der zweite Wechselrichter INV2 kehrt eine Abgabe des ersten Wechselrichters INV1 um. Der zweite Verarmungstransistor NHD2 ist zwischen den Abgabeanschluss Out und einen Blockierknoten NFD geschaltet. Der zweite Verarmungstransistor NHD2 isoliert den Pull-Down-Schaltkreis 219 elektrisch von dem Abgabeanschluss Out als Reaktion auf das erste Freigabesignal EN1_VRV mit einem Hochpegel.
Die Isolation des Pull-Down-Schaltkreises 219 von dem Abgabeanschluss Out als Reaktion auf das erste Freigabesignal EN1_VRV mit einem Hochpegel kann wie folgt ausgeführt werden. Der erste Wechselrichter INV1 gibt ein Hochpegelsignal als Reaktion auf das erste Freigabesignal EN1_VRV mit einem Hochpegel aus. Ein erster PMOS-Niederspannungstransistor PL1 wird als Reaktion auf ein von dem ersten Wechselrichter INV1 ausgegebenen Niederpegelsignal eingeschaltet. Dies ermöglicht eine Leistungszuführspannung VDD eines Leistungszuführanschlusses Vdd, um an ein Gate eines dritten NMOS-Hochspannungstransistors NH3 anlegbar zu sein. Demgemäß wird der dritte NMOS-Hochspannungstransistor NH3 eingeschaltet. Das bedeutet, dass die Leistungszuführspannung VDD an den Blockierknoten NFD angelegt wird. Bei dieser Zeit wird, falls eine Spannung des Blockierknotens NFD durch eine Schwellenspannung eines zweiten Verarmungstransistors NHD2 zunimmt, der Pull-Down-Schaltkreis 219 elektrisch von dem Abgabeanschluss Out als Reaktion auf das erste Freigabesignal EN1_VRV mit einem Hochpegel isoliert.
Der Pegelwandler 220 reagiert auf das in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV, um zu bestimmen, ob die Leistungszuführspannung VDD an den Blockierknoten NFD oder eine in einen Wannenspannungsanschluss Vneg eingebende negative Spannung für eine Wannenspannung NWELL an dem Blockierknoten NFD angelegt ist.
Der Pegelwandler 220 enthält PMOS-Niederspannungstransistoren PL1 und PL2 und NMOS-Hochspannungstransistoren NH1, NH2, NH3 und NH4.
Der erste PMOS-Niederspannungstransistor PL1 und der erste NMOS-Hochspannungstransistor NH1 sind in Reihe zwischen einen Leistungszuführanschluss Vdd und einen Wannenspannungsanschluss Vneg geschaltet. Der zweite PMOS-Niederspannungstransistor PL2 und der zweite NMOS-Hochspannungstransistor NH2 sind in Reihe zwischen den Leistungszuführanschluss Vdd und den Wannenspannungsanschluss Vneg geschaltet. Der vierte NMOS-Hochspannungstransistor NH4 und der dritte NMOS-Hochspannungstransitstor NH3 sind in Reihe zwischen den Leistungszuführanschluss Vdd und den Wannenspannungsanschluss Vneg geschaltet.
Ein Gate des ersten PMOS-Niederspannungstransistors PL1 ist mit einem Ausgang des ersten Wechselrichters INV1 verbunden, und ein Gate des zweiten PMOS-Niederspannungstransistors PL2 ist mit einem Ausgang des zweiten Wechselrichters INV2 verbunden. Ein Gate des dritten NMOS-Hochspannungstransistors NH4 ist mit einem ersten Knoten N1 verbunden. Die Körper der ersten und zweiten PMOS-Niederspannungstransistoren PL1 und PL2 sind mit entsprechenden Sources verbunden. Ein Körper des vierten NMOS-Hochspannungstransistors NH4 ist mit einer entsprechenden Source verbunden.
Ein Gate eines ersten NMOS-Hochspannungstransistors NH1 ist mit einem zweiten Knoten N2 verbunden, ein Gate des zweiten NMOS-Hochspannungstransistors NH2 ist mit dem ersten Knoten N1 verbunden und ein Gate des dritten NMOS-Hochspannungstransistors NH3 ist mit dem zweiten Knoten N2 verbunden. Die Körper der ersten bis dritten Hochspannungstransistoren NH1, NH2 und NH3 sind mit entsprechenden Körpern verbunden. Das bedeutet, dass die Körper der ersten bis dritten NMOS-Hochspannungstransistoren NH1, NH2 und NH3 mit einem Wannenspannungsanschluss Vneg verbunden sind.
Nachstehend wird ein Betrieb eines Pegelwandlers 220 näher beschrieben.
Wenn das in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV einen Hochpegel aufweist, gibt der erste Wechselrichter INV1 ein Niederpegelsignal aus und der zweite Wechselrichter INV2 gibt ein Hochpegelsignal aus. Da ein Niederpegelsignal an ein Gate des ersten PMOS-Niederspannungstransistors PL1 angelegt wird, wird der erste PMOS-Niederspannungstransistors PL1 eingeschaltet. Da ein Hochpegelsignal an ein Gate des zweiten PMOS-Niederspannungstransistors PL2 angelegt wird, wird der zweite PMOS-Niederspannungstransistor PL2 eingeschaltet. Gemäß diesen Bedingungen wird der erste Knoten N1 auf eine Leistungszuführspannung VDD eingestellt. Das bedeutet, dass der vierte NMOS-Hochspannungstransistor NH4 eingeschaltet wird. Demgemäß erhält eine Spannung des Blockierknotens NFD auf die Leistungszuführspannung VDD.
Wenn das in den Freigabeanschluss En eingebende erste Freigabesignal EN1_VRV einen Niederpegel aufweist, gibt der erste Wechselrichter INV1 ein Hochpegelsignal aus und der zweite Wechselrichter INV2 gibt ein Niederpegelsignal aus. Da ein Hochpegelsignal an ein Gate des ersten PMOS-Niederspannungstransistors PL1 angelegt wird, wird der erste PMOS-Niederspannungstransistor PL1 eingeschaltet. Da ein Niederpegelsignal an ein Gate des zweiten PMOS-Niederspannungstransistors PL2 angelegt wird, wird der zweite PMOS-Niederspannungstransistor PL2 eingeschaltet. Gemäß diesen Bedingungen wird der zweite Knoten N2 auf die Leistungszuführspannung VDD eingestellt. Das bedeutet, dass der dritte NMOS-Hochspannungstransistor NH2 eingeschaltet wird. Demgemäß erhält eine Spannung des Blockierknotens NFD auf eine in den Wannenspannungsanschluss Vneg eingebende negative Spannung für eine Wannenspannung NWELL.
Der Pegelwandler 220 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist genau so wie ein Pegelwandler LS0 in 11 implementiert.
Der Peri-Spannungs-Auswahlschalter 213 gemäß der Ausführungsform des erfinderischen Konzepts kann die Hochspannung VPP oder die negative Spannung für eine Wannenspannung NWELL an das Gate des Peri-Spannungs-Auswahlschalters 211 (Bezugnahme auf 14) zuführen.
WORTLEITUNGSSPANNUNGS-AUSWAHLSCHALTERSCHALTUNG
16 zeigt ein Diagramm, das ein Beispiel einer Wortleitungsspannungs-Auswahlschalterschaltung in 2 darstellt. Mit Bezugnahme auf 16 enthält eine Wortleitungsspannungs-Auswahlschalterchaltung 105 einen Lesespannungs-Auswahltransistor 221, einen Programmierspannungs-Auswahltransistor 222, einen Abgabe-Auswahlschalter 223, einen Leseverifizierspannungs-Auswahlschalter 224, einen Programmierspannungs-Auswahlschalter 225 und einen Pegelwandler 226.
Der Lesespannungs-Auswahltransistor 221 ist zwischen eine mit einer Leseverifizierspannung VRV versorgte Leitung 216 und eine mit einer Wortleitungsspannung VWL versorgte Leitung 227 geschaltet. Hierbei ist die Leseverifizierspannung VRV eine Lesespannung oder eine Verifizierspannung. Der Lesespannungs-Auswahltransistor 221 wird als Reaktion auf ein erstes Freigabesignal EN1 eingeschaltet. Eine Wanne des Lesespannungs-Auswahltransistors 221 ist eine p-dotierte Wanne, die eine tiefe n-dotierte Wanne enthält, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Programmierspannungs-Auswahltransistor 222 ist zwischen eine mit einer Programmierspannung VPGM versorgte Leitung 228 und eine mit der Wortleitungsspannung VWL versorgte Leitung 227 geschaltet. Der Programmierspannungs-Auswahltransistor 222 wird als Reaktion auf ein zweites Freigabesignal EN2 eingeschaltet. Eine Wanne des Programmierspannungs-Auswahltransistors 222 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Abgabe-Auswahlschalter 223 reagiert auf ein drittes Freigabesignal EN3 und entscheidet eine Abgabe einer mit der Wortleitungsspannung VWL versorgte Leitung 227. Der Abgabe-Auswahlschalter 223 ist zwischen die Leitung 227 und einen Erdungsanschluss geschaltet. Eine Wanne des Abgabe-Auswahlschalters 223 ist eine n-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Leseverifizierspannungs-Auswahlschalter 224 entscheidet ein Aktivieren des Lesespannungs-Auswahltransistors 221 als Reaktion auf das erste Freigabesignal EN1. Der Leseverifizierspannungs-Auswahlschalter 224 enthält einen eine Hochspannung VPP empfangenden Hochspannungsanschluss VPP, einen eine negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss, einen das Freigabesignal EN1 empfangenden Freigabeanschluss En und einen ein Signal entsprechend des Freigabesignals EN1 ausgebenden Abgabeanschluss Out. Der Leseverifizierspannungs-Auswahlschalter 224 ist genau so wie ein Peri-Spannungs-Auswahlschalter 213 in 13 implementiert.
Der Programmierspannungs-Auswahlschalter 225 steuert ein Aktivieren des Programmierspannungs-Auswahltransistors 222 als Reaktion auf das zweite Freigabesignal EN2. Der Programmierspannungs-Auswahlschalter 225 enthält einen die Hochspannung VPP empfangenden Hochspannungsanschluss Vpp, einen die negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss, einen das Freigabesignal EN1 empfangenden Freigabeanschluss En und einen ein Signal entsprechend des Freigabesignals EN1 ausgebenden Abgabeanschluss Out. Der Programmierspannungs-Auswahlschalter 225 ist genau so wie ein Peri-Spannungs-Auswahlschalter 213 in 21 implementiert.
Der Pegelwandler 226 wandelt einen Pegel des dritten Freigabesignals EN3 um und stellt das Ergebnis einem Gate des Abgabeauswahltransistors 223 bereit. Der Pegelwandler 226 enthält einen das dritte Freigabesignal EN3 empfangenden positiven Eingabeanschluss In, einen eine invertierte Version des dritten Freigabesignals EN3 empfangenden negativen Eingabeanschluss, einen die negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss und einen einen umgewandelten Pegel entsprechend des dritten Freigabesignals EN3 ausgebenden Abgabeanschluss Out. Der Pegelwandler 226 ist genau so wie ein Pegelwandler LS0 in 11 implementiert.
Die Wortleitungsspannungs-Auswahlschalterschaltung 105 gemäß der Ausführungsform des erfinderischen Konzepts kann die Leseverifizierspannung VRV oder die Programmierspannung VPGM entsprechend des Freigabesignals EN1~EN3 und nEN3 als Wortleitungsspannung VWL auswählen, und die ausgewählte Wortleitungsspannung VWL an eine entsprechende Leitung 227 zuführen.
WORTLEITUNGSSPANNUNGS-AUSWAHLVORGANG
17 zeigt ein Zeitdiagramm eines Wortleitungsspannungs-Auswahlvorgangs einer in 16 dargestellten Wortleitungsspannungs-Auswahlschalterschaltung während eines Programmvorgangs. Mit Bezugnahme auf 16 und 17 wird ein Wortleitungsspannungs-Auswahlvorgang einer Wortleitungsspannungs-Auswahlschalterschaltung 105 wie folgt ausgeführt. Ein in 17 dargestellter Programmvorgang kann durch einen zweistufigen Verifiziervorgang ausgeführt werden.
Nach einer Eingabe eines Programmvorgangsbefehls 80a werden Adressen ADDR entsprechend einer Seite zum Schreiben von Daten und zu schreibenden Daten geladen. Nachdem das Laden von Daten abgeschlossen ist, wird ein Seiten-Programmvorgangsbefehl 10h empfangen. Ein Hochspannungsgenerator 121 (Bezugnahme auf 2) wird als Reaktion auf den Seiten-Pragrammvorgangsbefehl 10h aktiviert. Demgemäß erzeugt bei einer Hochspannungseinstellperiode der Hochspannungsgenerator 121 eine Hochspannung VPP, eine Programmierspannung VPGM, eine Durchlassspannung VPASS und eine Lesedurchlassspannung VREAD. Ferner kann der Hochspannungsgenerator 121 die Lesedurchlassspannung VREAD vor einer Verifizierlesedauer, die dem Seiten-Programmvorgangsbefehl 10h folgt, erzeugt werden.
Bei einer Bitleitungseinstelldauer legt eine Eingabe-/Ausgabe-Schaltung (nicht gezeigt) eine Bitleitungsprogrammierspannung (z. B. eine Erdungsspannung) oder eine Bitleitungshemmspannung (z. B. eine Leistungszuführspannung) an eine Bitleitung entsprechend von Eingabedaten bei einer ersten Programmschleife an. Aus einer zweiten Programmschleife zusammen mit der Bitleitungsprogrammierspannung und der Bitleitungshemmspannung wird eine Bitleitungszwangsspannung (z. B. 1 V) an eine Bitleitung entsprechend eines vorher ausgeführten zweistufigen Verifizierergebnisses angelegt. Hierbei wird die Bitleitungszwangsspannung an eine Bitleitung entsprechend einer Speicherzelle angelegt, die bei einem Vor-Verifiziervorgang eines zweistufigen Verifiziervorgangs bestanden haben und bei einer zweistufigen Verifizierdauer nicht bestanden haben.
Bei einer Programmausführdauer wählt eine Wortleitungsspannungs-Auswahlschalterschaltung 105 die Programmierspannung VPGM als eine Wortleitungsspannung VWL als Reaktion auf ein erstes Freigabesignal EN1 aus. Die ausgewählte Wortleitungsspannung VWL wird an eine Wortleitung entsprechend der Eingabeadresse ADDR angelegt.
Bei einer Wiederherstelldauer gibt die Wortleitungsspannungs-Auswahlschalterschaltung 105 eine Wortleitungsspannung VWL wenigstens einer Leitung 227 (Bezugnahme auf 16) entsprechend einer ausgewählten Wortleitung als Reaktion auf ein drittes Freigabesignal EN3 ab. Danach wird ein Verifizierlesevorgang ausgeführt.
Bei einem Verifizierlesevorgang wählt die erste Wortleitungsspannungs-Auswahlschalterscbaltung 105 die Leseverifizierspannung VRV als Wortleitungsspannung VWL als Reaktion auf ein zweites Freigabesignal EN2 aus. Hierbei kann die Leseverifizierspannung VRV eine negative Spannung oder eine Niederspannung sein.
Die in 17 dargestellte Verifizierdauer enthält eine erste Verifizierdauer TV1 zum Verifizieren einer ersten Verifizierspannung V1, eine zweite Verifizierdauer TV2 zum Verifizieren einer zweiten Verifizierspannung V2 und eine dritte Verifizierdauer TV3 zum Verifizieren einer dritten Verifizierspannung V3.
Die erste Verifizierdauer TV1 enthält eine Erstschritt-Verifizierdauer, die durch eine erste Vor-Verifizierspannung PV1 verifiziert wird, und eine Zweitschritt-Verifizierdauer, die durch eine erste Verifizierspannung V1 verifiziert wird. Bei der ersten Verifizierdauer sind die erste Vor-Verifizierspannung PV1 und die erste Verifizierspannung V1 eine negative Spannung. Bei der ersten Verifizierdauer TV1 ist ein Negativspannungsgenerator 123 (Mit Bezugnahme auf 2) aktiviert, um eine negative Spannung für eine Wannenspannung NWELL zu erzeugen.
Die zweite Verifizierdauer TV2 enthält eine Erstschritt-Verifizierdauer, die durch eine zweite Vor-Verifizierspannung PV2 verifiziert wird, und eine Zweitschritt-Verifizierdauer, die durch eine zweite Verifizierspannung V2 verifiziert wird. Die dritte Verifizierdauer TV3 enthält eine Erstschritt-Verifizierdauer, die durch eine dritte Vor-Verifizierspannung PV3 verifiziert wird, und eine Zweitschritt-Verifizierdauer, die durch eine Zweitverifizierspannung V3 verifiziert wird. Bei Zweit- und Drittverifizierdauern TV2 und TV3 erzeugt ein Niederspannungsgenerator 122 (Bezugnahme auf 2) Spannungen PV2, V2, PV3 und V3 durch die Leseverifizierspannung VRV.
Bei dieser Ausführungsform können die erste Verifizierperiode TV1, die zweite Verifizierperiode TV2 und die dritte Verifizierperiode TV3 die gleiche Ausführzeit aufweisen.
Bei einer weiteren Ausführungsform kann wenigstens die erste Verifizierdauer TV1, die zweite Verifizierdauer TV2 und/oder die dritte Verifizierdauer TV3 während einer unterschiedlichen Zeit ausgeführt werden. Veränderungen der Programmperioden sind in dem U. S. Patent Nr. 7,139,192 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
Falls ein zweistufiger Verifiziervorgang vollständig abgeschlossen ist, wird ein Pass/Fail eines Verifiziervorgangs geprüft. Falls ein Verifiziervorgang nicht bestanden ist, erhöht eine Programmierspannungspumpe 134 (Bezugnahme auf 3) die Programmierspannung VPGM durch einen vorbestimmten Wert. Ferner wird in jedem zweistufigen Verifiziervorgang, nachdem eine Bitleitungszwangsspannung an Bitleitungen entsprechend der Speicherzellen, die bei vorbestimmten Perioden nicht bestanden haben und bei einer zweistufigen Verifizierdauer bestanden haben, angelegt wird, eine Programmausführung erneut gemacht. Falls ein Verifiziervorgang erfolgreich war, werden Spannungen der gesamten Leitungen entladen.
Das Programmierverfahren gemäß der Ausführungsform des erfinderischen Konzepts kann einen zweistufigen Verifiziervorgang durch negativen Spannungen PV1 und V1 ausführen.
18 zeigt ein Diagramm zum Beschreiben eines in 17 dargestellten zweistufigen Verifiziervorgangs. Mit Bezugnahme auf 18 wird ein Bitleitungserzwingen bezüglich Speicherzellen A nicht vorgenommen, deren Schwellenspannungen nicht in einem vorbestimmten an einen Soll-Programmierzustand P angrenzenden Bereich enthalten sind. Andererseits wird das Bitleitungserzwingen bezüglich Speicherzellen B vorgenommen, deren Schwellenspannungen in dem vorbestimmten an den Soll-Programmierzustand P angrenzenden Bereich enthalten sind.
Angenommen, dass, während ein Programmvorgang des erfinderischen Konzepts auf eine inkrementelle Schrittimpulsprogramm(ISPP)-Weise ausgeführt wird, eine Wortleitungsspannung VWL eine Programmierspannung ISPP aufweist, die durch einen vorbestimmten Zuwachs ΔISPP entsprechend einer Iteration von Programmschleifen erhöht wird. Hierbei wird die Wortleitungsspannung VWL an eine ausgewählte Wortleitung angelegt, die mit den Speicherzellen A, die nicht innerhalb des vorbestimmten Bereichs enthalten sind, und den Speicherzellen B, die innerhalb des vorbestimmten Bereichs enthalten sind, verbunden.
Während eines Programmvorgangs ist eine Bitleitungsspannung VBL eine Bitleitungsprogrammierspannung BLPV (z. B. eine Erdungsspannung), eine Bitleitungszwangsspannung BLFV oder eine Bitleitungsprogrammhemmspannung (z. B. eine Leistungszuführspannung). Hierbei ist die Bitleitungszwangsspannung BLFV im Pegel höher als die Bitleitungsprogrammierspannung BLPV und im Pegel geringer als die Bitleitungshemmspannung.
Zu programmierbare Zellen enthalten Speicherzellen, die mit mit der Bitleitungsprogrammierspannung BLPV versorgten Bitleitungen verbunden sind, und Speicherzellen, die mit mit der Bitleitungszwangsspannung BLFV versorgten Bitleitungen verbunden sind. Speicherzellen, die mit mit Bitleitungsprogrammhemmspannung versorgten Bitleitungen verbunden sind, sind programmgehemmte Speicherzellen.
Mit Bezugnahme auf 18 ist, während eines Programmvorgangs, die Bitleitungsprogrammierspannung BLPV an die Bitleitungen angelegt, die mit Speicherzellen A, die nicht in einem vorbestimmten Bereich enthalten sind, verbunden sind, und die Bitleitungszwangsspannung BLFV ist an Bitleitungen angelegt, die mit Speicherzellen 13, die in dem vorbestimmten Bereich enthalten sind, verbunden sind. Das bedeutet, dass eine Programmierspannung an Bitleitungen entsprechend der Speicherzellen A angelegt ist, und eine Bitleitungszwangsspannung ist an Bitleitungen entsprechend der Speicherzellen B angelegt.
Wenn eine Programmschleife während eines Programmvorgangs zunimmt, erfahren langsam programmierte Speicherzellen A eine Wortleitungsspannung ISPP, während rasch programmierte Speicherzellen B einen Wert von (ISPP-BLFV) erfahren.
Die langsam programmierten Speicherzellen A erfahren ferner die Bitleitungszwangsspannung BLFV verglichen mit den schnell programmierten Speicherzellen B. Demgemäß können die langsam programmierten Speicherzellen A eine Schleifenanzahl durch einen Spannungszuwachs entsprechend der Bitleitungszwangsspannung BFLV verringern.
Beispielsweise im Fall von schnell programmierbaren Speicherzellen B, angenommen, dass die Bitleitungsprogrammierspannung BLFV 0 V ist und die Bitleitungszwangsspannung BLFV 1 V ist, wird ein Programmvorgang unter der Bedingung ausgeführt, dass eine Programmierspannung an eine Wortleitung angelegt wird, und die Bitleitungszwangsspannung BLFV von 1 V an die Bitleitung angelegt wird. Andererseits wird im Falle von langsam programmierten Speicherzellen A ein Programmvorgang unter der Bedingung ausgeführt, dass eine Programmierspannung an eine Wortleitung angelegt wird und 0 V an eine Bitleitung angelegt wird. Im Vergleich zu schnell programmierten Speicherzellen B ist ferner ca. 1 V an die langsam programmierten Speicherzellen A angelegt. Angenommen, dass um 0,3 V entsprechend einer Programmschleifeniteration erhöht wird, kann eine Programmschleife um das Drei- oder Vierfache verringert werden.
Bei dieser Ausführungsform wird ein Bitleitungserzwingen der Speicherzellen A solange nicht vorgenommen, bis sie einen Soll-Programmierzustand P erreichen, obwohl die langsam programmierten Speicherzellen A in den vorbestimmten Bereich bei einer nächsten Programmschleife eintreten. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Bei einer weiteren Ausführungsform wird ein Bitleitungserzwingen an den Speicherzellen A vorgenommen, falls die langsam programmierten Speicherzellen A in den vorbestimmten Bereich bei einer nächsten Programmschleife eintreten.
Eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts verringert eine Schleifenanzahl durch Ausführen von Bitleitungserzwingen bezüglich langsam programmierter Speicherzellen während eines Programmvorgangs.
Ein Beurteilungsvorgang von langsamen Speicherzellen A und schnellen Speicherzellen B, das heißt, Entscheiden von Bitleitungserzwingen von Speicherzellen, kann von einer Vor-Verifizierung und einer zweistufigen Verifizierdauer vorgenommen werden. Beispielsweise werden Speicherzellen, die bei einem Vor-Verifiziervorgang bestanden haben und bei einer zweistufigen Verifizierdauer nicht bestanden haben, als Schnellspeicherzellen B beurteilt. Falls ein Vor-Verifiziervorgang nicht bestanden wurde, werden Speicherzellen als langsame Speicherzellen A beurteilt.
Ein Programmvorgang gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist nicht auf den zweistufigen Verifiziervorgang beschränkt. Beispielsweise kann statt eines Programmvorgangs gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ein einstufiger Verifiziervorgang ausgeführt werden.
19 zeigt ein Zeitdiagramm eines Wortleitungsspannungs-Auswahlvorgangs einer Wortleitungsspannungs-Auswahlschalterschaltung in 18 gemäß einer weiteren Ausführungsform des erfinderischen Konzepts. Ein in 19 dargestellter Programmvorgang kann durch einen einstufigen Verifiziervorgang ausgeführt werden.
Nach Eingabe eines Programmvorgangsbefehls 80h werden Adressen ADDR entsprechend einer Seite zum Schreiben von Daten und von zu schreibenden Daten geladen. Nachdem das Laden von Daten abgeschlossen ist, wird ein Seitenprogrammvorgangsbefehl 10h empfangen. Ein Hochspannungsgenerator 121 (Bezugnahme auf 2) wird als Reaktion auf den Seitenprogrammvorgangsbefehl 10h aktiviert.
Nach einer Eingabe eines Programmvorgangsbefehls 80h werden Adressen ADDR entsprechend einer Seite zum Schreiben von Daten und von zu schreibenden Daten geladen. Nachdem das Laden von Daten abgeschlossen ist, wird ein Seitenprogrammvorgangsbefehl 10h empfangen. Ein Hochspannungsgenerator 121 (Bezugnahme auf 2) wird als Reaktion auf den Seitenprogrammvorgangsbefehl 10h aktiviert. Demgemäß erzeugt bei einer Hochspannungseinstellperiode der Hochspannungsgenerator 121 eine Hochspannung VPP, eine Programmierspannung VPGM, eine Durchlassspannung VPASS und eine Lesedurchlassspannung VREAD.
Bei einer Bitleitungseinstelldauer legt eine Eingabe-/Abgabe-Schaltung (nicht gezeigt) eine Bitleitungsprogrammierspannung (z. B. eine Erdungsspannung) oder eine Bitleitungshemmspannung (z. B. eine Leistungszuführspannung) entsprechend von Eingabedaten bei einer ersten Programmschleife nach einem Verifizierleseergebnis von einer zweiten Programmschleife an.
Bei einer Programmausführdauer wählt eine Wortleitungsspannungs-Auswahlschalter 105 die Programmierspannung VPGM als eine Wortleitungsspannung VWL als Reaktion auf das erste Freigabesignal EN1 aus. Die ausgewählte Wortleitungsspannung VWL ist an eine Wortleitung entsprechend der Eingabeadresse ADDR angelegt.
Bei einer Wiederherstelldauer gibt die Wortleitungsspannungs-Auswahlschalterschaltung eine Wortleitungsspannung VWL von wenigstens einer Leitung 226 (Bezugnahme auf 22) entsprechend einer ausgewählten Wortleitung als Reaktion auf ein drittes Freigabesignal EN3 ab. Danach wird ein Verifizierlesevorgang ausgeführt.
Bei einer Verifizierlesedauer wählt eine erste Wortleitungsspannungs-Auswahlschalterschaltung 105 die Leseverifizierspannung VRV als Wortleitungsspannung VWL als Reaktion auf ein zweites Freigabesignal EN2 aus. Hierbei kann die Leseverifizierspannung VRV eine negative Spannung oder eine geringe Spannung sein.
Die in 19 dargestellte Verifizierlesedauer enthält eine erste Verifizierdauer TV1 zum Verifizieren einer ersten Verifizierspannung V1, eine zweite Verifizierdauer TV2 zum Verifizieren einer zweiten Verifizierspannung V2 und eine dritte Verifizierdauer TV3 zum Verifizieren einer dritten Verifizierspannung V3.
Bei der ersten Verifizierdauer TV1 ist die erste Verifizierspannung V1 eine negative Spannung. Bei der ersten Verifizierdauer TV1 wird ein Negativspannungsgenerator 123 (Bezugnahme auf 2) aktiviert, um eine negative Spannung für eine Wannenspannung NWELL zu erzeugen.
Bei den zweiten und dritten Verifizierdauern TV2 und TV3 erzeugt ein Niederspannungsgenerator 172 (Bezugnahme auf 2) die Leseverifizierspannung VRV.
Falls ein zweistufiger Verifiziervorgang abgeschlossen ist, wird ein Pass/Fail eines Verifiziervorgangs geprüft. Falls ein Verifiziervorgang nicht bestanden hat, erhöht eine Programmierspannungspumpe 134 (Bezugnahme auf 3) die Programmierspannung VPGM durch einen vorbestimmten Wert. Zu dieser Zeit ist die erzeugte Programmierspannung VPGM eine neue Programmierspannung VPGM. Falls ein Verifiziervorgang erfolgreich ist, werden Spannungen der gesamten Leitungen entladen.
Das Programmierverfahren gemäß der Ausführungsform des erfinderischen Konzepts kann einen einstufigen Verifiziervorgang durch die negative Spannung V1 ausführen.
AUSWAHLLEITUNGSTREIBERSCHALTUNG
20 zeigt ein Diagramm, das ein Beispiel einer Auswahlleitungs-Steuerschaltung in 2 darstellt. Mit Bezugnahme auf 20 enthält eine Auswahlleitungs-Steuerschaltung 106 einen Wortleitungsspannungs-Auswahltransistor 231, einen Lesedurchlassspannungs-Auswahltransistor 232, einen Durchlassspannungs-Auswahltransistor 233, einen Abgabeauswahltransistor 234, einen Wortleitungsspannungs-Auswahlschalter 235, einen Lesedurchlassspannungs-Auswahlschalter 236, einen Durchlassspannungs-Auswahlschalter 237 und einen Pegelwandler 238.
Der Wortleitungsspannungs-Auswahltransistor 231 ist zwischen eine mit einer Wortleitungsspannung VWL versorgte Leitung 227 und eine Auswahlleitung SI<N> geschaltet. Hierbei ist die Auswahlleitung SI<N> eine n-te Auswahlleitung. Der Wortleitungsspannungs-Auswahltransistor 231 wird als Reaktion auf ein Freigabesignal EN1_S eingeschaltet. Hierbei weist das Freigabesignal EN1_S einen Hochpegel während einer Programmausführdauer auf. Eine Wanne des Wortleitungsspannungs-Auswahltransistors 231 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Lesedurchlassspannungs-Auswahltransistor 232 ist zwischen eine mit einer Lesedurchlassspannung VREAD versorgte Leitung 228 und die Auswahlleitung SI<N> geschaltet. Der Lesedurchlassspannungs-Auswahltransistor 232 wird als Reaktion auf ein Freigabesignal EN2_S eingeschaltet. Hierbei weist das Freigabesignal EN2_S einen Hochpegel bei einer Lesevorgangsdauer oder einer Verifizierlesedauer auf. Eine Wanne des Lesedurchlassspannungs-Auswahltransistors 232 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Durchlassspannungs-Auswahltransistor 233 ist zwischen eine mit einer Durchlassspannung VPASS versorgte Leitung 229 und die Auswahlleitung SI<N> geschaltet. Der Durchlassspannungs-Auswahltransistor 233 wird als Reaktion auf ein Freigabesignal EN3_S eingeschaltet. Hierbei weist das Freigabesignal EN3_S einen Hochpegel bei einer Programmausführdauer auf. Eine Wanne des Durchlassspannungs-Auswahltransistors 233 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Abgabeauswahltransistor 234 steuert eine Abgabe der Auswahlleitung SI<N> als Reaktion auf ein Freigabesignal EN4_S. Der Abgabeauswahltransistor 234 ist zwischen die Auswahlleitung SI<N> und einen Erdungsanschluss geschaltet. Eine Wanne des Abgabeauswahltransistors 234 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der Wortleitungsspannungs-Auswahltransistor 231, der Lesedurchlass-Spannungsauswahltransistor 232 und der Durchlassspannungs-Auswahltransistor 233 sind genau so wie eine Auswahlschalterschaltung 163 in 15 implementiert.
Der Pegelwandler 238 wandelt einen Pegel des Freigabesignals EN4_S um, um das pegelumgewandelte Ergebnis an ein Gate des Abgabeauswahltransistors 234 bereitzustellen. Der Pegelwandler 238 enthält einen das Freigabesignal EN4_S empfangenden positiven Eingabeanschluss In, einen eine invertierte Version des Freigabesignals EN4_S empfangenden negativen Eingabeanschluss nIn, einen die negative Spannung für eine Wannenspannung NWELL empfangenden Wannenspannungsanschluss und einen einen umgewandelten Pegel entsprechend des Freigabesignals EN4_S ausgebenden Abgabeanschluss Out. Der Pegelwandler 238 ist genau so wie ein Pegelwandler LS0 in 11 implementiert.
Zur Erleichterung der Erläuterung ist in 20 ein Auswahlleitungstreiber dargestellt. Eine Auswahlleitungs-Steuerschaltung 106 in 2 kann Auswahlleitungstreiber entsprechend jeweiliger Wortleitungen, die in einem Speicherblock enthalten sind, enthalten.
Die Auswahlleitungs-Steuerschaltung 106 gemäß der Ausführungsform des erfinderischen Konzepts kann eine der Wortleitungsspannung VWL, der Lesedurchlassspannung VREAD und der Durchlassspannung VPASS entsprechend der Freigabesignale EN1_S~EN4_S und nEN4_S zu einer entsprechenden Auswahlleitung SI<N> zuführen.
AUSWAHLLEITUNGS-AUSWAHLSCHALTERSCHALTUNG
21 zeigt ein Diagramm, das ein Beispiel einer Auswahlleitungs-Auswahlschalterschaltung in 2 darstellt. Mit Bezugnahme auf 21 enthält eine Auswahlleitungs-Auswahlschalterschaltung 107 einen ersten und einen zweiten Leistungszuführspannungs-Auswahltransistor 241 und 244, einen ersten und einen zweiten Auswahlleitungs-Auswahltransistor 242 und 245, einen ersten und einen zweiten Abgabeauswahltransistor 243 und 246, einen ersten und einen zweiten Leistungszuführ-Spannungsauswahlschalter 247 und 250, einen ersten und einen zweiten Auswahlleitungs-Auswahlschalter 248 und 251, und einen ersten und einen zweiten Pegelwandler 251 und 252.
Der erste Leistungszuführspannungs-Auswahltransistor 241 legt eine Leistungszuführspannung VDD an eine erste Auswahlleitung SI_1<N>) als Reaktion auf ein Freigabesignal EN1_SS an. Eine Wanne des ersten Leistungszuführspannungs-Auswahltransistors 241 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der erste Auswahlleitungs-Auswahltransistor 242 verbindet eine Auswahlleitung SI<N> mit einer ersten Auswahlleitung SI_1<N>) als Reaktion auf ein Freigabesignal EN2_SS. Eine Wanne eines ersten Auswahlleitungs-Auswahltransistors 242 ist eine p-dotierte Wanne, die in einer tiefen n-dotierte Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der erste Abgabeauswahltransistor 243 entscheidet eine Abgabe der ersten Auswahlleitung SI_1<N> als Reaktion auf ein Freigabesignal EN3_SS. Der Abgabeauswahltransistor 243 ist zwischen die erste Auswahlleitung SI_1<N> und einen Erdungsanschluss geschaltet. Eine Wanne des ersten Abgabeauswahltransistors 244 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der zweite Leistungszuführspannungs-Auswahltransistor 244 legt eine Leistungszuführspannung VDD an eine zweite Auswahlleitung SI_2<N>) als Reaktion auf ein Freigabesignal EN2_SS an. Eine Wanne des zweiten Leistungszuführspannungs-Auswahltransistors 244 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der zweite Auswahlleitungs-Auswahltransistor 245 verbindet eine Auswahlleitung SI<N> mit einer zweiten Auswahlleitung SI_2<N> als Reaktion auf ein Freigabesignal EN5_SS. Eine Wanne des ersten Auswahlleitungs-Auswahltransistors 245 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der zweite Abgabeauswahltransistors 246 bestimmt eine Abgabe der zweiten Auswahlleitung SI_2<N> als Reaktion auf ein Freigabesignal EN6_SS. Der zweite Abgabeauswahltransistor 246 ist zwischen die erste Auswahlleitung SI_1<N> und einen Erdungsanschluss geschaltet. Eine Wanne des Abgabeauswahltransistors 243 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Die Auswahlschalter 247, 248, 250 und 251 sind genau so wie ein -Auswahlschalter 213 in 15 implementiert.
Die Pegelwandler 253 und 254 sind genau so wie ein Pegelwandler LS01 in 11 implementiert.
Die Auswahlleitungs-Auswahlschalterschaltung 107 gemäß der Ausführungsform des erfinderischen Konzepts kann die Auswahlleitung SI<N> entsprechend der Freigabesignale EN1_SS~EN6_SS, nEN3_SS und nEN6_SS mit der ersten Auswahlleitung SI_1<N> oder der zweiten Auswahlleitung SI_2<N> verbinden.
WANNENSPANNUNGS-AUSWAHLSCHALTERSCHALTUNG
22 zeigt ein Diagramm, das ein Beispiel einer Wannenspannungs-Auswahlschalterschaltung in 2 darstellt. Mit Bezugnahme auf 22 enthält die Wannenspannungs-Auswahlschalterschaltung 108 einen ersten und einen zweiten Wannenspannungs-Auswahltransistor 261 und 262, einen ersten und einen zweiten Widerstand 263 und 264, einen ersten und einen zweiten Abgabeauswahltransistor 265 und 266, einen ersten und einen zweiten Wannenspannungs-Auswahlschalter 267 und 268 und einen ersten und einen zweiten Pegelwandler 269 und 270.
Der erste Wannenspannungs-Auswahltransistor 261 verbindet eine mit einer negativen Spannung für eine Wannenspannung NWELL versorgte Leitung 271 mit einer mit einer ersten Wannenspannung VWELL1 versorgte Leitung 272 elektrisch als Reaktion auf ein Freigabesignal EN1_W. Eine Wanne des ersten Wannenspannungs-Auswahltransistors 261 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der zweite Wannenspannungs-Auswahltransistor 262 verbindet eine mit einer negativen Spannung für eine Wannenspannung NWELL versorgte Leitung 271 mit einer Leitung 272 elektrisch, zu der eine zweite Wannenspannung VWELL2 zugeführt wird, als Reaktion auf ein Freigabesignal EN4_W. Eine Wanne des zweiten Wannenspannungs-Auswahltransistors 262 ist eine p-dotierte Wanne, die in einer tiefen n-dotierten Wanne enthalten ist, und wird mit einer negativen Spannung für eine Wannenspannung NWELL versorgt.
Der erste Widerstand 263 weist ein mit der Leitung 272, an der die erste Wannenspannung VWELL1 angelegt wird, verbundenes Ende auf. Der erste Widerstand 263 hindert einen großen Betrag an Strom vorn sofortigen Abfließen bei einem Abgabevorgang. Der Grund dafür ist, dass die Transistoren abnormal aufgrund eines Zurückschnappphänomens operieren, wenn eine Hochspannung (z. B. 20 V) sofort auf 0 V abgegeben wird.
Der zweite Widerstand 264 weist ein mit der Leitung 272, an die die zweite Wannenspannung VWELL2 angelegt wird, verbundenes Ende auf. Der zweite Widerstand 264 hindert einen großen Betrag an Strom vom sofortigen Abfließen bei einem Abgabevorgang.
Der erste Abgabeauswahltransistor 265 ist zwischen das andere Ende des ersten Widerstands 263 und einen Erdungsanschluss geschaltet und bestimmt eine Abgabe der mit der ersten Wannenspannung VWELL1 versorgte Leitung 271 als Reaktion auf ein Freigabesignal EN3_W.
Der zweite Abgabeauswahltransistor 266 ist zwischen das andere Ende des zweiten Widerstands 264 und einen Erdungsanschluss geschaltet und bestimmt eine Abgabe der mit der zweiten Wannenspannung VWELL2 versorgte Leitung 272 als Reaktion auf ein Freigabesignal EN6_W.
Der erste und zweite Wannenspannungs-Auswahlschalter 267 und 268 sind genau so wie ein Auswahlschalter 213 in 15 implementiert.
Der erste und zweite Pegelwandler 267 und 268 sind genau so wie ein Pegelwandler LS0 in 11 implementiert.
Die Wannenspannungs-Auswahlschalterschaltung 108 gemäß der Ausführungsform des erfinderischen Konzepts kann die negative Spannung oder eine Wannenspannung NWELL entsprechend der Freigabesignale EN_W~EN4_W, nEN3_W und nEN4_W als die erste Wannenspannung VWELL1 oder die zweite Wannenspannung VWELL2 verwerden.
ERSTE AUSFÜHRUNGSFORM EINES ZEILENDEKODERS
23 zeigt ein Diagramm, das einen Zeilendekoder in 2 gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt. Zur Erleichterung der Erläuterung ist in 23 ein Zeilendekoder dargestellt. Allerdings enthält eine Speichervorrichtung des erfinderischen Konzepts Zeilendekoder entsprechend jeweiliger Speicherblöcke. Mit Bezugnahme auf 23 enthält der Zeilendekoder 109 einen Pull-Up-Schaltkreis 231, einen Pull-Down-Schaltkreis 282 und eine Spannungsübertragungsschaltung 283.
Der Pull-Up-Schaltkreis 281 ist zwischen eine Hochspannung VPP und eine Blockwortleitung BWL geschaltet und legt die Hochspannung VPP an die Blockwortleitung BWL als Reaktion auf ein Spannungsübertragungsfreigabesignal EN an. Hierbei wird das Freigabesignal EN durch eine Kombination eines Spannungsübertragungsfreigabesignals und eines entsprechend einer Eingabeadresse ADDR bestimmten Abgabesignals entschieden.
Der Pull-Up-Schaltkreis 281 enthält einen ersten Verarmungstransistor NHD1, einen PMOS-Transistor PH und einen ersten Wechselrichter INV1. Der erste Verarmungstransistor NHD1 weist eine mit der Hochspannung VPP verbundene Drain und ein mit der Blockwortleitung BWL verbundenes Gate auf. Der PMOS-Hochspannungstransistor PH weist eine mit einer Source des Verarmungstransistors NHD1 verbundene Source, eine mit der Blockwortleitung BWL verbundene Drain und ein Gate auf, das verbunden ist, um eine invertierte Version des Spannungsübertragungsfreigabesignals EN zu empfangen. Hierbei ist die invertierte Version des Spannungsübertragungsfreigabesignals EN eine Abgabe des ersten Wechselrichters INV1. Der Pull-Up-Schaltkreis 281 legt die Hochspannung VPP an die Blockwortleitung BWL als Reaktion auf ein Spannungsübertragungsfreigabesignal EN mit einem Hochpegel an. Die Hochspannung VPP wird an die Blockwortleitung BWL mittels des nachfolgenden Prozesses angelegt.
Falls das Spannungsübertragungsfreigabesignal EN mit einem Hochpegel eingegeben wird, gibt der erste Wechselrichter INV1 ein Niederpegelsignal aus. Der PMOS-Hochspannungstransistor PH wird durch ein Niederpegelsignal eingeschaltet. Zu dieser Zeit wird angenommen, dass ein anfänglicher Pegel der Blockwortleitung 0 V ist. Demgemäß legt der Verarmungstransistor NHD1 eine Schwellenspannung (z. B. ca. 2 V) des ersten Verarmungstransistors NHD1 als Reaktion auf eine Gatespannung von 0 V an. Das bedeutet, dass eine Spannung der Blockwortleitung BWL zunimmt. Zur gleichen Zeit wird die erhöhte Spannung der Blockwortleitung BWL an ein Gate des ersten Verarmungstransistors NHD1 zurückgeleitet. Der erste Verarmungstransistor NHD1 erhöht eine Spannung der Blockwortleitung BWL als Reaktion auf eine Rückkehrspannung. Der erste Verarmungstransistor NHD1 hindert eine Spannung der Blockwortleitung BWL vom starken Zunehmen. Die Spannung der Blockwortleitung BWL erhöht sich bis zur Hochspannung VPP über eine Iteration des vorstehend betriebenen Vorgangs.
Andererseits gibt, falls das Spannungsübertragungsfreigabesignal EN mit einem Niederpegel eingegeben wird, der erste Wechselrichter INV1 ein Hochpegelsignal aus. Der PMOS-Hochspannungstransistor PH wird durch das Hochpegelsignal ausgeschaltet.
Wenn die Hochspannung VPP an die Blockwortleitung BWL angelegt wird, isoliert der Pull-Down-Schaltkreis 282 die Blockwortleitung BWL elektrisch von einer an eine Wanne eines Zeilendekoders 109 angelegte Spannung. Ferner verbindet der Pull-Down-Schaltkreis 282 elektrisch die Blockwortleitung BWL mit einer Wanne des Zeilendekoders 109 als Reaktion auf das Spannungsübertragungsfreigabesignal EN. Das bedeutet, dass der Pull-Down-Schaltkreis 282 eine an eine Wanne eines Zeilendekoders angelegte Wannenspannung an die Blockwortleitung BWL als Reaktion auf eine invertierte Version des Spannungsübertragungsfreigabesignals EN anlegt.
Der Pull-Down-Schaltkreis 282 enthält einen zweiten Verarmungstransistors NHD2, PMOS-Niederspannungstransistoren PL1 und PL2, NMOS-Hochspannungstransistoren NH1 bis NH4 und einen ersten und einen zweiten Wechselrichter INV1 und INV2.
Der zweite Verarmungstransistor NHD2 ist zwischen eine Blockwortleitung BWL und einen Blockierknoten NFD geschaltet. Der zweite Verarmungstransistor NHD2 verbindet den Pull-Down-Schaltkreis elektrisch mit der Blockwortleitung BWL als Reaktion auf das Spannungsübertragungsfreigabesignal EN mit einem Hochpegel. Der zweite Verarmungstransistor NHD2 isoliert den Pull-Down-Schaltkreis elektrisch von der Blockwortleitung BWL als Reaktion auf das Spannungsübertragungsfreigabesignal EN mit einem Hochpegel.
Eine Isolation des Pull-Down-Schaltkreises von der Blockwortleitung BWL als Reaktion auf das Spannungsübertragungsfreigabesignal EN mit einem Hochpegel wird wie folgt ausgeführt. Der erste Wechselrichter gibt ein Niederpegelsignal als Reaktion auf einen Hochpegel des Spannungsübertragungsfreigabesignals EN aus. Der PMOS-Transistor PL1 wird als Reaktion auf ein Niederpegelsignal eingeschaltet. Die Leistungszuführspannung VDD wird an einem Gate des dritten NMOS-Hochspannungstransistors NH3 entsprechend eines Einschaltens des PMOS-Niederspannungstransistors PL1 angelegt. Dies ermöglicht dem dritten NMOS-Hochspannungstransistor NH3 einschaltbar zu sein. Demgemäß wird die Leistungszuführspannung VDD an den Blockierknoten NFD angelegt. Zu dieser Zeit wird, falls eine Spannung des Knotens NFD durch eine Schwellenspannung des zweiten Verarmungstransistors NHD2 zunimmt, der zweite Verarmungstransistor NHD2 abgeschaltet. Der Pull-Down-Schaltkreis ist elektrisch von der Blockwortleitung BWL als Reaktion auf einen Hochpegel eines Blockfreigabesignals EN isoliert.
Inzwischen hindert bei einem Abgabevorgang der zweite Verarmungstransistor NHD2 eine Hochspannung VPP der Blockwortleitung BWL vom schnell Abgeben. Die Verbindung des Pull-Down-Schaltkreises mit der Wortleitung BWL als Reaktion auf das Spannungsübertragungsfreigabesignal EN mit einem Niederpegel wird nachstehend ausgeführt. Falls ein Niederpegel des Spannungsübertragungsfreigabesignals EN eingegeben wird, gibt der erste Wechselrichter INV1 ein Hochpegelsignal aus, und der zweite Wechselrichter INV2 gibt ein Niederpegelsignal als Reaktion auf ein von dem ersten Wechselrichter INV1 ausgegebenen Hochpegelsignal aus. Der zweite PMOS-Niederspannungstransistor PL2 wird als Reaktion auf ein von dem zweiten Wechselrichter INV2 ausgegebenen Niederpegelsignal eingeschaltet. Wenn der PMOS-Transistor PL2 eingeschaltet wird, wird die Leistungszuführspannung VDD an ein Gate des NMOS-Hochspannungstransistor NH4 angelegt. Dies bedeutet, dass der NMOS-Hochspannungstransistor NH4 eingeschaltet wird und die erste Wannenspannung VWELL1 an den ersten Blockierknoten NFD angelegt wird.
Die erste Wannenspannung VWELL1 des ersten Blockierknotens NFD wird an die Blockwortleitung BWL durch den zweiten Verarmungstransistor NHD2 angelegt. Andererseits gibt, falls eine Spannung der Blockwortleitung BWL eine höhere Spannung VPP ist, der zweite Verarmungstransistor NHD2 die Hochspannung VPP der Blockwortleitung BWL ab. Dies bedeutet, dass eine Spannung der Blockwortleitung BWL auf eine erste Wannenspannung VWELL1 gesetzt wird.
Die Spannungsübertragungsschaltung 283 verbindet Auswahlleitungen S0 bis S63, eine Stringleitung SS und eine Erdungsleitung GS mit jeweiligen Wortleitungen WL0 bis WL63, eine Stringauswahlleitung SSL und eine Erdungsauswahlleitung GSL als Reaktion auf die an die Blockwortleitung BWL angelegte Hochspannung. Zur Vereinfachung der Erläuterung wird die Anzahl der Wortleitungen auf 64 beschränkt. Allerdings ist die Anzahl der Wortleitungen nicht darauf beschränkt.
Die Mehrzahl von Speicherblöcken einer ersten MAT 101 (Bezugnahme auf 2) teilt Auswahlleitungen S0 bis 63. Spannungen (z. B. eine Programmierspannung, eine Durchlassspannung, eine Lesespannung und eine Verifizierspannung), die durch einen Spannungsgenerator 103 (Bezugnahme auf 3) bei einem Programm-/Lese-/Lösch-Vorgang erzeugt werden, werden an die Auswahlleitungen S0 bis S63 angelegt. Die Mehrzahl der Speicherblöcke teilen die Stringleitung SS und die Erdungsleitung GS.
Die Spannungsübertragungsschaltung 283 enthält eine Mehrzahl von Blockauswahltransistoren BTS, BT0 bis BT63 und BTG. Die Gates der Blockauswahltransistoren BTS, BT0 bis BT63 und BTG sind alle mit der Blockwortleitung verbunden. Eine Wanne der Blockauswahltransistoren BTS, BT0 bis BT63 und BTG ist derart implementiert, dass die erste Wannenspannung VWELL1 darauf angelegt wird.
Der erste und der zweite PMOS-Niederspannungstransistor PL1 und PL2 und die ersten bis vierten NMOS-Hochspannungstransistoren NH1, NH2, NH3 und NH4 bilden einen Pegelwandler 284. Hierbei ist der Pegelwandler 284 genau so wie ein Pegelwandler LS0 in 11 implementiert.
24 zeigt ein Diagramm, das einen Querschnitt eines Zeilendekoders gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezug auf 24 sind eine MAT 310, ein Zeilendekoder 320 und eine Logikschaltung 330 bei einer großen Wanne 301 ausgebildet. Ein Isolierfilm 302 ist zum Isolieren zwischen der MAT 310 und dem Zeilendekoder 320 ausgebildet und Isolierfilme 304 sind zum Isolieren zwischen dem Zeilendekoders 320 und der Logikschaltung 330 ausgebildet.
Mit Bezugnahme auf die MAT 310 ist eine tiefe n-dotierte Wanne 312 in einer p-dotierten Wanne 301 ausgebildet und eine p-dotierte Wanne 314 ist in einer n-dotierten Wanne 312 ausgebildet. Hierbei können die Speicherzellen auf einer p-dotierten Wanne mit einer n-dotierten aktiven Schicht 316 ausgebildet sein.
Mit Bezugnahme auf den Zeilendekoder 320 ist eine tiefe n-dotierte Wanne 322 in einer p-dotierten Wanne 301 ausgebildet und eine p-dotierte Wanne 324 ist in der n-dotierten Wanne 322 ausgebildet. Hierbei können Schaltungen (z. B. ein in 23 dargestellter Zeilendekoder 109) auf einer p-dotierten Wanne 324 mit einer n-dotierten aktiven Schicht 328 ausgebildet sein.
Die vorstehend beschriebene Wanne des Zeilendekoders 120 bedeutet die p-dotierte Wanne 324. Eine Wannenspannung VWELL1 wird auf die p-dotierte Wanne 324 angelegt und eine Hochspannung VPP wird auf die n-dotierte aktive Schicht 328 angelegt. Obwohl nicht gezeigt, wird die Wannenspannung VWELL1 auf die p-dotierte Wanne 324 mittels eines Kontakts angelegt.
Die n-dotierte Wanne 322 ist durch 0 V oder einer Leistungszuführspannung VDD vorgespannt. Die n-dotierte Wanne 322 erfüllt eine Sperrvorspannungsbedingung mit der p-dotierten Wanne 324. Dies hindert einen Vorwärtsstrom vom Fließen bei einem PN-Übergang.
Die p-dotierte Wanne 324 wird durch eine negative Spannung, wenn eine negative Spannung bei einer Wortleitung bereit gestellt wird, und durch 0 V vorgespannt, wenn eine negative Spannung nicht verwendet wird.
Wie in 24 gezeigt, ist ein PN-Übergang zwischen der p-dotierten Wanne 324 und der n-dotierten aktiven Schicht 328 ausgebildet. Im Fall eines mit einer Hochspannung VPP versorgten Transistors kann, wenn eine an die p-dotierte Wanne 324 angelegte Wannenspannung VWELL1 eine negative Spannung ist, eine Spannung über dem PN-Übergang einer Summe der Hochspannung VPP und einem absolutem Wert der negativen Spannung entsprechen. Dies bedeutet, dass ein PN-Übergang eines Transistors, der mit der Hochspannung VPP versorgt wird und bei der mit einer negativen Spannung versorgten p-dotierten Wanne 324 ausgebildet ist, gestört bzw. zusammengebrochen werden kann. Um ein Zusammenbrechen des PN-Übergangs zu verhindern, wenn eine negative Spannung an die p-dotierte Wanne 324 angelegt wird, wird ein Spannungspegel der Hochspannung VPP verringert.
HOCHSPANNUNGSVERÄNDERUNGSVERFAHREN
Nachstehend wird ein Hochspannungsveränderungsverfahren mit Bezug auf 25 bis 27 näher beschrieben.
25 zeigt ein Zeitdiagramm, das eine Ausführungsform des Spannungssteuerungsverfahrens während eines Messprogrammvorgangs einer nicht-flüchtigen Speichervorrichtung in 2 darstellt. Mit Bezugnahme auf 25 kann eine Spannung während eines Programmvorgangs wie folgt gesteuert werden.
Im Fall eines durch eine Eingabeadresse ADDR ausgewählten Speicherblocks weist ein Freigabesignal EN einen Hochpegel auf. Während einer Programmausführdauer einer ersten Programmschleife 0, steuert eine Steuerlogik 111 (Bezugnahme auf 2) einen Hochspannungsgenerator 121 (Bezugnahme auf 2), um eine Wannenspannung VWELL von 0 V anzulegen, und um eine Hochspannung VPP mit einem ersten Pegel VPPH zu erzeugen. Zu dieser Zeit legt ein Zeilendekoder 109/110 (Bezugnahme auf 2) den ersten Pegel VPPH der Hochspannung VPP an eine ausgewählte Blockwortleitung BWL als Reaktion auf einen Hochpegel eines Freigabesignals EN an.
Danach steuert während einer Verifizierlesedauer der ersten Programmschleife 0 die Steuerlogik 111 einen Negativspannungsgenerator 123 (Bezugnahme auf 2), um eine Wannenspannung VWELL mit einem negativen Pegel NWV zu erzeugen, und den Hochspannungsgenerator 121, um die Hochspannung VPP eines zweiten Pegels VPPL zu erzeugen. Hierbei ist der zweite Pegel VPPL im Pegel kleiner als der erste Pegel VPPH. Ein Unterschied zwischen dem zweiten Pegel VPPL und dem negativen Pegel NWV ist im Pegel kleiner als eine Übergangszusammenbruchsspannung (z. B. 30 V) eines Verarmungstransistors NHD2 (Bezugnahme auf 24). Zu dieser Zeit legt der Zeilendekoder 109/110 den zweiten Pegel VPPL einer Spannung an eine zweite Blockwortleitung Sel. BWL als Reaktion auf einen Hochpegel des Freigabesignals EN an.
Inzwischen weist im Fall von durch die Eingabeadresse ADDR nicht ausgewählten Speicherblöcken das Freigabesignal EN einen Niederpegel auf. Bei der Programmausführdauer der ersten Programmschleife 0 wird die Wannenspannung VWELL von 0 an die nicht ausgewählten Wortblockleitungen Unsel.BWLs als Reaktion auf den Niederpegel des Freigabesignals EN angelegt.
Danach wird bei der Verifizierlesedauer der ersten Programmschleife 0 die Wannenspannung VWELL mit einem negativen Pegel NWV an die nicht ausgewählten Blockwortleitungen Unsel.BWLs als Reaktion auf den Niederpegel des Freigabesignals EN angelegt.
Der vorstehend beschriebene Prozess der ersten Programmschleife 0 kann identisch auf die verbleibenden Programmschleifen (1, 2, ...) angewandt werden.
Wie vorstehend dargelegt, senkt eine nicht-flüchtige Speichervorrichtung 100 einen Pegel der Hochspannung VPP, wenn eine Hochspannung mit einem negativen Pegel während einer Verifizierdauer angelegt wird.
26 zeigt ein Diagramm, das ein Verfahren zum Steuern einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 26 weist, bis ein erster Verifizierlesevorgang bestanden wird, während einer ersten Verifizierdauer, eine Wannenspannung VWELL einen ersten negativen Pegel NWV1 auf und weist eine Hochspannung VPP als Pegel VPPL1 auf. Nachdem der erste Verifizierlesevorgang während der ersten Verifizierdauer bestanden wird, weist die Wannenspannung VWELL 0 V auf und die Hochspannung VPP weist einen Pegel VPPH auf.
Bis ein zweiter Verifizierlesevorgang während einer zweiten Verifizierdauer bestanden wird, weist die Wannenspannung VWELL einen zweiten negativen Pegel NWV2 auf und die Hochspannung VPP weist einen Pegel VPPL2 auf Hierbei ist der zweite negative Pegel NWV2 höher als der erste negative Pegel NVW1 und der Pegel VPPL2 ist höher als der Pegel VPPL1. Nachdem der zweite Verifizierlesevorgang während der zweiten Verifizierdauer bestanden ist, weist die Wannenspannung VWELL 0 V auf und die Hochspannung VPP weist einen Pegel VPPH auf.
Inzwischen ist die Dauer des bestandenen Verifiziervorgangs in einer nächsten Programmschleife enthalten oder darin nicht enthalten. Beispielsweise ist, nachdem der erste Verifiziervorgang bestanden ist und ein zweiter Verifizierlesevorgang bestanden ist, wie durch eine gepunktete Linie in 26 dargestellt, die erste Verifizierdauer enthalten oder in einer Programmschleife nicht enthalten. Ferner sind, nachdem der zweite Verifizierlesevorgang bestanden ist und ein dritter Verifizierlesevorgang bestanden ist, die erste und zweite Verifizierdauer enthalten oder in einer Programmschleife nicht enthalten.
Wie vorstehend beschrieben, ist die Wannenspannung VWELL 0 V bei Dauern mit Ausnahme der ersten oder der zweiten Verifizierdauer. Allerdings muss die Wannenspannung nicht 0 V bei Dauern mit Ausnahme der ersten oder der zweiten Verifizierdauer sein. Die Wannenspannung VWELL weist einen höheren Pegel als der zweite negative Pegel NWL2 bei Dauern mit Ausnahme der ersten oder der zweiten Verifizierdauer auf.
27 zeigt ein Diagramm, das ein Verfahren zum Steuern einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 27 weist eine Hochspannung VPP einen Pegel VPPL1 auf, bis ein erster Verifizierlesevorgang bestanden ist. Zu dieser Zeit weist eine Wannenspannung VWELL einen ersten negativen Pegel NWV1 bei der ersten Verifizierdauer und einen zweiten negativen Pegel NWL2 bei einer zweiten Verifizierdauer auf. Nachdem der erste Verifizierlesevorgang bestanden ist und bis ein zweiter Verifizierlesevorgang bestanden wird, weist die Hochspannung VPP einen zweiten Pegel VPP2 auf. Zu dieser Zeit weist die Wannenspannung VWELL den zweiten negativen Pegel NWV2 bei der zweiten Verifizierdauer auf. Nachdem der zweite Verifizierlesevorgang bestanden ist und bis ein dritter Verifizierlesevorgang bestanden wird, weist die Hochspannung VPP einen dritten Pegel VPP3 auf.
Inzwischen ist die Dauer des bestandenen Verifiziervorgangs in einer nächsten Programmschleife enthalten oder darin nicht enthalten. Beispielsweise ist, nachdem der erste Verifizierlesevorgang bestanden ist und bis ein zweiter Verifizierlesevorgang bestanden wird, wie durch eine gepunktete Linie in 27 dargestellt, die erste Verifizierdauer enthalten oder in einer Programmschleife nicht enthalten. Ferner sind, nachdem der zweite Verifizierlesevorgang bestanden ist und bis ein dritter Verifizierlesevorgang bestanden wird, die erste und zweite Verifizierdauer enthalten oder in einer Programmschleife nicht enthalten.
Wir vorstehend beschrieben, ist bis der erste Verifizierlesevorgang bestanden wird eine Wellenspannung VWELL 0 V bei Dauern mit Ausnahme der ersten oder der zweiten Verifizierdauer. Bis der zweite Verifizierlesevorgang bestanden wird, ist die Wannenspannung VWELL 0 V bei Dauern mit Ausnahme der zweiten Verifizierdauer. Allerdings muss die Wannenspannung VWELL nicht 0 V bei Perioden mit Ausnahme der ersten oder der zweiten Verifizierdauer sein, bis der erste Verifizierlesevorgang bestanden ist, und die Wannenspannung VWELL muss nicht 0 V bei Dauern mit Ausnahme der zweiten Verifizierdauer sein bis der zweite Verifizierlesevorgang bestanden ist. Die Wannenspannung VWELL weist einen höheren Pegel als den zweiten negativen Pegel NWL2 bei Dauern mit Ausnahme der ersten oder zweiten Verifizierdauer auf, bis der erste Verifizierlesevorgang bestanden ist und bei Dauern mit Ausnahme der zweiten Verifizierdauer bis der zweite Verifizierlesevorgang bestanden ist. Alternativ weist die Wannenspannung VWELL einen höheren Pegel als der zweite negative Pegel bei Dauern mit Ausnahme der ersten oder der zweiten Verifizierdauer auf.
28 zeigt ein Diagramm, das ein Verfahren zum Steuern einer Wannenspannung und einer Hochspannung während eines Programmvorgangs gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 28 weist bis ein erster Verifizierlesevorgang bestanden ist eine Hochspannung VPP einen Pegel VPPL1 auf und eine Wannenspannung VWELL weist einen ersten negativen Pegel NWV1 auf. Nachdem der erste Verifizierlesevorgang bestanden ist und bis der zweite Verifizierlesevorgang bestanden wird, weist die Hochspannung VPP einen zweiten Pegel VPP2 auf und die Wannenspannung VWELL weist den zweiten negativen Pegel NWV2 auf. Nachdem der zweite Verifizierlesevorgang bestanden ist, und bis ein dritter Verifizierlesevorgang bestanden wird, weist die Hochspannung VPP einen dritten Pegel VPP3 auf.
Inzwischen ist die bestandene Verifizierdauer des Vorgangs in einer Programmschleife enthalten oder darin nicht enthalten. Beispielsweise ist, nachdem der erste Verifizierlesevorgang bestanden ist und bis ein zweiter Verifizierlesevorgang bestanden wird, wie durch eine gepunktete Linie in 28 dargestellt, die erste Verifizierdauer enthalten oder in einer Programmschleife nicht enthalten. Ferner sind, nachdem der zweite Verifizierlesevorgang bestanden ist und bis ein dritter Verifizierlesevorgang bestanden wird, die ersten und zweiten Verifizierdauern, die durch eine gepunktete Linie dargestellt sind, enthalten oder in einer Programmschleife nicht enthalten.
Wie vorstehend beschrieben, ist nachdem der zweite Verifizierlesevorgang bestanden ist, eine Wannenspannung VWELL 8 V, Allerdings muss die Wannenspannung VWELL nachdem der zweite Verifizierlesevorgang bestanden ist nicht 0 V sein. Die Wannenspannung VWELL weist nachdem der zweite Verifizierlesevorgang bestanden ist einen höheren Pegel als den zweiten negativen Pegel NWL2 auf.
ZWEITE AUSFÜHRUNGSFORM EINES ZEILENDEKODERS
Ein in 23 dargestellter Zeilendekoder 109 verwendet NMOS-Hochspannungstransistoren NH1 bis NH4 bei einem Pull-Down-Schaltkreis 282. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das bedeutet, dass ein Zeilendekoder des erfinderischen Konzepts einen NMOS-Niederspannungstransistor verwenden kann.
29 zeigt ein Diagramm, das einen Zeilendekoder gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 29 enthält einen Zeilendekoder 109_1 einen Pull-Down-Schaltkreis, der ausgebildet ist, NMOS-Transistoren NL1 bis NL4 statt NMOS-Hochspannungstransistoren zu verwenden, im Vergleich zu einem Zeilendekoder 105 in 23.
DRITTE AUSFÜHRUNGSFORM EINES ZEILENDEKODERS
Ein in 23 dargestellter Zeilendekoder 109 verwendet PMOS-Niederspannungstransistoren PL1 und PL2 bei einem Pull-Down-Schaltkreis 282. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Das bedeutet, dass ein Zeilendekoder des erfinderischen Konzepts einen PMOS-Hochspannungstransistor verwenden kann.
30 zeigt ein Diagramm, das einen Zeilendekoder gemäß der dritten Ausführungsform des erfinderischen Konzepts zeigt. Mit Bezugnahme auf 30 enthält ein Zeilendekoder 109_2 einen Pull-Down-Schaltkreis, der konfiguriert ist, PMOS-Hochspannungstransistoren PH1 und PH2 statt PMOS-Niederspannungstransistoren zu verwenden, im Vergleich zu einem Zeilendekoder 105 in 23.
PROGRAMMIERVERFAHREN
31 zeigt ein Flussdiagramm, das ein Programmierverfahren gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt. Ein Programmierverfahren wird näher mit Bezug auf 31 beschrieben. Zur Vereinfachung der Beschreibung wird angenommen, dass eine nicht-flüchtige Speichervorrichtung eine nicht-flüchtige Speichervorrichtung 100, wie in 2 gezeigt, ist.
In Vorgang S101 wird eine zu programmierende Datei während eines Programmvorgangs in jeden Seitenpuffer (nicht gezeigt) einer Daten-Eingabe-/Abgabe-Schaltung (nicht gezeigt) geladen. In Vorgang S109 führt die Steuerlogik 111 (Bezugnahme auf 2) eine erste Programmschleife aus.
In Vorgang S110 steuert die Steuerlogik 111 einen Spannungsgenerator 103 (Bezugnahme auf 2), um Spannungen für einen Programmvorgang wie z. B. eine Hochspannung VPP, eine Programmierspannung VPGN, eine Programmdurchlassspannung VPASS, eine Peri-Spannung VLV, eine Leseverifizierspannung VRV und dergleichen zu erzeugen.
Im Vorgang S120 stellt die Steuerlogik 111 Bitleitungen entsprechend der geladenen Daten der Seitenpuffer ein. Beispielsweise wird 0 V an Bitleitungen entsprechend von programmierten Daten (z. B. „0”) angelegt und eine Leistungszuführspannung VDD wird an Bitleitungen entsprechend von programmiergehemmten Daten (z. B. 1”) angelegt. Ferner ist eine Bitleitungserzwingungsspannung (z. B. 1 V) an Bitleitungen entsprechend Speicherzellen angelegt, deren Erstschritt-Verifizierung bei einem zweistufigen Verifiziervorgang abgeschlossen ist.
Danach wird im Vorgang S130 die Durchlaufspannung VPASS an nicht ausgewählte Wortleitungen angelegt und die Programmierspannung VPGM wird an eine ausgewählte Wortleitung angelegt. Hierbei erhöht sich ein Spannungspegel der Programmierspannung VPGN durch einen vorbestimmten Wert gemäß einer Programmschleifenanzahl.
Bei dieser Ausführungsform kann eine Durchlassspannung an die ausgewählte Wortleitung während einer vorbestimmten Zeit angelegt werden bevor die Programmierspannung VPGN daran angelegt wird. Danach wird ein Programmwiederherstellvorgang ausgeführt. Bei dem Programmwiederherstellvorgang werden an Wortleitungen WL0 bis WLN und einer Stringauswahlleitung SSL angelegten Vorspannungsspannungen abgegeben und an Bitleitungen BL0 bis BLn- ein werden angelegte Spannungen abgegeben.
Danach führt dem Vorgang S140 die Steuerlogik 111 einen Verifiziervorgang aus und beurteilt, ob eine negative Spannung bei dem Verifiziervorgang benötigt wird. Falls die negative Spannung nicht benötigt wird, schreitet das Verfahren zu Vorgang S160 fort. Falls die negative Spannung benötigt wird, aktiviert die Steuerlogik 111 im Vorgang S150 einen Negativspannungsgenerator 123, um eine negative Spannung NWL und eine negative Spannung für eine Wannenspannung NWELL zu erzeugen.
Im Vorgang S160 wird ein Verifiziervorgang entsprechend der Steuerung der Steuerlogik 111 ausgeführt und es wird dort beurteilt, ob der Verifiziervorgang bestanden oder nicht bestanden ist. Hierbei wird auf eine zweistufige Verifizierweise der Verifiziervorgang ausgeführt.
Falls der Verifiziervorgang nicht bestanden ist, beurteilt die Steuerlogik 111 im Vorgang S170, ob eine Programmschleife eine maximale Programmschleife erreicht. Wenn ja, wird der Programmvorgang als Nicht-Programmbestanden behandelt.
Andererseits nimmt, falls die Programmschleife nicht die maximale Programmschleife ist, eine Programmschleifenanzahl im Vorgang S180 um eins zu. Danach schreitet das Verfahren zu Vorgang S130 fort.
Wie vorstehend beschrieben, beurteilt ein Programmierverfahren des erfinderischen Konzepts, ob eine negative Spannung bei jeder Programmschleife benötigt wird, und aktiviert einen Negativspannungsgenerator 123 entsprechend des Beurteilungsergebnisses. Allerdings muss das Programmierverfahren des erfinderischen Konzepts nicht beurteilen, ob eine negative Spannung bei jeder Programmschleife benötigt wird.
32 zeigt ein Flussdiagramm, dass ein Programmierverfahren gemäß der Ausführungsform des erfinderischen Konzepts zeigt. Mit Bezugnahme auf 32 ist ein Programmierverfahren zu dem in 31 unterschiedlich, in dem die Vorgänge S128 und S130 entfernt werden und eine Hochspannung, eine Niederspannung und eine negative Spannung bei einem Vorgang S115 eingestellt werden.
33 zeigt ein Diagramm, das einen Spannungsimpuls einer Programmschleife entsprechend eines zweistufigen Verifiziervorgangs eines Programmierverfahrens in 32 darstellt. Mit Bezugnahme auf 33 erhöht sich eine Programmierspannung VPGN um ΔISPP entsprechend einer Zunahme in einer Programmschleife und jede Programmschleife weißt drei Verifizierdauern TV1, TV2 und TV3 auf. Hierbei sind bei der ersten Verifizierdauer TV1 eine erste Vor-Verifizierspannung TV1 und eine Verifizierspannung V1 negative Spannungen. Bei den zweiten und dritten Verifizierdauern TV2 und TV3 sind Vor-Verifizierspannungen PV2 und PV3 und Verifizierspannungen V2 und V3 negative Spannungen.
Bei 33 ist beispielhaft der Fall dargestellt, dass jede Programmschleife einen Programmimpuls enthält. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Jede Programmschleife des erfinderischen Konzepts kann wenigstens einen Programmimpuls enthalten.
Das erfinderische Konzept kann einen Verifiziervorgang auf einem gelöschten Zustand E (Bezugnahme auf 1) ausführen. 34 zeigt ein Diagramm, das einen Spannungsimpuls entsprechend einer Programmschleife darstellt, in der ein Verifiziervorgang auf einen gelöschten Zustand ausgeführt wird. Mit Bezugnahme auf 34 wird bei jeder Programmschleife ein Verifiziervorgang auf Basis der vier Verifizierspannungen V0, V1, V2 und V3 ausgeführt. Hierbei sind die Verifizierspannungen V0 und V1 negative Spannungen und die Verifizierspannungen V2 und V3 sind positive Spannungen.
LESEVERFAHREN
35 zeigt ein Flussdiagramm, dass ein Leseverfahren gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Ein Leseverfahren wird mit Bezug auf 35 näher beschreiben. Zur Erleichterung der Beschreibung kann eine Lesespannung eine erste bis dritte Lesespannung VR1 bis VR3 enthalten. Es wird angenommen, dass die erste Lesespannung VR1 eine negative Spannung ist und die zweite und dritte Lesespannung VR2 und VR3 positive Spannungen sind.
Im Vorgang S310 wird ein Lesebefehl empfangen. Danach werden für einen Lesevorgang benötigte Vorspannungsspannungen erzeugt. Beispielsweise werden die gelesen Spannungen VR1, VR2 und VR3, eine Lesedurchlassspannung und eine Hochspannung VPP erzeugt. Ein Negativspannungsgenerator 123 erzeugt die erste Lesespannung VR1 und eine negative Spannung für eine Wannenspannung NWELL, eine Niederspannungsgenerator 122 erzeugt die zweiten Lesespannungen VR2 und VR3 und ein Hochspannungsgenerator 121 erzeugt die Lesedurchlassspannung VPASS und die Hochspannung VPASS. Im Vorgang S320 wird die negative Spannung für eine Wannenspannung NWELL an alle Wannen angelegt, die mit einer negativen Spannung versorgte Schaltungen enthalten, wenn ein Lesevorgang mit der ersten Lesespannung VR1 ausgeführt wird, und eine Erdungsspannung wird an eine Wanne angelegt, wenn ein Lesevorgang mit der zweiten und der dritten Lesespannung VR2 und VR3 ausgeführt wird.
Ein Lesevorgang auf den ersten bis dritten Lesespannungen wird wie folgt ausgeführt. In den Vorgängen S330 wird eine Lesespannung an eine ausgewählte Wortleitung angelegt, eine Lesedurchlassspannung an nicht ausgewählte Wortleitungen angelegt und Bitleitungen werden vorgeladen. Danach wird im Vorgang S340 Spannungsveränderungen von mit Speicherzellen verbundenen Bitleitungen als Daten abgetastet und die abgetasteten Daten werden festgehalten und ausgegeben.
Danach beurteilt eine mit einer nicht-flüchtigen Speichervorrichtung 100 verbundene Speichersteuerung (nicht gezeigt) basierend auf Abgabedaten einen Fehler. Falls kein Fehler erfasst wird, wird ein Lesevorgang beendet. Falls ein Fehler erfasst wird, wird er korrigiert. Falls ein Fehler nicht korrigierbar ist, werden die Lesespannungen VR1, VR2 und VR3 verändert und ein Lesevorgang wird erneut mit den veränderten Lesespannungen ausgeführt.
WEITERE AUSFÜHRUNGSFORMEN VON NICHT-FLÜCHTIGEN SPEICHERN
36 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des Erfindungskonzepts darstellt. Mit Bezugnahme auf 36 enthält ferner eine nicht-flüchtige Speichervorrichtung 400 einen Kodegenerator 112 und einen Kodeumwandler 113 im Vergleich zu der 100, die in 2 dargestellt ist.
Die Kodegenerator 112 erzeugt einen Lesekode C_RDVFY entsprechend einer Verifizierspannung während eines Programmvorgangs oder einer Lesespannung bei einein Lesevorgang. Das bedeutet, dass eine Verifizierspannung oder eine Lesespannung entsprechend eines Lesekodes C_RDVFY erzeugt wird. Zur Erleichterung der Beschreibung ist in 36 ein Lesekode C_RDVFY entsprechend einer Verifizierspannung oder einer Lesespannung dargestellt. Allerdings kann der Kodegenerator 112 einen Trimmkode (Bezugnahme auf 4, TRM0_H bis TRM2_H) zum Erzeugen von aus einem Hochspannungsgenerator 121 erzeugten Spannungen (z. B. einer Hochspannung, einer Programmierspannung, einer Programmdurchlassspannung, einer Lesedurchlaufspannung, usw.) erzeugen.
Der Kodeumwandler 113 wandelt den Lesekode CRDVFY in einen Niederspannungs-Trimmkode TRM_L (Bezugnahe auf 4, TRM0_L bis TRM2_L) oder einen negativen Trimmkode TRM_n um (Bezugnahe auf 10, TRM0 bis TRM2 und nTRM0 bis nTRM2).
Bei einer Ausführungsform kann der Kodeumwandler 113 implementiert sein, um einen Kodewandelvorgang gemäß dem Lesekode C_RDVFY auszuführen. Beispielsweise wird, wenn ein Wert des Lesekodes C_RDVFY über einen vorbestimmten Wert liegt, der Lesekode C_RDVFY in den Niederspannungs-Trimmkode TRM_L umgewandelt. Wenn ein Wert des Lesekodes C_RDVFY unter einem vorbestimmten Wert liegt, wird der Lesekode C_RDVFY in den negativen Trimmkode TRM_n umgewandelt.
Bei einer Ausführungsform aktiviert der Kodeumwandler 113, wenn ein Wert des Lesekodes C_RDVFY über einem vorbestimmten Wert liegt, einen Niederspannungsgenerator 122. Wenn ein Wert des Lesekodes C_RDVFY unter einem bestimmten Wert liegt aktiviert der Kodeumwandler 113 eine Negativspannungsgenerator 123.
Bei einer weiteren Ausführungsform kann der Kodewandler 113 implementiert sein, um den Lesekode C-RDVFY an den Niederspannungsgenerator 122 oder an den Negativspannungsgenerator 123 gemäß dem Lesekode C_RDVFY auszugeben. Zu dieser Zeit kann ein Abgabekode C_RDVFY der Niederspannungs-Trimmkode TRM_L oder der negative Trimmkode TRM_N werden.
Der Kodegenerator 112 und der Kodeumwandler 113 können einen Trimmkodegenerator ausbilden (Bezugnahme auf 6 und 7).
Der Niederspannungsgenerator 122 erzeugt eine Niederspannung VLV entsprechend des Niederspannungs-Trimmkodes TRM_L. Der Niederspannungsgenerator 122 ist im Wesentlichen identisch zu dem in 5 beschriebenen und somit wird auf dessen Beschreibung verzichtet.
Der Negativspannungsgenerator 123 erzeugt eine Negativspannung NWL oder eine Wannenspannung NWELL entsprechend des negativen Trimmkodes TRM_N. Der Negativspannungsgenerator 123 ist im Wesentlich identisch zu dem in Bezug auf 9 und 13 bereits beschriebenen, und somit wird auf dessen Beschreibung verzichtet.
Eine Verifizierspannung oder eine Lesespannung kann auf eine positive Spannung oder eine negative Spannung geinäß äußerer Einflüsse (Temperatur, Programmierzustand, P/E Zyklus, usw.) verändert/eingestellt/gesteuert werden. Die nicht-flüchtige Speichervorrichtung 400 gemäß dem erfinderischen Konzept kann implementiert werden, um für diese Abwandlung geeignet zu sein. Beispielsweise erzeugt der Kodegenerator 112 einen veränderten Lesekode C_RDVFY und der Kodeumwandler 113 wandelt automatisch den Kode C_RDVFY in den Niederspannungs-Trimmkode TRM_L oder den negativen Trimmkode TRM_N um.
37 zeigt ein Diagramm, das ein Beispiel eines in 36 dargestellten Kodeumwandlers zeigt. Mit Bezugnahme auf 37 enthält ein Kodeumwandler 112 ein Standardkoderegister 401, einen Temperaturkodegenerator 402, ein Temperaturoffsetregister 403, eine Wiederholungsoffsetregister 404 und einen Addierer und Subtrahierer 405.
Das Standardkoderegister 401 gibt einen Standardkode C_DFLT<i:0> (i ist eine positive ganze Zahl) entsprechend einer Verifizierspannung während eines Programmvorgang oder einer Lesespannung bei einem Lesevorgang aus. Beispielsweise gibt, falls i = 8, das Standardkoderegister 401 einen Standard 8-Bit-Kode C_DFLT<7:0> aus. Bei einer Ausführungsform kann der Standardkode C_DFLT<i:0> durch eine Steuerlogik 111 (Bezugnahme auf 1) eingestellt werden.
Der Temperaturkodegenerator 402 erzeugt einen k-Bit Temperaturkode TKODE <k:0> (k ist eine positive ganze Zahl) entsprechend einer Temperatur einer nichtflüchtigen Speichervorrichtung 100. Hierbei kann eine Temperatur der nicht-flüchtigen Speichervorrichtung 100 eine Temperatur einer Seite, die eine anzusteuernde Speicherzelle enthält, eine Temperatur eines Speicherblocks, der eine anzusteuernde Speicherzelle enthält, oder eine Temperatur einer MAT die eine anzusteuernde Speicherzelle enthält, sein. Bei einer Ausführungsform kann der Temperaturkode TKODE<k:0> ein Wert entsprechend eines Temperaturintervalls (z. b. 10°C) zwischen –40°C bis 90°C aufweisen.
Das Temperaturoffsetregister 403 gibt einen ersten Offsetkode OS1<j:0> (j ist eine positive ganze Zahl) entsprechend des Temperaturkodes TKODE<k:0> aus. Bei einer Ausführungsform kann j 4 sein, und der erste Offsetkode OS1<j:0> kann ein j-Bitkode sein.
Bei einer Ausführungsform kann der erste Offsetkode OS1<j:0> konstant sein, ungeachtet einer Lesespannung. Beispielsweise können der erste Offsetkode OS1<j:0> einer ersten Lesespannung R1 zum Unterscheiden eines gelöschten Zustands E (Bezugnahme auf 1) und eines ersten Programmierzustands P1, der erste Offsetkode OS1<j:0> einer zweiten Lesespannung R2 zum Unterscheiden des ersten Programmierzustands P1 und eines zweiten Programmierzustands P2 und der erste Offsetkode OS1<j:0> einer dritten Lesespannung R3 zum Unterscheiden des zweiten Programmierzustands P2 und eines dritten Programmierzustands P3 identisch zueinander sein.
Das Wiederholungsoffsetregister 404 gibt einen zweiten Offsetkode OS2<j:0> mit j-Bit aus, wenn ein Verifiziervorgang oder ein Lesevorgang erneut versucht wird. Bei einer Ausführungsform kann sich der zweite Offsetkode OS2<j:0> entsprechend einer Lesespannung unterscheiden. Bei einer Ausführungsform können der zweite Offsetkode OS2<j:0> einer ersten Lesespannung R1, der zweite Offsetkode OS2<j:0> einer zweiten Leisespannung R2 und der zweite Offsetkode OS2<j:0> einer dritten Lesespannung R3 zueinander verschieden sein.
Bei einer weiteren Ausführungsform kann der zweite Offsetkode OS2<j:0> konstant sein, ungeachtet einer Lesespannung.
Bei einer Ausführungsform kann der zweite Offsetkode OS2<j:0> durch eine Steuerlogik 111 oder durch eine externe Speichersteuerung (nicht gezeigt), welche die nicht-flüchtige Speichervorrichtung 400 steuert, eingestellt werden.
Die nicht-flüchtige Speichervorrichtung 400 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann eine negative Wortleitungsspannung oder eine positive Wortleitungsspannung an einer ausgewählten Wortleitung entsprechend einer Temperatur bereitstellen.
In 37 sind der erste Offsetkode OS1<j:0> und der zweite Offsetkode OS2 <j:0> alles j-Bitdaten. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Der erste Offsetkode kann Daten mit wenigstens einem Bit aufweisen und der zweite Offsetkode kann Daten mit mindestens einem Bit aufweisen.
Der Addierer und Subtrahierer 405 gibt den Lesekode C_RDVFY durch Addieren oder Subtrahieren des Standardkodes C_DFLT<i:0> und des ersten und zweiten Offsetkodes OS1<j:0> und OS2<j:0> aus.
Der Kodegenerator 112 verändert oder stellt den Lesekode C_RDVFY entsprechend einer Temperatur oder Wiederholung ein.
38 zeigt ein Diagramm, das einen in 37 dargestellten Temperaturkodegenerator zeigt. Mit Bezugnahme auf 38 enthält ein Temperaturkodegenerator 402 einen Temperatur-Referenzspannungsgenerator 411, einen Temperaturdetektor 412 und einen Analog-Digital-Wandler 413.
Der Temperatur-Referenzspannungsgenerator 411 erzeugt eine Referenzspannung Vref_temp, die benötigt wird, um eine Temperatur zu erfassen, und DC-Spannungen VDC<M:0> (M ist eine positive ganze Zahl) zum Erzeugen eines Temperaturkodes.
Der Temperaturdetektor 412 erfasst eine Temperaturspannung Vtemp durch Vergleichen einer Referenzspannung Vref_temp und eine Spannung eines Temperaturbereichs (nachfolgend als ein Temperaturbereich bezeichnet), die mit einer anzusteuernden Speicherzelle assoziiert wird. Hierbei ist die Temperaturspannung Vtemp umgekehrt proportional zu einer Temperatur. Das bedeutet, dass die Temperaturspannung Vtemp abnimmt, da eine Temperatur zunimmt. Ein Umkehrproportionalverhältnis (z. B. eine Steigung) der Temperaturspannung Vtemp und einer Temperatur können durch eine Spannungsteilung bestimmt werden, wobei Widerstände verwendet werden.
Der Analog-Digital-Wandler 413 gibt einen Temperaturkode TKODE<k:0> mit k-Bit durch Vergleichen der Temperaturspannung Vtemp und der DC-Spannung VDC<M:0> aus.
Der Temperaturkodegenerator 402 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts erzeugt den Temperaturkode TKODE<k:0> entsprechend einer Temperatur eines Teinperaturbereichs.
39 zeigt ein Diagramm, das ein Beispiel eines in 38 dargestellten Analog-Digital-Wandlers zeigt. Mit Bezug auf 39 enthält ein Analog-Digital-Wandler eine Mehrzahl von Vergleichseinheiten 421 bis 42M und einen Kodierer 423.
Die Mehrzahl der Vergleichseinheiten 421 bis 42M vergleichen eine entsprechende Temperaturspannung Vtemp und DC-Spannungen VDC<M:0> als Reaktion auf ein Freigabesignal EN_ADC, um Abgabevergleichsergebniswerte CR<M:0> auszugeben.
Der Kodierer 423 kodiert die Vergleichsergebniswerte CR<M:0>, um einen Temperaturkode TKODE<k:0> mit k-Bit auszugeben.
Der Analog-Digital-Wandler 413 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts wandelt die Temperaturspannung Vtemp in den Temperaturkode TKODE<k:0> mit k-Bit um.
40 zeigt ein Diagramm, das ein Beispiel eines in 37 dargestellten Temperaturoffsetregisters zeigt. Mit Bezugnahme auf 40 enthält ein Temperaturoffsetregister 403 eine Mehrzahl von Offsetregistereinheiten 431 bis 43k.
Die Mehrzahl der Offsetregistereinheiten 431 bis 43k empfangen Daten DI<j:0> mit einem Offsettrimmwert, dessen invertierte Daten nDI<j:0>, entsprechende Registeradressen ADD<k:0> und entsprechende Temperaturkodes TKODE<k:0>, um erste Offsetkodes OS1<j:0> auszugeben. Hierbei bestimmen die Registeradressen ADD<k:0> ein Aktivieren von jeweiligen entsprechenden Offsetregistereinheiten 431 bis 43k.
Die Daten DI<j:0>, die invertierten Daten nDI<j:0> und die Registeradressen ADD<k:0> können von einer Steuerungslogik 111 (Bezugnahme auf 2) oder einer Speichersteuerung (nicht gezeigt), die eine nicht-flüchtige Speichervorrichtung 400 steuert, bereitgestellt werden.
Dadurch gibt das Temperaturoffsetregister 403 einen ersten Offsetkode OS1<j:0> entsprechend eines Temperaturkodes TKODE<k:0> durch Verwendung der Mehrzahl der Offsetregistereinheiten 431 bis 43k entsprechend der Steuerung der Steuerungslogik 111 oder der Speichersteuerung aus.
Ein Wiederholungsoffsetregister 404 und ein Standardkoderegister 401 können ähnlich wie das Temperaturoffsetregister 403 in 4 implementiert sein.
41 zeigt ein Diagramm, das ein Beispiel einer in 40 dargestellten Offsetregistereinheit zeigt. Zur Erleichterung der Beschreibung wird eine Offsetregistereinheit 431 beschrieben. Mit Bezugnahme auf 41 enthält die Offsetregistereinheit 431 eine Mehrzahl von Latch-Schaltungen 44L bis 44J.
Die Mehrzahl der Latch-Schaltungen 441 bis 44j operiert reagierend auf eine Registeradresse ADD<0> und halten Daten basierend auf entsprechende Daten DI<j:0> und invertierte Daten nDI<j:0> fest. Die Mehrzahl der Latch-Schaltungen 441 bis 44j gibt einen ersten Offsetkode OS1<j:0> als Reaktion auf einen Temperaturkode TKODE<0> aus.
Zur Erleichterung der Beschreibung wird eine erste Latch-Schaltung 441 nachstehend beschrieben. Die erste Latch-Schaltung 441 enthält NMOS-Transistoren RNM1 bis RNM3 und eine Mehrzahl von Wechselrichtern RINV1 bis RINV3. Der NMOS-Transistor RNM3 wird als Reaktion auf die Registeradresse ADD<0> eingeschaltet und der Wechselrichter RINV3 wird entsprechend des Temperaturkodes TKODE<0> aktiviert. Beispielsweise werden, wenn ADD<0> '1' ist, TKODE<0> '1' ist, DI<0> '0' ist, und nDI<0> '1' ist, die NMOS-Transistoren RNM1 and RNM3 eingeschaltet und der Wechselrichter RINV3 wird aktiviert. Demgemäß wird eine '0' entsprechend der DI<0> als ein Offsetkode OS1<0> ausgegeben.
Die restlichen Latch-Schaltungen können genau so wie die erste Latch-Schaltung 441 implementiert sein.
Im Fall einer allgemeinen nicht-flüchtigen Speichervorrichtung kann eine Schwellenspannungsverteilung gemäß einer Temperatur verändert werden. Lesespannungen müssen entsprechend einer Temperatur verändert werden.
42 zeigt ein Flussdiagramm, das ein Lesespannungserzeugungsverfahren mit einem Temperaturausgleich gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Nachstehend wird ein Lesespannungserzeugungsverfahren mit Bezug auf 36 bis 42 beschrieben.
In Schritt S24 wird ein Temperaturkode TKODE<k:0> durch Abtasten einer Spannung eines Temperaturbereichs einer nicht-flüchtigen Speichervorrichtung 400 erzeugt. In Schritt S320 wird ein Lesekode C_RDVFY entsprechend des Temperaturkodes TKODE<k:0> korrigiert. In Schritt S430 wird der korrigierte Lesekode C_RDVFY in einen Negativspannungs-Trimmkode TRM_N oder einen Niederspannungs-Trimmkode TRM_L verändert. In Schritt S440 wird eine Lesespannung entsprechend des veränderten Lesekodes erzeugt.
Das Lesespannungserzeugungsverfahren gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann eine negative Spannung oder eine Niederspannung entsprechend einer Temperatur erzeugen.
43 ist eine Schwellenspannungsverteilung, die darstellt, dass eine Lesespannung von einer positiven Spannung auf eine negative Spannung entsprechend einer Temperatur verändert wird. Mit Bezugnahme auf 43 wird eine Schwellenspannungsverteilung einer hohen Temperatur vollständig nach unten verschoben im Vergleich zu der einer kalten Temperatur. In diesem Fall ist es notwendig, Lesespannungen R1', R2' und R3' einer hohen Temperatur einzustellen, um höher als die Lesespannungen R1, R2 und R3 einer kalten Temperatur zu sein. Zu dieser Zeit ist bei einer kalten Temperatur eine erste Lesespannung R1 eine positive Spannung und bei einer hohen Temperatur ist eine erste Lesespannung R1' eine negative Spannung.
Eine nicht-flüchtige Speichervorrichtung 400 (Bezugnahme auf 36) gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann chic Spannung aufweisen, die von einer positiven Spannung auf eine negative Spannung gemäß einer Temperatur verändert wird.
In dem Fall einer allgemeinen nicht-flüchtigen Speichervorrichtung kann eine Schwellenspannung aufgrund einer Entladung von Ladung über Zeit von einer Ladungsspeicherschicht verändert werden. Demgemäß ist es über die Zeit notwendig, Lesespannungen zu verändern. Ein Hochtemperaturdatenhalte(HTDR)-Test kann vorgenommen werden, um die Datenzuverlässigkeit zu messen.
44 zeigt eine Schwellenspannungsverteilung, die darstellt, dass eine Lesespannung auf eine negative Spannung von einer positiven Spannung vor und nach einem HTDR-Test verändert wird. Mit Bezugnahme auf 44 wird eine Breite einer Schwellenspannungsverteilung nach einem HTDR-Test im Vergleich zu der vor dem HTDR-Test geweitet. Lesespannungen R1', R2' und R3' nach dem HTDR-Test müssen eingestellt werden, um kleiner als die Lesespannungen R1, R2 und R3 vor dem HTDR-Test zu sein. Zu dieser Zeit ist vor dem HTDR-Test die erste Spannung R1 eine positive Spannung und eine erste Spannung R1' ist nach dem HTDR-Test eine negative Spannung.
45 zeigt ein Blockdiagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts zeigt. Mit Bezugnahme auf 45 enthält eine nicht-flüchtige Speichervorrichtung 500 eine Speicherzellenmatrix 510, einen Zeilendekoder 520, einen Spaltendekoder 530, eine Eingabe-/Abgabe-Schaltung 540, eine Spannungsgeneratorschaltung 550, eine Spannungs-Auswahlschalterschaltung 560 und eine Steuerungslogik 570.
Die Speicherzellenmatrix 510 ist mit dem Zeilendekoder 520 über Wortleitungen WL und mit der Eingabe-/Abgabe-Schaltung 540 über Bitleitungen BL verbunden. Die Speicherzellenmatrix 510 enthält in einer Mehrzahl von Zeilen (oder Wortleitungen) und einer Mehrzahl von Spalten (oder Bitleitungen) angeordnete Speicherzellen. Die Mehrzahl der Speicherzellen in der Speicherzellenmatrix 510 kann eine Mehrzahl von Speicherblöcken ausbilden. Die Speicherzellenmatrix 510 wird mit Bezug auf 37 näher beschrieben.
Der Zeilendekoder 520 ist zwischen die Spannungs-Auswahlschaltung 560 und die Speicherzellenmatrix 510 geschaltet. Der Zeilendekoder 520 ist ausgebildet, um unter der Steuerung der Steuerungslogik 570 zu operieren. Der Zeilendekoder 520 empfängt eine Zeilenadresse X-ADDR von einer externen Vorrichtung, um sie zu dekodieren. Der Zeilendekoder 520 wählt basierend auf einem Dekoderergebnis der Zeilenadresse X-ADDR Wortleitungen WL aus. Der Zeilendekoder 520 führt eine Übermittlungsfunktion einer Ausgabe (z. B. einer Spannung) des Spannungs-Auswahlschalters 560 zu einer ausgewählten Wortleitung und zu nicht ausgewählten Wortleitungen aus.
Der Spaltendekoder 530 ist mit der Eingabe-/Abgabe-Schaltung 540 verbunden. Der Spaltendekoder 530 ist ausgebildet, um als Reaktion auf die Steuerung der Steuerungslogik 570 zu operieren. Der Spaltendekoder 530 empfängt eine Spaltenadresse Y-ADDR von der externen Vorrichtung, um sie zu dekodieren. Ein Dekodergebnis der Spaltenadresse Y-ADDR wird einer Eingabe-/Abgabe-Schaltung 540 bereitgestellt.
Die Eingabe-/Abgabe-Schaltung 540 wird durch die Steuerungslogik 570 gesteuert und als ein Leseverstärker oder als Schreibtreiber entsprechend eines Modus eines Vorgangs. Beispielsweise operiert bei einem Verifizier-/Normal-Lesevorgang die Eingabe-/Abgabe-Schaltung 540 als Leseverstärker zum Lesen von Daten aus der Speicherzellenmatrix 510.
Während eines normalen Lesevorgangs werden über die Spaltenauswahlschaltung 530 gelesene Daten nach außen (z. B. eine Speichersteuerung oder ein Host) von der nicht-flüchtigen Speichervorrichtung 500 ausgegeben. Im Gegensatz zu dem, werden bei einen Verifizierlesevorgang über die Spaltenauswahlschaltung 530 gelesene Daten an eine Pass/Fail-Prüfschaltung (nicht gezeigt) der nicht-flüchtigen Speichervorrichtung 500 bereitgestellt und werden verwendet, um zu beurteilen, ob Speicherzellen normal programmiert sind.
Im Fall eines Programmvorgangs operiert die Eingabe-/Abgabe-Schaltung 540 als Schreibtreiber zum Ansteuern von Bitleitungen BL0 bis BLn entsprechend von in der Speicherzellenmatrix 510 zu speichernden Daten. Während des Programmvorgangs empfängt die Eingabe-/Abgabe-Schaltung 540 in der Speicherzellenmatrix 510 zu schreibende Daten von einem Puffer (nicht gezeigt) und steuert die Bitleitungen BL0 bis BLn entsprechend von Eingabedaten. Zu diesem Zweck ist die Eingabe-/Abgabe-Schaltung 540 als eine Mehrzahl von Seitenpuffern PB jeweils in Übereinstimmung mit Spalten (oder Bitleitungen) oder Spaltenpaaren (oder Bitleitungspaaren). Jeder Seitenpuffer enthält eine Mehrzahl von Latches, die Operationen von Festhalten von aus einem Seitenpuffer PB abgetastete Daten und/oder Festhalten von zu programmierenden Daten ausführt.
Die Spannungsgeneratorschaltung 550 enthält einen Hochspannungsgenerator 551, einen Niederspannungsgenerator 553 und einen Negativspannungsgenerator 555. Der Hochspannungsgenerator 551 erzeugt positive Hochspannungen, die zum Ansteuern der nicht-flüchtigen Speichervorrichtung 500 entsprechend der Steuerung der Steuerungslogik 570 benötigt werden. Die von dem Hochspannungsgenerator 551 erzeugten positiven Hochspannungen können während eines Programmvorgangs als eine Programmierspannung Vpgm, eine Durchlassspannung Vpass, usw. verwendet werden.
Der Niederspannungsgenerator 553 erzeugt positive Niederspannungen, die zum Ansteuern der nicht-flüchtigen Speichervorrichtung 500 entsprechend der Steuerung der Steuerungslogik 570 benötigt werden. Die durch den Niederspannungsgenerator 553 erzeugten positiven Niederspannungen können als Lesespannung Vrd eine Verifizierspannung Vvfy, eine Abkoppelspannung, ein Blockierblock, usw. bei einem Programmier- oder Lesevorgang verwendet werden.
Der Negativspannungsgenerator 555 erzeugt negative Spannungen, die zum Ansteuern der nicht-flüchtigen Speichervorrichtung 500 entsprechend der Steuerung der Steuerungslogik 570 benötigt werden. Die durch den Negativspannungsgenerator 555 erzeugten Negativspannungen können als eine Lesespannung Vrd, eine Verifizierspannung Vfy, eine Abkoppelspannung, ein Blockierblock, usw. bei einem Programmier- oder Lesevorgang verwendet werden. Die durch den Negativspannungsgenerator 555 erzeugten Negativspannungen können an einen Substrat-Anschluss bzw. Bulk (z. B. Wannenbereich), in dem die Speicherzellen ausgebildet sind, zugeführt werden.
Nachstehend werden Spannungen, die an eine Wortleitung angelegt werden, um die nicht-flüchtige Speichervorrichtung 500 anzusteuern als Wortleitungsspannung bezeichnet. Ausgaben des Hochspannungsgenerators 551 und des Niederspannungsgenerators 553 werden an die Spannungs-Auswahlschalterschaltung 560 übermittelt. Eine Abgabe des Negativspannungsgenerators 555 wird dem Spannungs-Auswahlschalter 560 und dem Zeilendekoder 520 bereitgestellt.
Die Spannungs-Auswahlschalterschaltung 560 ist mit der Spannungsgeneratorschaltung 550, dem Zeilendekoder 520 und der Steuerungslogik 570 verbunden. Die Spannungs-Auswahlschalterschaltung 560 wählt eine der aus der Spannungsgeneratorschaltung 550 ausgegebenen Spannungen als Reaktion auf die Steuerung der Steuerungslogik 570 aus. Eine über die Spannungs-Auswahlschalterschaltung 560 ausgewählte Spannung wird einer entsprechenden Wortleitung über den Zeilendekoder 520 bereitgestellt.
Im Fall, dass eine Ausgabe des Negativspannungsgenerators 555 durch die Steuerung der Steuerungslogik 570 ausgewählt wird, übermittelt die Spannungs-Auswahlschalterschaltung 560 eine von dem Negativspannungsgenerator 555 erzeugte Negativspannung an den Zeilendekoder 520. Eine Übermittlung einer negativen Spannung über einen Feldeffekttransistor an den Zeilendekoder 520 durch eine Vorspannung von Wannenbereichen der Spannungs-Auswahlschalterschaltung 560 und des Zeilendekoders 520 durch eine von dem Negativspannungsgenerator 555 erzeugte negative Spannung ausgeführt.
Falls inaktiv, erzeugt der Negativspannungsgenerator 555 eine Erdungsspannung als Reaktion auf die Steuerung der Steuerungslogik 570. Wenn eine Hochspannung oder eine Niederspannung zu Wortleitungen WL über die Spannungs-Auswahlschalterschaltung 560 und den Zeilendekoder 520 übermittelt wird, werden Wannenbereiche der Spannungs-Auswahlschalterschaltung 560 und des Zeilendekoders 520 geerdet. Der Negativspannungsgenerator 555 ist genau so wie die in 9 und 13 dargestellten Negativspannungsgeneratoren 123 und 123_1 implementiert.
Die Steuerungslogik 570 steuert einen gesamten Vorgang betreffend Programmier-, Lösch- und Lese-Vorgänge der nicht-flüchtigen Speichervorrichtung 500. Die Spannungsgeneratorschaltung 550 erzeugt Wortleitungsspannungen, die an Wortleitungen entsprechend eines Modus eines Vorgangs zuführbar sind, und eine einem Substrat-Anschluss zuführbar Spannung, (z. B. eines Wannenbereichs), in dem Speicherzellen ausgebildet sind. Ein Spannungserzeugungsvorgang der Spannungsgeneratorschaltung 550 wird durch die Steuerung der Steuerungslogik 570 ausgeführt.
46 zeigt ein Blockdiagramm, das ein Beispiel einer Speicherzellenmatrix in 35 darstellt. Mit Bezug auf 46 enthält jeder Speicherblock eine Mehrzahl von Zellstrings (oder NAND-Strings) 511, die jeweils mit Bitleitungen BL0 bis BLn verbunden sind.
Der Zellenstring 511 enthält wenigstens einen Stringauswahltransistor SST, eine Mehrzahl von Speicherzellen MC0 bis MCn und/oder wenigstens einen Erdungsauswahltransistor GST. In jedem Zellstring 511 ist eine Drain des Stringauswahltransistors SST mit einer Bitleitung verbunden und eine Source des Erdungsauswahltransistors GST ist mit einer gemeinsamen Sourceleitung CSL verbunden. Die Mehrzahl der Speicherzellen MC0 bis MCn ist in Reihe zwischen einer Source des Stringauswahltransistors SST und einer Drain des Erdungsauswahltransistors GST verbunden.
Jede der Speicherzellen MC0 bis MCn speichert N-Bitdateninformationen (N ist eine ganze Zahl von 1 oder mehr). Die Speicherzellen MC0 bis MCn speichern Bitinformationen durch Einspeisen von Ladungen in eine Ladungsspeicherschicht. In einer beispielhaften Ausführungsform können die Speicherzellen MC0 bis MCn ein leitendes Floating-Gate verwenden, das durch einen Isolierfilm als Ladungsspeicherschicht blockiert wird. Bei einer weiteren Ausführungsform verwenden die Speicherzellen MC0 bis MCn einen Isolierfilm, wie z. B. SI3N4, Al2O3, HfAlO, HfSiO, usw., als Ladungsspeicherschicht anstatt eines typisch leitenden Floating-Gates. Ein Flashspeicher mit einem. Isolierfilm wie z. B. Si3N4, Al2O3, HfAlO, HfSiO, usw. als Ladungsspeicherschicht wird als Charge-Trag-Flash(CTF)-Speicher bezeichnet. Wie nachstehend beschrieben, ist eine Betriebseigenschaft einer nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts an eine Speichervorrichtung mit einem leitenden Floating-Gate als Ladungsspeicherschicht und einein CTF-Speicher mit einem Isolierfilm als Ladungsspeicherschicht angewandt.
Ferner ist die Speicherzellenmatrix 110 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts durch einen Stapelflashaufbau, der eine Mehrzahl von auf eine Mehrschichtweise gestapelten Zahlenmatrizen enthält, einen Source-Drainfreien Flashaufbau, einen pinartigen Flashaufbau und einen dreidimensionalen Flashaufbau implementiert.
46 zeigt das Beispiel, bei dem die nicht-flüchtige Speichervorrichtung 500 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ein Flashspeicher vom Typ eines NAND ist. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Wie nachstehend näher beschrieben wird, ist eine Betriebseigenschaft der nicht-flüchtigen Speichervorrichtung 500 des erfinderischen Konzepts an einem Flashspeicher vorn Typ eines NICHT-ODER, einem Hybridflashspeicher, der zwei Arten von Speicherzellen enthält, einein Flashspeicher, in dem eine Steuerung mit einem Chip eingebettet ist, und dergleichen anwendbar.
Wie in 46 dargestellt, sind Steuergates der Speicherzellen in der gleichen Reihe mit entsprechenden Wortleitungen WL0 bis WLn gemeinsam verbunden. Ein Stringauswahltransistor SST wird durch eine über eine Stringauswahlleitung SSL angelegte Spannung gesteuert und ein Erdungsauswahltransistor GST wird über eine über eine Erdungsauswahlleitung GSL angelegte Spannung gesteuert. Speicherzellen MC0 bis MCn werden durch über entsprechende Wortleitungen WL0 bis WLn angelegte Spannungen gesteuert. Speicherzellen, die jede Wortleitung verbinden, speichern Daten entsprechend einer Seite, einer Unterseite weniger als einer Seite, oder eine Mehrzahl von Seiten. Ein Lesevorgang zum Lesen von in einem Flashspeicher vom Typ eines NAND gespeicherten Daten und ein Programmiervorgang zum Speichern von Daten darin werden durch eine Einheit von einer Seite oder einer Mehrzahl von Seiten ausgeführt. Alternativ werden sie durch eine Einheit von Unterseiten ausgeführt. Ein Löschvorgang zum Löschen von in den Flashspeicher vom Typ eines NAND gespeicherten Daten wird durch eine aus einer Mehrzahl von Seiten ausgebildete Blockeinheit ausgeführt.
47 zeigt ein Diagramm, das ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung in 45 gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 47 kann ein Programmierzustand P einer ersten Seite auf den Programmzuständen P2 und P3 einer zweiten Seite programmiert werden.
Wenn die erste Seite programmiert wird, weist jede Speicherzellen einen gelöschten Zustand E oder einen Programmierzustand P auf. Hierbei wird eine Schwellenspannungsverteilung entsprechend des Programmierzustands P bei einem Schwellenspannungsbereich im Pegel geringer als 0 V angeordnet.
Wenn die zweite Seite programmiert wird, weist jede Speicherzelle einen Datenzustand eines gelöschten Zustands E0 und einer Mehrzahl von Programmzuständen P1, P2 und P3 auf. Hierbei stellt der Lösch- und Programmierzustand E0 und E1 Zustände dar, die von einem Löschzustand E durch Programmieren der zweiten Seite programmiert werden. Die Programmzustände P2 und P3 sind Schwellenspannungsverteilungen, die entsprechend eines Programmierens der zweiten Seite des Programmierzustand P ausgebildet werden. Programmieren kann von einem Programmierzustand P, der bei einem Negativspannungsbereich angeordnet ist, auf einem Programmierzustand P2, der bei dem Negativspannungsbereich angeordnet ist, ausgeführt werden.
Ein Prozess eines Programmierens einer zweiten Seite sei wie folgt. Zunächst wird ein Anfangs-Lesevorgang ausgeführt, um erste Seitendaten, die bei ausgewählten Speicherzellen programmiert werden, festzuhalten. Zu dieser Zeit ist eine Lesespannung VrdO, die für den Anfangs-Lesevorgang bereitgestellt wird, eine negative Spannung. Bitwerte der in Speicherzellen gespeicherten ersten Seite werden abgetastet, wenn die Lesespannung Vrd0, die eine negative Spannung ist, an eine Wortleitung der ausgewählten Speicherzellen angelegt wird. Die über den Anfangs-Lesevorgang abgetasteten ersten Seitendaten werden in Latches eines Seitenpuffers (nicht gezeigt) gespeichert. Datenbits entsprechend der zweiten Seite werden auf weiteren in dem Zeilenpuffer enthaltenen Latches geladen. Ein Sollzustand wird entsprechend eines Bitwertes der ersten Seite, der durch den Anfangs-Lesevorgang festgehalten wird, und einen Bitwert der zweiten Seite, der als Schreibdatei bereitgestellt wird, bestimmt.
Während eines Programmvorgangs wird eine Programmierspannung an eine Wortleitung der ausgewählten Speicherzellen angelegt. Ein Verifizierlesevorgang zum Erfassen, ob die ausgewählten Speicherzellen normal programmiert sind, kann durch die Anzahl der Programmzustände P1, P2 und P3 ausgeführt werden. Das bedeutet, dass Verifizierspannungen Vvfy1, Vvfy2 und Vvfy3 sequentiell an eine Wortleitung der ausgewählten Speicherzellen angelegt werden. Hierbei sind die Verifizierspannungen Vvfy1 und Vvfy2 negative Spannungen.
Mit Bezugnahme auf eine nach einem Programmieren einer zweiten Seite ausgebildeten Spannungsverteilung, wie vorstehend beschrieben, werden wenigstens zwei Programmzustände P1 und P2 zwischen einem gelöschten Zustand E0 und 0 V angeordnet. Ein wenigstens zwei Programmzustände enthaltendes Negativspannungsfenster (NVW) zwischen dem Löschzustand E0 und 0 V wird eingeführt, um ein Programmieren von einem negativen Programmierzustand P auf einen Negativspannungszustand P2 zu unterstützen.
48 zeigt ein Funktionsdiagramm, das einen Programmiervorgang von Speicherzellen mit einem Programmierzustand von 47 darstellt. Mit Bezugnahme auf 48 ist dort eine Funktion einer Wortleitungsspannung dargestellt, die während eines Programmierverifizierzyklus an ausgewählten Speicherzellen vorgesehen ist. Eine Wortleitungsfunktion wird bei einem Anfangs-Lesevorgang, der ausgeführt wird, um Mehr-Bitdaten in ausgewählten Speicherzellen zu speichern, und einein Verifiziervorgang übersprungen, der vor einer Zufuhr einer Programmierspannung ausgeführt wird.
Zunächst wird eine Programmierspannung Vpgm1 an eine Wortleitung von ausgewählten Speicherzellen zugeführt. Zu dieser Zeit werden im Fall, dass ein Verifizierlesevorgang vor einem Programmieren ausgeführt wird, Speicherzellen, in denen eine logische „1” gespeichert ist, unter den ausgewählten Speicherzellen programmiergehemmt. Andererseits werden Ladungen eingespeist, um Speicherschichten von Speicherzellen, in denen eine logische „0” geschrieben ist, unter den ausgewählten Speicherzellen durch die Programmierspannung Vpgm1 zu laden.
Nachfolgend werden eine Zufuhr einer Programmierspannung Vpgm1 Verifizierlesespannungen Vvfy1, Vvfy2 und Vvfy3 der Wortleitung der ausgewählten Speicherzellen bereitgestellt. Der Programmverifizierzyklus wird wiederholt bis alle Speicherzellen auf einen Soll-Zustand programmiert sind. Eine nicht-flüchtige Speichervorrichtung 500 wird auf eine ISPP-Weise programmiert, um eine Schwellenspannungsverteilung der Speicherzellen exakt zu steuern. In diesem Fall weisen bei einem Programmieren von Programmschleifen verwendete Programmierspannungen Vpgm1 bis VpgmN Spannungspegel auf, die durch ΔVp schrittweise erhöht werden. In dieser Ausführungsform wird jedes Mal dreimalig ein Verifizierlesevorgang mit einer ersten bis zu einer dritte Verifizierspannung Vvfy1, Vvfy2 und Vvfy3 ausgeführt, wenn jede der Programmierspannungen Vpgm1 bis VpgmN bei jeder der Programmschleifen angelegt ist. Hierbei sind die Programmierspannungen Vpgm1 bis VpgmN positive Hochspannungen. In dieser Ausführungsform werden die Programmierspannungen Vpgm1 bis VpgmN von einem Hochspannungsgenerator 571 unter der Steuerung der Steuerungslogik 570 erzeugt.
Bei dieser Ausführungsform sind die erste und die zweite Verifizierspannung Vvfy1 und Vvfy2 negative Spannungen. Die zweite Verifizierspannung Vvfy2 ist im Pegel eine höhere negative Spannung als die erste Verifizierspannung Vvfy1. Die erste und die zweite Verifizierspannung Vvfy1 und Vvfy2 werden von einem Negativspannungsgenerator 555 unter der Steuerung der Steuerungslogik 570 bereitgestellt. Die dritte Verifizierspannung Vvfy3 ist eine positive Spannung. Die dritte Verifizierspannung Vvfy3 wird von einem Niederspannungsgenerator 553 unter der Steuerung der Steuerungslogik 570 bereitgestellt.
49 zeigt ein Diagramm, das ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung in 45 gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 49 ist ein Programmierzustand P1 einer zweiten Seite auf Programmzustände Q2 und Q3 einer dritten Seite programmiert.
Falls die zweite Seite programmiert wird, weisen Speicherzellen einen Löschzustand E0 oder eine Mehrzahl von P1, P2 und P3 auf. Hierbei ist eine Schwellenspannungsverteilung entsprechend des Programmierzustands P1 bei einem Schwellenspannungsbereich geringer als 0 V angeordnet.
Falls die dritte Seite programmiert wird, weisen Speicherzellen einen Datenzustand des Löschzustands E0 und/oder eine Mehrzahl von jeweiligen Programmzuständen Q1, Q2, Q3, Q4, Q5, Q6 und Q7 auf. Hierbei stellen der Löschzustand E0 und der Programmierzustand Q1 Zustände dar, die von dem Löschzustand E0 beim Programmieren der dritten Seite programmiert werden. Die Programmzustände Q2 und Q3 sind Schwellenspannungsverteilungen, die von dem Programmierzustand P1 beim Programmieren der dritten Seite ausgebildet sind. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist eine Speicherzelle von einem Programmierzustand, der bei einem Negativspannungsbereich angeordnet ist, auf einen Programmierzustand Q2, der bei einem Negativspannungsbereich angeordnet ist, programmiert.
Ein Prozess eines Programmierens der dritten Seite lautet wie folgt. Zunächst wird ein Anfangs-Lesevorgang ausgeführt, um Daten einer ersten Seite, die in ausgewählten Speicherzellen programmiert werden, festzuhalten. Zu dieser Zeit ist eine Lesespannung Vrd1 die für das Anfangslesen vorgesehen ist, eine negative Spannung. Eine Lesespannung Vrd2 ist 0 V oder eine negative Spannung kleiner als 0 V. Eine Lesespannung Vrd3 ist eine positive Spannung.
Bitwerte der in Speicherzellen gespeicherten zweiten Seite werden abgetastet, wenn die Lesespannungen Vrd1, Vrd2 und Vrd3 einer Wortleitung von ausgewählten Speicherzellen bereitgestellt werden. Die über den Anfangs-Lesevorgang abgetasteten Daten einer zweiten Seite werden in Latches gespeichert, die in einem Seitenpuffer (nicht gezeigt) enthalten sind. Datenbits entsprechend einer dritten Seite werden auf weitere Latches geladen, die in dem Seitenpuffer enthalten sind. Ein Soll-Zustand wird entsprechend eines Bitwerts der zweiten Seite, der durch das Anfangslesen festgehalten wird, und einen Bitwert der dritten Seite, der als Schreibdatei bereitgestellt wird, bestimmt.
Während eines Programmvorgangs wird eine Programmierspannung an eine Wortleitung von ausgewählten Speicherzellen angelegt. Nach einem Verifizierlesevorgang zum Erfassen, ob die ausgewählten Speicherzellen normal programmiert sind, kann durch die Anzahl der Programmzustände Q1, Q2, Q3, Q4, Q5, Q6 und Q7 ausgeführt werden. Das bedeutet, dass die Spannungen Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6 und Vvf7 sequenziell an die Wortleitung der ausgewählten Speicherzellen angelegt werden. Hierbei sind die Verifizierspannungen Vvfy1 und Vvfy2 negative Spannungen.
Wie vorstehend beschrieben, werden mit Bezug auf eine Schwellenverteilung, die nach einem Programmieren der dritten Seite ausgebildet ist, wenigstens zwei Programmzustände Q1 und Q2 zwischen einem gelöschten Zustand E0 und 0 V angeordnet. Ein wenigstens zwei Programmzustände enthaltendes negatives Spannungsfenster (NVW) wird zwischen dem Löschzustand E0 und 0 V eingeführt, um ein Programmieren von einem negativen Programmierzustand P1 auf einen anderen negativen Spannungszustand Q2 zu unterstützen.
50 zeigt ein Funktionsdiagramm, das einen Programmvorgang von Speicherzellen mit einem Programmierzustand von 49 darstellt. Mit Bezugnahme auf 50 ist eine Funktion einer Wortleitungsspannung dargestellt, die während eines Programmverifizierzyklus an ausgewählte Speicherzellen bereitgestellt wird. Eine Wortleitungsfunktion wird bei einem Anfangs-Lesevorgang, der ausgeführt wird, um mehrfache Bitdaten in ausgewählten Speicherzellen zu speichern, und bei einem Verifiziervorgang, der vor einer Zufuhr einer Programmierspannung ausgeführt wird, übersprungen.
Zunächst wird eine Programmierspannung Vpgm1 einer Wortleitung von ausgewählten Speicherzellen zugeführt. Zu dieser Zeit werden in dem Fall, dass eine Verifizierlesespannung vor einem Programmieren ausgeführt wird, Speicherzellen, in denen eine logische „1” gespeichert ist unter den ausgewählten Speicherzellen programmiergehemmt. Andererseits werden Ladungen eingespeist, um Speicherschichten von Speicherzellen, in denen eine logische „0” geschrieben ist, unter den ausgewählten Speicherzellen durch die Programmierspannung Vpgm einzuladen.
Im Anschluss an eine Zufuhr einer Programmierspannung Vpgm1 werden Verifizierlesespannungen Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6 und Vvf7 an die Wortleitung der ausgewählten Speicherzellen bereitgestellt. Der Programmverifizierzyklus wird wiederholt bis alle Speicherzellen auf einen Soll-Zustand programmiert werden. Eine nicht-flüchtige Speichervorrichtung 500 wird auf eine ISPP-Weise programmiert, um eine Schwellenspannungsverteilung von Speicherzellen exakt zu steuern. In diesem Fall weisen beim Programmieren von Programmschleifen verwendete Programmierspannungen Vpgm1 bis VpgmN Spannungspegel auf, die durch ΔVp schrittweise erhöht werden.
In dieser Ausführungsform wird jedes Mal siebenmalig ein Verifiziervorgang mit den ersten bis dritten Verifizierspannungen Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6 und Vvf7 ausgeführt, wenn jede der Programmierspannungen Vpgm1 bis VpgmN bei jeder der Programmschleifen angelegt wird. Hierbei sind die Programmierspannungen Vpgm1 bis VpgmN positive Hochspannungen. In dieser Ausführungsform werden Programmierspannungen Vpgm1 bis VpgmN von einem Hochspannungsgenerator 571 und der Steuerung der Steuerungslogik 570 erzeugt.
In dieser Ausführungsform sind die erste und die zweite Verifizierspannung Vvfy1 und Vvfy2 negative Spannungen. Die zweite Verifizierspannung Vvfy2 ist im Pegel eine höhere negative Spannung als die erste Verifizierspannung Vvfy1. Die erste und die zweite Verifizierspannung Vvfy1 und Vvfy2 werden von einem Negativspannungsgenerator 555 unter der Steuerung der Steuerungslogik 570 bereitgestellt. Die dritte Verifizierspannung Vvfy3 ist eine positive Spannung. Die dritte Verifizierspannung Vvfy3 wird von einem Niederspannungsgenerator 553 unter der Steuerung der Steuerungslogik 570 bereitgestellt.
51 zeigt ein Diagramm, das ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung in 45 gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 51 wird ein Programmierzustand P1 einer n-ten Seite auf Programmzustände Q2 und Q3 einer (n + 1)-ten Seite programmiert. Ein Programmierzustand P2 der n-ten Seite wird auf Programmzustände Q4 und Q5 der (n + 1)-ten Seite programmiert. Hierbei werden, wenn die (n + 1)-ten Seite programmiert wird, die Programmzustände Q1, Q2, Q3 und Q4 bei jeweiligem negativen Schwellenspannungsbereichen angeordnet. Programmzustände P2, P3 und P4 stellen Zustände dar, die entsprechend eines Programmierens von Programmzuständen P1 und P2 verschoben werden.
Falls die (n + 1)-ten Seite programmiert wird, weisen Speicherzellen einen Zustand eines Löschzustands E0 und/oder eine Mehrzahl von jeweiligen Programmzuständen (Q1, Q2, Q3, Q4, Q5, Q6, Q7, ...) auf. Der Löschzustand E0 und der Programmierzustand P1 stellen Zustände dar, die von dem Löschzustand E0 durch ein Programmieren der (n + 1)-ten Seite programmiert werden. Die Programmzustände P2, P3 und P4 sind Schwellenspannungsverteilungen, die von den Programmzuständen P1 und P2 beim Programmieren der (n + 1)-ten Seite ausgebildet werden. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts wird eine Speicherzelle auf Programmzustände Q1, Q2, Q3 und Q4, die bei einem negativen Spannungsbereich angeordnet sind, und auf Programmzustände P1 und P2, die bei einem negativen Spannungsbereich angeordnet sind, programmiert.
Ein Programmierungsprozess der (n + 1)-ten Seite lautet wie folgt. Zunächst wird ein Anfangs-Lesevorgang ausgeführt, um Daten einer n-ten Seite, die in ausgewählte Speicherzellen programmiert sind, festzuhalten. Zu dieser Zeit sind Lesespannungen Vrd1 und Vrd2, die für das Anfangslesen bereitgestellt sind, negative Spannungen. Eine Lesespannung Vrd3 ist 0 V oder eine negative Spannung kleiner als 0 V. Eine Lesespannung Vrd4 ist eine positive Spannung.
Bitwerte der in Speicherzellen gespeicherten n-ten Seite werden abgetastet, wenn die Lesespannung (Vrd1, Vrd2, Vrd3, ...) an eine Wortleitung von ausgewählten Speicherzellen bereitgestellt wird. Die über den Anfangs-Lesevorgang abgetasteten Daten einer n-ten Seite wird in Latches gespeichert, die in einem Seitenpuffer (nicht gezeigt) enthalten sind. Datenbits entsprechend der (n + 1)-ten Seite werden auf weitere Latches geladen, die in dem Seitenpuffer enthalten sind. Ein Soll-Zustand entsprechend eines Bitwerts der n-ten Seite, der durch das Anfangslesen festgehalten wird, und ein Bitwert der (n + 1)-ten Seite, der als Schreibdatei bereitgestellt wird, wird bestimmt.
Während eines Programmvorgangs wird eine Programmierspannung an eine Wortleitung der ausgewählten Speicherzellen angelegt. Nach einem Verifizierlesevorgang zum Erfassen, ob die ausgewählten Speicherzellen normal programmiert sind, kann durch die Anzahl der Programmzustände (Q1, Q2, Q3, Q4, Q5, Q6, Q7, ...) ausgeführt werden. Das bedeutet, dass Verifizierspannungen (Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6, Vvf7, ...) sequenziell an die Wortleitung der ausgewählten Speicherzellen angelegt werden. Hierbei sind die Verifizierspannungen Vvfy1, Vvfy2, Vvfy3 und Vvfy4 negative Spannungen.
Wie vorstehend beschrieben, wird mit Bezugnahme auf eine Schwellenverteilung, die nach einem Programmieren der (n + 1)-ten Seite ausgebildet wird, eine Mehrzahl von Programmzuständen Q1, Q2, Q3 und Q4 zwischen einein gelöschten Zustand E0 und 0 V angeordnet. Ein wenigstens zwei Programmzustände (Q1, Q2, Q3 und Q4) enthaltendes Negativspannungsfenster (NVW) wird zwischen dem Löschzustand E0 und 0 V eingeführt, um ein Programmieren von einem negativen Programmierzustand P1 und P2 auf einen weiteren negativen Spannungszustand Q2, Q3 und Q4 zu unterstützen.
52 zeigt ein Funktionsdiagramm, das einen Programmvorgang von Speicherzellen mit einem Programmierzustand von 51 darstellt. Mit Bezugnahme auf 52 wird eine Wellenform einer Wortleitungsspannung dargestellt, die während eines Programmverifizierzyklus an ausgewählten Speicherzellen bereitgestellt ist. Eine Wortleitungsfunktion wird bei einem Anfangs-Lesevorgang, der ausgeführt wird, um mehrfache Bitdaten in ausgewählten Speicherzellen zu speichern, und bei einem Verifiziervorgang, der vor einer Zufuhr einer Programmierspannung ausgeführt wird, übersprungen.
Zunächst wird eine Programmierspannung Vpgm1 an eine Wortleitung der ausgewählten Speicherzellen angelegt. Im Anschluss an eine Zufuhr einer Programmierspannung Vpgm1 werden Verifizierlesespannungen (Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6, Vvf7, ...) an die Wortleitung der ausgewählten Speicherzellen bereitgestellt. Der Programmverifizierzyklus wird wiederholt bis alle Speicherzellen auf einen Soll-Zustand programmiert sind. Eine nicht-flüchtige Speichervorrichtung 500 wird auf eine ISPP-Weise programmiert, um eine Schwellenspannungsverteilung von Speicherzellen exakt zu steuern. In diesem Fall weisen beim Programmieren von Programmschleifen verwendete Programmierspannungen Vpgm1 bis VpgmN Spannungspegel auf, die durch ΔVp schrittweise erhöht werden. In dieser Ausführungsform wird jedes Mal siebenmalig ein Verifizierlesevorgang mit ersten bis dritten Verifizierspannungen (Vvfy1, Vvf2, Vvf3, Vvf4, Vvf5, Vvf6, Vvf7, ...) ausgeführt, wenn jede der Programmierspannungen Vpgm1 bis VpgmN bei jeder der Programmschleifen angelegt wird. Hierbei sind die Programmierspannungen Vpgm1 bis VpgmN positive Hochspannungen. In dieser Ausführungsform werden die Programmierspannungen Vpgm1 bis VpgmN von einem Hochspannungsgenerator 571 unter der Steuerung der Steuerungslogik 570 erzeugt.
In dieser Ausführungsform sind die ersten bis vierten Verifizierspannungen Vvfy1, Vvfy2, Vvfy3 und Vvfy4 negative Spannungen. Die zweite Verifizierspannung Vvfy2 ist eine im Pegel höhere negative Spannung als die erste Verifizierspannung Vvfy1. Die dritte Verifizierspannung Vvfy3 ist eine im Pegel höhere negative Spannung als die zweite Verifizierspannung Vvfy2. Die ersten bis vierten Verifizierspannungen Vvfy1, Vvfy2, Vvfy3, und Vvfy4 werden von einem Negativspannungsgenerator 555 unter Steuerung der Steuerungslogik 570 bereitgestellt. Die restlichen Verifizierspannungen, die höher als die vierte Verifizierspannung Vvfy4 sind, sind positive Spannungen. Die restlichen Verifizierspannungen, die höher als die vierte Verifizierspannung Vvfy4 sind, werden von einem Niederspannungsgenerator 553 unter der Steuerung der Steuerungslogik 570 bereitgestellt.
53 zeigt ein Flussdiagramm, das ein Programmierverfahren einer in 45 dargestellten nicht-flüchtigen Speichervorrichtung darstellt. Mit Bezugnahme auf 53 werden ein Anfangs-Lesevorgang und ein Verifizierlesevorgang vor einer Programmschleife ausgeführt.
Im Vorgang S410 wird der Anfangs-Lesevorgang an Speicherzellen vor einem Schreiben von mehrfachen Bitdaten durchgeführt. Zu dieser Zeit können in Speicherzellen gespeicherte Daten in einem entsprechenden Seitenpuffer bei einem Abtastvorgang gespeichert werden. Programmdaten werden auf weitere Latches der Seitenpuffer geladen.
Im Vorgang S420 wird der Verifizierlesevorgang an den ausgewählten Speicherzellen durchgeführt. Zu dieser Zeit kann eine Verifizierlesespannung Verifizierlesespannungen (z. B. Vvfy1 und Vvfy2 in 40) enthalten, die in einem negativen Spannungsbereich enthalten sind. Gemäß dem Verifizierlesevorgang werden Bitleitungen der Speicherzellen vorgespannt, um programmiergehemmt zu sein.
Im Vorgang S430 wird ein Programmausführvorgang ausgeführt, in dem eine Programmierspannung an eine Wortleitung der ausgewählten Speicherzellen angelegt wird. Eine Programmierspannung der ersten Programmschleife ist die geringste Hochspannung und eine Programmierspannung, die danach bereitgestellt wird, erhöht sich entsprechend einer ISPP-Weise schrittweise.
Im Vorgang S440 werden mit der Programmierspannung Vpgm versorgte Speicherzellen durch eine Mehrzahl von Verifizierlesespannungen Vvfy1, Vvfy2, ... VvfyN abgetastet. Ob die ausgewählten Speicherzellen auf einem Soll-Zustand programmiert werden, wird durch die Verifizierlesespannungen Vvfy1, Vvfy2, ... VvfyN erfasst. Speicherzellen, die auf den Sollzustand programmiert werden, werden eingestellt, um durch den Seitenpuffer programmiergehemmt zu sein.
Im Vorgang S450 wird erfasst, ob alle ausgewählten Speicherzellen programmiert sind. Falls ja, wird ein Programmierverfahren beendet. Falls nein, schreitet das Programmierverfahren zu Vorgang S460 fort, in dem eine Programmierspannung durch eine Stufenspannung ΔVp zunimmt.
Im Vorgang S460 wird eine Programmierspannung im Vergleich zu einer vorherigen Schleife erhöht. Das Programmierverfahren schreitet zu Vorgang S430 fort, in dem die erhöhte Programmierspannung an ausgewählte Speicherzellen angelegt wird. Die Vorgänge S430 bis S460 bilden eine Programmschleife, die wiederholt wird, bis ein Programmieren der ausgewählten Programmzellen abgeschlossen ist.
Durch ein Programmierverfahren gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts werden einige Schwellenspannungen der ausgewählten Speicherzellen von einem Programmierzustand, der bei einem negativen Spannungsbereich angeordnet ist, auf einem Programmierzustand, der bei einem weiteren negativen Spannungsbereich angeordnet ist, programmiert. Hierbei wird wahlweise der Vorgang S420 ausgeführt oder nicht ausgeführt.
54 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 54 enthält eine nicht-flüchtige Speichervorrichtung 600 eine erste Spannungsanlege-Durchlassschaltung 610, die eine eine positive Spannung NV an eine erste Leitung 612 angelegte erste Spannungsanlege-Durchlassschaltung 610 und eine eine negative Spannung NV an eine zweite Leitung 622 angelegte zweite Spannungsanlege-Durchlassschaltung 620 enthält. Hierbei sind die erste Leitung 612 und die zweite Leitung 622 Leitungen entsprechend Wortleitungen.
Die erste Spannungsanlege-Durchlassschaltung 610 enthält einen Auswahltransistor PST und einen Positivspannungs-Auswahlschalter 613. Der Auswahltransistor PST ist zwischen eine mit der positiven Spannung PV versorgte Leitung und eine mit der positiven Spannung PV versorgte Leitung entsprechend der Steuerung der Positivspannungs-Auswahlschaltung 613 geschaltet. Die Positivspannungs-Auswahlschaltung 613 bestimmt ein Zuführen von einer Hochspannung VPP oder einer Härtungsspannung an ein Gate des Auswahltransistors PST als Reaktion auf ein Freigabesignal für eine positive Spannung ENP. Die positive Spannungsauswahlschaltung 613 enthält einen ersten und einen zweiten Wechselrichter INV1P und INV2P, einen ersten und einen zweiten Veratmungstransistor NHD1P und NHD2P einen PMOS-Hochspannungstransistor und einen NMOS-Niederspannungstransistor NLP.
Die zweite Spannungsanlege-Durchlassspannung 620 enthält einen Auswahltransistor NST und eine Negativspannungs-Auswahlschaltung 623. Der Auswahltransistor NST ist zwischen eine mit einer negativen Spannung NV versorgte Leitung 621 und eine mit der negativen Spannung NV versorgte Leitung 612 entsprechend der Steuerung des Negativspannungs-Auswahlschalters 623 geschaltet. Der Negativspannungs-Auswahlschalter 623 ist genau so wie ein in 15 dargestellter Schalter 213 ausgebildet. Wenn die negative Spannung NV an die Leitung 621 angelegt wird, kann eine an eine Wanne, in der die zweite Spannungsanlege-Durchlassschaltung 620 ausgebildet ist, angelegte Wannenspannung NWELL die negative Spannung NV sein.
Die nicht-flüchtige Speichervorrichtung 600 in 54 enthält eine erste Spannungsanlege-Durchlassschaltung 610 und eine zweite Spannungsanlege-Durchlassschaltung 620. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist implementiert, um wenigstens eine erste Spannungsanlege-Durchlassschaltung und wenigstens eine zweite Spannungsanlege-Durchlassschaltung zu enthalten.
Eine nicht-flüchtige Speichervorrichtung 100 in 2 enthält drei Spannungsgeneratoren 121, 122 und 123. Allerdings ist das erfinderische Konzept nicht darauf beschränkt.
55 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 55 weist eine nicht-flüchtige Speichervorrichtung 700 einen derartigen Aufbau auf, dass ein Niederspannungsgenerator und ein Leseverifizierspannungsschalter im Vergleich zu einer nicht-flüchtigen Speichervorrichtung 100 in 2 entfernt werden.
Ein Spannungsgenerator 703 enthält einen Positivspannungsgenerator 721 und einen Negativspannungsgenerator 723. Eine Wortleitungsspannungs-Auswahlschalterschaltung 705 empfängt eine Programmierspannung VPGM, eine Löschspannung VERS, eine Peri-Spannung VLV und eine negative Spannung NWL, um eine der Eingangsspannungen auszuwählen. Eine Steuerlogik 711 steuert einen gesamten Betrieb der nicht-flüchtigen Speichervorrichtung 700.
VERSCHIEDENE AUSFÜHRUNGSFORMEN VON SCHWELLENSPANNUNGEN
56 zeigt ein Diagramm, das eine Schwellenspannungsverteilung, die einen Löschzustand verifiziert, darstellt. Mit Bezugnahme auf 56 ist eine Verifizierspannung V0 eines Löschzustandes E eine negative Spannung und die restlichen Verifizierspannungen V1, V2 und V3 sind positive Spannungen. Es ist möglich, eine Verteilung von Speicherzellen des Löschzustands E durch Verifizieren des Löschzustands E durch eine negative Spannung einzustellen. Das bedeutet, dass eine Verbreiterung einer Schwellenspannungsverteilung einer Löschspannung aufgrund des Koppelns nach der Programmausführung unter Verwendung einer Verifizierspannung V0 einer negativen Spannung verhindert wird.
57 zeigt ein Diagramm, das eine weitere Ausführungsform der Schwellenspannungsverteilung, die einen Löschzustand verifiziert, darstellt. Mit Bezug auf 57 sind eine Verifizierspannung V0 eines Löschzustands E und eine Verifizierspannung V1 eines ersten Programmierzustandes P1 negative Spannungen, und die restlichen Verifizierspannungen V2 und V3 sind positive Spannungen. Das bedeutet, dass nicht nur der Löschzustand E, sondern auch ein Teil des ersten Programmierzustandes E1 bei einem negativen Bereich angeordnet wird, und eine negative Spannung wird als Verifizierspannungen V0 und V1 des Löschzustandes E und des ersten Programmierzustandes P1 verwendet.
58 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer nichtflüchtigen Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 58 sind ein Löschzustand E und ein erster Programmierzustand P1 in einem negativen Spannungsbereich enthalten und ein zweiter und dritter Programmierzustand P2 und P3 sind in einem positiven Spannungsbereich enthalten. Das bedeutet, dass die Verteilungen des Löschzustandes E und des ersten Programmierzustands P1 ausgebildet sind, um symmetrisch (relativ zu 0 V) zu jener der zweiten und dritten Programmzustände P2 und P3 zu sein.
59 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer nicht-flüchtigen Speichervorrichtung gemäß einer weiteren beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezug auf 59 ist ein Teil eines zweiten Programmierzustandes P2 in einem negativen Spannungsbereich enthalten.
Das erfinderische Konzept ist an einer 3-Bit Multi-Level-Zellen nicht-flüchtigen Speichervorrichtung anwendbar.
60 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer 3-Bit Multi-Level-Zellen nicht-flüchtigen Speichervorrichtung gemäß der ersten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezug auf 60 enthält eine Schwellenspannungsverteilung einen Löschzustand E und sieben Programmzustände Q1 bis Q7 und ein Teil des zweiten Programmierzustands Q2 ist in einem Negativspannungsbereich enthalten.
61 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer 3-Bit Multi-Level-Zellen nicht-flüchtigen Speichervorrichtung gemäß der zweiten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 61 ist ein Teil eines dritten Programmierzustands Q3 in einem negativen Spannungsbereich enthalten.
62 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer 3-Bit Multi-Level-Zelle nicht-flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 62 sind ein gelöschter Zustand E und ein erster bis ein dritter Programmierzustand Q1 bis Q3 in einein negativen Spannungsbereich enthalten, und ein vierter bis siebter Programmierzustand Q4 bis Q7 sind in einem positiven Spannungsbereich enthalten.
Das erfinderische Konzept ist zudem auf eine 4-Bit Multi-Level-Zelle nichtflüchtigen Speichervorrichtung anwendbar.
63 zeigt ein Diagramm, das eine Schwellenspannungsverteilung einer 3-Bit Multi-Level-Zelle nicht-flüchtigen Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 63 sind ein gelöschter Zustand E und ein erster bis siebter Programmierzustand ST1 bis ST7 in einem negativen Spannungsbereich enthalten, und ein achter bis fünfzehnter Programmierzustand ST8 bis ST15 sind in einem positiven Spannungsbereich enthalten.
64 zeigt ein Diagramm, das einen Programmvorgang entsprechend einer in 60 dargestellten Schwellenspannungsverteilung zeigt. Bei dem Fall, dass 3-Bit Daten in einer Speicherzelle gespeichert werden, werden ein niederwertiges Bit, ein Zwischenbit und ein höherwertiges Bit entsprechend als erste Seitendaten, zweite Seitendaten und dritte Seitendaten definiert. Mit Bezugnahme auf 64 ist bei einem erste-Seitendaten-Programmvorgang ein Teil eines Programmierzustands P1 in einem negativen Spannungsbereich enthalten.
Bei einem zweite-Seite-MSB-Programmvorgang wird ein gelöschter Zustand E des erste-Seitendaten-Programmvorgangs auf einen gelöschten Zustand E oder einen ersten Programmierzustand P1 programmiert, und dessen Programmierzustand P ist auf einen zweiten Programmierzustand P2 oder einen dritten Programmierzustand P3 programmiert.
Bei einem dritte-Seitendaten-Programmvorgang wird ein gelöschter Zustand E des zweite-Seitendaten-Programmvorgangs auf einen gelöschten Zustand E oder einen ersten Programmierzustand Q1 programmiert, dessen erster Programmierzustand P1 ist auf einen Programmierzustand Q2 oder einen Programmierzustand Q3 programmiert, dessen zweiter Programmierzustand P2 ist auf einen Programmierzustand Q4 oder einen Programmierzustand Q5 programmiert, und dessen dritter Programmierzustand P3 ist auf einem Programmierzustand Q6 oder einem Programmierzustand Q7 programmiert.
VERSCHIEDENE ANWENDUNGEN
Das erfinderische Konzept ist auf eine vertikalartige nicht-flüchtige Speichervorrichtung vom vertikalen Typ anwendbar.
65 zeigt ein Diagramm, das eine nicht-flüchtige Speichervorrichtung vom vertikalen Typ gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 65 enthält eine nicht-flüchtige Speichervorrichtung 800 eine Speicherzellenmatrix 810, einen Treiber 820, eine Eingabe-/Ausgabe-Schaltung 830 und eine Steuerungslogik 840.
Die Speicherzellenmatrix 810 enthält eine Mehrzahl von Speieherblöcken BLK1 bis BLKh, die jeweils eine Mehrzahl von Speicherzellen enthalten. Jeder der Speicherblöcke BLK1 bis BLKh weist einen vertikalen Aufbau (oder einen dreidimensionalen Aufbau) auf.
Bei dieser Ausführungsform enthält jeder der Speicherblöcke BLK1 bis BLKh Strukturen, die sich entlang einer ersten bis einer dritten Richtung erstrecken. Bei dieser Ausführungsform enthält ferner jeder der Speicherblöcke BLK1 bis BLKh eine Mehrzahl von vertikalen Strings NS, die sich entlang der zweiten Richtung erstrecken. Bei dieser Ausführungsform enthält ferner jeder der Speicherblöcke BLK1 bis BLKh eine Mehrzahl von vertikalen Strings NS, die sich entlang der ersten und dritten Richtung erstrecken.
Jeder der vertikalen Strings NS ist mit einer Bitleitung BL, wenigstens einer Stringauswahlleitung SSL, wenigstens einer Erdungsauswahlleitung GSL, Wortleitungen WL und einer gemeinsamen Sourceleitung CSL verbunden. Das bedeutet, dass jeder der Speicherblöcke BLK1 bis BLKh mit einer Mehrzahl von Bitleitungen BL, mit einer Mehrzahl von String-Auswahlleitungen SSL, mit einer Mehrzahl von Erdungsauswahlleitungen GSL, mit einer Mehrzahl von Wortleitungen WL und mit einer Mehrzahl von gemeinsamen Sourceleitungen CSL verbunden ist.
Der Treiber 820 ist mit der Speicherzellenmatrix 210 über eine Mehrzahl von Wortleitungen WL verbunden. Der Treiber 820 ist ausgebildet, um reagierend auf die Steuerung der Steuerungslogik 840 zu operieren. Der Treiber 820 empfängt eine Adresse ADDR aus einer externen Vorrichtung.
Der Treiber 820 ist ausgebildet, um die Eingabeadresse ADDR zu dekodieren. Bei Verwendung der dekodierten Adresse wählt der Treiber 820 eine der Mehrzahl von Wortleitungen WL aus. Der Treiber 820 ist ausgebildet, um Spannungen an ausgewählte und nicht ausgewählte Wortleitungen anzulegen. Bei dieser Ausführungsform versorgt während eines Programmvorgangs, eines Lesevorgangs oder eines Löschvorgangs der Treiber 820 Wortleitungen WL mit einer Programmierspannung bezogen auf den Pragrammvorgang, mit einer Lesespannung bezogen auf den Lesevorgang oder einer Löschspannung bezogen auf den Löschvorgang. Bei dieser Ausführungsform enthält der Treiber 820 einen Wortleitungstreiber 321 zur Auswahl und Operieren von Wortleitungen.
Ferner ist der Treiber 820 ausgebildet, um eine Mehrzahl von Auswahlleitungen SL auszuwählen und zu operieren. Bei dieser Ausführungsform ist der Treiber 820 ausgebildet, um ferner eine Stringauswahlleitung SSL und eine Erdungsauswahlleitung GSL zu betreiben. In dieser Ausführungsform enthält der Treiber 820 einen Auswahlleitungstreiber 322, der ausgebildet ist, um Auswahlleitungen zu betreiben.
Ferner ist der Treiber 820 ausgebildet, um eine gemeinsame Sourceleitung CSL zu betreiben. Bei dieser Ausführungsform enthält der Treiber 820 einen gemeinsamen Sourceleitungstreiber 823, der ausgebildet ist, um eine gemeinsame Sourceleitung CSL zu betreiben.
Die Eingabe-/Ausgabe-Schaltung 830 ist mit einer Speicherzellenmatrix 810 über eine Mehrzahl von Bitleitungen BL verbunden. Die Eingabe-/Ausgabe-Schaltung 830 operiert als Reaktion auf die Steuerung der Steuerungslogik 840. Die Eingabe-/Ausgabe-Schaltung 830 ist ausgebildet, um eine Mehrzahl von Bitleitungen BL auszuwählen.
Bei dieser Ausführungsform empfängt die Eingabe-/Ausgabe-Schaltung 830 Daten von einer externen Vorrichtung, um sie in die Speicherzellenmatrix 810 zu speichern. Die Eingabe-/Ausgabe-Schaltung 830 liest Daten von der Speicherzellenmatrix 810 aus, um sie an eine externe Vorrichtung zu übermitteln.
Die Eingabe-/Ausgabe-Schaltung 830 lest ferner Daten aus einem ersten Speicherbereich der Speicherzellenmatrix aus, um sie in deren zweiten Speicherbereich zu speichern. Bei dieser Ausführungsform ist die Eingabe-/Ausgabe-Schaltung 830 ausgebildet, um einen Zurückkopiervorgang auszuführen.
Bei dieser Ausführungsform enthält die Eingabe-/Ausgabe-Schaltung 830 Bestandteile, wie z. B. einen Seitenpuffer (oder ein Seitenregister), eine Spaltenauswahlschaltung, einen Datenpuffer und dergleichen. Bei dieser Ausführungsform enthält die Eingabe-/Ausgabe-Schaltung 830 Bestandteile wie z. B. einen Schreib-/Lese-Verstärker, einen Schreibtreiber, eine Spaltenauswahlschaltung, einen Datenpuffer und dergleichen.
Die Steuerungslogik 840 ist ausgebildet, um einen Gesamtvorgang, der nichtflüchtigen Speichervorrichtung 800 zu steuern. Die Steuerungslogik 840 operiert reagierend auf Steuersignale CTRL, die aus der externen Vorrichtung übermittelt werden.
Halbleiterspeichervorrichtung vom vertikalen Typ sind in den US-Patentveröffentlichungen Nr. 2009-0306583 , 2010-0078701 , 2010-0117141 , 2010-0140685 , 2010-02135527 , 2010-0224929 , 2010-0315875 , 2010-0322000 , 2011-0013458 und 2011-0018036 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart werden.
66 zeigt ein Schaltungsdiagramm, das eine Ersatzschaltung eines Speicherblocks von in 65 dargestellten Speicherblöcke zeigt. Mit Bezugnahme auf 65 und 66 existieren die vertikalen Strings NS11 bis NS31 zwischen einer ersten Bitleitung BL1 und einer gemeinsamen Sourceleitung CSL. Die erste Bitleitung BL1 entspricht einem in eine dritte Richtung erstreckenden leitenden Material. Vertikale Strings NS12 bis NS32 existieren zwischen einer zweiten Bitleitung BL2 und der gemeinsamen Sourceleitung CSL. Die zweite Bitleitung BL2 entspricht einem in die dritte Richtung erstreckenden leitenden Material. Vertikales Strings NS13 bis NS33 existieren zwischen einer dritten Bitleitung BL3 und der gemeinsamen Sourceleitung CSL. Die dritte Bitleitung BL3 entspricht einem in die dritte Richtung erstreckenden leitenden Material.
Ein Stringauswahltransistor SST in jedem vertikalen String NS ist mit einer entsprechenden Bitleitung verbunden. Ein Erdungsauswahltransistor GST in jeden vertikalen String NS ist mit einer gemeinsamen Sourceleitung CSL verbunden. Speicherzellen MC existieren zwischen dem Stringauswahltransistor SST und dem Erdungsauswahltransistor GST in jedem vertikalen String NS.
Nachstehend sind die vertikalen Strings NS durch eine Zeileneinheit und eine Spalteneinheit definiert. Die vertikalen Strings NS sind gemeinsam mit einer Bitleitung aus einer Spalte verbunden. Bei dieser Ausführungsform sind vertikale Strings NS11 bis NS31 gemeinsam mit einer ersten Bitleitung BL entsprechend einer ersten Spalte verbunden. Die vertikalen Strings NS21 bis NS23 sind gemeinsam mit einer zweiten Bitleitung BL2 entsprechend einer zweiten Spalte verbunden. Die vertikalen Strings NS13 bis NS33 sind gemeinsam mit einer dritten Bitleitung BL3 entsprechend einer dritten Spalte verbunden.
Die vertikalen Strings NS3 sind mit einer Stringauswahlleitung SSL aus einer Zeile verbunden. Bei dieser Ausführungsform sind die vertikalen Strings NS11 bis NS13 mit einer ersten Auswahlleitung SSL1 aus einer ersten Zeile verbunden. Die vertikalen Strings NS21 bis NS23 sind mit einer zweiten Stringauswahlleitung SSL2 aus einer zweiten Zeile verbunden. Die vertikalen Strings NS31 bis NS33 sind mit einer dritten Stringauswahlleitung SSL3 aus einer dritten Zeile verbunden.
In jedem vertikalen String NS ist eine Höhe definiert. Bei dieser Ausführungsform ist in jedem vertikalen String eine Höhe einer an einen Erdungsauswahltransistor GST angrenzenden Speicherzelle 1. In jedem vertikalen String NS erhöht sich eine Höhe einer Speicherzelle umgekehrt proportional zu einem Abstand von einem Stringauswahltransistor SST. In jedem vertikalen String ist eine Höhe einer an den Stringauswahltransistor SST angrenzenden Speicherzelle 7.
Die vertikalen Strings NS in der gleichen Zeile teilen eine Stringauswahlleitung SSL. Die vertikalen Strings NS in unterschiedlichen Zeilen sind mit unterschiedlichen Stringsauswahlleitungen SSL verbunden. In den vertikalen Strings der gleichen Zeilen teilen die Speicherzellen der gleichen Höhe eine Wortleitung. Bei der gleichen Höhe sind Wortleitungen WL des vertikalen Strings NS von verschiedenen Zeilen gemeinsam verbunden. Bei dieser Ausführungsform können Wortleitungen WL gemeinsam bei einer Schicht verbunden sein, bei der sich in eine erste Richtung erstreckende leitende Materialien vorgesehen sind. Bei dieser Ausführungsform können die sich in die erste Richtung erstreckenden leitenden Materialien mit einer oberen Schicht über einen Kontakt verbunden sein. Die sich über die erste Richtung bei der oberen Schicht erstreckenden leitenden Materialien können gemeinsam verbunden sein.
Die vertikalen Strings NS in der gleichen Zeile teilen eine Erdungsauswahlleitung GSL. Die vertikalen Strings NS von verschiedenen Zeilen sind mit verschiedenen Erdungsauswahlleitungen GSL verbunden.
Eine gemeinsame Sourceleitung CSL ist gemeinsam mit vertikalen Strings NS verbunden. Bei dieser Ausführungsform sind bei einem aktiven Bereich eines Substrats erste bis vierte dotierte Bereiche verbunden. Bei dieser Ausführungsform sind die ersten bis vierten dotierten Bereiche mit einer oberen Schicht über einen Kontakt verbunden. Die ersten bis vierten dotierten Bereiche sind gemeinsam bei der oberen Schicht verbunden.
Wie in 66 dargestellt, sind die Wortleitungen WL der gleichen Tiefe gemeinsam verbunden. Dementsprechend sind, wenn eine spezifische Wortleitung WL ausgewählt ist, alle mit der spezifischen Wortleitung WL verbundenen vertikalen Strings NS ausgewählt. Die vertikalen Strings NS von verschiedenen Zeilen sind mit verschiedenen Stringauswahlleitungen SSL verbunden. Dementsprechend sind durch Auswahlstring-Auswahlleitungen SSL1 bis SSL3 vertikale Strings einer nicht ausgewählten Zeile aus den mit der gleichen Wortleitung WL verbundenen vertikalen Strings NS von den Bitleitungen BL1 bis BL3 getrennt. Das bedeutet, dass eine Zeile der vertikalen Strings NS durch die Auswahlstring-Auswahlleitungen SSL1 bis SSL3 ausgewählt ist. Die vertikalen Strings NS einer ausgewählten Zeile sind durch eine Spalteneinheit durch Auswahl der Bitleitungen BL1 bis BL3 ausgewählt.
Ein Speicherblock BLKi ist detailliert in der U. S. Patentveröffentlichung Nr. 2010/0315875 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
67 zeigt ein Diagramm, das ein Speichersystein gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt.
Mit Bezugnahme auf 67 enthält das Speichersystem 1000 wenigstens eine nicht-flüchtige Speichervorrichtung 1100 und eine Speichersteuerung 1200.
Die nicht-flüchtige Speichervorrichtung 1100 kann identisch zu einer nichtflüchtigen Speichervorrichtung 100 in 2, einer nicht-flüchtigen Speichervorrichtung 400 in 36, einer nicht-flüchtigen Speichervorrichtung 500 in 45, einer nichtflüchtigen Speichervorrichtung 600 in 54, einer nicht-flüchtigen Speichervorrichtung in 55 oder einer nicht-flüchtigen Speichervorrichtung 800 in 65 sein. Obwohl nicht dargestellt, kann die nicht-flüchtige Speichervorrichtung 1100 mit einer Hochspannung höher als eine Leistungszuführspannung aus einer externen Vorrichtung versorgt werden.
Die Speichersteuerung 1200 steuert die nicht-flüchtige Speichervorrichtung 1100 gemäß einer Anforderung einer externen Vorrichtung (z. B. eines Hosts). Bei dieser Ausführungsform steuert die Speichersteuerung 1200 die Lese-/Schreibe-/Lösch-Vorgänge der nicht-flüchtigen Speichervorrichtung.
Die Speichersteuerung 1200 stellt eine Schnittstelle zwischen der nicht-flüchtigen Speichervorrichtung 1100 und des Hosts bereit. Die Speichersteuerung 1200 steuert eine Firmware zum Steuern der nicht-flüchtigen Speichervorrichtung 1100 an. Die Speichersteuerung 1200 enthält wenigstens eine zentrale Verarbeitungseinheit (CPU) 1210, einen Puffer 1220, eine Fehlerkorrekturschaltung (ECC) 1230, einen Festwertspeicher (ROM) 1240, eine Hostschnittstelle 1250 und eine Speicherschnittstelle 1260.
Die CPU 1210 steuert einen Gesamtvorgang der Speichersteuerung 1200. Der Puffer 1220 wird als Arbeitsspeicher der CPU 1210 verwendet. Bei der Schreibanforderung des Hosts werden die von dem Host empfangenen Daten vorübergehend in den Puffer 1220 gespeichert. Zudem wird bei der Leseanforderung des Hosts die von der nicht-flüchtigen Speichervorrichtung 1100 ausgelesenen Daten vorübergehend in den Puffer 1220 gespeichert.
Bei der Schreibanforderung verwendet die ECC 1230 einen Fehlerkorrekturkode, um die in den Puffer 1220 gespeicherten Daten zu dekodieren. Bei diesem Fall werden die dekodierten Daten und der Fehlerkorrekturkode in die nicht-flüchtige Speichervorrichtung 1100 gespeichert. Bei der Leseanforderung verwendet die ECC 1230 einen Fehlerkorrekturkodewert, um die aus der nicht-flüchtigen Speichervorrichtung 1100 ausgelesenen Daten umzuspeichern. In diesem Fall ist der Fehlerkorrekturkode in den ausgelesenen Daten enthalten. Der ROM 1240 speichert Daten, die verwendet werden, um die Speichersteuerung 1200 zu steuern.
Die Hostschnittstelle 1250 enthält ein Protokoll zum Datenaustausch zwischen dem Host und der Speichersteuerung 1200. Die Speichersteuerung 1200 ist z. B. ausgebildet, um mit einer externen Vorrichtung (Host) über ein unter verschiedenen Schnittstellenprotokolle, wie z. B. Perfect Page New(PPN)-Protokolle, Universal Serial Bus(USB)-Protokolle, Multimedia Card(MMC)-Protokolle, Peripheral Component Interconnection(PCI)-Protokolle, PCI-Express(PCI-E)-Protokolle, Advanced Technology Attachment(ATA)-Protokolle, serielle ATA-Protokolle, parallele ATA-Protokolle, Small Computer Small Interface(SCSI)-Protokolle, Enhanced Small Disk Interface(ESDI)-Protokolle und Integrated Drive Electronics(IDE)-Protokolle, zu kommentieren.
Die Speicherschnittstelle 1260 steht in Verbindung mit der nicht-flüchtigen Speichervorrichtung 1100 und der Speichersteuerung 1200.
Das Speichersystem 1000 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts 1100 enthält eine nicht-flüchtige Speichervorrichtung 1100, die derart ausgebildet ist, dass ein Teil eines Programmierzustandes einen negativen Wertebereich während eines Programmvorgangs verwendet. Demgemäß ist es möglich, die Datenzuverlässigkeit und -lebensdauer zu verbessern.
Obwohl nicht dargestellt, weist das Speichersystem gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ferner eine Randomisierungsschaltung auf, welche die von einem Host eingegebenen Daten randomisiert, um sie in die nicht-flüchtige Speichervorrichtung 1100 zu speichern, oder die in der nicht-flüchtigen Speichervorrichtung 1100 gespeicherten randomisierten Daten de-randomisiert, um sie zu dem Host auszugeben. Die Randomisierungsschaltung kann in der nicht-flüchtigen Speichervorrichtung 1100 oder der Speichersteuerung 1200 enthalten sein. Eine weitere und detaillierte Beschreibung einer Randomisierungsschaltung ist in dem U. S. Patent Nr. 7,212,426 und den U. S. Patentveröffentlichung Nr. 2009-0259803 , 2010-0229001 , 2010-0229007 und 2010-0259983 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart werden.
Ein Speichersystem ist in der U. S. Patentveröffentlichung Nr. 2010-0082890 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
68 zeigt ein Blockdiagramm einer Speicherkarte gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Mit Bezugnahme auf 68 enthält eine Speicherkarte 2000 wenigstens einen Flashspeicher 2100, einen Pufferspeicher 2200 und eine Speichersteuerung 2300 zum Steuern des Flashspeichers 2100 und des Pufferspeichers 2200.
Die Flashspeichervorrichtung 2100 kann identisch zu einer nicht-flüchtigen Speichervorrichtung 100 in 2, einer nicht-flüchtigen Speichervorrichtung 400 in 36, einer nicht-flüchtigen Speichervorrichtung 500 in 45, einer nicht-flüchtigen Speichervorrichtung 600 in 54, einer nicht-flüchtigen Speichervorrichtung 700 in 55 oder einer nicht-flüchtigen Speichervorrichtung 800 in 65 sein.
Die Speichervorrichtung 2200 wird verwendet, um vorübergehend während des Betriebs der Speicherkarte 2000 erzeugte Daten zu speichern. Die Pufferspeichervorrichtung 2200 kann mit einer DRAM oder einer SRAM implementiert sein.
Die Speichersteuerung 2300 ist zwischen einen Host und den Flashspeicher 2100 geschaltet. Die Speichersteuerung 2300 ist ausgebildet, um auf den Flashspeicher 2100 als Reaktion auf eine Anforderung des Hosts zuzugreifen.
Die Speichersteuerung 2300 enthält wenigstens einen Mikroprozessor 2310, eine Hostschnittstelle 2320 und eine Flashschnittstelle 2330.
Der Mikroprozessor 2310 ist ausgebildet, um eine Firmware anzusteuern. Die Hostschnittstelle 2320 steht mit dem Host über ein Karten (z. B. MMC) Protokoll zum Datenaustausch zwischen dem Host und der Speicherschnittstelle 2330 in Verbindung.
Die Speicherkarte 2000 kann auf Mulit-Media-Karten (MMCs), Security Digitals (SDs), miniSDs, Speichersticks, Smartmedia und TransFlash-Karten anwendbar sein.
Eine Speicherkarte 2000 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts erhöht ein Schwellenspannungsunterschied, wenn wenigstens ein Programmierzustand zwischen einem negativen Spannungsbereich enthalten ist. Demgemäß weist die Speicherkarte 2000 nach einer beispielhaften Ausführungsform des erfinderischen Konzepts eine exzellente Verschlechterungseigenschaft auf und verbessert die Zuverlässigkeit von Daten.
Eine Speicherkarte ist in der U. S. Patentveröffentlichung Nr. 2010-0306583 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
69 zeigt ein Blockdiagramm einer moviNAND gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Mit Bezugnahme auf 69 enthält die moviNAND-Vorrichtung 3000 wenigstens eine NAND-Flashspeichervorrichtung 3100 und eine Steuerung 3200. Die moviNAND-Vorrichtung 3000 unterstützt MMC 4.4 (oder wird als eMMC bezeichnet).
Die NAND-Flashspeichervorrichtung 3100 kann identisch zu einer nichtflüchtigen Speichervorrichtung 100 in 2, einer nicht-flüchtigen Speichervorrichtung 400 in 36, einer nicht-flüchtigen Speichervorrichtung 500 in 45, eine nichtflüchtigen Speichervorrichtung 600 in 54, einer nicht-flüchtigen Speichervorrichtung 700 in 55 oder eine nicht-flüchtige Speichervorrichtung 800 in 65 sein.
Die Steuerung 3200 enthält wenigstens einen Steuerkern 3210, eine Hostschnittstelle 3220 und eine NAND-Schnittstelle 3230. Der Steuerungskern 3210 kann die Gesamtvorgänge der moviNAND-Vorrichtung 3000 steuern. Die Hostschnittstelle 2220 ist ausgebildet, um eine MMC-Schnittstelle zwischen der Steuerung 3210 und einem Host auszuführen. Die NAND-Schnittstelle 3230 ist ausgebildet, um zwischen der NAND-Flashspeichervorrichtung 3100 und der Steuerung 3200 in Verbindung zu stehen.
Die moviNAND-Vorrichtung 3000 empfängt Leistungszuführspannungen Vcc und Vccq aus dem Host. Hierbei wird die Leistungszuführspannung Vcc (ungefähr 3,3 V) an die NAND-Flashspeichervorrichtung 3100 und an die NAND-Schnittstelle 3230 zugeführt werden, während die Leistungszuführspannung Vccq (ungefähr 1,8 V/3,3 V) an die Steuerung 3200 zugeführt werden.
Die moviNAND-Vorrichtung 3000 gemäß der beispielhaften Ausführungsform des erfinderischen Konzepts erhöht die Anzahl der Datenbits, die in der Lage sind, durch eine Begrenzungstechnik durch Speichern wenigstens zweier Datenbits bei einem negativen Spannungsbereich gespeichert zu sein. Das bedeutet, dass die moviNAND 300 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts vorteilhaft ist, um Massendaten zu speichern. Die moviNAND 3000 geinäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist an Kleinleistungs- und Geringleistungsmobilprodukten (z. B. einem Galaxy S, iPhone, usw.) anwendbar.
Inzwischen kann das erfinderische Konzept auf ein Festkörperlaufwerk (SSD) anwendbar sein.
70 zeigt ein Blockdiagramm eines SSD gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Mit Bezugnahme auf 70 enthält eine SSD 4000 eine Mehrzahl von Speichervorrichtungen 4100 und eine SSD-Steuerung 4200.
Die Flashspeichervorrichtung 4100 kann identisch zu einer nicht-flüchtigen Speichervorrichtung 100 in 2, einer nicht-flüchtigen Speichervorrichtung 400 in 36, einer nicht-flüchtigen Speichervorrichtung 500 in 45, einer nicht-flüchtige Speichervorrichtung 600 in 54, einer nicht-flüchtige Speichervorrichtung 700 in 55 oder einer nicht-flüchtige Speichervorrichtung 800 in 65 sein.
Die SSD-Steuerung 4200 steuert die Mehrzahl der Speichervorrichtungen 4100. Die SSD-Steuerung 4200 enthält eine CPU 4210, eine Hostschnittstelle 4220, einen Puffer 4230 und eine Flashschnittstelle 4240.
Unter Steuerung der CPU 4210 kann die Hostschnittstelle 4220 Daten mit einem Host über ein ATA-Protokoll austauschen. Die Hostschnittstelle 4220 kann eine Serial Advanced Technology Attachment(SATA)-Schnittstelle, eine parallele Advanced Technology Attachment(PATA)-Schnittstelle und eine externe SATA(ESATA)-Schnittstelle sein. Empfangbare oder übermittelbare Daten aus oder zu dem Host über die Hostschnittstelle 4220 werden über den Cache-Puffer 4230 ohne über einen CPU-Bus zu gehen unter der Steuerung der CPU 4210 übergeben.
Der Puffer 4230 speichert die zwischen einer externen Vorrichtung und der Flashspeichervorrichtung 4100 übermittelten Daten vorübergehend. Der Puffer 4230 wird zudem verwendet, um durch die CPU 4210 ausführbare Programme zu speichern. Der Puffer 4230 wird als eine Art Pufferspeicher betrachtet und wird mit einer SRAM implementiert. Der Puffer 4230 in 70 ist innerhalb der SSD-Steuerung 4200 enthalten. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. Der Cache-Puffer gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann außerhalb der SSD-Steuerung 4200 vorgesehen sein.
Die Flashschnittstelle 4240 ist ausgebildet, um zwischen der SSD-Steuerung 4200 und den Flashspeichervorrichtungen 4100, die als Speichervorrichtungen verwendet werden, in Verbindung zu stehen. Die Flashschnittstelle 4240 ist ausgebildet, um NAND-Flashspeicher, ONE-NAND-Flashspeicher, Multi-Level-Flashspeicher oder Single-Level-Flashspeicher zu unterstützen.
Die SSD 4000 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts verbessert einen Schwellenspannungsunterschied durch Speichern eines Programmierzustands bei einem negativen Spannungsbereich. Demgemäß verbessert die SSD 4000 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts die Zuverlässigkeit der gespeicherten Daten.
Eine SSD ist in der U. S. Patentoffenlegung Nr. 2010-0082890 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
71 zeigt ein Blockdiagramm eines Berechnungssystems in 70 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Mit Bezugnahme auf 71 enthält das Berechnungssystem 5000 wenigstens eine CPU 5100, einen ROM 5200, einen RAM 5300, eine Eingabe-/Ausgabe(I/O)-Vorrichtung 5400 und eine SSD 5500.
Die CPU 5100 ist mit einem Bussystem verbunden. Der ROM 5200 speichert Daten, die verwendet werden, um das Berechnungssystem 5000 anzusteuern. Hierbei können die Daten eine Startbefehlssequenz oder ein Basis-I/O-System(BIOS)-Sequenz enthalten. Der RAM 5300 speichert die während der Ausführung der CPU 5100 erzeugten Daten vorübergehend.
Die I/O-Vorrichtung 5400 ist mit dem Systembus über eine I/O-Vorrichtungsschnittstelle, wie z. B. Tastaturen, Zeigevorrichtung (z. B. Maus), Monitore, Modems und dergleichen verbunden.
Die SSD 5500 kann eine lesbare Speichervorrichtung sein und kann genau so wie die SSD 4000 von 70 implementiert sein.
72 zeigt ein Blockdiagramm einer elektrischen Vorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. Mit Bezugnahme auf 72 enthält eine elektronische Vorrichtung 6000 wenigstens einen Prozessor 6100, einen ROM 6200, einen RAM 6300, eine Flashschnittstelle 6400 und eine SSD 6500.
Der Prozessor 6100 greift auf den RAM 6300 zu, um Firmwarekodes oder andere Kodes auszuführen. Zudem greift der Prozessor 6100 auf den ROM 6200 zu, um feste Befehlssequenzen, wie z. B. eine Startbefehlssequenz und eine Basis-I/O-System(BIOS)-Sequenz, auszuführen. Die Flashschnittstelle 6400 ist ausgebildet, um zwischen der elektronischen Vorrichtung 6000 und der SSD 6500 in Verbindung zu stehen.
Die SSD 6500 ist von der elektronischen Vorrichtung 6000 ablösbar. Die SSD 6500 ist auf die gleiche Weise als die SSD 4000 von 70 implementiert.
Die elektronische Vorrichtung 6000 kann Mobiltelefone, Personaldigitalassistenten (PDAs), Digitalkameras, Camcorder, tragbare Audioplayer (z. B. MP3) und tragbare Mediaplayer (MPs) enthalten.
73 zeigt ein Blockdiagramm eines Serversystems, das eine SSD in 70 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts enthält. Mit Bezugnahme auf 64 enthält ein Serversystem 7000 einen Server 7100 und wenigstens eine SSD 7200, die Daten speichert, die verwendet werden, um den Server 7100 anzusteuern. Die SSD 7200 kann genau so wie die SSD 4000 aus 70 ausgebildet sein.
Der Server 7100 enthält ein Anwendungs-Kommunikationsmodul 7110, ein Datenverarbeitungsmodul 7120, ein Upgrade-Modul 7130, ein Planungszentrum 7140, ein lokal Ressourcen-Modul 7150 und ein Reparierinformationsmodul 7160.
Das Anwendungs-Kommunikationsmodul 7110 ist ausgebildet, um mit einem Berechnungssystem, das mit einem Netzwerk und dem Server 7100 verbunden ist, zu kommunizieren, oder dem Server 7100 zu ermöglichen, mit der SSD 7200 zu kommunizieren. Das Anwendungs-Kommunikationsmodul 7110 kann Daten oder Informationen, die durch eine Benutzerschnittstelle bereitgestellt werden, an das Datenverarbeitungsmodul 7120 übermittelt werden.
Das Datenverarbeitungsmodul 7120 kann mit dem lokal Ressourcen-Modul 7150 verbunden sein. Hierbei kann das lokal Ressourcen-Modul 7150 eine Liste von Reparier-/Geschäfts-/Händler-/Technik-Informationen einem Benutzer basierend auf Information oder Daten, die an den Server 7100 eingegeben werden, bereitstellen.
Das Upgrade-Modul 7130 steht mit dem Datenverarbeitungsmodul 7120 in Verbindung. Basierend auf den von der SSD 7200 empfangenen Informationen oder Daten kann das Upgrade-Modul 7130 Upgrades einer Firmware, eines Rücksetzkodes, eines Diagnosesystems oder anderen Informationen auf elektronischen Geräten ausführen.
Das Planungszentrum 7140 stellt Echtzeit-Optionen dem Benutzer basierend auf den von dem Server 7100 eingegebenen Informationen oder Daten bereit.
Das Reparierinformationsmodul 7160 steht mit dem Datenverarbeitungsmodul 7120 in Verbindung. Das Reparierinformationsmodul 7160 wird verwendet, um eine reparierbezogene Information (z. B. Audio, Video oder Dokumentdaten) dem Benutzer bereitzustellen. Das Datenverarbeitungsmodul 7120 kann Informationen betreffend der von der SSD 7200 empfangenen Informationen in Pakete verpacken. Die verpackten Informationen können an die SSD 7200 übermittelt werden oder können dem Benutzer angezeigt werden.
Eine nicht-flüchtige Speichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist auf Tablet-Produkte (z. B. Galaxy Tab, iPad, usw.) anwendbar.
74 zeigt ein Diagramm, das eine elektronische Handvorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts darstellt. Mit Bezugnahme auf 74 enthält eine elektronische Handvorrichtung 8000 wenigstens einen computerlesbaren Datenträger 8020, ein Verarbeitungssystem 8040, ein Eingabe-/Ausgabe-Untersystem 8060, eine Radiofrequenzschaltung 8080 und eine Audioschaltung 8100. Entsprechende Bestandteile können durch wenigstens einen Kommunikationsbus oder eine Signalleitung 8030 miteinander verbunden werden. Die elektronische Handvorrichtung 8000 kann eine elektronische Handvorrichtung sein, die einen Handcomputer, einen Tablet-Computer, ein Mobiltelefon, einen Mediaplayer, einen PDA oder eine Kombination von wenigstens zwei Elementen davon enthält. Hierbei enthält der wenigstens eine computerlesbare Datenträger 8020 eine nicht-flüchtige Speichervorrichtung 100 in 2, eine nicht-flüchtige Speichervorrichtung 400 in 36, eine nicht-flüchtige Speichervorrichtung 500 in 45, eine nicht-flüchtige Speichervorrichtung 600 in 54, eine nicht-flüchtige Speichervorrichtung 700 in 55 oder eine nicht-flüchtige Speichervorrichtung 800 in 65.
Verschiedene Eleinente in 74 enthalten wenigstens eine Signalverarbeitung und/oder zugehörige IC-Anwendungen und wird durch Hardware, Software oder eine Kombination von Hardware und Software implementiert.
Die Radiofrequenzschaltung 8080 übermittelt und empfängt Informationen zu und aus wenigstens einer unterschiedlichen Vorrichtung über eine drahtlose Verbindung oder Netzwerk, und führt eine solche Funktion mit einem Antennensystem, einer Radiofrequenzübertragungs- und Empfangsvorrichtung, wenigstens einem Verstärker, einem Tuner, wenigstens einein Oszillator, einem digitalen Signalprozessor, einem Kodek, einem Chipsatz, einem Speicher und dergleichen aus. Die Radiofrequenzschaltung 8080 kann z. B. TDMA (Time Division Multiple Access), CDMA (Coach Division Multiple Access), GSM (Global System for Mobile Communication), EDGE (Enhanced Data GSM Environment), WCDMA (Wideband Kode Division Multiple Access), Wi-Fi (z. B. IEEE802.11a, IEEE802.11b, IEEE802.11g and/or IEEE802.11n), Bluetooth, Wi-MAX, VoIP (Voice over Internet Protocol), Email-Protokoll, Instant Messaging und/oder Short Messaging Service (SMS), jegliches geeignetes Kommunikationsprotokoll oder ein noch nicht entwickeltes Kommunikationsprotokoll.
Die Radiofrequenzschaltung 8080 und die Audioschaltung 8100 sind mit dem Verarbeitungssystem über die Periphervorrichtung 8160 verbunden.
Die Schnittstelle 8160 enthält verschiedene Elemente, um Kommunikationen zwischen der Periphervorrichtung und des Verarbeitungssysteins 8040 aufzubauen und beizubehalten.
Die Audioschaltung 8100 ist mit einem Audiosprecher 8500 und einem Mikrofon 8250 verbunden und enthält, welche ein Audiosignaleingabe aus der Schnittstelle 8160 verarbeitet, um eine Echtzeitkommunikation zwischen den Nutzern bereitzustellen. Bei dieser Ausführungsform enthält die Audioschaltung 8100 eine Kopfhörerbüchse (nicht gezeigt).
Audio- und Dateninformationen (z. B. bei Audioerkennung oder Sprachbefehlanwendung), die aus der Radiofrequenzschaltung 8080 und der Audioschaltung 8100 eingegeben werden, werden wenigstens an einen Prozessor 8180 über die Peripherschnittstelle 8160 zugesandt. Der wenigstens eine Prozessor 8180 verarbeitet verschiedene Datenformate auf wenigstens einem in einem Datenträger 8020 gespeicherten Anwendungsprogramm.
Der Begriff „Daten” enthält einen Text, eine Grafik, eine Webpage, ein Java-Applet, ein Widget, eine Email, eine Sofortmitteilung, eine Sprache, eine digitale Nachricht oder Video oder eine MP3, welche durch wenigstens einem in einem Computer lesbaren Datenträger 8020 gespeicherten Anwendungsprogramm 8300 (Webbrowser, Email, usw.) verwendet werden.
Bei dieser Ausführungsform lädt die elektronische Handvorrichtung 8000 verschiedene Daten (z. B. eine Datei, einen Song, ein digitales Bild, ein Video, eine E-Mail, ein Widget, eine Sofortmitteilung, usw.) von einem Internet über ein drahtloses Netzwerk oder einer externen Anschluss 8360 hoch und runter.
Die Peripherieschnittstelle 8160 verbindet Eingabe- und Ausgabeperipherievorrichtungen mit dem Prozessor 8180 und dem computerlesbaren Datenträger 8020. Der wenigstens eine Prozessor 8180 kommuniziert mit dem wenigstens einem computerlesbaren Datenträger 8020 über die Steuerung 8200.
Der computerlesbare Datenträger 8020 ist eine Vorrichtung oder ein Datenträger, die/der in der Lage ist, Kodes und/oder Daten, die durch wenigstens einen Prozessor 8180 verwendet werden, zu speichern. Der computerlesbare Datenträger 8020 enthält einen Cache, einen Hauptspeicher und einen Sekundärspeicher. Allerdings ist der computerlesbare Datenträger 8020 nicht darauf begrenzt. Der computerlesbare Datenträger 8020 kann verschiedene Speicherschichten enthalten. Hierbei werden die Speicherschichten mit einem RAM (z. B. SRAM, DRAM, DDRAM), ROM, Flash, magnetische und/oder optische Speichervorrichtungen (z. B. ein Diskettenlaufwerk, ein Magnetband, eine Kompaktdisk (CD) und eine digitale Videodisk (DVD)) oder eine Kombination davon implementiert.
Der computerlesbare Datenträger 8020 enthält einen Übermittlungsdatenträger zum Senden eines Signals, das eine Information eines Computerbefehls oder Daten enthält. Der Übermittlungsdatenträger enthält z. B. ein Internet (oder World Wide Web genannt), ein Intranet, ein LAN (Local Area Network), ein WLAN (Wide LAN), ein SAN (Storage Area Network), ein MAN (Metropolitan Area Network) und dergleichen. Allerdings enthält der computerlesbare Datenträger 8020 ein Kommunikationsnetzwerk, das nicht darauf begrenzt ist.
Der wenigstens chic Prozessor 8180 führt verschiedene Softwarekomponenten, die in dem computerlesbaren Datenträger 8020 gespeichert sind aus, um verschiedene Funktionen für die Vorrichtung 8000 auszuführen. Bei dieser Ausführungsform enthalten die Softwarekomponenten ein Betriebssystem 8220, ein Kommunikationsmodul 8240, ein Kontakt-/Bewegungs-Modul 8260, ein Grafikmodul 8280, wenigstens eine Anwendung 8300, ein Zeitmodul 8380 und ein rekonfigurierbares Modul 8400.
Das Betriebssystem 8220 (z. B. ein eingebettetes Betriebssystem, wie z. B. Darwin, RTXC, LINUX, UNIX, OSX, Windows, VxWork) enthält einen Treiber zum Steuern und Verwalten von verschiedenen Prozessen, Befehlssätzen, Softwarekomponenten und/oder typischen Systemaufgaben. Eine derartige Steuerung und Verwaltung enthält Speicherverwaltung, Speichervorrichtungssteuerung, Leistungsverwaltung, usw. Das Betriebssystem 8220 beschleunigt eine Kommunikation zwischen verschiedenen Hardware- und Softwarekomponenten.
Das Kommunikationsmodul 8240 beschleunigt Kommunikationen zwischen anderen Vorrichtungen oder wenigstens einen externen Anschluss 8360 oder der RF-Schaltung 8080, und enthält verschiedene Softwarekomponenten zum Verarbeiten von Daten, die aus der RF-Schaltung 8080 und/oder des externen Anschlusses 8360 eingegeben werden. Der externe Anschluss 8360 (z. B. USB, Firewire CM, etc.) ist direkt mit einer weiteren Vorrichtung verbunden oder indirekt über ein Netzwerk dazu (ein Internet, ein drahtloses LAN, usw.).
Das Grafikmodul 8280 enthält verschiedene unbekannte Softwares zum Rendering, Animieren und Anzeigen eines grafischen Objekts auf einer Anzeige eines berührungsempfindlichen Displaysystems 8120. Der Begriff „grafisches Objekt” enthält jegliches Objekt, das einem Nutzer angezeigt wird, wie z. B. ein Text, eine Webpage, ein Symbol, ein digitales Bild, eine Animation und dergleichen, ohne Beschränkung.
Die wenigstens eine Anwendungssoftware 8300 enthält eine Anwendungssoftware, die in der elektronischen Handvorrichtung 8000 installiert ist, die einen Browser, ein Verzeichnis, eine Kontaktliste, eine Email, eine Sofortnachricht, eine Wortverarbeitung, eine Tastaturnachbildung, ein Widget, eine Java-unterstützende Anwendungssoftware, eine Verschlüsselung, eine digitale Copyright-Verwaltung, eine Spracherkennung, eine Sprachkopie, eine Positionsbeurteilungsfunktion (z. B. durch GSP angewandt), ein Musikplayer (Spielen einer in wenigstens einer Datei, wie z. B. einer MP3 oder einer AAC-Datei gespeicherten aufgezeichneten Musik), und dergleichen, ohne Beschränkung.
Bei dieser Ausführungsform enthält die elektronische Handvorrichtung 8000 eine MP3-Player-Funktion. Die elektronische Handvorrichtung 8000 enthält einen 36-Pin-Verbinder. Bei dieser Ausführungsform enthält die elektronische Handvorrichtung 8000 wenigstens einen optischen Sensor (nicht gezeigt) (z. B. einen CMOS, oder CCD-Bildsensor), der beim Abbilden einer Anwendungssoftware verwendet wird.
Das Kontakt-Bewegungs-Modul 8260 enthält verschiedene Softwarekomponenten zum Ausführen von verschiedenen Aufgaben, die mit dem berührungsempfindlichen Displaysystem 8120 assoziiert werden können.
Das Zeitmodul 8380 ist ein Softwaretimer, in der eine Schnittstellenrekonfigurationsverarbeitung verwendet wird. Das Zeitmodul 8083 wird durch eine Hardware implementiert.
Ein rekonfigurierbares Modul 8400 enthält ein Symboleffektmodul (oder einen Befehlssatz). Das Syboleffektmodul 8420 enthält eine Animation für ein Symbol während eines Schnittstellenrekonfigurationsmodus. Bei dieser Ausführungsform ist das Symboleffektmodul 8420 in einem Grafikmodul 8280 enthalten.
Das I/O-Untersystem 8060 ist mit einem berührungsempfindlichen Anzeigesystem 8120 und wenigstens einer physischen Steuervorrichtung 8140 (z. B. einem Druckknopf, einem Schalter, einer Skala, einer LED, usw.) verbunden, die verschiedene Funktionen steuert und ausführt, z. B. Leistungssteuerung einer Lautsprecherlautstärkesteuerung, eine Klingeltonlautstärke, eine Tastatureingabe, ein Scrollen, ein Halten, ein Menü, eine Bildschirmsperre, ein Kommunikationsclearing und ein Beenden. Die berührungsempfindliche Anzeige 8120 kommuniziert mit dem Verarbeitungssystem 8040 über die berührungsempfindliche Bildschirmsteuerung 8320, und enthält verschiedene Komponenten zum Verarbeiten einer Nutzereingabe (z. B. Hardwarescannen). Die wenigstens eine Eingabesteuerung 8340 übermittelt und empfängt ein elektrisches Signal zu und von einer Eingabevorrichtung oder der Steuerungsvorrichtung 8140. Die Eingabe-/Steuerungs-Vorrichtung 8140 enthält einen physischen Knopf (z. B. einen Druckknopf, einen Wipp-Schalter), eine Skala, einen Schiebeschalter, einen Stick und dergleichen.
Die berührungsempfindliche Anzeige 8120 zeigt eine visuelle Ausgabe einem Nutzer bei einer GUI an. Die visuelle Ausgabe enthält einen Text, eine Grafik und eine Kombination davon. Ein Teil unter allen visuellen Ausgaben entspricht einem Nutzerschnittstellenobjekt.
Die berührungsempfindliche Anzeige 8120 empfängt eine Eingabe von einem Nutzer basierend auf einem haptischen und/oder fühlbaren Kontakt. Die berührungsempfindliche Anzeige 8120 bildet eine berührungsempfindliche Ansicht, die eine Benutzereingabe empfängt, aus. Die berührungsempfindliche Anzeige 8120 und die Berührbildschirmsteuerung 8320 erfassen einen Kontakt (und eine Kontaktbewegung oder Freigabe) auf der berührungsempfindlichen Anzeige 8120, und wandeln den erfassten Kontakt in eine Wechselwirkung mit einem Nutzerschnittstellenobjekt, wie z. B. wenigstens einer Bildschirmtaste, die an einem Berührungsbildschirm bei einem Kontakt angezeigt wird, um. Dieser Ausführungsform entspricht einen Kontaktpunkt zwischen der berührungsempfindlichen Anzeige 8120 und einem Nutzer wenigstens eine Ziffer eines Nutzers. Die berührungsempfindliche Anzeige 8120 verwendet eine LCD (Flüssigkristallanzeige)- oder LPD(lichtemittierende Polymeranzeige)-Technik. Allerdings kann in einer weiteren Ausführungsform die berührungsempfindliche Anzeige 8120 eine weitere Technik sein.
Die berührungsempfindliche Anzeige 8120 und die Berührungsbildschirmsteuerung 8320 erfassen einen Kontakt, eine Bewegung oder eine Freigabe mit einer Mehrzahl von berührungsempfindlichen Techniken, wie z. B. Kapazitiv-, Resistiv-, Infrarot- und Oberflächenschallwellen-Techniken und anderen Komponenten zum Entscheiden eines Kontaktpunkts mit einer Näherungssensormatrix oder einer berührungsempfindlichen Anzeige 8120.
Das Berührungsempfindliche Anzeige 8120 ist ähnlich zu einem Multi-berührungsempfindlichen Tablet, der mit Bezugnahme darauf hierin mitoffenbart wird. Allerdings zeigt ein Berührungsbildschirm eine visuelle Ausgabe aus einer Handvorrichtung an, während ein berührungsempfindlicher Tablet keine visuelle Ausgabe anwendet. Die berührungsempfindliche Anzeige 8120 weist eine Auflösung über 100 dpi auf. In dieser Ausführungsform weist die berührungsempfindliche Anzeige 8120 eine Auflösung von ungefähr 168 dpi auf. Ein Nutzer steht mit der berührungsempfindlichen Anzeige 8120 mit einem Gegenstand oder einein. Anhängsel, wie z. B. Nadel, einem Stift, einem Finger und dergleichen, in Kontakt.
Bei dieser Ausführungsform enthält die elektronische Handvorrichtung ein Touchpad (nicht gezeigt), das eine spezifische Funktion anders als ein Berührbildschirm aktiviert oder inaktiviert. Bei dieser Ausführungsform im Gegensatz zu dem Berührbildschirm ist ein Touchpad ein berührungsempfindlicher Bereich einer Vorrichtung, die keine visuelle Ausgabe anzeigt. Das Touchpad ist eine Erweiterung einer berührungsempfindlichen Ansicht, getrennt von der berührungsempfindlichen Anzeige 8120 oder einer berührungsempfindlichen Ansicht, bei der die berührungsempfindliche Anzeige 8120 ausgebildet ist.
Die elektronische Handvorrichtung 8000 enthält ferner ein Leistungssystem 8440, die eine Leistung zu verschiedenen Hardwareelementen zuführt. Das Leistungssystem 8440 enthält ein Leistungsverwaltungssystem, wenigstens eine Leistung (z. B. eine Batterie, eine AC-Leistung, ein Ladesystem, eine Leistungsfehlererfassungsschaltung, einen Leistungswandler oder -inverter, eine Leistungszustandanzeige (z. B. eine lichtemittierende Diode) und andere Elemente, die mit typischen Leistungserzeugung, Verwaltung und Verteilung bei einer Handvorrichtung assoziiert werden können.
Bei dieser Ausführungsform sind die Peripherieschnittstelle 8160, der wenigstens eine Prozessor 8180 und die Speicherspeicherung 8200 in einem einzelnen Chip wie das Verwaltungssystem 8040 implementiert. Bei einer weiteren Ausführungsform werden sie durch separate Chips implementiert.
Eine elektronische Handvorrichtung ist detailliert in der U. S.-Patent Nr. 7,509,588 offenbart, deren Gesamtheit durch Bezugnahme hierin mitoffenbart wird.
Ein Speichersystem oder eine Speichervorrichtung geinäß dem erfinderischen Konzept kann in verschiedene Arten oder Packungen montiert werden. Beispiele der Packungen des Speichersystems oder der Speichervorrichtung gemäß dem erfinderischen Konzept kann Package-on-Package (PoP), Ball Grid-Arrays (BGAs), Chip-Scale-Packages (CSPs), Plastic-Lead-Chip-Carrier (PLCC), Plastic-Dual-In-Line-Package (PDIP), Die-In-Waffle-Pack, Die-In-Waffle-Form, Chip-On-Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flat Pack (TQFP), Small Outline Integrated Circuit (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline Package (TSOP), System-in-Package (SIP), Multi-Chip-Package (MCP), Wafer-Level-Fabricated Package (WFP) und Wafer-Level Process Stack Package (WSP) enthalten.
Der vorstehend offenbarte Gegenstand soll darstellend betrachtet werden und nicht beschränkend, und die angefügten Ansprüche beabsichtigen alle derartigen Abwandlungen, Erweiterungen und andere Ausführungsformen, die innerhalb des wahren Erfindungsgedankens und Schutzbereichs fallen, abzudecken. Somit soll der Schutzbereich bis zu einem durch das Gesetz erlaubten Ausmaß durch die breitestzulässige Interpretation der nachfolgenden Ansprüche und deren Äquivalente bestimmt werden, und soll nicht begrenzend oder beschränkend durch die vorstehend detaillierte Beschreibung sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

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Zitierte Nicht-Patentliteratur

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IEEE802.11b [0551]
IEEE802.11g [0551]
IEEE802.11n [0551]

Claims

Negativspannungsgenerator, aufweisend: einen Gleichstromspannungsgenerator (181), der ausgebildet ist, um eine Gleichstromspannung (VDC_NEG) zu erzeugen; einen Referenzspannungsgenerator (182), der ausgebildet ist, um eine Referenzspannung (Vref_NEG) zu erzeugen; einen Oszillator (183), der ausgebildet ist, um einen Schwingungstakt (CLK_NEG) zu erzeugen; eine Ladungspumpe (185), die ausgebildet ist, um eine negative Spannung (NWELL) als Reaktion auf einen Pumpentakt (CLK_NEGP) zu erzeugen; und einen Spannungsdetektor (184), der ausgebildet ist, um die negative Spannung (NWELL) durch Vergleichen einer durch Spannungsteilung der Gleichstromspannung (VDC_NEG) erhaltenen Teilspannung mit der Referenzspannung (Vref_NEG) zu erfassen, und um den Pumpentakt (CLK_NEGP) entsprechend der erfassten negativen Spannung (NWELL) basierend auf dem Schwingungstakt (CLK_NEG) zu erzeugen.
Negativspannungsgenerator nach Anspruch 1, wobei der Spannungsdetektor (184) aufweist: ein Leistungszuführbauteil (191) reagierend auf ein Negativspannungsfreigabesignal (NV_EN), um die Gleichstromspannung (VDC_NEG) zu einem Vergleichsknoten (NC) zuzuführen; ein Spannungsteilerbauteil (192), das zwischen den Vergleichsknoten (NC) und einen Erfassungsknoten (ND), an den die negative Spannung (NWELL) angelegt ist, geschaltet ist und ausgebildet ist, um die Gleichstromspannung (VDC_NEG) zu teilen; ein Abgabebauteil (193), das zwischen den Erfassungsknoten (ND) und einen Erdungsanschluss geschaltet ist und das ausgebildet ist, um die negative Spannung des Erfassungsknotens (ND) als Reaktion auf ein invertiertes Negativspannungsfreigabesignal, das relativ zu dem Negativspannungsfreigabesignal (NV_EN) invertiert ist, abzugeben; ein Vergleichsbauteil (194), das ausgebildet ist, um den Pumpentakt (CLK_NEGP) durch Vergleichen einer Spannung des Vergleichsknotens (NC) und der Referenzspannung (Vref_NEG) zu erzeugen; und ein Steuerungsbauteil (195) reagierend auf das Negativspannungsfreigabesignal (NV_EN), um das Leistungszuführbauteil (191) und das Strompfad-Ausbildungsbauteil (193) zu aktivieren.
Negativspannungsgenerator nach Anspruch 2, wobei das Leistungszuführbauteil (191) aufweist: einen PMOS-Transistor (PM) mit einem Ende, an das die Gleichstromspannung (VDC_NEG) angelegt ist, und ein Gate, das derart geschaltet ist, dass es das invertierte Negativspannungsfreigabesignal empfängt; und einen ersten Widerstand (R1), der zwischen ein anderes Ende des PMOS-Transistors (PM) und den Vergleichsknoten (NC) geschaltet ist.
Negativspannungsgenerator nach Anspruch 2, wobei das Spannungsteilerbauteil (192) aufweist: eine Mehrzahl von Widerständen (R2, R3, R4, R5), die in Reihe zwischen den Erfassungsknoten (ND) und den Vergleichsknoten (NC) geschaltet sind; einen Transistor (HM0, HM1, HM2), der zwischen ein Ende und ein anderes Ende wenigstens eines aus der Mehrzahl der Widerstände (R2, R3, R4, R5) geschaltet ist; und ein Pegelwandler (LS0, LS1, LS2), der ausgebildet ist, um einem Gate des Transistors (HM0, HM1, HM2) einen Spannungspegel entsprechend einem Eingabe-Trimmkode (TRM0, TRM1, TRM2) bereitzustellen.
Negativspannungsgenerator nach Anspruch 4, wobei der Pegelwandler (LS0, LS1, LS2) aufweist: wenigstens einen PMOS-Transistor (PL1, PL2), der ausgebildet ist, um eine Leistungszuführspannung (Vdd) eines Leistungsanschlusses zu übertragen; und wenigstens einen NMOS-Transistor (NH1, NH2, NH3), der ausgebildet ist, um eine Wannenspannung (Vneg) eines Wannenspannungsanschlusses zu übertragen.
Negativspannungsgenerator nach Anspruch 5, wobei der wenigstens eine PMOS-Transistor (PL1, PL2) ein Niederspannungstransistor ist und der wenigstens eine NMOS-Transistor (NH1, NH2, NH3) ein Hochspannungstransistor ist.
Negativspannungsgenerator nach Anspruch 5, wobei der wenigstens eine PMOS-Transistor ein Niederspannungstransistor ist und der wenigstens eine NMOS-Transistor ein Niederspannungstransistor ist.
Negativspannungsgenerator nach Anspruch 5, wobei der wenigstens eine PMOS-Transistor ein Hochspannungstransistor ist und der wenigstens eine NMOS-Transistor ein Hochspannungstransistor ist.
Negativspannungsgenerator nach Anspruch 5, wobei ein Körper des wenigstens einen NMOS-Transistors (NH1, NH2, NH3) mit dem Wannenspannungsanschluss (Vneg) verbunden ist.
Negativspannungsgenerator nach Anspruch 2, wobei das Abgabebauteil (193) einen NMOS-Hochspannungstransistor (HNM) mit einem Ende, das mit dem Erfassungsknoten (ND) verbunden ist, mit einem anderen geerdeten Ende und mit einem Gate aufweist, das derart geschaltet ist, dass es einen Spannungspegel entsprechend einem Negativspannungsfreigabesignal (NV_EN) empfängt.
Negativspannungsgenerator nach Anspruch 2, wobei das Vergleichsbauteil (194) aufweist: einen Vergleicher (196), der ausgebildet ist, um die Referenzspannung (Vref_NEG) und eine Spannung des Vergleichsknotens (NC) zu vergleichen; und ein Logikbauteil (197), das ausgebildet ist, um den Pumpentakt (CLK_NEGP) durch Ausführen eines logischen AND von einer Ausgabe des Vergleichers (196), des Schwingungstakts (CLK_NEG) und des Negativspannungsfreigabesignals (NV_EN) zu erzeugen.
Negativspannungsgenerator nach Anspruch 2, wobei das Steuerungsbauteil (195) aufweist; einen ersten Wechselrichter (198), der ausgebildet ist, um das Negativspannungsfreigabesignal (NV_EN) zu invertieren; einen zweiten Wechselrichter (199), der ausgebildet ist, um eine Ausgabe des ersten Wechselrichters (198) zu invertieren; und einen Pegelwandler (LS), der ausgebildet ist, um in einen Spannungspegel entsprechend dem Negativspannungsfreigabesignal (NV_EN) umzuwandeln, und um den invertierten Spannungspegel an das Strompfad-Ausbildungsbauteil (193) abzugeben.
Negativspannungsgenerator nach Anspruch 1, ferner aufweisend: einen Wortleitung-Negativspannungsgenerator (186), der ausgebildet ist, um die Gleichstromspannung (VDC_NEG), die Referenzspannung (Vref_NEG) und die negative Spannung (NWELL) zu empfangen, und um eine negative Wortleitungsspannung (NWL) entsprechend der negativen Spannung (NWELL) zu erzeugen.
Negativspannungsgenerator nach Anspruch 13, wobei die negative Spannungsausgabe aus der Ladungspumpe (185) an eine Wanne angelegt wird, in der eine Schaltung ausgebildet ist, die mit der negativen Wortleitungsspannung (NWL) versorgt wird.
Negativspannungsgenerator nach Anspruch 13, wobei der Wortleitung-Negativspannungsgenerator (186) aufweist: ein Leistungszuführbauteil (201), das ausgebildet ist, um die Gleichstromspannung (VDC_NEG) entsprechend einem Vergleichsergebnis zwischen einer Spannung des Vergleichsknotens (NC_W) und der Referenzspannung (Vref_NEG) zuzuführen; ein Spannungsteilerbauteil (202), das zwischen den Vergleichsknoten (NC_W) und einen Abgabeknoten (NO_W) geschaltet ist und ausgebildet ist, um die Gleichstromspannung (VDC_NEG) zu teilen, wobei der Abgabeknoten (NO_W) die negative Wortleitungsspannung (NWL) ausgibt; ein Abgabebauteil (203), das zwischen den Abgabeknoten (NO_W) und einen Erdungsanschluss geschaltet ist und das ausgebildet ist, um die negative Wortleitungsspannung (NWL) des Abgabeknotens (NO_W) als Reaktion auf ein invertiertes Negativspannungsfreigabesignal (NV_EN), das relativ zu dem Negativspannungsfreigabesignal (NV_EN) invertiert ist, auszugeben; ein Vergleichsbauteil (204), das ausgebildet ist, um eine Spannung des Vergleichsknotens (NC_W) und der Referenzspannung (Vref_NEG) zu vergleichen; und ein Steuerungsbauteil (205) reagierend auf das Negativspannungsfreigabesignal (NV_EN), um das Abgabebauteil (203) zu aktivieren.
Negativspannungsgenerator nach Anspruch 15, wobei das Abgabebauteil (203) einen NMOS-Hochspannungstransistor (HNM_W) aufweist, der zwischen den Vergleichsknoten (NC_W) und den Erdungsanschluss geschaltet ist und der ein Gate aufweist, das ausgebildet ist, um eine Spannung entsprechend dem Negativspannungsfreigabesignal (NV_EN) zu empfangen.
Nicht-flüchtige Speichervorrichtung, aufweisend: eine Spannungsgeneratorschaltung (103; 550), die einen Hochspannungsgenerator (121; 551), welcher ausgebildet ist, um eine Hochspannung zu erzeugen, und einen Negativspannungsgenerator (123; 555) enthält, welcher ausgebildet ist, um eine negative Spannung (NWL) und eine Wannenspannung (NWELL) zu erzeugen; und wenigstens eine Schaltung, die wenigstens einen Schalter enthält, welcher ausgebildet ist, um entweder die Hochspannung oder die Wannenspannung als Reaktion auf ein Freigabesignal zum Anlegen der negativen Spannung auf eine Leitung entsprechend einer mit der negativen Spannung versorgten Wortleitung auszugeben, wobei der Hochspannungsgenerator (121; 551) und der Negativspannungsgenerator (123; 555) ausgebildet sind, um Spannungen als Reaktion auf jeweils unabhängige Schwingungstakte (CLK_HV, CLK_NEG) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 17, wobei der Hochspannungsgenerator (121; 551) aufweist: einen Referenzspannungsgenerator (131) für eine Hochspannung, der ausgebildet ist, um eine Referenzspannung (Vref_HV) für eine Hochspannung zu erzeugen; einen Oszillator (132) für eine Hochspannung, der ausgebildet ist, um einen Takt (CLK_HV) für eine Hochspannung zu erzeugen; wenigstens eine Ladungspumpe (134, 136, 138, 140, 142, 144), die ausgebildet ist, um eine Soll-Hochspannung (VPGM, VPASS, VLVP, VPP, VREAD, VERS) als Reaktion auf einen Pumpentakt (CLK_PGMP, CLK_PASSP, CLK_LVP, CLK_PPP, CLK_READP, CLK_ERSP) für eine Hochspannung zu erzeugen; und wenigstens einen Spannungsdetektor (133, 135, 137, 139, 141, 143), der ausgebildet ist, um die Soll-Hochspannung (VPGM, VPASS, VLVP, VPP, VREAD, VERS) basierend auf der Referenzspannung (Vref_HV) für eine Hochspannung und des Takts (CLK_HV) für eine Hochspannung zu erfassen, und um den Pumpentakt (CLK_PGMP, CLK_PASSP, CLK_LVP, CLK_PPP, CLK_READP, CLK_ERSP) entsprechend der erfassten Soll-Hochspannung (VPGM, VPASS, VLVP, VPP, VREAD, VERS) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 17, wobei der wenigstens eine Spannungsdetektor (133, 135, 137, 139, 141, 143) aufweist: ein Leistungszuführbauteil (151) für eine Hochspannung, das zwischen einen Leistungszuführanschluss und einen Erfassungsknoten (ND_H) für eine Hochspannung, an den die Soll-Hochspannung (VPGM) angelegt ist, geschaltet ist und das ausgebildet ist, um eine Leistungszuführspannung (Vdd) als Reaktion auf ein Hochspannungsfreigabesignal (PGM_EN) zuzuführen; ein Spannungsteilerbauteil (152) für eine Hochspannung, das zwischen den Erfassungsknoten (ND_H) für eine Hochspannung und einen Vergleichsknoten (NC_H) für eine Hochspannung geschaltet ist und das ausgebildet ist, um die Soll-Hochspannung (VPGM) zu teilen; ein Strompfad-Ausbildungsbauteil (153) für eine Hochspannung, das zwischen den Vergleichsknoten (NC_H) für eine Hochspannung und einen Erdungsanschluss geschaltet ist und das ausgebildet ist, um einen Strompfad als Reaktion auf das Hochspannungsfreigabesignal (PGM_EN) auszubilden; ein Vergleichsbauteil (154) für eine Hochspannung, das ausgebildet ist, um die Referenzspannung (Vref_HV) für eine Hochspannung und eine Spannung des Vergleichsknotens (NC_H) für eine Hochspannung zu vergleichen, und um den Pumpentakt (CLK_PGMP) für eine Hochspannung entsprechend dem Vergleich zu erzeugen; und ein Steuerungsbauteil (155) für eine Hochspannung, das ausgebildet ist, um das Hochspannungsfreigabesignal (PGM_EN) zu empfangen, und um das Leistungszuführbauteil (151) und das Strompfad-Ausbildungsbauteil (153) zu aktivieren.
Nicht-flüchtige Speichervorrichtung nach Anspruch 18, wobei die Spannungsgeneratorschaltung (103; 550) ferner einen Niederspannungsgenerator (122; 553) aufweist, der enthält: ein Leistungszuführbauteil (161), das ausgebildet ist, um eine Pumpenspannung (VLVP) für eine Peri-Spannung (VLV) entsprechend eine Vergleichsergebnis zwischen einer Spannung eines Vergleichsknotens (NC_L) für eine Niederspannung und einer Referenzspannung (Vref_LV) für eine Niederspannung zuzuführen; ein Spannungsteilerbauteil (162) für eine Niederspannung, das zwischen den Vergleichsknoten (NC_L) für eine Niederspannung und einen die Peri-Spannung ausgebenden Abgabeknoten (NO_L) für eine Niederspannung geschaltet ist und das ausgebildet ist, um die Pumpenspannung (VLVP) für eine Peri-Spannung zu teilen; ein Vorspannungsbauteil (163), das zwischen den Vergleichsknoten (NC_L) für eine Niederspannung und den Erdungsanschluss geschaltet ist; und ein Vergleichsbauteil (164) für eine Niederspannung, das ausgebildet ist, um eine Spannung des Vergleichsknotens (NC_L) für eine Niederspannung und die Referenzspannung (Vref_LV) für eine Niederspannung zu vergleichen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 17, wobei der Negativspannungsgenerator (123; 555) aufweist: einen Gleichstromspannungsgenerator (181), der ausgebildet ist, um eine Gleichstromspannung (VDC_NEG) zu erzeugen; einen Referenzspannungsgenerator (182), der ausgebildet ist, um eine Referenzspannung (Vref_NEG) zu erzeugen; einen Oszillator (183), der ausgebildet ist, um einen Schwingungstakt (CLK_NEG) zu erzeugen; eine Ladungspumpe (185), die ausgebildet ist, um die negative Spannung (NWELL) als Reaktion auf einen Pumpentakt (CLK_NEGP) zu erzeugen; einen Spannungsdetektor (184), der ausgebildet ist, um die negative Spannung (NWELL) basierend auf der Gleichstromspannung (VDC_NEG), der Referenzspannung (Vref_NEG) und dem Schwingungstakt (CLK_NEG) zu erfassen, und um den dazu entsprechenden Pumpentakt (CLK_NEGP) zu erzeugen; und ein Wortleitung-Negativspannungsgenerator (186), der ausgebildet ist, um die Gleichstromspannung (VDC_NEG), die Referenzspannung (Vref_NEG) und den Schwingungstakt (CLK_NEG) zu empfangen, und um eine der negativen Spannung (NWELL) entsprechende negative Wortleitungsspannung (NWL) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 17, wobei die wenigstens eine Schaltung aufweist: eine Leseverifizierspannungs-Auswahlschaltschaltung (104), die ausgebildet ist, um eine durch den Niederspannungsgenerator (122) erzeugte Peri-Spannung (VLV) oder eine durch den Negativspannungsgenerator (123) erzeugte negative Spannung (NWL) als eine Leseverifizierspannung (VRV) auszuwählen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 22, wobei die wenigstens eine Schaltung ferner aufweist: eine Wortleitungsspannungs-Auswahlschalterschaltung (105), die ausgebildet ist, um eine durch den Hochspannungsgenerator (121) erzeugte Programmierspannung (VPGM) oder die durch die Leseverifizierspannungs-Auswahlschalterschaltung (104) ausgewählte Leseverifizierspannung (VRV) als eine Wortleitungsspannung (VWL) einer ausgewählten Wortleitung auszuwählen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 23, wobei die nicht-flüchtige Speichervorrichtung (100; 400; 500; 600; 700; 800; 1100) einen zweistufigen Verifikationsvorgang während eines Programmablaufs ausführt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 23, ferner aufweisend: wenigstens eine Auswahlleitungs-Steuerschaltung (106), die ausgebildet ist, um eine entsprechende Auswahlleitung (SI<N>) mit einer Lesedurchlassspannung (VPASS) oder einer Durchlassspannungsausgabe aus dem Hochspannungsgenerator (121) und der durch die Wortleitungsspannungs-Auswahlschalterschaltung (105) ausgewählten Wortleitungsspannung (VWL) vorzusehen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 25, die ferner einen ersten Zeilendekoder (109) und einen zweiten Zeilendekoder (110) aufweist, wobei der erste Zeilendekoder (109) bei einer ersten Wanne ausgebildet ist und entsprechende Wortleitungen mit an erste Auswahlleitungen (SI_1<N>) angelegten Spannungen ansteuert, und der zweite Zeilendekoder (110) bei einer zweiten Wanne ausgebildet ist und entsprechende Wortleitungen mit an zweite Auswahlleitungen (SI_2<N>) angelegte Spannungen ansteuert.
Nicht-flüchtige Speichervorrichtung nach Anspruch 26, wobei die wenigstens eine Schalterschaltung eine Auswahlleitungs-Auswahlschalterschaltung (107) aufweist, die ausgebildet ist, um auszuwählen, ob eine Mehrzahl von Auswahlleitungen (SI<m:0>) des Auswahlleitungstreibers (106) mit den ersten Auswahlleitungen (SI_1<N>) oder den zweiten Auswahlleitungen (SI_2<N>) verbunden ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 26, wobei die wenigstens eine Schalterschaltung eine Wannenspannungs-Auswahlschalterschaltung (108) aufweist, die ausgebildet ist, um auszuwählen, ob die Wannenspannung an die erste Wanne oder die zweite Wanne angelegt ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 17, wobei die nicht-flüchtige Speichervorrichtung (100; 400; 500; 600; 700; 800; 1100) eine Schwellenspannungsverteilung zum Speichern von 2-Bitdaten aufweist, wobei die Schwellenspannungsverteilung einen gelöschten Zustand (E) und drei Programmzustände (P1, P2, P3) enthält, und wenigstens einer der Programmzustände (P1, P2, P3) durch eine negative Spannung verifiziert wird.
Nicht-flüchtige Speichervorrichtung nach Anspruch 29, wobei eine untere Schwellenspannungsgrenze des gelöschten Zustands bei –4 V liegt.
Zeilendekoder, aufweisend: eine Blockwortleitung (BWL); einen Pull-Up-Schaltkreis (281), der ausgebildet ist, um eine Hochspannung (VPP) an die Blockwortleitung (BWL) als Reaktion auf ein Spannungsübertragungsfreigabesignal (EN) anzulegen; einen Pull-Down-Schaltkreis (282), der ausgebildet ist, um von der Blockwortleitung (BWL) als Reaktion auf das Spannungsübertragungsfreigabesignal (EN) abgeschaltet zu werden, und um eine Wannenspannung (NWELL) an eine Blockwortleitung (BWL) als Reaktion auf ein invertiertes Spannungsübertragungsfreigabesignal (EN), das relativ zu dem Spannungsübertragungsfreigabesignal (EN)invertiert ist, anzulegen; und eine Spannungsübertragungsschaltung (283), die ausgebildet ist, um eine Mehrzahl von Auswahlleitungen mit einer Mehrzahl von Wortleitungen basierend auf einer Spannung der Blockwortleitung (BWL) zu verbinden, wobei sowohl der Pull-Up-Schaltkreis (281) als auch der Pull-Down-Schaltkreis (282) bei wenigstens einem n-dotierten aktiven Bereich ausgebildet sind, der in einer p-dotierten Wanne ausgebildet ist, wobei die p-dotierte Wanne in einer tiefen n-dotierten Wanne enthalten ist.
Zeilendekoder nach Anspruch 31, wobei der Pull-Down-Schaltkreis (282) aufweist: einen Verarmungstransistor (NHD2), der zwischen die Blockwortleitung (BWL) und einen Blockierknoten (NFD) geschaltet ist und der ein Gate aufweist, das mit einem Leistungszuführanschluss (Vdd) verbunden ist; und einen Pegelwandler (284), der bei dem Blockierknoten (NFD) und einem mit der Wannenspannung (NWELL) versorgten Wannenspannungsanschluss (Vneg) verbunden ist und ausgebildet ist, um eine Spannung des Leistungszuführanschlusses (Vdd) an den Blockierknoten (NFD) als Reaktion auf das Spannungsübertragungsfreigabesignal (EN) anzulegen, und um die Wannenspannung an den Blockierknoten (NFD) als Reaktion auf die invertierte Version des Spannungsübertragungsfreigabesignal (EN) anzulegen, wobei die Wannenspannung (NWELL) die negative Spannung ist, wenn die negative Spannung an eine Wortleitung angelegt wird.
Zeilendekoder nach Anspruch 32, wobei der Pegelwandler (284) aufweist: wenigstens einen PMOS-Transistor (PL1, PL2), der ausgebildet ist, um eine Spannung des Leistungszuführanschlusses (Vdd) an den Blockierknoten (NFD) als Reaktion auf das Spannungsübertragungsfreigabesignal (EN) anzulegen; und wenigstens einen NMOS-Transistor (NH1, NH2, NH3, NH4), der ausgebildet ist, um eine Spannung des Wannenspannungsanschlusses (Vneg) an den Blockierknoten (NFD) als Reaktion auf das Spannungsübertragungsfreigabesignal (EN) anzulegen, wobei Wannen des Verarmungstransistors (NHD2) und des wenigstens einen NMOS-Transistors (NH1, NH2, NH3, NH4) mit dem Wannenspannungsanschluss (Vneg) verbunden sind.
Zeilendekoder nach Anspruch 33, wobei der wenigstens eine NMOS-Transistor (NH1, NH2, NH3, NH4) ein Hochspannungstransistor ist.
Zeilendekoder nach Anspruch 33, wobei der wenigstens eine NMOS-Transistor (NH1, NH2, NH3, NH4) ein Niederspannungstransistor ist.
Zeilendekoder nach Anspruch 33, wobei der wenigstens eine PMOS-Transistor (PL1, PL2) ein Hochspannungstransistor ist und der wenigstens eine NMOS-Transistor (NH1, NH2, NH3, NH4) ein Hochspannungstransistor ist.
Nicht-flüchtige Speichervorrichtung, aufweisend: wenigstens eine erste Spannungsanlege-Durchlassschaltung (610), die ausgebildet ist, um eine positive Spannung (PV) an eine erste Leitung (612) anzulegen; und wenigstens eine zweite Spannungsanlege-Durchlassschaltung (620), die ausgebildet ist, um eine negative Spannung (NV) an eine zweite Leitung (622) anzulegen, wobei die negative Spannung (NV) an eine Wanne angelegt wird, in der die wenigstens eine zweite Spannungsanlege-Durchlassschaltung (620) ausgebildet ist, wenn die negative Spannung (NV) an die zweite Leitung (622) angelegt wird.
Nicht-flüchtige Speichervorrichtung nach Anspruch 37, wobei die wenigstens eine zweite Spannungsanlege-Durchlassschaltung (620) aufweist: einen Auswahltransistor (NST), der zwischen eine Leitung (621), an die die negative Spannung (NV) angelegt ist, und die zweite Leitung (622) geschaltet ist; und einen Auswahlschalter (213, 623), der ausgebildet ist, um eine Hochspannung (VPP) oder eine Wannenspannung (NWELL) an ein Gate des Auswahltransistors (NST) als Reaktion auf ein Freigabesignal (EN) anzulegen, wobei die Wannenspannung (NWELL) die negative Spannung (NV) ist, wenn die negative Spannung (NV) an die zweite Leitung (622) angelegt wird.
Nicht-flüchtige Speichervorrichtung nach Anspruch 38, wobei der Auswahlschalter (213, 623) aufweist: einen Pull-Up-Schaltkreis (218), der ausgebildet ist, um die Hochspannung (VPP) an das Gate des Auswahltransistors (NST) als Reaktion auf das Freigabesignal (EN) anzulegen; und einen Pull-Down-Schaltkreis (219), der ausgebildet ist, um von dem Gate des Auswahltransistors (NST) als Reaktion auf das Freigabesignal (EN) abgeschaltet zu werden, und um die Wannenspannung (NWELL) an das Gate des Auswahltransistors (NST) als Reaktion auf ein invertiertes Freigabesignal, das relativ zu dem Freigabesignal (EN) invertiert ist, anzulegen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 39, wobei der Pull-Down-Schaltkreis (219) aufweist: einen Verarmungstransistor (NHD2), der zwischen das Gate des Auswahltransistors (NST) und einem Blockierknoten (NFD) geschaltet ist und ein Gate aufweist, das mit einem Leistungszuführknoten verbunden ist; und einen Pegelwandler (220), der zwischen einen Wannenspannungsanschluss (Vneg), an den die Wannenspannung (NWELL) angelegt ist, und den Blockierknoten (NFD) geschaltet ist und der ausgebildet ist, um eine Spannung des Leistungszuführanschlusses (Vdd) an den Blockierknoten (NFD) als Reaktion auf das Freigabesignal (EN) anzulegen, und um die Wannenspannung (NWELL) an den Blockierknoten (NFD) als Reaktion auf das Freigabesignal (EN) anzulegen.
Nicht-flüchtige Speichervorrichtung, aufweisend: einen Niederspannungsgenerator (122), der ausgebildet ist, um eine Niederspannung (VLV) als Reaktion auf einen ersten Trimmkode (TRM_L) zu erzeugen; einen Negativspannungsgenerator (123), der ausgebildet ist, um eine negative Spannung als Reaktion auf einen zweiten Trimmkode (TRM_N) zu erzeugen; einen Kodeumwandler (113), der ausgebildet ist, um einen eingegebenen Lesekode (C_RDVFY) in den ersten Trimmkode (TRM_L) oder den zweiten Trimmkode (TRM_N) umzuwandeln; und einen Kodegenerator (112), der ausgebildet ist, um den Lesekode (C_RDVFY) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 41, wobei der Kodeumwandler (113) den Lesekode (C_RDVFY) als zweiten Trimmkode (TRM_N) ausgibt, wenn der Lesekode (C_RDVFY) kleiner als ein Referenzwert ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 41, wobei der Kodeumwandler (113) den zweiten Trimmkode (TRM_N) mit dem Lesekode (C_RDVFY) erzeugt, wenn der Lesekode (C_RDVFY) kleiner als ein Referenzwert ist.
Nicht-flüchtige Speichervorrichtung nach Anspruch 41, wobei der Kodegenerator (112) den Lesekode (C_RDVFY) entsprechend einer Temperatur der nicht-flüchtigen Speichervorrichtung (400) korrigiert.
Nicht-flichtige Speichervorrichtung nach Anspruch 44, wobei der Kodegenerator (112) ferner aufweist: ein Standardkoderegister (401), das ausgebildet ist, um einen Standardlesekode zu speichern.
Nicht-flüchtige Speichervorrichtung nach Anspruch 45, wobei der Kodegenerator (112) ferner aufweist: ein Wiederholungsoffsetregister (404), das ausgebildet ist, um einen Leseoffsetkode zur Korrektur des Lesekodes zu speichern, wenn ein Lesen fehlschlägt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 45, wobei der Kodegenerator (112) ferner aufweist: ein Temperaturoffsetregister (403), das ausgebildet ist, um einen Temperaturoffset entsprechend einem Temperaturkode zu speichern; und einen Addierer und Subtrahierer (405), die ausgebildet sind, um den Temperaturoffset und den Standardkode zu addieren oder zu subtrahieren.
Nicht-flüchtige Speichervorrichtung nach Anspruch 47, wobei der Kodegenerator (112) ferner aufweist: einen Temperaturkodegenerator (402), der ausgebildet ist, um den Temperaturkode zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 48, wobei der Temperaturkodegenerator (402) aufweist: einen Temperaturkode-Referenzspannungsgenerator (411), der ausgebildet ist, um eine Referenzspannung (VREF_temp) und eine Mehrzahl von Gleichstromspannungen zu erzeugen; einen Temperaturdetektor (412), der ausgebildet ist, um die Referenzspannung (VREF_temp) mit der Spannung entsprechend der Temperatur zu vergleichen, um eine Temperaturspannung (Vtemp) zu erzeugen; und einen Analog-Digital-Wandler (413), der ausgebildet ist, um den Temperaturkode durch Vergleichen der Temperaturspannung und der Mehrzahl von Gleichstromspannungen (VDC) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 49, wobei der Analog-Digital-Wandler (413) aufweist: Vergleichseinheiten (42), die ausgebildet sind, um Vergleichsergebniswerte durch Vergleichen der Temperaturspannung (Vtemp) mit der Mehrzahl von jeweiligen Gleichstromspannungen (VDC) auszugeben; und einen Kodierer (423), der ausgebildet ist, um die Vergleichsergebniswerte (CR) zu kodieren, um den Temperaturkode (TCODE) zu erzeugen.
Nicht-flüchtige Speichervorrichtung nach Anspruch 47, wobei das Temperaturoffsetregister (403) aufweist: eine Mehrzahl von Offsetregistereinheiten (43), die ausgebildet sind, um den Temperaturoffset als Reaktion auf den Temperaturkode auszugeben.
Nicht-flüchtige Speichervorrichtung nach Anspruch 51, wobei jede der Mehrzahl der Offsetregistereinheiten (43) aufweist: ein Latch (44), das ausgebildet ist, um Daten entsprechend des Temperaturoffsets festzuhalten; und einen Inverter, der ausgebildet ist, um den Temperaturoffset durch Invertieren eines Ausgabewertes des Latches (44) entsprechend dem Temperaturkode auszugeben.
Nicht-flüchtige Speichervorrichtung nach Anspruch 41, wobei während eines Lesevorgangs eine Lesespannung einer positiven Spannung auf eine Lesespannung einer negativen Spannung korrigiert wird, wenn eine Temperatur der nicht-flüchtigen Speichervorrichtung über einem Referenzwert liegt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 41, wobei während eines Lesevorgangs, nachdem ein Hochtemperatur-Datenhaltetest der nicht-flüchtigen Speichervorrichtung ausgeführt ist, eine Lesespannung einer positiven Spannung auf eine Lesespannung einer negativen Spannung korrigiert wird.
Lesespannungserzeugungsverfahren einer nicht-flüchtigen Speichervorrichtung (100; 400; 500; 600; 700; 800; 1100) aufweisend: Erzeugen eines Temperaturkodes entsprechend einer Temperatur; Korrektur eines Lesekodes mit dem Temperaturkode; Umwandeln des korrigierten Lesekodes in einen Niederspannungs-Trimmkode oder einen Negativspannungs-Trimmkode; und Erzeugen einer Lesespannung als Reaktion auf den umgewandelten Lesekode.
Lesespannungserzeugungsverfahren nach Anspruch 55, wobei eine Erzeugung eines Temperaturkodes aufweist: Erfassen einer Spannung eines Temperaturbereichs der nicht-flüchtigen Speichervorrichtung; und Vergleichen der erfassten Spannung und einer Referenzspannung.
Lesespannungserzeugungsverfahren nach Anspruch 55, wobei ein Umwandeln eines Lesekodes aufweist: Umwandeln des Lesekodes in den Negativspannungs-Trimmkode, wenn ein Wert des Lesekodes unter einem Referenzwert liegt; und Umwandeln des Lesekodes in den Niederspannungs-Trimmkode, wenn ein Wert des Lesekodes über dem Referenzwert liegt.
Lesespannungserzeugungsverfahren nach Anspruch 55, wobei eine Korrektur eines Lesekodes aufweist: Addieren oder Subtrahieren eines ersten Offsetkodes entsprechend des Temperaturkodes zu oder von einem Standardlesekode.
Lesespannungserzeugungsverfahren nach Anspruch 58, wobei eine Korrektur eines Lesekodes ferner aufweist: Addieren oder Subtrahieren des ersten Offsetkodes und eines zweiten Offsetkodes zu oder von dem Standardkode, wobei ein Wert des zweiten Offsetkodes einer Spannung zur Korrektur einer Lesespannung entspricht, wenn ein Lesen fehlschlägt.
Lesespannungserzeugungsverfahren nach Anspruch 55, wobei ein Niederspannungsgenerator (122) oder ein Negativspannungsgenerator (123) entsprechend dem umgewandelten Lesekode aktiviert wird.
Speichersystem, aufweisend: eine nicht-flüchtige Speichervorrichtung (100); und eine Speichersteuerung (111), die ausgebildet ist, um die nicht-flüchtige Speichervorrichtung (100) zu steuern, wobei die nicht-flüchtige Speichervorrichtung (100) aufweist: einen Negativspannungsgenerator (123), der ausgebildet ist, um eine negative Spannung zu erzeugen; und wenigstens einen Zeilendekoder (109, 110; 320), wobei der wenigstens eine Zeilendekoder (109, 110; 320) einen Pull-Up-Schaltkreis (281), der ausgebildet ist, um eine Hochspannung an die Blockwortleitung (BWL) als Reaktion auf ein Spannungsübertragungsfreigabesignal (EN) anzulegen, und einen Pull-Down-Schaltkreis (282) aufweist, der ausgebildet ist, um von der Blockwortleitung (BWL) als Reaktion auf das Spannungsübertragungsfreigabesignal (EN) abgeschaltet zu werden, und um eine Wannenspannung an die Blockwortleitung (BWL) als Reaktion auf ein invertiertes Spannungsübertragungsfreigabesignal (EN), das relativ zu dem Spannungsübertragungsfreigabesignal (EN) invertiert ist, anzulegen, und wobei sowohl der Pull-Up-Schaltkreis (281) als auch der Pull-Down-Schaltkreis (282) aus zumindest einem n-dotierten aktiven Bereich (328) ausgebildet ist, der in einer p-dotierten Wanne (324) ausgebildet ist, wobei die p-dotierte Wanne (324) innerhalb einer tiefen n-dotierten Wanne (322) enthalten ist, und wobei die Wannenspannung die negative Spannung ist, wenn die negative Spannung an wenigstens eine Wortleitung angelegt wird.
Ein Programmierverfahren einer nicht-flüchtigen Speichervorrichtung aufweisend: Lesen der ersten Seitendaten aus den ausgewählten Speicherzellen; und Programmieren der zweiten Seitendaten in die ausgewählten Speicherzellen basierend auf dem Lesen der ersten Seitendaten, wobei wenigstens eine der Speicherzellen mit jeweils einer Schwellenspannung, die einem ersten negativen Programmierzustand während dem Lesen entspricht, auf einen zweiten negativen Programmierzustand während des Programmierens programmiert wird.
Programmierverfahren nach Anspruch 62, wobei während des Lesens eine Lesespannung zum Lesen der Speicherzellen wenigstens eine negative Spannung enthält.
Das Programmierverfahren nach Anspruch 63, wobei das Programm aufweist: Vorsehen einer Programmierspannung zum Programmieren der wenigstens einen Speicherzelle auf einen zweiten Programmierzustand; und Verifizieren, ob die wenigstens eine Speicherzelle auf den zweiten Programmierzustand programmiert ist; wobei wenigstens eine während dem Verifizieren verwendete Verifizierungsspannung eine negative Spannung ist.
Programmierverfahren nach Anspruch 62, ferner aufweisend: Lesen der Speicherzellen mit einer Verifizierlesespannung, die wenigstens eine negative Spannung enthält bevor die Daten der zweiten Seite programmiert werden.
Programmierverfahren nach Anspruch 65, wobei unter den Speicherzellen Speicherzellen beurteilt werden, auf einen zweiten negativen Programmierzustand entsprechend der Verifizierlesespannung programmiert zu sein, und während des Programmierens programmiergehemmt zu sein.
Programmierverfahren nach Anspruch 62, wobei eine andere der Speicherzellen mit einer Schwellenspannung entsprechend einem ersten negativen Programmierzustand beim Lesen auf einem positiven Programmierzustand programmiert wird.
Programmierverfahren nach Anspruch 62, wobei ein Schwellenspannungsabstand zwischen einem gelöschten Zustand der Speicherzellen und 0 V besteht, und sich der erste negative Programmierzustand oder der zweite negative Programmierzustand in dem Schwellenspannungsabstand befindet.
Nicht-flüchtige Speichervorrichtung aufweisend: eine Zellenmatrix, die eine Mehrzahl von an Schnittpunkten einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen (BL) angeordneten Speicherzellen enthält; eine Spannungserzeugungsschaltung (550; 820), die ausgebildet ist, um eine Wortleitungsspannung für die Mehrzahl der Wortleitungen bereitzustellen; eine Eingabe-/Ausgabe-Schaltung (540; 830), die ausgebildet ist, um Daten in oder aus den ausgewählten Speicherzellen zu schreiben oder zu lesen, und mit der Mehrzahl von Bitleitungen (BL) verbunden ist; und eine Steuerungslogik (570; 860), die ausgebildet ist, um das Spannungserzeugungsbauteil oder die Eingabe-/Ausgabe-Schaltung (540; 830) derart zu steuern, dass ausgewählte der Mehrzahl von Speicherzellen von einem ersten negativen Programmierzustand auf einen zweiten negativen Programmierzustand programmiert werden.
Nicht-flüchtige Speichervorrichtung nach Anspruch 69, wobei die Spannungserzeuguungsschaltung (103) negative Verifizierlesespannungen für einen Verifizierlesevorgang des ersten negativen Programmierzustands oder des zweiten negativen Programmierzustands erzeugt.
Nicht-flüchtige Speichervorrichtung nach Anspruch 70, wobei die Spannungserzeugungsschaltung (550; 820) eine erste positive Verifizierspannung zum Programmieren wenigstens einer der Speicherzellen, die dem ersten negativen Programmierzustand entsprechen, auf einen positiven Programmierzustand erzeugt.