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KR20180119916A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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KR20180119916A
KR20180119916A KR1020170053633A KR20170053633A KR20180119916A KR 20180119916 A KR20180119916 A KR 20180119916A KR 1020170053633 A KR1020170053633 A KR 1020170053633A KR 20170053633 A KR20170053633 A KR 20170053633A KR 20180119916 A KR20180119916 A KR 20180119916A
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semiconductor package
semiconductor chip
semiconductor
interposer
substrate
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임윤혁
이희석
신택균
조차제
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삼성전자주식회사
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Abstract

반도체 패키지 및 이의 제조 방법이 제공된다. 반도체 패키지는, 제1 반도체 패키지 기판과, 제1 반도체 칩을 포함하는 제1 반도체 패키지, 제2 반도체 패키지 기판과, 제2 반도체 칩을 포함하는 제2 반도체 패키지 및 제1 반도체 패키지와 제2 반도체 패키지 사이에 개재되고, 제1 반도체 패키지와 제2 반도체 패키지를 전기적으로 연결하는 인터포저를 포함하고, 인터포저는, 인터포저를 관통하는 제1 인터포저 홀을 포함하고, 제1 반도체 칩은, 제1 부분과 제1 부분으로부터 돌출되고 제1 인터포저 홀 내에 삽입되는 제2 부분을 포함하고, 제1 부분의 폭은, 제2 부분의 폭보다 크다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor device package and method for fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께가 감소되고 있다. 한편, 반도체 패키지의 두께가 감소됨에 따라, 반도체 칩으로부터 발생되는 열을 효과적으로 발산시키는 방법이 지속적으로 논의되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩으로부터 발생되는 열을 수평 및 수직 방향으로 전달하여 열저항을 감소시킬 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 반도체 패키지 기판과, 제1 반도체 칩을 포함하는 제1 반도체 패키지, 제2 반도체 패키지 기판과, 제2 반도체 칩을 포함하는 제2 반도체 패키지 및 제1 반도체 패키지와 제2 반도체 패키지 사이에 개재되고, 제1 반도체 패키지와 제2 반도체 패키지를 전기적으로 연결하는 인터포저를 포함하고, 인터포저는, 인터포저를 관통하는 제1 인터포저 홀을 포함하고, 제1 반도체 칩은, 제1 부분과 제1 부분으로부터 돌출되고 제1 인터포저 홀 내에 삽입되는 제2 부분을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 반도체 패키지 기판과, 제1 부분 및 제1 부분으로부터 돌출되는 제2 부분을 포함하는 제1 반도체 칩을 포함하는 제1 반도체 패키지, 제2 반도체 패키지 기판과 제2 반도체 칩을 포함하는 제2 반도체 패키지, 제2 부분을 노출시키는 제1 인터포저 홀을 포함하고, 제1 반도체 패키지와 제2 반도체 패키지 사이에 개재되는 인터포저로, 서로 마주보는 제1 면과 제2 면을 포함하는 인터포저 및 인터포저의 제1 면에 배치되는 연결 요소를 포함하고, 제1 부분의 폭은, 제2 부분의 폭 보다 크고, 제1 부분의 일부는 연결 요소와 중첩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 웨이퍼의 제1 면의 일부를 제거하여, 서로 이격되는 제1 리세스와 제2 리세스를 형성하고, 제1 리세스의 바닥면에 상기 웨이퍼를 관통하고, 제1 리세스의 폭보다 작은 폭을 갖는 제1 트렌치를 형성하고, 제2 리세스의 바닥면에 웨이퍼를 관통하고, 제2 리세스의 폭보다 작은 폭을 갖는 제2 트렌치를 형성하여 제1 반도체 칩을 형성하되, 제1 반도체 칩은 상기 제1 및 제2 트렌치의 측벽을 포함하는 제1 부분과, 제1 부분으로부터 돌출되고 제1 및 제2 리세스의 측벽을 포함하는 제2 부분을 포함하고, 제1 반도체 패키지 기판 상에 제1 반도체 칩을 실장하여 제1 반도체 패키지를 형성하고, 제2 반도체 패키지 기판 상에 제2 반도체 칩을 실장하여 제2 반도체 패키지를 형성하고, 제1 반도체 패키지와 제2 반도체 패키지 사이에 인터포저를 배치시키는 것을 포함하고, 인터포저는 인터포저를 관통하는 제1 인터포저 홀을 포함하고, 제1 반도체 패키지와 제2 반도체 패키지 사이에 인터포저를 배치시키는 것은, 상기 제1 인터포저 홀과 상기 제2 부분이 중첩되도록 배치시키는 것일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 24 각각은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 도면들이다.
도 25a 내지 도 25d, 도 26a 및 도 26b, 도 27a 내지 도 27c, 도 28a 내지 도 28d, 도 29a 및 도 29b 각각은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4c를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 2c는 도 2a의 k 영역의 확대도이다. 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 포함되는 반도체 칩의 사시도이다. 도 4a 내지 도 4c는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 1은 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 1에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 2a, 도 2b 및 도 4a 내지 도 4c에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다.
도 1 및 도 2a를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 기판(10) 상에 배치되는 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 인터포저(300)를 포함할 수 있다. 제1 반도체 패키지(100)는 기판(10) 상에 배치될 수 있다. 제1 반도체 패키지(100)는 제1 반도체 패키지 기판(101), 제1 반도체 칩(110), 및 제1 몰딩재(120)를 포함할 수 있다.
제1 반도체 패키지 기판(101)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 제1 반도체 패키지 기판(101)은, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제1 반도체 칩(110)은 제1 반도체 패키지 기판(101)의 제1 면에 실장될 수 있다. 제1 연결 요소(103)는 제1 반도체 패키지 기판(101)의 제2 면에 부착되어 있을 수 있다. 도면에서, 제1 연결 요소(103)가 일정 개수를 갖는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제1 연결 요소(103)는 임의의 개수가 제1 반도체 패키지 기판(101)의 제2 면에 부착될 수 있음은 물론이다.
제1 연결 요소(103)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다. 제1 연결 요소(103)는, 예를 들어, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer) 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다. 제1 반도체 패키지(100)는, 제1 연결 요소(103)를 통해 외부 장치와 전기적으로 연결될 수 있다.
제1 반도체 칩(110)은, 예를 들어, 플립칩(flip chip)의 형태를 할 수 있다. 제1 반도체 칩(110)의 하면은, 제1 반도체 소자 회로 영역(111)일 수 있다. 제2 연결 요소(113)는 제1 반도체 소자 회로 영역(111)에 배치될 수 있다. 제2 연결 요소(113)는, 예를 들어, 솔더 볼 또는 도전성 범프일 수 있다.
제1 반도체 칩(110)은 제2 연결 요소(113)를 통해 제1 반도체 패키지 기판(101)과 전기적으로 연결될 수 있다. 도면에서, 제2 연결 요소(113)가 일정 개수를 갖는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제2 연결 요소(113)는 임의의 개수를 가질 수 있음은 물론이다.
도 1 및 도 2a와 도 3을 참조하면, 제1 반도체 칩(110)의 형상은, 예를 들어, 단차를 갖는 형상일 수 있다. 몇몇 실시예에서, 제1 부분(110_1)의 폭(W1)은, 제2 부분(110_2)의 폭(W2)보다 클 수 있다. 제1 반도체 칩(110)은, 제1 부분(110_1)과 제2 부분(110_2)을 포함할 수 있다. 제2 부분(110_2)은, 제1 부분(110_1)으로부터 돌출될 수 있다. 몇몇 실시예에서, 제1 부분(110_1)은, 예를 들어, 제1 반도체 소자 회로 영역(111)을 포함할 수 있다. 제1 부분(110_1)과 제2 부분(110_2)은 서로 연결될 수 있다.
도면에서, 제1 부분(110_1)과 제2 부분(110_2) 각각은, 하나의 제1 반도체 칩(110)의 일부분인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 부분(110_1)과 제2 부분(110_2) 각각은 서로 다른 반도체 칩일 수 있다. 이 경우, 제1 반도체 칩(110)은, 두 개의 서로 다른 반도체 칩을 포함할 수 있다.
한편, 제1 반도체 칩(110)의 형상이 도 2a에 제한되는 것은 아니다. 예를 들어, 도 2b를 참조하면, 제1' 반도체 칩(110')은, 단차를 갖지 않는 형상을 할 수 있다. 제1' 반도체 칩의 제1' 부분(110'_1)은, 후술할 제1 인터포저 홀(300h_1) 내에 삽입되지 않는 부분일 수 있다. 제'1 반도체 칩의 제2' 부분(110'_2)은, 제1 인터포저 홀(300h_1) 내에 삽입되는 부분일 수 있다. 제1' 반도체 칩(110')은, 하나의 반도체 칩일 수 있다. 또는, 예를 들어, 제1' 반도체 칩(110')은, 복수의 반도체 칩이 적층된 구조일 수 있다.
다시 도 1 및 도 2a를 참조하면, 제1 몰딩재(120)는 제3 연결 요소(310)를 수용하는 홀(310h)을 포함할 수 있다. 제1 몰딩재(120)는 제1 반도체 칩(110)과 제1 반도체 패키지 기판(101) 사이를 완전히 메울 수 있다. 제1 몰딩재(120)는 제1 부분(110_1)의 측면과 제3 연결 요소(310)의 측면을 완전히 둘러쌀 수 있다. 제1 몰딩재(120)는 예를 들어, 제1 반도체 칩의 제1 부분(110_1)의 상면과 인터포저(300) 사이를 완전히 메울 수 있다.
한편 제1 몰딩재(120)는 예를 들어, 제2 부분(110_2)의 측면의 일부만을 둘러쌀 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 몰딩재(120)는 제1 부분(110_1)의 상면과 인터포저(300) 사이를 완전히 메우지만, 제2 부분(110_2)의 측면과는 접하지 않을 수 있다. 이에 따라, 제2 부분(110_2)의 측면과 제1 몰딩재(120) 사이에 빈 공간이 생길 수도 있다.
제1 몰딩재(120)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다.
제2 반도체 패키지(200)는 기판(10) 상에 배치될 수 있다. 제2 반도체 패키지(200)는 제2 반도체 패키지 기판(201), 제2 반도체 칩(210), 및 제2 몰딩재(220)를 포함할 수 있다.
제2 반도체 패키지 기판(201)은, 제1 반도체 패키지 기판(101)과 동일하거나 상이한 종류의 기판일 수 있다. 제2 반도체 패키지 기판(201)은, 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 제2 반도체 칩(210)은 제2 반도체 패키지 기판(201)의 제1 면에 실장될 수 있다. 제4 연결 요소(203)는 제2 반도체 패키지 기판(201)의 제2 면에 부착되어 있을 수 있다. 제4 연결 요소(203)는 제1 연결 요소(103)와 동일하거나 상이한 것일 수 있다. 제2 반도체 패키지(200)는, 제4 연결 요소(203)를 통해 외부 장치 또는 다른 반도체 패키지등과 전기적으로 연결될 수 있다.
제2 반도체 칩(210)은 제2 반도체 패키지 기판(201)과 제1 접착재(215)를 통해 부착될 수 있다. 제2 반도체 칩(210)은, 예를 들어, 제5 연결 요소(213)를 통해 제2 반도체 패키지 기판(201)과 전기적으로 연결될 수 있다. 제2 반도체 칩(210)의 상면은, 제2 반도체 소자 회로 영역(211)일 수 있다. 제5 연결 요소(213)는, 예를 들어, 와이어 본딩(wire bonding)일 수 있다.
도면에서, 제2 반도체 칩(210)이 하나의 반도체 칩인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체 칩(210)은, 복수의 반도체 칩이 적층된 구조물일 수 있다.
제1 반도체 칩(110) 및 제2 반도체 칩(210)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제1 반도체 칩(110) 및/또는 제2 반도체 칩(210)이 로직 칩일 경우, 제1 반도체 칩(110) 및/또는 제2 반도체 칩(210)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 제1 반도체 칩(110) 및/또는 제2 반도체 (202)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다.
제2 몰딩재(220)는 제2 반도체 패키지 기판(201) 상에 형성될 수 있다. 제2 몰딩재(220)는 제2 반도체 패키지 기판(201)의 상면, 제2 반도체 칩(210)과 제5 연결 요소(213)를 밀봉할 수 있다. 제2 몰딩재(220)는 제1 몰딩재(120)와, 예를 들어, 동일한 물질을 포함할 수 있다.
인터포저(300)는, 제1 반도체 패키지(100)와 제2 반도체 패키지(200) 사이에 개재될 수 있다. 인터포저(300)는, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 전기적으로 연결할 수 있다. 인터포저(300)는 서로 마주보는 제1 면과 제2 면을 포함할 수 있다. 인터포저(300)의 제1 면에는, 인터포저(300) 상에 배치되는 반도체 패키지의 연결 요소가 배치될 수 있다. 이에 대한 자세한 사항은 후술한다. 인터포저(300)의 제2 면에는, 제3 연결 요소(310)가 부착되어 있을 수 있다. 인터포저(300)는 인터포저(300)를 관통하는 제1 인터포저 홀(300h_1)을 포함할 수 있다. 제1 인터포저 홀(300h_1)은, 인터포저(300)의 제1 면에서부터 제2 면까지 연장될 수 있다.
몇몇 실시예에서, 제2 반도체 패키지(200)는, 제1 반도체 패키지(100) 상에 배치될 수 있다. 다시 말해서, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)는, PoP(Package on Package) 구조를 이룰 수 있다. 제1 반도체 칩(110)의 제1 부분(110_1)은, 제2 부분(110_2)과 제1 반도체 패키지 기판(101) 사이에 배치될 수 있다. 인터포저(300)는, 제1 반도체 패키지(100)와 제2 반도체 패키지(200) 사이에 배치될 수 있다. 제3 연결 요소(310)는, 제1 몰딩재(120)의 홀(310h) 내로 삽입될 수 있다. 인터포저(300)의 제1 면에는, 제4 연결 요소(203)가 배치될 수 있다. 즉, 제4 연결 요소(203)는, 인터포저(300)의 제1 면과 제2 반도체 패키지 기판(201) 사이에 개재될 수 있다. 제4 연결 요소(203)는, 인터포저(300)의 제1 면 중 제1 인터포저 홀(300h_1)이 형성된 부분을 제외한 부분에 배치될 수 있다.
제1 반도체 패키지 기판(101)은, 제3 연결 요소(310)를 통해 인터포저(300)와 전기적으로 연결될 수 있다. 인터포저(300)는 제4 연결 요소(203)를 통해 제2 반도체 패키지 기판(201)과 전기적으로 연결될 수 있다.
제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1) 내에 삽입될 수 있다. 즉, 제1 인터포저 홀(300h_1)은, 도 1에서와 같이, 인터포저(300)의 제1 면에서 인터포저(300)의 제2 면 방향으로 보았을 때, 제1 반도체 칩의 제2 부분(110_2)을 노출시킬 수 있다.
제1 반도체 칩의 제2 부분(110_2)은, 인터포저(300)의 제1 면의 상면보다 더 돌출될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 칩 제조 공정에 따라, 제2 부분(110_2)이 인터포저(300)의 제1 면의 상면보다 돌출되지 않을 수 있음은 물론이다.
도 1 및 도 2a와 도 2c를 참조하면, 제1 반도체 칩의 제1 부분의 일부(110_1a)는, 제4_1 연결 요소(203_1)와 적어도 일부가 중첩되도록 배치될 수 있다. 중첩되는 방향은, 예를 들어, 제1 반도체 패키지 기판(101)을 기준으로 수직 방향일 수 있다. 구체적으로, 제4 연결 요소(203)는, 인터포저(300)와 제2 반도체 패키지(200)를 전기적으로 연결하는 복수개의 연결 요소를 포함할 수 있다. 예를 들어, 제4 연결 요소(203)의 복수개의 연결 요소는, 제4_1 연결 요소(203_1)를 포함할 수 있다. 제4_1 연결 요소(203_1)는, 제4 연결 요소(203)에 포함되는 복수개의 연결 요소 중, 제1 인터포저 홀(300h_1)과 가장 인접하게 배치되는 연결 요소일 수 있다. 제1 반도체 칩의 제1 부분의 일부(110_1a)는, 제1 반도체 칩의 제1 부분의 단부(110_1e)를 포함하는 부분일 수 있다. 예를 들어, 제1 반도체 칩의 제1 부분의 일부(110_1a)는, 제1 반도체 칩의 제2 부분(110_2)과 중첩되지 않는 부분일 수 있다.
다시 도 1 및 도 2a를 참조하면, 제1 인터포저 홀(300h_1)의 측벽과 제1 반도체 칩의 제2 부분(110_2)의 측벽 사이에, 빈 공간이 형성될 수 있다. 다시 말해서, 제1 인터포저 홀(300h_1)의 면적은, 제1 반도체 칩의 제2 부분(110_2)의 상면의 면적보다 클 수 있다. 또한, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 반도체 패키지 기판(201)의 제2 면 사이에도 빈 공간이 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 도 4a에서와 같이, 제1 반도체 칩(110)의 상면과 제2 반도체 패키지 기판(201)의 제2 면 사이에, 제4' 연결 요소(203') 및 패드(203p)가 더 배치될 수 있다. 제4' 연결 요소(203')는, 예를 들어, 제1 반도체 패키지(100)의 열을 외부로 전달시킬 수 있는 물질 (예를 들어, 열 전달 물질)을 포함할 수 있다. 패드(203p)는 예를 들어, 웨팅(wetting)이 잘 되는 물질을 포함하는 웨팅층(wetting layer)일 수 있다. 패드(203p)는, 예를 들어, 금속 웨팅층(metal wetting layer)일 수 있다. 제1 반도체 칩(110)은, 제1 반도체 칩(110)의 상면에 배치된 제4' 연결 요소(203') 및 패드(203p)를 통해, 제2 반도체 패키지(200)와 열적으로 연결될 수 있다.
예를 들어, 제1 인터포저 홀(300h_1)의 측벽과 제1 반도체 칩의 제2 부분(110_2)의 측벽 사이에, 열 전달 물질이 삽입될 수 있다. 또한, 예를 들어, 도 4b에서와 같이, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 반도체 패키지 기판(201)의 제2 면 사이에 열 전달 물질층(400)이 더 형성될 수 있다. 열 전달 물질층(400)은, 예를 들어, TIM(Thermal Interface Material) 일 수 있다. 도 4b에서, 열 전달 물질층(400)이 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 반도체 패키지 기판(201)의 제2 면 사이에만 형성되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 열 전달 물질층(400)은, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 반도체 패키지 기판(201)의 제2 면 사이뿐만 아니라, 제1 반도체 칩의 제2 부분(110_2)의 측벽을 따라 일부 형성될 수도 있다. 열 전달 물질층(400)은 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제1 인터포저 홀(300h_1)의 측벽 사이에 형성된 빈 공간의 적어도 일부를 채울 수 있다. 제1 반도체 칩(110)은, 열 전달 물질층(400)을 통해, 제2 반도체 패키지(200)와 열적으로 연결될 수 있다.
한편, 도 4c에서와 같이, 열 전달 물질층(400)과 제2 반도체 패키지 기판(201)의 제2 면 사이에, 삽입 접착층(401)이 더 형성될 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 반도체 칩(110)의 일부가 제1 인터포저 홀(300h_1) 내로 삽입되도록 하여 제1 반도체 칩(110)의 전체 두께를 증가시킬 수 있다. 제1 반도체 칩(110)의 전체 두께가 증가되면, 제1 반도체 칩(110)으로부터 발생되는 열은, 수평 방향으로 효과적으로 전달될 수 있다. 열이 수평 방향으로 효과적으로 전달되면, 열 저항이 감소되어, 반도체 패키지의 성능을 향상시킬 수 있다. 또한, 열이 수평 방향으로 효과적으로 전달되면, 반도체 칩 내부의 온도 분포가 균일해져서, 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 제1 반도체 칩의 제2 부분(110_2)이 제1 인터포저 홀(300h_1) 내에 삽입되도록 하여, 제1 반도체 칩(110)으로부터 발생되는 열을 수직 방향으로 효과적으로 전달시킬 수 있다. 열이 수직 방향으로 효과적으로 전달되면, 열 저항이 감소되어, 반도체 패키지의 성능을 향상시킬 수 있다.
이하에서, 도 5 내지 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6a는 도 5의 B-B' 선을 따라 절단한 단면도이다. 도 6b는 도 6a의 l 영역의 확대도이다. 도 7은 도 5의 B-B' 선을 따라 절단한 단면도이다. 도 5는 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 5에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 6a 및 도 7에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다.
도 5 및 도 6a를 참조하면, 제1 반도체 패키지(100)는 제2 반도체 패키지(200) 상에 배치될 수 있다. 제1 반도체 패키지(100)는, 제1 반도체 패키지 기판(101), 제1 반도체 칩(110), 제2 연결 요소(113), 제2 접착재(115) 및 제1 몰딩재(120)를 포함할 수 있다. 제1 반도체 패키지 기판(101)은, 제1 반도체 패키지 기판(101)을 관통하는 제1 기판 홀(101h_1)을 포함할 수 있다. 제1 기판 홀(101h_1)은, 제1 반도체 패키지 기판(101)의 제1 면에서 제2 면으로 연장될 수 있다.
제1 반도체 칩(110)의 상면은, 제1 반도체 소자 회로 영역(111)일 수 있다. 제2 연결 요소(113)는, 예를 들어, 와이어 본딩일 수 있다. 제1 반도체 칩(110)은, 제2 연결 요소(113)를 통해 제1 반도체 패키지 기판(101)과 전기적으로 연결될 수 있다.
제1 반도체 칩(110)은, 제1 반도체 패키지 기판(101)과 제2 접착재(115)를 통해 부착될 수 있다. 제2 접착재(115)는, 제1 반도체 칩의 제1 부분(110_1)과 제1 반도체 패키지 기판(101) 사이에 배치될 수 있다.
제1 몰딩재(120)는 제1 반도체 패키지 기판(101)의 제1 면, 제1 반도체 칩(110), 제2 연결 요소(113) 및 제2 접착재(115)를 밀봉할 수 있다.
제2 반도체 패키지(200)는 제2 반도체 패키지 기판(201), 제2 반도체 칩(210), 제5 연결 요소(213), 및 제2 몰딩재(220)를 포함할 수 있다. 제2 반도체 칩(210)은, 플립칩의 형태를 할 수 있다. 제2 반도체 칩(210)의 하면은, 제2 반도체 소자 회로 영역(211)일 수 있다. 제5 연결 요소(213)는, 제2 반도체 소자 회로 영역(211)에 배치될 수 있다. 제5 연결 요소(213)는, 예를 들어, 솔더 볼 또는 도전성 범프일 수 있다.
제2 몰딩재(220)는, 제3 연결 요소(310)를 수용하는 홀(310h)을 포함할 수 있다. 제2 몰딩재(220)는 제2 반도체 칩(210)과 제2 반도체 패키지 기판(201) 사이를 완전히 메울 수 있다. 제2 몰딩재(220)는 제2 반도체 칩(210)의 측면과 제3 연결 요소(310)의 측면을 완전히 둘러쌀 수 있다. 제2 몰딩재(220)는 제2 반도체 칩(210)의 상면에 배치되어, 제2 반도체 칩(210)의 상면을 덮을 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 몰딩재(220)는 제2 반도체 칩(210)의 상면의 일부만 덮을 수 있음은 물론이다.
인터포저(300)의 제1 면에는, 제1 연결 요소(103)가 배치될 수 있다. 제1 연결 요소(103)는, 인터포저(300)의 제1 면과 제1 반도체 패키지 기판(101) 사이에 개재될 수 있다. 제1 연결 요소(103)는, 인터포저(300)의 제1 면 중 제1 인터포저 홀(300h_1)이 형성된 부분을 제외한 부분에 배치될 수 있다.
제1 반도체 패키지 기판(101)은, 제1 연결 요소(103)를 통해 인터포저(300)와 전기적으로 연결될 수 있다. 인터포저(300)는 제3 연결 요소(310)를 통해 제2 반도체 패키지 기판(201)과 전기적으로 연결될 수 있다.
제1 반도체 칩의 제1 부분(110_1)은, 제1 반도체 소자 회로 영역 (111)을 포함할 수 있다. 도 5 및 도 6a와 도 6b를 참조하면, 제1 반도체 칩의 제1 부분의 일부(110_1a)는, 제1_1 연결 요소(103_1)와 적어도 일부가 중첩되도록 배치될 수 있다. 중첩되는 방향은, 예를 들어, 제2 반도체 패키지 기판(201)을 기준으로 수직 방향일 수 있다.
구체적으로, 제1 연결 요소(103)는, 인터포저(300)와 제1 반도체 패키지(100)를 전기적으로 연결하는 복수개의 연결 요소를 포함할 수 있다. 예를 들어, 제1 연결 요소(103)의 복수개의 연결 요소는 제1_1 연결 요소(103_1)를 포함할 수 있다. 제1_1 연결 요소(103_1)는, 제1 연결 요소(103)에 포함되는 복수개의 연결 요소 중, 제1 인터포저 홀(300h_1) 및 제1 기판 홀(101h_1)과 가장 인접하게 배치되는 연결 요소일 수 있다.
다시 도 5 및 도 6a를 참조하면, 제1 반도체 칩의 제1 부분의 폭(W1)은, 제1 반도체 칩의 제2 부분의 폭(W2) 보다 클 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 기판 홀(101h_1)을 관통하여, 제1 인터포저 홀(300h_1) 내로 삽입될 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 반도체 칩의 제1 부분(110_1)과 제2 반도체 칩(210) 사이에 배치될 수 있다. 인터포저(300)의 제2 면에서 인터포저(300)의 제1 면 방향으로 보았을 때, 제1 반도체 칩의 제2 부분(110_2)은, 제1 기판 홀(101h_1)과 제1 인터포저 홀(300h_1)을 통해 노출될 수 있다. 인터포저(300)의 제1 면에서 인터포저(300)의 제2 면 방향으로 보았을 때, 도 5에서와 같이, 제2 몰딩재(220)가 노출될 수 있다.
제1 반도체 칩의 제2 부분(110_2)은 인터포저(300)의 제2 면보다 더 돌출되지 않을 수 있다. 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 몰딩재(220)의 상면 사이에 빈 공간이 형성될 수 있다. 또한, 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제1 기판 홀(101h_1)의 측벽 사이, 및 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제1 인터포저 홀(300h_1)의 측벽 사이에 빈 공간이 형성될 수 있다. 다시 말해서, 제1 인터포저 홀(300h_1)의 면적 및 제1 기판 홀(101h_1)의 면적은, 제1 반도체 칩의 제2 부분(110_2)의 상면의 면적보다 클 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 7에서와 같이, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제2 몰딩재(220)의 상면 사이에 열 전달 물질층(400)이 더 형성될 수 있다. 나아가, 열 전달 물질층(400)은, 예를 들어, 제1 인터포저 홀(300h_1)의 측벽과 제1 반도체 칩의 제2 부분(110_2)의 측벽 사이에 형성된 빈 공간의 적어도 일부를 채울 수 있다. 한편, 열 전달 물질층(400)은, 필요에 따라, 삽입 접착층을 더 포함할 수 있다.
이하에서, 도 1, 도 2a, 도 8a, 도 8b, 및 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 8a는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 8b는 도 8a의 m 영역의 확대도이다. 도 9는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 8a 및 도 9에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다.
도 1, 도 2a 및 도 8a를 참조하면, 제2 반도체 패키지(200)는 제1 반도체 패키지(100) 상에 배치될 수 있다. 도 2a의 반도체 패키지와 도 8a의 반도체 패키지는, 제2 기판 홀(201h)과 제1 반도체 칩의 제2 부분(110_2)에 대한 것을 제외하고, 실질적으로 동일할 수 있다. 제2 반도체 패키지 기판(201)은, 서로 마주보는 제2 반도체 칩(210)이 배치되는 제1 면과 제4 연결 요소(203)가 부착되는 제2 면을 포함할 수 있다.
제2 반도체 패키지 기판(201)은 제2 반도체 패키지 기판(201)을 관통하는 제2 기판 홀(201h)을 포함할 수 있다. 제2 기판 홀(201h)은, 제2 반도체 패키지 기판(201)의 제1 면에서부터 제2 면까지 연장될 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1)을 관통하여, 제2 기판 홀(201h) 내로 삽입될 수 있다. 예를 들어, 제1 반도체 칩의 제2 부분(110_2)의 적어도 일부는, 제2 반도체 패키지 기판(201) 내로 삽입될 수 있다.
구체적으로, 제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1) 내에 삽입되는 부분과, 제2 기판 홀(201h) 내에 삽입되는 부분을 포함할 수 있다. 제1 반도체 칩의 제2 부분(110_2)의 상면은, 제2 기판 홀(201h) 내에 삽입되는 부분에 포함될 수 있다. 제1 반도체 칩의 제2 부분(110_2)의 상면은, 제2 반도체 패키지 기판(201)의 제1 면보다 아래에 위치할 수 있다. 한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)과 제2 기판 홀(201h) 내에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 나머지 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
제1 반도체 칩의 제2 부분(110_2)의 상면과 제1 접착재(215) 사이에 빈 공간이 형성될 수 있다. 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제2 기판 홀(201h)의 측벽 사이, 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제1 인터포저 홀(300h_1)의 측벽 사이, 및 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제4 연결 요소(203) 사이에도 빈 공간이 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제1 접착재(215) 사이에, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 열적으로 연결하기 위한 패드 및 제4' 연결 요소(도 4a 참조)가 더 배치될 수 있다. 또한 예를 들어, 도 9에서와 같이, 제1 반도체 칩의 제2 부분(110_2)의 상면과 제1 접착재(215) 사이에, 열 전달 물질층(400)이 배치될 수 있다. 또한, 예를 들어, 열 전달 물질층(400)은, 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제2 기판 홀(201h)의 측벽 사이에 형성된 빈 공간의 적어도 일부를 채울 수 있다. 한편, 열 전달 물질층(400)은, 필요에 따라 삽입 접착층을 더 포함할 수도 있다.
다시 도 1, 도 2a 및 도 8a와 도 8b를 참조하면, 제1 반도체 칩의 제1 부분의 일부(110_1a)는, 제4_1 연결 요소(203_1)와 적어도 일부가 중첩되도록 배치될 수 있다. 중첩되는 방향은, 예를 들어 제1 반도체 패키지 기판(101)을 기준으로 수직 방향일 수 있다.
이하에서, 도 1, 도 8a, 도 8b 및 도 10을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 10은 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 10에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다.
도 1, 도 8a, 도 8b 및 도 10을 참조하면, 제2 반도체 패키지(200)는 제1 반도체 패키지(100) 상에 배치될 수 있다. 도 8a의 반도체 패키지와 도 10의 반도체 패키지는, 캐비티(201c)에 대한 것을 제외하고, 실질적으로 동일할 수 있다. 다시 말해서, 도 8a의 제2 반도체 패키지 기판(201)과 비교하여, 도 10의 제2 반도체 패키지 기판(201)은, 제2 기판 홀(201h) 대신 캐비티(201c)를 포함할 수 있다. 캐비티(201c)는, 제2 반도체 패키지 기판(201)을 관통하지 않을 수 있다. 캐비티(201c)는, 제2 반도체 패키지 기판(201)의 제2 면의 일부를 제거하여 형성될 수 있다.
제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1)을 관통하여 캐비티(201c) 내에 삽입될 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1) 내에 삽입되는 부분과, 캐비티(201c) 내에 삽입되는 부분을 포함할 수 있다. 제1 반도체 칩의 제2 부분(110_2)의 상면은, 캐비티(201c) 내에 삽입되는 부분에 포함될 수 있다. 한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)과 캐비티(201c) 내에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 제1 반도체 칩의 나머지 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
제1 반도체 칩의 제2 부분(110_2)의 상면과 캐비티(201c) 사이에 빈 공간이 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 열 전달 물질층(도 4b 참조), 및 제4' 연결 요소(도 4a 참조) 중 어느 하나는, 제1 반도체 칩의 제2 부분(110_2)의 상면과 캐비티(201c) 사이의 빈 공간에 배치되어, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 열적으로 연결할 수 있다. 제4' 연결 요소가 제1 반도체 칩의 제2 부분(110_2)의 상면과 캐비티(201c) 사이의 빈 공간에 배치되는 경우, 제4' 연결 요소와 제1 반도체 칩의 제2 부분(110_2)의 상면 사이에 패드(예를 들어, 웨팅층)가 배치될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 전술한 바와 같이 제1 반도체 칩(110) 등으로부터 발생되는 열 발산이 효과적으로 될 수 있다. 이에 더불어, 제1 반도체 패키지(100) 상에 배치되는 제2 반도체 패키지(200)의 제2 반도체 패키지 기판(201)에 제2 기판 홀(201h) 또는 캐비티(201c)를 형성함으로써, 워피지를 개선할 수 있다.
이하에서, 도 1, 도 2a, 도 8a, 도 11a, 도 11b 및 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 11a는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 11b는 도 11a의 n 영역의 확대도이다. 도 12는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 11a 및 도 12에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다.
도 1 및 도 11a를 참조하면, 제2 반도체 패키지(200)는 제1 반도체 패키지(100) 상에 배치될 수 있다. 도 11a의 제1 반도체 패키지(100)는, 도 2a의 제1 반도체 패키지(100)와 실질적으로 동일한 것일 수 있다. 한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 제1 반도체 칩의 나머지 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
제2 반도체 패키지(200)는, 제2 반도체 패키지 기판(201), 제2 반도체 칩(210), 제5 연결 요소(213), 제1 접착재(215) 및 제2 몰딩재(220)를 포함할 수 있다. 도 11a의 제2 기판 홀(201h)을 포함하는 제2 반도체 패키지 기판(201)은, 도 8a의 제2 반도체 패키지 기판(201)과 실질적으로 동일한 것일 수 있다.
제2 반도체 칩(210)은 단차를 갖는 형상을 가질 수 있다. 제2 반도체 칩(210)은, 제3 부분(210_1)과 제4 부분(210_2)을 포함할 수 있다. 제2 반도체 칩의 제4 부분(210_2)은 제2 반도체 칩의 제3 부분(210_1)으로부터 돌출될 수 있다. 제2 반도체 칩의 제3 부분(210_1)은, 예를 들어, 제2 반도체 소자 회로 영역(211)을 포함할 수 있다. 제2 반도체 칩의 제3 부분(210_1)과 제4 부분(210_2)은 서로 연결될 수 있다.
도면에서, 제2 반도체 칩의 제3 부분(210_1)과 제4 부분(210_2) 각각은, 하나의 제2 반도체 칩(210)의 일부분인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체 칩의 제3 부분(210_1)과 제4 부분(210_2) 각각은 서로 다른 반도체 칩일 수 있다. 이 경우, 제2 반도체 칩(210)은, 두 개의 서로 다른 반도체 칩을 포함할 수 있다. 제2 반도체 칩의 제3 부분(210_1)의 폭(W3)은, 제2 반도체 칩의 제4 부분(210_2)의 폭(W4)보다 클 수 있다.
제2 반도체 칩(210)은, 제5 연결 요소(213)를 통해 제2 반도체 패키지 기판(201)과 전기적으로 연결될 수 있다. 제5 연결 요소(213)는, 예를 들어, 와이어 본딩일 수 있다. 제2 반도체 칩(210)은 제2 반도체 패키지 기판(201)과 제1 접착재(215)를 통해 부착될 수 있다. 제1 접착재(215)는, 제2 반도체 칩의 제3 부분(210_1)과 제2 반도체 패키지 기판(201) 사이에 배치될 수 있다.
제2 반도체 칩의 제4 부분(210_2)은 제2 기판 홀(201h) 내에 삽입될 수 있다. 제2 반도체 칩의 제4 부분(210_2)의 상면은, 제1 인터포저 홀(300h_1) 내에 삽입된 제1 반도체 칩의 제2 부분(110_2)의 상면과 마주볼 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제2 반도체 칩의 제4 부분(210_2)과 제1 반도체 칩의 제1 부분(110_1) 사이에 배치될 수 있다.
제2 반도체 칩의 제4 부분(210_2)의 상면과 제1 인터포저 홀(300h_1) 내에 삽입된 제1 반도체 칩의 제2 부분(110_2)의 상면 사이에는, 빈 공간이 형성될 수 있다. 또한, 제2 반도체 칩의 제4 부분(210_2)의 측벽과 제2 기판 홀(201h)의 측벽 사이에도 빈 공간이 형성될 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 도 12에서와 같이, 제2 반도체 칩의 제4 부분(210_2)의 상면과 제1 인터포저 홀(300h_1) 내에 삽입된 제1 반도체 칩의 제2 부분(110_2)의 상면 사이에, 열 전달 물질층(400)이 배치될 수 있다. 도면에서, 열 전달 물질층(400)이 제2 반도체 칩의 제4 부분(210_2)의 상면과 제1 인터포저 홀(300h_1) 내에 삽입된 제1 반도체 칩의 제2 부분(110_2)의 상면 사이에만 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 열 전달 물질층(400)은, 제2 반도체 칩의 제4 부분(210_2)의 측벽과 제2 기판 홀(201h)의 측벽 사이에 형성된 빈 공간의 적어도 일부를 채울 수 있다. 또한, 예를 들어, 열 전달 물질층(400)은, 제1 반도체 칩의 제2 부분(110_2)의 측벽과 제1 인터포저 홀(300h_1)의 측벽 사이에 형성된 빈 공간의 적어도 일부를 채울 수 있다. 한편, 몇몇 실시예에서, 제2 반도체 칩의 제4 부분(210_2)의 상면과 제1 반도체 칩의 제2 부분(110_2)의 상면 사이에, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 열적으로 연결하기 위한 제4' 연결 요소 및 패드(도 4a 참조)가 배치될 수 있다. 패드는, 제2 반도체 칩의 제4 부분(210_2)의 상면과 제4' 연결 요소 사이 및 제1 반도체 칩의 제2 부분(110_2)의 상면과 제4' 연결 요소 사이에 배치될 수 있다.
다시 도 1 및 도 11a와 도 11b를 참조하면, 제1 반도체 칩의 제1 부분의 일부(110_1a)와 제2 반도체 칩의 제3 부분의 일부(210_1a)는, 제4_1 연결 요소(203_1)와 적어도 일부가 중첩되도록 배치될 수 있다. 중첩되는 방향은, 예를 들어, 제1 반도체 패키지 기판(101)을 기준으로 수직 방향일 수 있다. 제2 반도체 칩의 제3 부분의 일부(210_1a)는, 제2 반도체 칩의 제3 부분(210_1)의 단부(210_1e)를 포함할 수 있다.
이하에서, 도 2a, 도 2c, 도 13, 및 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 14는 도 13의 C-C' 선을 따라 절단한 단면도이다. 도 13은 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 13에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 14에서는, 도시의 명확성을 위해 기판(10) 및 제1 반도체 패키지(100) 상에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 2a, 도 2c, 도 13 및 도 14를 참조하면, 인터포저(300)는, 제1 영역(region 1)과 제2 영역(region 2)을 포함할 수 있다. 인터포저(300)는, 제1 반도체 패키지 기판(101) 상에 배치될 수 있다. 인터포저(300)의 제1 영역(region 1)과 제2 영역(region 2)은, 서로 이격된 영역일 수 있다. 제1 영역(region 1)은, 제2 영역(region 2)보다 반도체 칩 등으로 인한 열이 더 많이 발생되는 영역일 수 있다. 인터포저(300)의 제1 영역(region 1)은, 제1 인터포저 홀(300h_1)을 포함할 수 있다. 인터포저(300)의 제2 영역(region 2)은, 인터포저(300)의 제2 영역(region 2)을 관통하는 홀을 포함하지 않을 수 있다.
인터포저(300)의 제1 영역(region 1)은, 제2 연결 요소(113), 제1 반도체 칩(110), 및 제1 인터포저 홀(300h_1)을 포함할 수 있다.
제2 연결 요소(113) 및 제1 반도체 칩(110)은, 도 2a에서의 제2 연결 요소(113) 및 제1 반도체 칩(110)과 실질적으로 동일한 것일 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 인터포저 홀(300h_1) 내에 삽입될 수 있다. 제1 인터포저 홀(300h_1)은, 제1 반도체 칩의 제2 부분(110_2)을 노출시킬 수 있다. 또한, 인터포저(300) 상에 다른 반도체 패키지가 배치되는 경우, 배치되는 반도체 패키지의 연결 요소 중 어느 하나(예를 들어, 도 2c의 제4_1 연결 요소(203_1))와 제1 반도체 칩의 제1 부분(110_1)의 일부(예를 들어, 도 2c의 제1 반도체 칩의 제1 부분의 일부(110_1a))가 중첩될 수 있다.
한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 제1 반도체 칩의 나머지 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
인터포저(300)의 제2 영역(region 2)은, 제3 반도체 칩(510), 및 제6 연결 요소(513)를 포함할 수 있다. 제3 반도체 칩(510)은, 제1 반도체 칩(110)과 이격되어, 제1 반도체 패키지 기판(101) 상에 배치될 수 있다. 제3 반도체 칩(510)은 플립칩의 형태를 할 수 있다. 제3 반도체 칩(510)의 하면은, 제3 반도체 소자 회로 영역(511)일 수 있다. 제6 연결 요소(513)는 제3 반도체 소자 회로 영역(511)에 배치될 수 있다. 제6 연결 요소(513)는, 예를 들어, 솔더 볼 또는 도전성 범프일 수 있다.
제3 반도체 칩(510)은 제6 연결 요소(513)를 통해 제1 반도체 패키지 기판(101)과 전기적으로 연결될 수 있다. 도면에서, 제6 연결 요소(513)가 일정 개수를 갖는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제6 연결 요소(513)는 임의의 개수를 가질 수 있음은 물론이다.
제3 반도체 칩(510)의 일부는, 인터포저(300) 내로 삽입되지 않을 수 있다. 인터포저(300)는, 제3 반도체 칩(510)을 노출시키지 않을 수 있다. 제3 반도체 칩(510)은 인터포저(300)와 제1 반도체 패키지 기판(101)의 사이에 배치되어, 제1 몰딩재(120)에 의해 둘러싸여 있을 수 있다. 도면에서, 제3 연결 요소(310)가 일정 개수를 갖는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제3 연결 요소(310)는 임의의 개수를 가질 수 있음은 물론이다. 제1 반도체 패키지(100) 상에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 인터포저(300)에서 주변 영역보다 열 발생이 심한 부분에, 인터포저 홀(예를 들어, 제1 인터포저 홀(300h_1))을 선택적으로 형성하여, 수직 및 수평 방향으로의 열 전달을 촉진시킬 수 있다.
이하에서 도 2a, 도 13, 도 14 및 도 15를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 15는 도 13의 C-C' 선을 따라 절단한 단면도이다. 도 15에서는, 도시의 명확성을 위해 기판(10) 및 제1 반도체 패키지(100) 상에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 2a, 도 13, 도 14 및 도 15를 참조하면, 제1 반도체 패키지 기판(101)은, 서로 이격되는 제1 기판 캐비티(101c_1)와 제2 기판 캐비티(101c_2)를 포함할 수 있다. 제1 기판 캐비티(101c_1)와 제2 기판 캐비티(101c_2)는 제1 반도체 패키지 기판(101)의 일부가 제거되어 형성된 것일 수 있다. 제1 기판 캐비티(101c_1)는, 인터포저(300)의 제1 영역(region 1)에 위치할 수 있다. 제2 기판 캐비티(101c_2)는, 인터포저(300)의 제2 영역(region 2)에 위치할 수 있다. 제1 반도체 칩(110)은, 도 2a 및 도 14에서의 제1 반도체 칩(110)과 실질적으로 동일할 수 있다. 다만, 제1 반도체 칩의 제1 부분(110_1)은 제1 기판 캐비티(101c_1) 내에 배치될 수 있고, 제1 반도체 칩의 제2 부분(110_2)은 제1 인터포저 홀(300h_1) 내에 삽입될 수 있다. 제3 반도체 칩(510)은, 도 14에서의 제3 반도체 칩(510)과 실질적으로 동일할 수 있다. 다만, 제3 반도체 칩(510)은 제2 기판 캐비티(101c_2) 내에 배치될 수 있다.
한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 제1 기판 캐비티(101c_1) 내에 배치되는 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
제1 반도체 패키지(100) 상에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서 도 2a, 도 6a, 도 13 및 도 16을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 16은 도 13의 C-C' 선을 따라 절단한 단면도이다. 도 16에서는 도시의 명확성을 위해 기판(10)의 도시가 생략되었다. 또한 도 16에서는 도시의 명확성을 위해 제1 반도체 패키지(100) 및 제3 반도체 패키지(500) 상에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 2a, 도 6a, 도 13 및 도 16을 참조하면, 인터포저(300)의 제1 영역(region 1)에 제1 반도체 패키지(100)가 배치되고, 인터포저(300)의 제2 영역(region 2)에 제3 반도체 패키지(500)가 배치될 수 있다. 제1 반도체 패키지(100)는, 도 2a의 제1 반도체 패키지(100)와 실질적으로 동일한 것일 수 있다. 제3 반도체 패키지(500)는, 도 6a의 제2 반도체 패키지(200)와 실질적으로 동일한 것일 수 있다.
한편, 몇몇 실시예에서, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1)과 제2 부분(110_2)의 폭(W2)은 실질적으로 동일할 수 있다. 이 경우, 제1 인터포저 홀(300h_1)에 삽입되는 부분은 제1 반도체 칩의 제2 부분(110_2)일 수 있고, 제1 반도체 칩의 나머지 부분은 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
제1 반도체 패키지(100)와 제3 반도체 패키지(500)는, 인터포저(300)를 공유할 수 있다. 제1 반도체 패키지(100)와 제3 반도체 패키지(500) 상에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서 도 17, 도 18 및 도 19를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 18은 도 17의 D-D' 선을 따라 절단한 단면도이다. 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 포함되는 반도체 칩의 사시도로, 도 17의 제1 반도체 칩(110)의 사시도이다.
도 17은 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 17에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 18에서는, 도시의 명확성을 위해 기판(10) 및 제1 반도체 패키지(100) 상에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 17, 도 18 및 도 19를 참조하면, 제1 반도체 칩(110)은 제2 부분(110_2)과 이격되고, 제1 부분(110_1)으로부터 돌출되는 제5 부분(110_3)을 더 포함할 수 있다. 제1 반도체 칩의 제1 부분(110_1)은, 제1 반도체 소자 회로 영역(111)을 포함할 수 있다. 제1 반도체 칩의 제5 부분(110_3)의 폭(W5)은, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1) 보다 작을 수 있다.
인터포저(300)는, 제1 인터포저 홀(300h_1)과 이격되는 제2 인터포저 홀(300h_2)을 더 포함할 수 있다. 제2 인터포저 홀(300h_2)은, 인터포저(300)를 관통할 수 있다. 제1 반도체 칩의 제5 부분(110_3)은, 제2 인터포저 홀(300h_2)에 삽입될 수 있다. 즉, 제2 인터포저 홀(300h_2)은, 제1 반도체 칩의 제5 부분(110_3)을 노출시킬 수 있다. 제1 반도체 패키지(100) 상에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서 도 6a, 도 14, 도 20 및 도 21을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 21은 도 20의 E-E' 선을 따라 절단한 단면도이다. 도 20은 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 20에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 21에서는, 도시의 명확성을 위해 기판(10) 및 제1 반도체 패키지(100) 아래에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 6a, 도 14, 도 20 및 도 21을 참조하면, 제1 반도체 패키지 기판(101)은, 인터포저(300) 상에 배치될 수 있다. 인터포저(300)의 제1 영역(region 1)은, 제2 연결 요소(113), 제1 반도체 칩(110), 제1 기판 홀(101h_1)을 포함하는 제1 반도체 패키지 기판(101) 및 제1 인터포저 홀(300h_1)을 포함할 수 있다. 제2 연결 요소(113), 제1 반도체 칩(110) 및 제1 기판 홀(101h_1)을 포함하는 제1 반도체 패키지 기판(101)은, 도 6a에서와 실질적으로 동일한 것일 수 있다.
인터포저(300)의 제2 영역(region 2)은, 제3 반도체 칩(510), 및 제6 연결 요소(513)를 포함할 수 있다. 제3 반도체 칩(510), 및 제6 연결 요소(513)는, 도 14에서와 실질적으로 동일한 것일 수 있다. 제1 반도체 패키지(100) 아래에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서, 도 6a, 도 20 및 도 22를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 22는 도 20의 E-E' 선을 따라 절단한 단면도이다. 도 22에서는, 도시의 명확성을 위해 기판(10)의 도시가 생략되었다. 또한, 도 22에서는, 도시의 명확성을 위해 인터포저(300) 아래에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 6a, 도 20 및 도 22를 참조하면, 인터포저(300)의 제1 영역(region 1)에 제1 반도체 패키지(100)가 배치되고, 인터포저(300)의 제2 영역(region 2)에 제3 반도체 패키지(500)가 배치될 수 있다. 제1 반도체 패키지(100)와 제3 반도체 패키지(500)는, 인터포저(300)를 공유할 수 있다.
제1 반도체 패키지(100)는, 도 6a의 제1 반도체 패키지(100)와 실질적으로 동일한 것일 수 있다. 제3 반도체 패키지(500)는, 도 6a의 제2 반도체 패키지(200)와 실질적으로 동일한 것일 수 있다. 다만, 도 6a의 제1 몰딩재(120)와는 달리, 도 22의 제1 몰딩재(120)는 제3 연결 요소(310)를 수용하는 홀(310h)을 포함하지 않을 수 있다. 제1 반도체 패키지(100)와 제3 반도체 패키지(500) 아래에는, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서 도 23 및 도 24를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 편의를 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 24는 도 23의 F-F' 선을 따라 절단한 단면도이다. 도 23은 복수의 반도체 패키지가 실장될 수 있는 기판(10)의 일부 영역만을 도시한 도면일 수 있다. 도 23에서는, 도시의 명확성을 위해 기판(10)과 인터포저(300)만을 도시하였다. 도 24에서는, 도시의 명확성을 위해 인터포저(300) 아래에 배치될 수 있는 다른 반도체 패키지의 도시가 생략되었다.
도 23 및 도 24를 참조하면, 제1 반도체 칩(110)은 제2 부분(110_2)과 이격되고, 제1 부분(110_1)으로부터 돌출되는 제5 부분(110_3)을 더 포함할 수 있다. 제1 반도체 칩의 제1 부분(110_1)은, 제1 반도체 소자 회로 영역(111)을 포함할 수 있다. 제1 반도체 칩의 제5 부분(110_3)의 폭(W5)은, 제1 반도체 칩의 제1 부분(110_1)의 폭(W1) 보다 작을 수 있다.
인터포저(300)는, 제1 인터포저 홀(300h_1)과 이격되는 제2 인터포저 홀(300h_2)을 더 포함할 수 있다. 제2 인터포저 홀(300h_2)은, 인터포저(300)를 관통할 수 있다. 제1 반도체 칩의 제5 부분(110_3)은, 제2 인터포저 홀(300h_2)에 삽입될 수 있다. 즉, 제2 인터포저 홀(300h_2)은, 제1 반도체 칩의 제5 부분(110_3)을 노출시킬 수 있다. 제1 반도체 패키지(100) 아래에, 다양한 형태의 다른 반도체 패키지가 배치될 수 있다.
이하에서 도 3, 도 11a, 도 19 및 도 25a 내지 도 25d를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 칩의 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 25a 내지 도 25d 각각은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 25a 내지 도 25d는, 본 발명의 몇몇 실시예들에 따른 제1 반도체 칩(110)(예를 들어, 도 3의 제1 반도체 칩(110))과 제2 반도체 칩(210)(예를 들어, 도 11a의 제2 반도체 칩(210))을 형성하는 방법을 설명하기 위한 도면들이다.
도 25a를 참조하면, 웨이퍼(1000)는 서로 마주보는 제1 면(1000_1)과 제2 면(1000_2)을 포함할 수 있다. 웨이퍼의 제2 면(1000_2)에는, 제1 테이프(1300)가 부착되어 있을 수 있다.
도 25b를 참조하면, 웨이퍼의 제1 면(1000_1)의 일부를 제거하여, 서로 이격되는 복수의 리세스를 형성할 수 있다. 복수의 리세스는, 제1 리세스(r1)와 제2 리세스(r2)를 포함할 수 있다. 도면에서, 제1 리세스(r1)와 제2 리세스(r2)가 사각형 형상을 갖는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예를 들어, 공정에서 이용되는 날(blade)의 형상에 따라, 제1 리세스(r1)와 제2 리세스(r2)는, 둥근 형상을 가질 수 있다. 또는, 공정에서 이용되는 날의 형상에 따라, 제1 리세스(r1)와 제2 리세스(r2) 각각의 측벽은 기울기를 가질 수도 있다. 도면에서, 제1 리세스(r1)와 제2 리세스(r2)가 빈 공간인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 리세스(r1)와 제2 리세스(r2) 내에는, 공정의 신뢰성 확보를 위해 희생층이 채워질 수 있다.
도 25c를 참조하면, 웨이퍼(1000)를 관통하는 복수의 트렌치는, 복수의 리세스 각각의 바닥면에 형성될 수 있다. 복수의 트렌치는, 제1 트렌치(t1)와 제2 트렌치(t2)를 포함할 수 있다. 제1 트렌치(t1)는, 제1 리세스(r1)의 바닥면에 형성될 수 있다. 제2 트렌치(t2)는, 제2 리세스(r2)의 바닥면에 형성될 수 있다.
제1 리세스(r1)와 제2 리세스(r2) 내에 희생층이 채워진 경우, 제1 트렌치(t1)와 제2 트렌치(t2)는 제1 리세스(r1)와 제2 리세스(r2) 내의 희생층 각각을 관통하여 형성될 수 있다. 복수의 리세스 각각의 폭은, 복수의 트렌치 각각의 폭보다 클 수 있다. 예를 들어, 제1 리세스(r1)의 폭(Wr)은, 제1 트렌치(t1)의 폭(Wt) 보다 클 수 있다.
도 3, 도 11a 및 도 25d를 참조하면, 제1 테이프(1300)가 웨이퍼의 제2 면(1000_2)으로부터 제거되어, 복수의 반도체 칩이 제조될 수 있다. 복수의 반도체 칩 각각의 형상은, 단차를 갖는 형상일 수 있다. 복수의 반도체 칩은, 동일한 형상을 갖는 (예를 들어, 도 3의) 제1 반도체 칩(110)과 (예를 들어, 도 11a의) 제2 반도체 칩(210)을 포함할 수 있다. 예를 들어, 제1 반도체 칩의 제1 부분(110_1)은, 제1 트렌치(t1)의 측벽(t1_s)과 제2 트렌치(t2)의 측벽(t2_s)을 포함할 수 있다. 제1 반도체 칩의 제2 부분(110_2)은, 제1 리세스(r1)의 측벽(r1_s)과 제2 리세스(r2)의 측벽(r2_s)을 포함할 수 있다. 도 19의 제1 내지 제5 부분(110_1, 110_2, 110_3)을 포함하는 제1 반도체 칩(110)은, 도 25b에서, 제1 리세스(r1)와 제2 리세스(r2) 사이에 제3 리세스를 더 형성함으로써, 제조될 수 있다. 이어서, 도 25c에서, 제3 리세스의 바닥면에는, 트렌치를 형성하지 않을 수 있다.
이하에서 도 3, 도 11a, 도 25a, 도 25b, 도 26a 및 도 26b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 칩의 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 26a 및 도 26b는, 본 발명의 몇몇 실시예들에 따른 (예를 들어, 도 3의) 제1 반도체 칩(110)과 (예를 들어, 도 11a의) 제2 반도체 칩(210)을 형성하는 방법을 설명하기 위한 도면들이다. 도 26a는, 도 25a 및 도 25b의 공정이 수행된 후의 도면일 수 있다.
도 26a를 참조하면, 웨이퍼(1000)에 대해 도 25a 및 도 25b의 공정이 수행된 후, 웨이퍼의 제2 면(1000_2)으로부터 제1 테이프(1300)를 제거할 수 있다. 제2 테이프(1310)는, 웨이퍼의 제1 면(1000_1)에 부착될 수 있다. 제2 테이프(1310) 부착 후, 제1 트렌치(t1) 및 제2 트렌치(t2)를 포함하는 복수의 트렌치가 형성될 수 있다. 도 26b를 참조하면, 제2 테이프(1310)는 웨이퍼의 제1 면(1000_1)으로부터 제거되어, 복수의 반도체 칩이 제조될 수 있다.
이하에서 도 3, 도 11a, 도 27a 내지 도 27c를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 칩의 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 27a 내지 도 27c는, 본 발명의 몇몇 실시예들에 따른 (예를 들어, 도 3의) 제1 반도체 칩(110)과 (예를 들어, 도 11a의) 제2 반도체 칩(210)을 형성하는 방법을 설명하기 위한 도면들이다.
도 27a를 참조하면, 후면이 그라인딩(grinding)된 웨이퍼(1000)는, 서로 마주보는 제1 면(1000_1)과 제2 면(1000_2)을 포함할 수 있다.
도 27b를 참조하면, 웨이퍼의 제1 면(1000_1)의 일부를 제거하여, 서로 이격되는 복수의 리세스를 형성할 수 있다. 예를 들어, 웨이퍼의 제1 면(1000_1)에 레이저를 국부적으로 조사하여, 웨이퍼(1000)의 결정을 변화시킬 수 있다. 예를 들어, 실리콘 웨이퍼의 경우, 레이저가 조사된 부분은, 폴리 실리콘으로 변화될 수 있다. 웨이퍼의 제1 면(1000_1)에서 레이저가 국부적으로 조사된 부분을 식각 공정을 통해 제거하여, 복수의 리세스를 형성할 수 있다. 또는, 예를 들어, 웨이퍼의 제1 면(1000_1)에 국부적으로 보론(Boron)이 주입될 수 있다. 웨이퍼의 제1 면(1000_1)에서 보론이 주입된 부분을 선택적 식각 공정을 통해 제거하여, 복수의 리세스를 형성할 수 있다. 또는, 예를 들어, 웨이퍼의 제1 면(1000_1)에 대해 날(blade)을 수평 또는 수직 방향으로 회전시켜, 복수의 리세스를 형성할 수 있다.
도 27c를 참조하면, 웨이퍼(1000)를 관통하는 복수의 트렌치는, 복수의 리세스 각각의 바닥면에 형성될 수 있다. 예를 들어, 복수의 트렌치는, 전술한 레이저 또는 보론 주입을 이용한 식각 공정을 통해 형성될 수 있다. 또는, 예를 들어, 레이저 또는 소잉 날(sawing blade)을 이용하여, 복수의 트렌치를 형성할 수 있다.
이하에서, 도 2a, 도 25a 내지 도 28d을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 28a 내지 도 28d 각각은 도 25a 내지 도 25d의 공정, 도 26a 내지 도 26b의 공정, 및 도 27a 내지 도 27c의 공정 중 어느 하나를 이용하여 형성된 제1 반도체 칩(110)을 포함하는 반도체 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 28a를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 제1 반도체 칩(110)을 제1 반도체 패키지 기판(101) 상에 실장시키는 것을 포함할 수 있다.
도 28b를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 프리 몰딩재(120p)가 제1 반도체 패키지 기판(101) 상에, 제1 반도체 칩(110)의 측벽을 감싸도록 형성하는 것을 포함할 수 있다. 프리 몰딩재(120p)는 예를 들어, 몰디드 언더 필(MUF, Molded Underfill) 방법으로 형성될 수 있다.
도 28c를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 프리 몰딩재(120p) 내에 홀(310h)을 형성하여, 제1 몰딩재(120)를 형성하는 것을 포함할 수 있다. 홀(310h)은, 프리 몰딩재(120p)의 일부를 제거하여 형성될 수 있다.
도 28d를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 제1 반도체 칩의 제2 부분(110_2)이 제1 인터포저 홀(300h_1)과 중첩되도록 배치시키는 것을 포함할 수 있다. 예를 들어, 제1 반도체 칩의 제2 부분(110_2)이 제1 인터포저 홀(300h_1) 내에 삽입되도록, 인터포저(300)를 배치시킬 수 있다. 또한, 인터포저(300)는, 제3 연결 요소(310)가 홀(310h) 내에 삽입되도록 배치될 수 있다. 인터포저(300)가 배치된 후, 인터포저(300)와 제1 반도체 패키지 기판(101) 사이의 빈 공간을 채우도록, 제1 몰딩재(120)가 더 형성될 수 있다.
도 2a를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 인터포저(300) 상에 다른 반도체 패키지(예를 들어, 제2 반도체 패키지(200))를 배치시키는 것을 포함할 수 있다.
이하에서 도 28c, 도 28d, 도 29a 및 도 29b를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 칩의 제조 방법에 대해 설명한다. 설명의 편의성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 29a를 참조하면, 반도체 패키지의 제조 방법은, 제1 반도체 패키지 기판(101) 상에, 단차가 없는 형상을 갖는 프리 반도체 칩(110p)을 실장하는 것을 포함할 수 있다.
도 29b를 참조하면, 반도체 패키지의 제조 방법은, 제1 반도체 패키지 기판(101) 상에, 프리 반도체 칩(110p)의 측면을 감싸도록 프리 몰딩재(120p)를 형성하는 것을 포함할 수 있다. 프리 몰딩재(120p)는, 프리 반도체 칩(110p)과 제1 반도체 패키지 기판(101) 사이를 채우도록 형성될 수 있다. 프리 몰딩재(120p)는, 프리 반도체 칩(110p)의 상면을 노출시킬 수 있다.
도 28b를 참조하면, 반도체 패키지의 제조 방법은, 프리 몰딩재(120p)의 일부 및 프리 반도체 칩(110p)의 일부를 제거하여, 제1 반도체 칩(110)을 형성하는 것을 포함할 수 있다. 구체적으로, 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 프리 몰딩재(120p)의 일부를 제거하여, 프리 몰딩재(120p)의 높이를 낮추는 것을 포함할 수 있다. 이 때, 프리 몰딩재(120p)와 인접한 프리 반도체 칩(110p)의 측벽의 일부도 제거될 수 있다. 프리 몰딩재(120p)와 인접한 프리 반도체 칩(110p)의 측벽이 제거된 부분은, 제1 반도체 칩의 제2 부분(110_2)일 수 있다. 높이가 낮춰진 프리 몰딩재(120p)에 의해 감싸진 부분은, 제1 반도체 칩의 제1 부분(110_1)일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 패키지 200: 제2 반도체 패키지
300: 인터포저 101: 제1 반도체 패키지 기판
110: 제1 반도체 칩

Claims (10)

  1. 제1 반도체 패키지 기판과, 제1 반도체 칩을 포함하는 제1 반도체 패키지;
    제2 반도체 패키지 기판과, 제2 반도체 칩을 포함하는 제2 반도체 패키지; 및
    상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이에 개재되고, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 전기적으로 연결하는 인터포저를 포함하고,
    상기 인터포저는, 상기 인터포저를 관통하는 제1 인터포저 홀을 포함하고,
    상기 제1 반도체 칩은, 제1 부분과 상기 제1 부분으로부터 돌출되고 상기 제1 인터포저 홀 내에 삽입되는 제2 부분을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 인터포저는, 상기 인터포저 상에 배치되는 연결 요소를 더 포함하고,
    상기 제1 부분의 폭은, 상기 제2 부분의 폭보다 크고,
    상기 제1 부분의 일부는, 상기 연결 요소와 중첩되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 반도체 패키지는, 상기 제1 반도체 패키지 상에 배치되고,
    상기 제1 부분은, 상기 제2 부분과 상기 제1 반도체 패키지 기판 사이에 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 반도체 패키지는, 상기 제2 반도체 패키지 상에 배치되고,
    상기 제1 반도체 패키지 기판은, 상기 제1 반도체 패키지 기판을 관통하는 제1 기판 홀을 포함하고,
    상기 제2 부분은 상기 제1 기판 홀을 관통하여 상기 제1 인터포저 홀 내로 삽입되고,
    상기 제2 부분은, 상기 제1 부분과 상기 제2 반도체 칩 사이에 배치되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제2 반도체 패키지는, 상기 제1 반도체 패키지 상에 배치되고,
    상기 제2 반도체 패키지 기판은, 상기 제2 반도체 패키지 기판의 적어도 일부를 관통하는 제2 기판 홀을 포함하고,
    상기 제1 반도체 칩의 상기 제2 부분은, 상기 제1 인터포저 홀 내에 삽입되는 부분과, 상기 제2 기판 홀 내에 삽입되는 부분을 포함하고,
    상기 제1 인터포저 홀 내에 삽입되는 부분과, 상기 제2 기판 홀 내에 삽입되는 부분은, 상기 제1 부분과 상기 제2 반도체 칩 사이에 배치되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 반도체 패키지는, 상기 제1 반도체 패키지 상에 배치되고,
    상기 제2 반도체 패키지 기판은, 상기 제2 반도체 패키지 기판을 관통하는 제2 기판 홀을 포함하고,
    상기 제2 반도체 칩은, 제3 부분과 상기 제3 부분으로부터 돌출되고 상기 제2 기판 홀 내에 삽입되는 제4 부분을 포함하고,
    상기 제3 부분의 폭은, 상기 제4 부분의 폭보다 크고,
    상기 제2 부분은, 상기 제4 부분과 상기 제1 부분 사이에 배치되는 반도체 패키지.
  7. 제1 반도체 패키지 기판과, 제1 부분 및 상기 제1 부분으로부터 돌출되는 제2 부분을 포함하는 제1 반도체 칩을 포함하는 제1 반도체 패키지;
    제2 반도체 패키지 기판과 제2 반도체 칩을 포함하는 제2 반도체 패키지;
    상기 제2 부분을 노출시키는 제1 인터포저 홀을 포함하고, 상기 제1 반도체 패키지와 상기 제2 반도체 패키지 사이에 개재되는 인터포저로, 서로 마주보는 제1 면과 제2 면을 포함하는 인터포저; 및
    상기 인터포저의 상기 제1 면에 배치되는 연결 요소를 포함하고,
    상기 제1 부분의 폭은, 상기 제2 부분의 폭 보다 크고,
    상기 제1 부분의 일부는 상기 연결 요소와 중첩되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 반도체 패키지는, 상기 제1 반도체 칩과 이격되어 배치되는 제3 반도체 칩을 더 포함하고,
    상기 인터포저는, 상기 제3 반도체 칩을 노출시키지 않는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제3 반도체 칩과 상기 제1 부분은, 상기 제1 반도체 패키지 기판 내에 배치되는 반도체 패키지.
  10. 제 7항에 있어서,
    제3 반도체 패키지 기판과 제4 반도체 칩을 포함하는 제3 반도체 패키지를 더 포함하고,
    상기 제3 반도체 패키지는, 상기 제1 및 제2 반도체 패키지와 상기 인터포저를 공유하고,
    상기 인터포저는 상기 제4 반도체 칩을 노출시키지 않는 반도체 패키지.
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