CN118335701A - 半导体封装结构及其形成方法 - Google Patents
半导体封装结构及其形成方法 Download PDFInfo
- Publication number
- CN118335701A CN118335701A CN202310010983.6A CN202310010983A CN118335701A CN 118335701 A CN118335701 A CN 118335701A CN 202310010983 A CN202310010983 A CN 202310010983A CN 118335701 A CN118335701 A CN 118335701A
- Authority
- CN
- China
- Prior art keywords
- chip
- heat dissipation
- conductive
- initial
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004806 packaging method and process Methods 0.000 title claims description 20
- 230000017525 heat dissipation Effects 0.000 claims abstract description 169
- 230000000149 penetrating effect Effects 0.000 claims abstract description 11
- 238000007789 sealing Methods 0.000 claims description 32
- 238000000465 moulding Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002195 synergetic effect Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本公开涉及一种半导体封装结构及其形成方法。所述半导体封装结构包括：转接板，包括第一表面、以及与第一表面相对的第二表面，转接板中包括沿第一方向贯穿第一表面和第二表面的通孔；芯片堆叠结构，部分芯片堆叠结构位于通孔中，在第一方向上，芯片堆叠结构具有顶面和远离顶面的底面，其中，芯片堆叠结构的顶面位于转接板的第一表面的上方，芯片堆叠结构的底面位于转接板的第一表面的下方；逻辑芯片，位于芯片堆叠结构的顶面上且与芯片堆叠结构电连接；第一散热结构，位于芯片堆叠结构的底面上；第二散热结构，位于逻辑芯片的顶面上。本公开同时增强了逻辑芯片和芯片堆叠结构的散热性能。
Description
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体封装结构及其形成方法。
背景技术
目前，半导体集成电路(IC)产业已经经历了指数式增长，每代IC都比前一代IC具有更小和更复杂的电路。在IC发展的过程中，功能密度(即每一芯片面积上互连器件的数量)普遍增加，关键尺寸不断减小。除了IC部件变得更小和更复杂之外，在其上制造IC的晶圆变得越来越大，提高半导体器件的集成度已成为当前发展的重要方向。
通过将多片半导体芯片堆叠，形成堆叠结构之后再放置于转接板的上表面，并将转接板与封装基板电连接，通过位于堆叠结构与转接板之间的逻辑芯片来向所述堆叠结构传输电源信号和控制信号。由于逻辑芯片产热较多，不利于所述半导体封装结构的散热，导致半导体封装结构性能的降低。
因此，如何增强半导体封装结构的散热，从而改善半导体封装结构的性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供一种半导体封装结构及其形成方法，用于增强半导体封装结构的散热性能，以实现对半导体封装结构性能的改善。
根据一些实施例，本公开提供了一种半导体封装结构，包括：
转接板，包括第一表面、以及与所述第一表面相对的第二表面，所述转接板中包括沿第一方向贯穿所述第一表面和所述第二表面的通孔，所述第一方向为所述第一表面指向所述第二表面的方向；
芯片堆叠结构，部分所述芯片堆叠结构位于所述通孔中，在所述第一方向上，所述芯片堆叠结构具有顶面和远离所述顶面的底面，其中，所述芯片堆叠结构的顶面位于所述转接板的所述第一表面的上方，所述芯片堆叠结构的底面位于所述转接板的所述第一表面的下方；
逻辑芯片，位于所述芯片堆叠结构的顶面上且与所述芯片堆叠结构电连接；
第一散热结构，位于所述芯片堆叠结构的底面上；
第二散热结构，位于所述逻辑芯片的顶面上。
在一些实施例中，所述芯片堆叠结构的底面与所述转接板的第二表面平齐；或者，
所述芯片堆叠结构的底面沿所述第一方向自所述第二表面延伸出所述通孔。
在一些实施例中，还包括：
塑封层，所述塑封层位于所述转接板的所述第一表面上，塑封暴露于所述转接板的所述第一表面上的所述芯片堆叠结构；
第一导电结构，位于所述塑封层内，所述第一导电结构电连接所述转接板与所述逻辑芯片。
在一些实施例中，所述第一导电结构包括多个沿所述第一方向延伸的导电柱，且多个所述导电柱沿第二方向间隔排布，所述导电柱的一端电连接所述转接板、另一端电连接所述逻辑芯片。
在一些实施例中，还包括：
第三散热结构，位于所述转接板与所述逻辑芯片之间，所述第三散热结构至少部分连接于所述塑封层的侧面，且所述第三散热结构和所述芯片堆叠结构位于所述第一导电结构沿第三方向的相对两侧，所述第三方向平行于所述第一表面，且所述第二方向与所述第三方向相交。
在一些实施例中，所述第三散热结构包括多个沿所述第一方向延伸的散热柱，且多个所述散热柱沿所述第二方向间隔排布，且所述散热柱的侧壁至少部分暴露于所述塑封层外部。
在一些实施例中，还包括：
第四散热结构，位于所述塑封层与所述转接板之间。
在一些实施例中，还包括：
第一导电凸块，位于所述第一导电结构与所述转接板之间，且电连接所述第一导电结构和所述转接板；
所述第四散热结构环绕所述第一导电凸块的外周分布且填充满所述塑封层与所述转接板之间的间隙。
在一些实施例中，所述第一散热结构包括第一散热本体部、以及位于所述第一散热本体部背离所述逻辑芯片一侧的第一散热凸块；
所述第二散热结构包括第二散热本体部、以及位于所述第二散热本体部背离所述芯片堆叠结构一侧的第二散热凸块，所述第二散热结构的尺寸大于所述第一散热结构的尺寸。
在一些实施例中，所述转接板的所述第二表面上还设置有第二导电结构，所述第二导电结构围绕所述第一散热结构的外周分布；所述半导体封装结构还包括：
封装基板，所述转接板位于所述封装基板上方，且所述第二导电结构电连接所述封装基板。
根据另一些实施例，本公开还提供了一种半导体封装结构的形成方法，包括如下步骤：
形成转接板，所述转接板包括第一表面、以及与所述第一表面相对的第二表面，所述转接板中包括沿第一方向贯穿所述第一表面和所述第二表面的通孔，所述第一方向为所述第一表面指向所述第二表面的方向；
电连接芯片堆叠结构和逻辑芯片，所述芯片堆叠结构具有顶面和远离所述顶面的底面，所述逻辑芯片位于所述芯片堆叠结构的顶面上且与所述芯片堆叠结构电连接；
于所述芯片堆叠结构背离所述逻辑芯片的表面上形成第一散热结构；
连接所述芯片堆叠结构和所述转接板，使得部分所述芯片堆叠结构位于所述通孔中，在所述第一方向上，所述芯片堆叠结构的顶面位于所述转接板的所述第一表面的上方，所述芯片堆叠结构的底面位于所述转接板的所述第一表面的下方；
形成第二散热结构于所述逻辑芯片背离所述芯片堆叠结构的底面上。
在一些实施例中，电连接芯片堆叠结构和逻辑芯片的具体步骤包括：
形成多个芯片堆叠结构；
键合多个所述芯片堆叠结构于初始逻辑芯片表面；
切割所述初始逻辑芯片，形成多个相互独立的所述逻辑芯片、以及与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构。
在一些实施例中，切割所述初始逻辑芯片的具体步骤包括：
形成初始塑封层，所述初始塑封层连续塑封多个所述芯片堆叠结构，且每个所述芯片堆叠结构中背离所述初始逻辑芯片一侧的至少一个所述存储芯片暴露于所述初始塑封层外部；
于所述初始塑封层中形成与多个所述芯片堆叠结构一一对应的多个第一导电结构，且每个所述第一导电结构位于与其对应的所述芯片堆叠结构的侧面，所述第一导电结构与所述初始逻辑芯片电连接；
切割所述初始塑封层和所述初始逻辑芯片，形成所述逻辑芯片、与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构、以及位于每一个所述芯片堆叠结构外周的塑封层。
在一些实施例中，所述初始塑封层中包括位于相邻的两个所述芯片堆叠结构之间的初始第三散热结构，所述初始第三散热结构位于所述第一导电结构背离所述芯片堆叠结构的一侧；切割所述初始塑封层和所述初始逻辑芯片的具体步骤包括：
沿所述第一方向切割所述初始第三散热结构和所述初始逻辑芯片，形成所述逻辑芯片、与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构、位于每一个所述芯片堆叠结构外周的塑封层、以及位于所述塑封层内的所述第一导电结构和至少部分连接于所述塑封层的侧面的第三散热结构。
在一些实施例中，连接所述芯片堆叠结构和所述转接板之后，还包括如下步骤：
形成第四散热结构于所述塑封层与所述转接板之间。
本公开一些实施例提供的半导体封装结构及其形成方法，通过以下两方面的协同作用来增强整个半导体封装结构的散热性能：一方面，将逻辑芯片设置在芯片堆叠结构背离转接板的一侧，以便于在所述逻辑芯片上设置第二散热结构，从而增强了逻辑芯片的散热性能；另一方面，在转接板中设置贯穿所述转接板的通孔，使得芯片堆叠结构的部分位于所述通孔内，以便于在所述芯片堆叠结构的底部设置第一散热结构，从而增强了芯片堆叠结构的散热性能。另外，本公开一些实施例将所述芯片堆叠结构的部分设置在所述转接板内的通孔中，有助于进一步缩小所述半导体封装结构的体积，提高所述半导体封装结构的集成度。
附图说明
附图1是本公开具体实施方式中半导体封装结构的截面示意图；
附图2是本公开具体实施方式中芯片堆叠结构的截面示意图；
附图3A是本公开具体实施方式中第一导电结构与塑封层的位置关系示意图；
附图3B是本公开具体实施方式中第三散热结构与塑封层的位置关系示意图；
附图4是本公开具体实施方式中半导体封装结构的形成方法流程图；
附图5-附图11是本公开具体实施方式中的半导体封装结构在形成过程中的主要结构示意图。
具体实施方式
下面结合附图对本公开提供的半导体封装结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体封装结构，附图1是本公开具体实施方式中半导体封装结构的截面示意图，附图2是本公开具体实施方式中芯片堆叠结构的截面示意图。如图1和图2所示，所述半导体封装结构，包括：
转接板10，包括第一表面101、以及与所述第一表面101相对的第二表面102，所述转接板10中包括沿第一方向D1贯穿所述转接板的通孔，所述第一方向D1为所述第一表面101指向所述第二表面102的方向；
芯片堆叠结构11，部分所述芯片堆叠结构11位于所述通孔中，在所述第一方向D1上，所述芯片堆叠结构具有顶面和远离所述顶面的底面，其中，所述芯片堆叠结构11的顶面位于所述转接板10的所述第一表面101的上方，所述芯片堆叠结构11的底面位于所述转接板10的所述第一表面101的下方；
逻辑芯片12，位于所述芯片堆叠结构11的顶面上且与所述芯片堆叠结构11电连接；
第一散热结构13，位于所述芯片堆叠结构11的底面上；
第二散热结构14，位于所述逻辑芯片12的顶面上。
本具体实施方式中所述的存储芯片111可以是但不限于DRAM(Dynamic RandomAccess Memory，动态随机存储器)芯片。如图2所示，所述芯片堆叠结构11包括沿所述第一方向D1交替堆叠的所述存储芯片111和介质层112。举例来说，通过在每个所述存储芯片111的表面形成键合介质层、以及位于所述键合介质层中的键合凸块，然后将两个所述存储芯片111以所述键合介质层相对的方向混合键合，从而连接两个所述存储芯片。两个所述存储芯片111中的所述键合介质层共同构成所述介质层112。所述芯片堆叠结构11还包括贯穿所述存储芯片111的导电插塞113、以及位于所述介质层112中的第二导电凸块114。在一示例中，所述第二导电凸块114由两个所述存储芯片111中的键合凸块共同构成。来自于外界的控制信号和/或电源信号通过所述转接板10传输至所述逻辑芯片12，再由所述逻辑芯片12传输至所述芯片堆叠结构11，所述控制信号和/或所述电源信号在所述芯片堆叠结构11中通过所述第二导电凸块114和所述导电插塞113向所述芯片堆叠结构11中的各个所述存储芯片111传输。
本具体实施方式通过将所述半导体封装结构中产热量较多、温度较高的所述逻辑芯片12设置在所述芯片堆叠结构11的顶面(即所述芯片堆叠结构11背离所述转接板10的表面)，一方面，便于所述逻辑芯片12向外界环境(例如向所述逻辑芯片12上方的外界环境)中散热，减少热量向所述芯片堆叠结构11和/或所述转接板10的传输；另一方面，可以便于在所述逻辑芯片12的顶面(即所述逻辑芯片12背离所述转接板10的表面)设置所述第二散热结构14，从而增强了所述逻辑芯片12的散热，进一步避免了热量在所述逻辑芯片12中的聚集，从而改善了所述逻辑芯片12的性能、以及所述半导体封装结构的性能。同时，本具体实施方式通过将所述逻辑芯片12设置在所述芯片堆叠结构11的顶面，使得能够将所述芯片堆叠结构11的底部设置在所述转接板10的所述通孔内，从而能够在所述芯片堆叠结构11的底面上设置所述第一散热结构13，使得所述芯片堆叠结构11向外界环境(例如向所述芯片堆叠结构11下方的外界环境)中散热，从而增强了所述芯片堆叠结构11的散热，减少了热量在所述芯片堆叠结构11内部的聚集，从而改善了所述芯片堆叠结构11的性能、以及所述半导体封装结构的性能。通过所述第一散热结构13和所述第二散热结构14向相对的两个方向散热，提高了所述半导体封装结构内部的散热均匀性，从而减少了所述半导体封装结构内部局部过热的问题。另外，本具体实施方式通过将所述芯片堆叠结构11的部分设置在所述转接板10内的所述通孔中，有助于进一步缩小所述半导体封装结构的体积，提高所述半导体封装结构的集成度。
在一些实施例中，所述芯片堆叠结构11的底面与所述转接板10的第二表面102平齐；或者，
所述芯片堆叠结构11的底面沿所述第一方向D1自所述第二表面102延伸出所述通孔。
在一示例中，所述芯片堆叠结构11的底面位于所述转接板10中的所述通孔内或者所述芯片堆叠结构11的底面位于所述通孔内且与所述转接板10的第二表面平齐，即所述芯片堆叠结构11未从所述转接板10的所述第二表面102延伸出来，在便于形成所述第一散热结构13的同时，也能够保护位于所述通孔内的所述芯片堆叠结构11，减少后续工艺或者外界环境对所述芯片堆叠结构11的影响。在另一示例中，所述芯片堆叠结构11的底面沿所述第一方向D1自所述第二表面102延伸出所述通孔，即所述芯片堆叠结构11沿所述第一方向D1穿过所述通孔，从而简化所述第一散热结构13的形成工艺，减少甚至是避免所述第一散热结构13形成过程中对所述转接板10的影响。
附图3A是本公开具体实施方式中第一导电结构与塑封层的位置关系示意图。在一些实施例中，如图1和图3A所示，所述半导体封装结构还包括：
塑封层15，所述塑封层15位于所述转接板10的所述第一表面101上，塑封暴露于所述转接板10的所述第一表面101上的所述芯片堆叠结构11；
第一导电结构16，位于所述塑封层15内，所述第一导电结构16电连接所述转接板10与所述逻辑芯片12。
在一些实施例中，所述第一导电结构16包括多个沿所述第一方向D1延伸的导电柱161，且多个所述导电柱161沿第二方向D2间隔排布，所述导电柱161的一端电连接所述转接板10、另一端电连接所述逻辑芯片12。
在一些实施例中，所述转接板10的所述第二表面102上还设置有第二导电结构19，所述第二导电结构19围绕所述第一散热结构13的外周分布；所述半导体封装结构还包括：
封装基板21，所述转接板10位于所述封装基板21上方，且所述第二导电结构19电连接所述封装基板21。
举例来说，如图1和图3A所示，所述逻辑芯片12沿第三方向D3的长度大于所述芯片堆叠结构11沿所述第三方向D3的长度，所述第三方向D3平行于所述第一表面101，且所述第二方向D2与所述第三方向D3相交。所述塑封层15位于所述逻辑芯片12与所述转接板10之间，且所述塑封层15塑封暴露于所述转接板10的所述第一表面101上的所述芯片堆叠结构11。在一示例中，所述塑封层的材料可以为EMC(Epoxy Molding Compound，环氧树脂模塑料)。所述第一导电结构16可以包括沿所述第二方向D2和所述第三方向D3呈二维阵列排布的多个所述导电柱161，形成导电阵列。所述导电柱161沿所述第一方向D1延伸，且所述导电柱161的底端与所述转接板10电连接、所述导电柱161的顶端与所述逻辑芯片12电连接。所述转接板10位于所述封装基板21的顶面上，且所述转接板10的所述第二表面102上还设置有多个第二导电结构19，所述转接板10中还设置有重布线层103，且所述重布线层103与所述第二导电结构19电连接，所述第二导电结构19与所述封装基板21电连接。来自于外界的控制信号和/或电源信号依次通过所述封装基板21、所述第二导电结构19、所述重布线层103、所述导电柱161、所述逻辑芯片12传输至所述芯片堆叠结构11，再沿所述芯片堆叠结构11中的所述第二导电凸块114和所述导电插塞113向所述芯片堆叠结构11中的各个所述存储芯片111传输。在一示例中，所述第二导电结构19为焊球。
本具体实施方式通过将电连接所述转接板10和所述逻辑芯片12的所述第一导电结构16设置在所述塑封层15内，一方面，可以提高所述半导体封装结构的集成度，有助于进一步降低所述半导体封装结构的尺寸；另一方面，通过将所述第一导电结构16设置在所述芯片堆叠结构11的侧面，使得所述第一导电结构16能够进行侧面散热(即所述第一导电结构16产生的热量能够向背离所述芯片堆叠结构11一侧的外界扩散)，从而进一步提高了所述第一导电结构16的散热性能。
附图3B是本公开具体实施方式中第三散热结构与塑封层的位置关系示意图。在一些实施例中，如图1和图3B所示，所述半导体封装结构还包括：
第三散热结构17，位于所述转接板10与所述逻辑芯片12之间，且所述第三散热结构17至少部分连接于所述塑封层15的侧面，且所述第三散热结构17和所述芯片堆叠结构11位于所述第一导电结构16沿第三方向D3的相对两侧，所述第三方向D3平行于所述第一表面101，且所述第二方向D2与所述第三方向D3相交。
在一些实施例中，所述第三散热结构17包括多个沿所述第一方向D1延伸的散热柱171，且多个所述散热柱171沿所述第二方向D2间隔排布，且所述散热柱的侧壁至少部分暴露于所述塑封层15外部。
举例来说，如图1和图3B所示，所述第三散热结构17中可以包括沿所述第二方向D2间隔排布的多个所述散热柱171，且每个所述散热柱171沿所述第一方向D1延伸。所述散热柱171采用具有较高导热系数的材料制成，以便于将所述芯片堆叠结构11、所述逻辑芯片12和所述第一导电结构16产生的热量传递至外界，即实现所述半导体封装结构的侧面散热，进一步提高所述半导体封装结构的散热性能，改善所述半导体封装结构的良率。在一些实施例中，所述散热柱171的结构和材料与所述导电柱161的结构和材料相同(即所述散热柱171与所述导电柱161可以同步形成)，从而进一步简化所述半导体封装结构的制程工艺。在一示例中，所述散热柱的材料和所述导电柱161的材料均为金属铜。
本具体实施方式是将所述第三散热结构17中全部的所述散热柱均部分暴露于所述塑封层15的侧面，以进一步改善逻辑芯片的散热效果。在其他具体实施方式中，所述第三散热结构17中还可以包括沿所述第二方向D2和所述第三方向D3呈二维阵列排布的多个所述散热柱，形成散热阵列，以增强所述第三散热结构向所述半导体封装结构的侧面散热的效果。
在一些实施例中，所述半导体封装结构还包括：
第四散热结构18，位于所述塑封层15与所述转接板10之间。
在一些实施例中，所述半导体封装结构还包括：
第一导电凸块20，位于所述第一导电结构16与所述转接板10之间，且电连接所述第一导电结构16和所述转接板10；
所述第四散热结构18环绕所述第一导电凸块20的外周分布且填充满所述塑封层15与所述转接板10之间的间隙。
具体来说，所述第一导电结构16中的所述导电柱161通过所述第一导电凸块20与所述转接板10焊接或者键合连接，所述第四散热结构18填充满所述塑封层15与所述转接板10的所述第一表面101之间的间隙，通过所述第四散热结构18增强所述逻辑芯片12、所述第一导电结构和所述芯片堆叠结构11向所述转接板10方向的散热。在一示例中，所述第四散热结构18的材料为导热型底部填充胶(即填充胶中含有高导热粒子)，以增强所述第四散热结构18的散热效果。本具体实施方式通过所述第一散热结构13向所述芯片堆叠结构11下方散热、通过所述第二散热结构14向所述逻辑芯片12上方散热、通过所述第三散热结构17向所述半导体封装结构的侧面散热、并通过所述第四散热结构18向所述转接板10方向散热，通过上述四个散热结构(即所述第一散热结构13、所述第二散热结构14、所述第三散热结构17和所述第四散热结构18)协同向四个方向散热，最大限度的增强了所述半导体封装结构整体的散热性能，并提高了所述半导体封装结构内部热量分布的均匀性，避免了局部热量的聚集，从而实现对所述半导体封装结构整体协同性能的改善。
为了进一步增强散热效果，在一些实施例中，所述第一散热结构13包括第一散热本体部、以及位于所述第一散热本体部背离所述逻辑芯片一侧的第一散热凸块；
所述第二散热结构14包括第二散热本体部、以及位于所述第二散热本体部背离所述芯片堆叠结构一侧的第二散热凸块，所述第二散热结构14的尺寸大于所述第一散热结构13的尺寸。其中，所述第二散热结构的尺寸大于所述第一散热结构的尺寸是指，所述第二散热结构14沿所述第一方向D1的尺寸大于所述第一散热结构13沿所述第一方向D1的尺寸；或者，所述第二散热结构14沿所述第二方向D2的尺寸大于所述第一散热结构13沿所述第二方向D2的尺寸；或者，所述第二散热结构14沿所述第三方向D3的尺寸大于所述第一散热结构13沿所述第三方向D3的尺寸。由于所述逻辑芯片12的产热量多于所述芯片堆叠结构11，因而将所述第二散热结构14的尺寸设置的比所述第一散热结构13的尺寸大，有助于进一步提高所述半导体封装结构内部的散热均匀性。在一示例中，所述第一散热结构13的材料和所述第二散热结构14的材料相同，均为具有较高导热系数的材料。
在另一些实施例中，还可以通过涂覆热界面材料、添加热沉等方式来形成所述第一散热结构13和所述第二散热结构14。
本具体实施方式还提供了一种半导体封装结构的形成方法，附图4是本公开具体实施方式中半导体封装结构的形成方法流程图，附图5-附图11是本公开具体实施方式中的半导体封装结构在形成过程中的主要结构示意图。本具体实施方式形成的半导体封装结构的示意图可以参见图1、图2、图3A和图3B。如图1-图11所示，所述半导体封装结构的形成方法，包括如下步骤：
步骤S41，形成转接板10，所述转接板10包括第一表面101、以及与所述第一表面101相对的第二表面102，所述转接板10中包括沿第一方向D1贯穿所述第一表面101和所述第二表面102的通孔50，所述第一方向D1为所述第一表面101指向所述第二表面102的方向，如图5所示；
步骤S42，电连接芯片堆叠结构11和逻辑芯片12，所述芯片堆叠结构11具有顶面和远离所述顶面的底面，所述逻辑芯片12位于所述芯片堆叠结构11的顶面上且与所述芯片堆叠结构11电连接，参见图2和图10；
步骤S43，于所述芯片堆叠结构11背离所述逻辑芯片12的表面上形成第一散热结构13，如图10所示；
步骤S44，连接所述芯片堆叠结构11和所述转接板10，使得部分所述芯片堆叠结构11位于所述通孔50中，在所述第一方向D1上，所述芯片堆叠结构11的顶面位于所述转接板10的所述第一表面101的上方，所述芯片堆叠结构11的底面位于所述转接板10的所述第一表面101的下方，如图11所示；
步骤S45，形成第二散热结构14于所述逻辑芯片12背离所述芯片堆叠结构11的底面上，如图11所示。
在一些实施例中，电连接芯片堆叠结构11和逻辑芯片12的具体步骤包括：
形成多个芯片堆叠结构11；
键合多个所述芯片堆叠结构11于初始逻辑芯片60表面，如图6所示；
切割所述初始逻辑芯片60，形成多个相互独立的所述逻辑芯片12、以及与每一个所述逻辑芯片12电连接的一个所述芯片堆叠结构11，如图10所示。
在一些实施例中，切割所述初始逻辑芯片60的具体步骤包括：
形成初始塑封层70，所述初始塑封层70连续塑封多个所述芯片堆叠结构11，且每个所述芯片堆叠结构11中背离所述初始逻辑芯片60一侧的至少一个所述存储芯片111暴露于所述初始塑封层70外部，如图7所示；
于所述初始塑封层70中形成与多个所述芯片堆叠结构11一一对应的多个第一导电结构16，且每个所述第一导电结构16位于与其对应的所述芯片堆叠结构11的侧面，所述第一导电结构16与所述初始逻辑芯片60电连接，如图8所示；
切割所述初始塑封层70和所述初始逻辑芯片60，形成所述逻辑芯片12、与每一个所述逻辑芯片12电连接的一个所述芯片堆叠结构11、以及位于每一个所述芯片堆叠结构11外周的塑封层15，如图10所示。
在一些实施例中，所述初始塑封层70中包括位于相邻的两个所述芯片堆叠结构11之间的初始第三散热结构81，所述初始第三散热结构81位于所述第一导电结构16背离所述芯片堆叠结构11的一侧，如图8所示；切割所述初始塑封层70和所述初始逻辑芯片60的具体步骤包括：
沿所述第一方向D1切割所述初始第三散热结构81和所述初始逻辑芯片60，形成所述逻辑芯片12、与每一个所述逻辑芯片12电连接的一个所述芯片堆叠结构11、位于每一个所述芯片堆叠结构11外周的塑封层15、以及位于所述塑封层15内的所述第一导电结构16和至少部分连接于所述塑封层15的侧面的第三散热结构17，如图10所示。
在一些实施例中，连接所述芯片堆叠结构11和所述转接板10之后，还包括如下步骤：
形成第四散热结构18于所述塑封层15与所述转接板10之间。
举例来说，在形成多个所述芯片堆叠结构11和所述初始逻辑芯片60之后，可以通过混合键合工艺键合多个所述芯片堆叠结构11于所述初始逻辑芯片60的表面上，如图6所示。接着，进行晶圆级塑封(Wafer level molding)，形成所述初始塑封层70，如图7所示。所述初始塑封层70连续塑封所述初始逻辑芯片60上的多个所述芯片堆叠结构11，并通过控制所述初始塑封层70沿所述第一方向D1的厚度，使得每个所述芯片堆叠结构11中至少一个所述存储芯片111暴露于所述初始塑封层70外部，如图7所示。接着，形成沿所述第一方向D1贯穿所述初始塑封层70的所述第一导电结构16和所述初始第三散热结构81，如图8所示。所述第一导电结构16可以包括沿所述第二方向D2间隔排布的多个导电柱161，参见图3A。之后，通过电镀或者植球工艺在所述第一导电结构的所述导电柱161上形成第一导电凸块20，如图9所示。在一些实施例中，还可以在所述第一导电凸块20上形成焊接锡层90，以便于后续与所述转接板10电连接。接着，沿所述第一方向D1切割(例如沿图9中所示的箭头的位置进行切割)所述初始第三散热结构81和所述初始逻辑芯片60，将所述初始塑封层70分割为多个所述塑封层15，将每个所述初始第三散热结构81分割为两个所述第三散热结构17，并将所述初始逻辑芯片60分割为多个所述逻辑芯片12，如图10所示。
形成所述第一散热结构13于所述芯片堆叠结构11背离所述逻辑芯片12的表面之后，将所述芯片堆叠结构11与所述转接板10组装，使得所述芯片堆叠结构11部分位于所述通孔50内，且所述第一散热结构13位于所述通孔50的外部，如图11所示。然后，填充具有高导热系数的材料于所述转接板10与所述塑封层15之间，形成所述第四散热结构18，如图11所示。在一示例中，所述第四散热结构18的材料为导热型底部填充胶。接着，形成所述第二散热结构14于所述逻辑芯片12背离所述芯片堆叠结构11的表面，以增强所述逻辑芯片12向外界环境中的散热，如图11所示。
本具体实施方式一些实施例提供的半导体封装结构及其形成方法，通过以下两方面的协同作用来增强整个半导体封装结构的散热性能：一方面，将逻辑芯片设置在芯片堆叠结构背离转接板的一侧，以便于在所述逻辑芯片上设置第二散热结构，从而增强了逻辑芯片的散热性能；另一方面，在转接板中设置贯穿所述转接板的通孔，使得芯片堆叠结构的部分位于所述通孔内，以便于在所述芯片堆叠结构的底部设置第一散热结构，从而增强了芯片堆叠结构的散热性能。另外，本具体实施方式一些实施例将所述芯片堆叠结构的部分设置在所述转接板内的通孔中，有助于进一步缩小所述半导体封装结构的体积，提高所述半导体封装结构的集成度。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。
Claims (15)
1.一种半导体封装结构，其特征在于，包括：
转接板，包括第一表面、以及与所述第一表面相对的第二表面，所述转接板中包括沿第一方向贯穿所述第一表面和所述第二表面的通孔，所述第一方向为所述第一表面指向所述第二表面的方向；
芯片堆叠结构，部分所述芯片堆叠结构位于所述通孔中，在所述第一方向上，所述芯片堆叠结构具有顶面和远离所述顶面的底面，其中，所述芯片堆叠结构的顶面位于所述转接板的所述第一表面的上方，所述芯片堆叠结构的底面位于所述转接板的所述第一表面的下方；
逻辑芯片，位于所述芯片堆叠结构的顶面上且与所述芯片堆叠结构电连接；
第一散热结构，位于所述芯片堆叠结构的底面上；
第二散热结构，位于所述逻辑芯片的顶面上。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述芯片堆叠结构的底面与所述转接板的第二表面平齐；或者，
所述芯片堆叠结构的底面沿所述第一方向自所述第二表面延伸出所述通孔。
3.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
塑封层，所述塑封层位于所述转接板的所述第一表面上，塑封暴露于所述转接板的所述第一表面上的所述芯片堆叠结构；
第一导电结构，位于所述塑封层内，所述第一导电结构电连接所述转接板与所述逻辑芯片。
4.根据权利要求3所述的半导体封装结构，其特征在于，所述第一导电结构包括多个沿所述第一方向延伸的导电柱，且多个所述导电柱沿第二方向间隔排布，所述导电柱的一端电连接所述转接板、另一端电连接所述逻辑芯片。
5.根据权利要求4所述的半导体封装结构，其特征在于，还包括：
第三散热结构，位于所述转接板与所述逻辑芯片之间，所述第三散热结构至少部分连接于所述塑封层的侧面，且所述第三散热结构和所述芯片堆叠结构位于所述第一导电结构沿第三方向的相对两侧，所述第三方向平行于所述第一表面，且所述第二方向与所述第三方向相交。
6.根据权利要求5所述的半导体封装结构，其特征在于，所述第三散热结构包括多个沿所述第一方向延伸的散热柱，且多个所述散热柱沿所述第二方向间隔排布，且所述散热柱的侧壁至少部分暴露于所述塑封层外部。
7.根据权利要求3所述的半导体封装结构，其特征在于，还包括：
第四散热结构，位于所述塑封层与所述转接板之间。
8.根据权利要求7所述的半导体封装结构，其特征在于，还包括：
第一导电凸块，位于所述第一导电结构与所述转接板之间，且电连接所述第一导电结构和所述转接板；
所述第四散热结构环绕所述第一导电凸块的外周分布且填充满所述塑封层与所述转接板之间的间隙。
9.根据权利要求1所述的半导体封装结构，其特征在于，所述第一散热结构包括第一散热本体部、以及位于所述第一散热本体部背离所述逻辑芯片一侧的第一散热凸块；
所述第二散热结构包括第二散热本体部、以及位于所述第二散热本体部背离所述芯片堆叠结构一侧的第二散热凸块，所述第二散热结构的尺寸大于所述第一散热结构的尺寸。
10.根据权利要求1所述的半导体封装结构，其特征在于，所述转接板的所述第二表面上还设置有第二导电结构，所述第二导电结构围绕所述第一散热结构的外周分布；所述半导体封装结构还包括：
封装基板，所述转接板位于所述封装基板上方，且所述第二导电结构电连接所述封装基板。
11.一种半导体封装结构的形成方法，其特征在于，包括如下步骤：
形成转接板，所述转接板包括第一表面、以及与所述第一表面相对的第二表面，所述转接板中包括沿第一方向贯穿所述第一表面和所述第二表面的通孔，所述第一方向为所述第一表面指向所述第二表面的方向；
电连接芯片堆叠结构和逻辑芯片，所述芯片堆叠结构具有顶面和远离所述顶面的底面，所述逻辑芯片位于所述芯片堆叠结构的顶面上且与所述芯片堆叠结构电连接；
于所述芯片堆叠结构背离所述逻辑芯片的表面上形成第一散热结构；
连接所述芯片堆叠结构和所述转接板，使得部分所述芯片堆叠结构位于所述通孔中，在所述第一方向上，所述芯片堆叠结构的顶面位于所述转接板的所述第一表面的上方，所述芯片堆叠结构的底面位于所述转接板的所述第一表面的下方；
形成第二散热结构于所述逻辑芯片背离所述芯片堆叠结构的底面上。
12.根据权利要求11所述的半导体封装结构的形成方法，其特征在于，电连接芯片堆叠结构和逻辑芯片的具体步骤包括：
形成多个芯片堆叠结构；
键合多个所述芯片堆叠结构于初始逻辑芯片表面；
切割所述初始逻辑芯片，形成多个相互独立的所述逻辑芯片、以及与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构。
13.根据权利要求12所述的半导体封装结构的形成方法，其特征在于，切割所述初始逻辑芯片的具体步骤包括：
形成初始塑封层，所述初始塑封层连续塑封多个所述芯片堆叠结构，且每个所述芯片堆叠结构中背离所述初始逻辑芯片一侧的至少一个所述存储芯片暴露于所述初始塑封层外部；
于所述初始塑封层中形成与多个所述芯片堆叠结构一一对应的多个第一导电结构，且每个所述第一导电结构位于与其对应的所述芯片堆叠结构的侧面，所述第一导电结构与所述初始逻辑芯片电连接；
切割所述初始塑封层和所述初始逻辑芯片，形成所述逻辑芯片、与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构、以及位于每一个所述芯片堆叠结构外周的塑封层。
14.根据权利要求12所述的半导体封装结构的形成方法，其特征在于，所述初始塑封层中包括位于相邻的两个所述芯片堆叠结构之间的初始第三散热结构，所述初始第三散热结构位于所述第一导电结构背离所述芯片堆叠结构的一侧；切割所述初始塑封层和所述初始逻辑芯片的具体步骤包括：
沿所述第一方向切割所述初始第三散热结构和所述初始逻辑芯片，形成所述逻辑芯片、与每一个所述逻辑芯片电连接的一个所述芯片堆叠结构、位于每一个所述芯片堆叠结构外周的塑封层、以及位于所述塑封层内的所述第一导电结构和至少部分连接于所述塑封层的侧面的第三散热结构。
15.根据权利要求13所述的半导体封装结构的形成方法，其特征在于，连接所述芯片堆叠结构和所述转接板之后，还包括如下步骤：
形成第四散热结构于所述塑封层与所述转接板之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310010983.6A CN118335701A (zh) | 2023-01-05 | 2023-01-05 | 半导体封装结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310010983.6A CN118335701A (zh) | 2023-01-05 | 2023-01-05 | 半导体封装结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118335701A true CN118335701A (zh) | 2024-07-12 |
Family
ID=91770886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310010983.6A Pending CN118335701A (zh) | 2023-01-05 | 2023-01-05 | 半导体封装结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118335701A (zh) |
-
2023
- 2023-01-05 CN CN202310010983.6A patent/CN118335701A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11239095B2 (en) | Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill | |
| US11862611B2 (en) | Thermal transfer structures for semiconductor die assemblies | |
| US8922000B2 (en) | Chip carriers, semiconductor devices including the same, semiconductor packages including the same, and methods of fabricating the same | |
| US9780079B2 (en) | Semiconductor die assembly and methods of forming thermal paths | |
| CN108807333B (zh) | 半导体器件封装和半导体设备 | |
| KR101996161B1 (ko) | 언더필 컨테인먼트 공동을 갖는 반도체 디바이스 어셈블리 | |
| US20080093733A1 (en) | Chip package and manufacturing method thereof | |
| JP2017520933A (ja) | 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム | |
| CN112687551A (zh) | 三维半导体封装及其制造方法 | |
| KR101046252B1 (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| JP2017525150A (ja) | 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム | |
| US20240162169A1 (en) | Electronic package and fabrication method thereof | |
| US20230154819A1 (en) | Semiconductor package and method of manufacturing the same | |
| KR101056750B1 (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| US20120168936A1 (en) | Multi-chip stack package structure and fabrication method thereof | |
| KR102672608B1 (ko) | 반도체 패키지 | |
| US11699686B2 (en) | Dual-die semiconductor package | |
| CN118335701A (zh) | 半导体封装结构及其形成方法 | |
| KR20110044963A (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| US12100641B2 (en) | Electronic package and method for manufacturing the same | |
| US20240063074A1 (en) | Semiconductor packages and methods of manufacturing thereof | |
| TWI790054B (zh) | 天線整合式封裝結構 | |
| CN112420628B (zh) | 半导体封装件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |