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JP2022078004A - 半導体素子パッケージ及びその製造方法 - Google Patents

半導体素子パッケージ及びその製造方法 Download PDF

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JP2022078004A
JP2022078004A JP2021184048A JP2021184048A JP2022078004A JP 2022078004 A JP2022078004 A JP 2022078004A JP 2021184048 A JP2021184048 A JP 2021184048A JP 2021184048 A JP2021184048 A JP 2021184048A JP 2022078004 A JP2022078004 A JP 2022078004A
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Japan
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semiconductor
semiconductor device
mold
semiconductor substrate
semiconductor element
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JP2021184048A
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English (en)
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永煥 朴
Young-Hwan Park
鍾燮 金
Jongseob Kim
在浚 ▲呉▼
Jae-Joon Oh
秀眞 丁
Soogine Chong
▲スン▼珪 ▲黄▼
Sun Kyu Hwang
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

【課題】半導体素子パッケージ及びその製造方法を提供する。【解決手段】半導体素子パッケージ１００は、複数の電極パッドが上面に設けられた半導体素子１２０と、複数の電極パッドに接合される複数の導電部材１４１、１４２を含むリードフレームと、導電部材間に設けられるモールド１５０と、を含む。【選択図】図２

Description

本発明は、半導体素子パッケージ及びその製造方法に関する。
ＧａＮパワー素子のような窒化物半導体素子は、一連の半導体工程を通じて、シリコン基板上に形成可能である。半導体素子パッケージは、半導体素子の電極とリードフレームとを金属配線で連結するワイヤリング工程、及び絶縁性樹脂を利用したモールディング工程を遂行することによって製作可能である。そのように製作された半導体素子パッケージにおいては、半導体素子で発生した熱が、金属ワイヤー、モールド及びシリコン基板を通じて外部に放出されるので、放熱特性が低下する。また、多数のワイヤリング工程により、コスト及び工程時間が増加する。
本発明が解決しようとする課題は、半導体素子パッケージ及びその製造方法を提供することである。
一態様において、
複数の電極パッドが上面に設けられた水平チャネル型構造の半導体素子と、
前記複数の電極パッドに接合される複数の導電部材を含むリードフレームと、
前記導電部材間に設けられるモールドと、を含む半導体素子パッケージが提供される。
前記モールドは、前記リードフレームの側面、及び前記半導体素子の側面を覆うように設けられてもよい。前記モールドは、前記半導体素子の下面をさらに覆うように設けられてもよい。
前記半導体素子は、半導体基板の上面に設けられてもよい。
前記モールドは、前記リードフレームの側面、前記半導体素子の側面、及び前記半導体基板の側面を覆うように設けられてもよい。前記半導体基板の下面は、前記モールドにより覆われずに露出されるように設けられてもよい。前記モールドは、前記半導体基板の下面を覆うように設けられてもよい。
前記半導体素子パッケージは、前記複数の導電部材それぞれに設けられるソルダバンプをさらに含んでもよい。
前記半導体素子パッケージは、前記半導体素子に設けられるヒートシンクをさらに含んでもよい。
前記半導体素子は、ＧａＮパワー素子を含んでもよい。
前記複数の電極パッドは、ソース電極パッド、ドレイン電極パッド及びゲート電極パッドを含んでもよい。
他の側面において、
水平チャネル型構造を有する複数の半導体素子が設けられた半導体基板を準備する段階と、
前記半導体基板に、前記複数の半導体素子を分離する溝を所定の深さに形成する段階と、
前記複数の半導体素子に、複数のリードフレームを含むリードフレーム構造体を接合させる段階と、
前記半導体基板を所定の厚みを有するよう加工する段階と、
複数の半導体素子パッケージを製作する段階と、を含む半導体素子パッケージの製造方法が提供される。
前記半導体基板は、シリコンウェーハを含み、前記リードフレーム構造体は、前記シリコンウェーハに対応する形状を有してもよい。
前記各半導体素子の上面には、複数の電極パッドが設けられており、前記リードフレームの各々は、前記複数の電極パッドに接合される複数の導電部材を含んでもよい。
前記溝は、エッチング、レーザダイシングまたはブレードダイシングにより形成されてもよい。
前記半導体基板の加工は、前記半導体基板の一部または全部を取り除くことによって行われてもよい。
前記複数の半導体素子に、前記複数のリードフレームを接合した後、前記導電部材間及び前記溝の内部をモールドで充填する段階がさらに含まれてもよい。前記複数の半導体素子間にある前記モールドを切断することにより、前記複数の半導体素子パッケージを製作することができる。
前記リードフレーム構造体は、支持基板に付着されて支持されるように構成されてもよい。
前記半導体基板を加工した後、
前記導電部材間及び前記溝の内部をモールドで充填する段階と、
前記支持基板を取り除く段階と、
がさらに含まれてもよい。
前記モールドは、前記半導体基板の下面を覆うように設けられるか、あるいは前記半導体素子の下面を覆うように設けられてもよい。前記複数の半導体素子間にある前記モールドを切断することにより、前記複数の半導体素子パッケージを製作することができる。
前記リードフレーム構造体は、前記リードフレームの導電部材間にモールドが充填されるように構成されてもよい。前記リードフレーム間にある前記モールドを切断することにより、前記複数の半導体素子パッケージを製作することができる。
例示的な実施形態による半導体素子パッケージの平面を示す図面である。 図１のII－II’線の断面図である。 図１のIII－III’線の断面図である。 図１に示された半導体素子パッケージが印刷回路基板に付着された態様を示す図面である。 他の例示的な実施形態による半導体素子パッケージを示す図面である。 さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。 さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。 さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。 さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。 さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。
以下、添付された図面を参照して、例示的な実施形態について詳細に説明する。以下の図面において、同じ参照符号は、同じ構成要素を指し、図面上で、各構成要素の大きさは、説明の明瞭性及び便宜上、誇張されうる。一方、以下に述べられる実施形態は、単に例示的なものに過ぎず、それらの実施形態から多様な変形が可能である。
以下において、「上部」や「上」と記載されたものは、接触してすぐ上下左右にあるものだけでなく、非接触で上下左右にあるものも含む。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特に逆の記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいことを意味する。
「前記」の用語、及びそれと類似した指示用語の使用は、単数及び複数の両方に該当するものである。方法を構成する段階について、明白に順序を記載するか、またはそれに反する記載がなければ、当該段階は、適当な順序で行われてもよいが、必ずしも記載された順序に限定されるものではない。
また、明細書に記載された「…部」、「モジュール」などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、それは、ハードウェアまたはソフトウェアにより具現されたり、ハードウェアとソフトウェアとの結合により具現されたりする。
図面に示した構成要素間の線の連結または連結部材は、機能的な連結、及び／または物理的または回路的連結を例示的に表すものであり、実際の装置では、代替可能であったり追加されたりする多様な機能的な連結、物理的な連結、または回路的な連結として表される。
全ての例または例示的な用語の使用は、単に技術的思想を詳細に説明するためのものであり、特許請求の範囲により限定されない限り、当該例または例示的な用語によって範囲が限定されるものではない。
図１は、例示的な実施形態による半導体素子パッケージの平面を示す図面である。図２は、図１のII－II’線の断面図であり、図３は、図１のIII－III’線の断面図である。
図１ないし図３を参照すれば、半導体素子パッケージ１００は、半導体素子１２０と、リードフレーム１４０と、モールド１５０とを含む。
半導体素子１２０は、水平チャネル型構造を有することができる。水平チャネル型構造の半導体素子１２０においては、チャネル層（図示せず）が横方向に延設され、ソース電極（図示せず）、ドレイン電極（図示せず）及びゲート電極（図示せず）は、チャネル層の延長方向に沿って配置可能である。図２及び図３において、ソース電極、ドレイン電極及びゲート電極は、いずれも半導体素子１２０の上部に位置することができる。
半導体素子１２０は、例えば、ＧａＮ基盤の半導体パワー素子を含むが、それに限定されるものではない。具体的な例として、半導体素子１２０は、水平チャネル型構造を有する高電荷移動度トランジスタ（HEMT: high electron mobility transistor）を含んでもよい。
前述の水平チャネル型構造の半導体素子１２０は、半導体基板１１０の上面に設けられてもよい。ここで、半導体基板１１０は、例えば、シリコン基板を含むが、それに限定されるものではない。
水平チャネル型構造の半導体素子１２０には、複数の電極パッド１３１、１３２、１３３が設けられてもよい。ここで、複数の電極パッド１３１、１３２、１３３は、半導体素子１２０の一面、例えば、図２及び図３において、半導体素子１２０の上面に設けられてもよい。そのような複数の電極パッド１３１、１３２、１３３は、ソース電極パッド１３１、ドレイン電極パッド１３２及びゲート電極パッド１３３を含む。ソース電極パッド１３１、ドレイン電極パッド１３２及びゲート電極パッド１３３は、それぞれ半導体素子１２０のソース電極、ドレイン電極及びゲート電極と電気的に連結されるように設けられてもよい。
複数の電極パッド１３１、１３２、１３３の上面には、リードフレーム１４０が設けられてもよい。リードフレーム１４０は、複数の電極パッド１３１、１３２、１３３にそれぞれ直接接合される複数の導電部材１４１、１４２、１４３を含んでもよい。複数の導電部材と複数の電極パッドとの接合は、例えば、金属同士の接合、またはソルダ接合などにより行われる。しかし、それは、単に例示的なものであり、その以外にも他の多様な接合方法が使用可能である。
各導電部材１４１、１４２、１４３は、熱伝導性及び電気伝導性を有する物質を含んでもよい。例えば、導電部材１４１、１４２、１４３は、銅（Ｃｕ）を含むが、それに限定されるものではない。
複数の導電部材１４１、１４２、１４３は、第１、第２及び第３導電部材１４１、１４２、１４３を含む。ここで、第１導電部材１４１は、ソース電極パッド１３１に接合され、第２導電部材１４２は、ドレイン電極パッド１３２に接合され、第３導電部材１４３は、ゲート電極パッド１３３に接合される。第１、第２及び第３導電部材１４１、１４２、１４３は、それぞれソース電極パッド１３１、ドレイン電極パッド１３２及びゲート電極パッド１３３に対応する形状を有することができる。複数の導電部材１４１、１４２、１４３を含むリードフレーム１４０は、半導体素子１２０の内側に位置するように構成可能である。具体的には、リードフレーム１４０の外郭は、半導体素子１２０の内側に位置することができる。しかし、必ずしもそれに限定されるものではない。
モールド１５０は、半導体基板１１０、半導体素子１２０及びリードフレーム１４０の周囲に設けられてもよい。具体的には、モールド１５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられてもよい。また、モールド１５０は、半導体素子１２０の上面と側面とを覆うように設けられてもよく、半導体基板１１０の側面を覆うように設けられてもよい。リードフレーム１４０の上面及び半導体基板１１０の下面は、モールド１５０により覆われずに露出されうる。
モールド１５０は、電気絶縁性樹脂、例えば、エポキシ樹脂を含んでもよい。具体的な例として、モールドは、ＥＭＣ（Epoxy Molding Compound）またはＬＭＣ（Liquid Molding Compound）を含むが、それらに限定されるものではない。
本実施形態による半導体素子パッケージ１００においては、複数の電極パッド１３１、１３２、１３３と、リードフレーム１４０（具体的には、複数の導電部材１４１、１４２、１４３）とが金属配線を利用せずに直接接合されるので、半導体素子１２０から発生する熱を効果的に外部に放出可能であり、金属配線による寄生インダクタンス（parasitic inductance）も低くすることができる。また、モールド１５０がリードフレーム１４０、半導体素子１２０及び半導体基板１１０を保護するように設けられることにより、電気的かつ機械的衝撃に対する耐久性を向上させることができ、後述する半導体基板１１０の加工工程も容易に遂行することができる。
前述の半導体素子パッケージ１００は、図４に示されたように、印刷回路基板２０００に実装可能である。ここで、リードフレーム１４０の導電部材１４１、１４２、１４３は、ソルダ２０５０により、印刷回路基板２０００の回路パターン（図示せず）に接合可能である。
図５は、他の例示的な実施形態による半導体素子パッケージを示す図面である。図５に示された半導体素子パッケージ２００は、リードフレーム１４０の導電部材１４１、１４２、１４３それぞれの上面にソルダバンプ２６０が設けられているという点を除いては、図１に示された半導体素子パッケージ１００と同様である。図５に示されたソルダバンプ２６０は、半導体素子パッケージ２００を印刷回路基板２０００（図４）に接合させるために使用可能である。
図６は、さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。図６に示された半導体素子パッケージ３００は、半導体基板１１０の下面にヒートシンク３７０が設けられているという点を除いては、図１に示された半導体素子パッケージ１００と同様である。
図６を参照すれば、半導体素子１２０から発生する熱は、半導体基板１１０の下面に接合されたヒートシンク３７０を通じて、半導体基板１１０を経て外部に効果的に放出可能である。そのようなヒートシンク３７０は、熱伝導性に優れた物質を含んでもよい。ヒートシンク３７０は、放熱効果を向上させるために、放熱ピンをさらに含むこともできる。
図７は、さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。図７に示された半導体素子パッケージ４００は、モールド４５０が半導体基板１１０の下面も覆うように設けられているという点を除いては、図１に示された半導体素子パッケージ１００と同様である。
図７を参照すれば、モールド４５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられる。また、モールド４５０は、半導体素子１２０の上面及び側面、並びに半導体基板１１０の側面及び下面を覆うように設けられる。当該モールド４５０により、半導体素子パッケージ４００の耐久性がより向上する。
図８は、さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。図８に示された半導体素子パッケージ５００は、半導体素子１２０の半導体基板１１０（図２）がないという点を除いては、図１に示された半導体素子パッケージ１００と同様である。
図８を参照すれば、モールド５５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられる。また、モールド５５０は、半導体素子１２０の上面及び側面を覆うように設けられている。リードフレーム１４０の上面と、半導体素子１２０の下面とは、モールドにより覆われずに外部に露出される。一方、図８には示していないが、モールド５５０が、半導体素子１２０の下面もさらに覆うように設けられることも可能である。当該モールド５５０により、半導体素子パッケージ５００の耐久性がより向上する。
図９は、さらに他の例示的な実施形態による半導体素子パッケージを示す図面である。図９に示された半導体素子パッケージ６００は、モールド６５０がリードフレーム１４０にのみ設けられているという点を除いては、図１に示された半導体素子パッケージ１００と同様である。
図９を参照すれば、半導体素子１２０の上面に設けられた複数の電極パッド１３１、１３２、１３３は、リードフレーム１４０の導電部材１４１、１４２、１４３と接合されている。ここで、モールド６５０は、導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられる。ここで、半導体素子１２０の側面、半導体基板１１０の側面及び下面は露出される。
以下では、ウェーハレベルパッケージング工程を利用して、半導体素子パッケージを製造する方法について説明する。
図１０ないし図１９は、例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。
図１０を参照すれば、複数の半導体素子１２０が設けられた半導体基板１１０を準備する。ウェーハレベルパッケージング工程では、半導体基板１１０がシリコンウェーハにもなる。図１１には、シリコンウェーハである半導体基板１１０上に複数の半導体素子１２０が設けられた態様が示されている。例えば、シリコンウェーハは、ほぼ８インチの直径を有し、ほぼ７５０μｍ以上の厚みを有することができる。しかし、それは、単に例示的なものであり、シリコンウェーハの直径及び厚みは多様に変形可能である。当該半導体基板１１０の上面には、複数の半導体素子１２０が設けられている。
各半導体素子１２０は、前述のように水平チャネル型構造を有することができる。半導体素子１２０は、例えば、ＧａＮ基盤の半導体パワー素子を含むが、それに限定されるものではない。具体的な例として、半導体素子１２０は、水平チャネル型構造を有する高電荷移動度トランジスタ（ＨＥＭＴ）を含んでもよい。
各半導体素子１２０の上面には、複数の電極パッド１３１、１３２、１３３が設けられている。複数の電極パッド１３１、１３２、１３３は、ソース電極パッド１３１、ドレイン電極パッド１３２及びゲート電極パッド１３３を含む。
図１２を参照すれば、半導体基板１１０に、半導体素子１２０を分離するための溝１７０を所定の深さに形成する。当該溝１７０は、エッチング、レーザダイシングまたはブレードダイシングにより形成可能である。当該溝１７０は、半導体素子１２０間の物質層（図示せず）を貫通し、半導体基板１１０の上面から所定の深さに形成可能である。
図１３を参照すれば、半導体素子１２０の上面に、リードフレーム構造体１４０’を接合する。図１４には、図１３に示されたリードフレーム構造体１４０’の平面図が示されている。図１４を参照すれば、リードフレーム構造体１４０’は、複数のリードフレーム１４０と、当該リードフレーム１４０を互いに連結する連結部材１４５とを含む。
各リードフレーム１４０は、複数の導電部材１４１、１４２、１４３を含んでもよい。そのような導電部材１４１、１４２、１４３は、例えば、銅のような熱伝導性及び電気伝導性に優れた物質を含んでもよい。複数の導電部材１４１、１４２、１４３は、第１、第２及び第３導電部材１４１、１４２、１４３を含む。ここで、第１、第２及び第３導電部材１４１、１４２、１４３は、それぞれソース電極パッド１３１、ドレイン電極パッド１３２及びゲート電極パッド１３３に対応する形状を有することができる。
リードフレーム１４０を連結する連結部材１４５は、導電部材１４１、１４２、１４３と一体的に形成可能である。当該連結部材１４５は、導電部材１４１、１４２、１４３と同一材質を含んでもよい。しかし、それに限定されるものではなく、連結部材１４５が導電部材１４１、１４２、１４３と一体的に形成されないことも可能である。ウェーハレベルパッケージング工程では、リードフレーム構造体１４０’は、図１５に示されたように、前述のシリコンウェーハに対応する形状に設けられる。
リードフレーム構造体１４０’は、半導体素子１２０の上面に設けられた複数の電極パッド１３１、１３２、１３３に直接接合される。具体的には、第１導電部材１４１は、ソース電極パッド１３１に接合され、第２導電部材１４２は、ドレイン電極パッド１３２に接合され、第３導電部材１４３は、ゲート電極パッド１３３に接合される。ここで、導電部材１４１、１４２、１４３と電極パッド１３１、１３２、１３３との接合は、例えば、金属同士の接合またはソルダ接合などにより行われる。しかし、それは、単に例示的なものであり、その以外にも他の多様な接合方法が使用可能である。
図１６及び図１７（図１６の平面図）を参照すれば、図１３に示された構造物にモールディング工程を遂行する。そのモールディング過程において、図１３に示された構造物の空いている空間は、モールド１５０により充填可能である。具体的には、モールド１５０は、リードフレーム１４０間、及び各リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられてもよい。また、モールド１５０は、半導体素子１２０の上面及び側面、並びに半導体基板１１０の側面を覆うように設けられてもよい。一方、リードフレーム１４０の上面は、外部に露出されている。
モールド１５０は、電気絶縁性樹脂、例えば、エポキシ樹脂を含んでもよい。具体的な例として、モールドは、ＥＭＣまたはＬＭＣを含むが、それらに限定されるものではない。
図１８を参照すれば、半導体基板１１０を所定の所望の厚みを有するよう加工する。そのような半導体基板１１０の加工は、半導体基板１１０の下部をグラインディングし、半導体基板１１０の一部を取り除くことによって行われる。その過程において、半導体基板１１０の下面を通じて溝１７０が露出される。
図１９を参照すれば、半導体素子１２０間に充填されたモールド１５０を切断することにより、複数の半導体素子パッケージ１００を製作する。そのようなモールド１５０の切断は、例えば、レーザダイシングまたはブレードダイシングによっても行われる。その過程において、リードフレーム１４０間を連結する連結部材１４５は除去可能である。
各半導体素子パッケージ１００において、モールド１５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられてもよい。また、モールド１５０は、半導体素子１２０の上面と側面とを覆うように設けられ、半導体基板１１０の側面を覆うように設けられてもよい。
以上では、半導体基板１１０を所定の厚みを有するよう加工し、半導体基板１１０の一部が取り除かれる場合が述べられた。しかし、半導体基板１１０の加工を通じて、半導体基板１１０の全部が取り除かれることも可能である。その場合には、半導体素子１２０の下面が外部に露出されうる。
図２０ないし図２６は、他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。
図２０及び図２１を参照すれば、複数の半導体素子１２０が設けられた半導体基板１１０を準備した後、半導体基板１１０に、半導体素子１２０を分離するための溝１７０を所定の深さに形成する。それについては、図１０ないし図１２に関連して説明されている。
図２２を参照すれば、半導体素子１２０の上面にリードフレーム構造体１４０’を接合する。リードフレーム構造体１４０’は前述の通りであるので、それについての説明は省略する。リードフレーム構造体１４０’は、支持基板１８０に付着されるように構成可能である。そのような支持基板１８０は、リードフレーム構造体１４０’を支持することにより、後述する半導体基板１１０の加工を容易にする役割を果たすことができる。
図２３を参照すれば、図２２に示された状態で、半導体基板１１０を所定の所望の厚みを有するよう加工する。そのような半導体基板１１０の加工は、半導体基板１１０の下部をグラインディングし、半導体基板１１０の一部を取り除くことによって行われる。その過程において、半導体基板１１０の下面を通じて溝１７０が露出される。それにより、半導体素子１２０は、半導体基板１１０に形成された溝１７０により、互いに一定の間隔をおいて離隔可能である。
図２４を参照すれば、図２３に示された構造物にモールディング工程を遂行する。そのモールディング過程において、図２３に示された構造物の空いている空間は、モールド４５０により充填可能である。具体的には、モールド４５０は、リードフレーム１４０間、及び各リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられてもよい。また、モールド４５０は、半導体素子１２０の上面及び側面を覆うように設けられ、半導体基板１１０の側面及び下面を覆うように設けられてもよい。
図２５を参照すれば、リードフレーム構造体１４０’を支持するための支持基板１８０を取り除く。それにより、リードフレーム１４０の上面は外部に露出されうる。
図２６を参照すれば、半導体素子１２０間に充填されたモールド４５０を切断することにより、複数の半導体素子パッケージ４００を製作する。各半導体素子パッケージ４００において、モールド４５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられてもよい。また、モールド４５０は、半導体素子１２０の上面及び側面を覆うように設けられ、半導体基板１１０の側面及び下面を覆うように設けられてもよい。
以上では、半導体基板１１０を加工し、半導体基板１１０の一部が取り除かれる場合が述べられた。しかし、半導体基板１１０の加工を通じて、半導体基板１１０の全部が取り除かれることも可能である。その場合には、モールド４５０が半導体素子１２０の上面、側面及び下面を覆うように設けられる。
図２７ないし図３１は、さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。
図２７及び図２８を参照すれば、複数の半導体素子１２０が設けられた半導体基板１１０を準備した後、半導体基板１１０に、半導体素子１２０を分離するための溝１７０を所定の深さに形成する。それについては、図１０ないし図１２に関連して説明されている。
図２９を参照すれば、半導体素子１２０の上面に、プレモールディングされた（pre-molded）つまりあらかじめモールディングされたリードフレーム構造体６４０’を接合する。プレモールディングされたリードフレーム構造体６４０’は、前述のリードフレーム構造体にモールディング工程を遂行することによって製作可能である。そのようなプレモールディングされたリードフレーム構造体６４０’においては、モールドが、リードフレーム１４０間、及び各リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられてもよい。
図３０を参照すれば、図２９に示された状態で、半導体基板１１０を所定の所望の厚みを有するよう加工する。そのような半導体基板１１０の加工は、半導体基板１１０の下部をグラインディングし、半導体基板１１０の一部を取り除くことによって行われる。その過程において、半導体基板１１０の下面を通じて溝１７０が露出される。半導体素子１２０は、半導体基板１１０に形成された溝１７０により、互いに一定の間隔をおいて離隔可能である。
図３１を参照すれば、リードフレーム１４０間に充填されたモールド６５０を切断することにより、複数の半導体素子パッケージ６００を製作する。各半導体素子パッケージ６００において、モールド６５０は、リードフレーム１４０の導電部材１４１、１４２、１４３間を充填するように設けられ、リードフレーム１４０の側面を覆うように設けられてもよい。
以上では、半導体基板１１０を加工し、半導体基板１１０の一部が取り除かれる場合が述べられた。しかし、半導体基板１１０の加工を通じて、半導体基板１１０の全部が取り除かれることも可能である。その場合には、半導体素子１２０の下面が外部に露出されうる。
図３２ないし図３５は、さらに他の例示的な実施形態による半導体素子パッケージの製造方法を説明するための図面である。
図３２ないし図３４を参照すれば、複数の半導体素子１２０が設けられた半導体基板１１０を準備した後、半導体基板１１０に、半導体素子１２０を分離するための溝１７０を所定の深さに形成する。そして、半導体素子１２０の上面に、リードフレーム構造体１４０’を接合する。それについては、図１０ないし図１５に関連して説明されている。
図３５を参照すれば、図３４に示された状態で、半導体基板１１０を所定の深さに加工することにより、複数の半導体素子パッケージ７００を製作する。そのような半導体基板１１０の加工は、半導体基板１１０の下部をグラインディングし、半導体基板１１０の一部を取り除くことによって行われる。その過程において、半導体基板１１０の下面を通じて溝１７０が露出される。以上では、半導体基板１１０を加工し、半導体基板１１０の一部が取り除かれる場合が述べられた。しかし、半導体基板１１０の加工を通じて、半導体基板１１０の全部が取り除かれることも可能である。
例示的な実施形態によれば、ウェーハレベルパッケージング工程を利用して、半導体素子パッケージを製造することにより、工程時間及びコストを低減することができる。また、放熱特性に優れており、寄生インダクタンスも低減することができ、耐久性も向上した半導体素子パッケージを製作することができる。
以上のように、例示的な実施形態による半導体素子パッケージにおいては、半導体素子の電極パッドと、リードフレームの導電部材とが金属配線を利用せずに直接接合されることにより、半導体素子から発生する熱が効果的に外部に放出可能であり、金属配線による寄生インダクタンスも低くすることができる。また、モールドがリードフレーム、半導体素子及び半導体基板を保護するように設けられることにより、電気的かつ機械的衝撃に対する耐久性を向上させることができる。そして、ウェーハレベルパッケージング工程を利用して、半導体素子パッケージを製作することにより、工程時間及びコストを低減することができる。以上、実施形態が述べられたが、それは例示的なものに過ぎず、当該分野における通常の知識を有する者ならば、それらから多様な変形が可能である。
本発明は、例えば、半導体素子パッケージ関連の技術分野に適用可能である。
１００ 半導体素子パッケージ
１１０ 半導体基板
１２０ 半導体素子
１３１ ソース電極パッド
１３２ ドレイン電極パッド
１３３ ゲート電極パッド
１４０ リードフレーム
１４１ 第１導電部材
１４２ 第２導電部材
１４３ 第３導電部材
１５０ モールド

Claims (10)

  1. 複数の電極パッドが上面に設けられた水平チャネル型構造の半導体素子と、
    前記複数の電極パッドに接合される複数の導電部材を含むリードフレームと、
    前記導電部材間に設けられるモールドと、を含む、半導体素子パッケージ。
  2. 前記モールドは、前記リードフレームの側面、及び前記半導体素子の側面を覆うように設けられる、請求項１に記載の半導体素子パッケージ。
  3. 前記モールドは、前記半導体素子の下面をさらに覆うように設けられる、請求項２に記載の半導体素子パッケージ。
  4. 前記半導体素子は、半導体基板の上面に設けられる、請求項１に記載の半導体素子パッケージ。
  5. 前記モールドは、前記リードフレームの側面、前記半導体素子の側面、及び前記半導体基板の側面を覆うように設けられる、請求項４に記載の半導体素子パッケージ。
  6. 前記半導体基板の下面は、前記モールドにより覆われずに露出されるように設けられる、請求項５に記載の半導体素子パッケージ。
  7. 前記モールドは、前記半導体基板の下面を覆うように設けられる、請求項５に記載の半導体素子パッケージ。
  8. 水平チャネル型構造を有する複数の半導体素子が設けられた半導体基板を準備する段階と、
    前記半導体基板に、前記複数の半導体素子を分離する溝を所定の深さに形成する段階と、
    前記複数の半導体素子に、複数のリードフレームを含むリードフレーム構造体を接合させる段階と、
    前記半導体基板を所定の厚みを有するよう加工する段階と、
    複数の半導体素子パッケージを製作する段階と、を含む、半導体素子パッケージの製造方法。
  9. 前記各半導体素子の上面には、複数の電極パッドが設けられており、前記リードフレームの各々は、前記複数の電極パッドに接合される複数の導電部材を含む、請求項８に記載の半導体素子パッケージの製造方法。
  10. 前記複数の半導体素子に、前記複数のリードフレームを接合した後、前記導電部材間及び前記溝の内部をモールドで充填する段階をさらに含む、請求項９に記載の半導体素子パッケージの製造方法。
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