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KR20170000340A - 에칭 방법 - Google Patents

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KR20170000340A
KR20170000340A KR1020160075717A KR20160075717A KR20170000340A KR 20170000340 A KR20170000340 A KR 20170000340A KR 1020160075717 A KR1020160075717 A KR 1020160075717A KR 20160075717 A KR20160075717 A KR 20160075717A KR 20170000340 A KR20170000340 A KR 20170000340A
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process gas
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다카유키 가츠누마
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도쿄엘렉트론가부시키가이샤
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Abstract

피에칭층의 에칭 방법을 제공한다.
일실시형태의 방법은, 금속을 함유하는 마스크 및 실리콘을 함유하는 피에칭층 상에 플루오로카본을 포함하는 퇴적물을 형성하기 위해, 그 마스크 및 그 피에칭층을 갖는 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에 있어서, 플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정과, 퇴적물에 포함되는 플루오로카본의 라디칼에 의해 피에칭층을 에칭하기 위해, 처리 용기 내에 있어서 불활성 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정을 포함한다. 이 방법에서는, 제1 처리 가스의 플라즈마를 생성하는 공정과 제2 처리 가스의 플라즈마를 생성하는 공정을 포함하는 복수회의 시퀀스가 실행된다.

Description

에칭 방법{ETCHING METHOD}
본 발명의 실시형태는, 금속을 함유하는 마스크를 그 위에 갖는 피에칭층을 에칭하는 방법에 관한 것이다.
전자 디바이스의 제조에 있어서는, 피에칭층의 에칭에 의해 그 피에칭층에 트렌치 또는 홀과 같은 개구가 형성되는 경우가 있다. 피에칭층이 실리콘을 함유하고 있는 경우에는, 그 피에칭층의 에칭을 위해, 일반적으로는 플루오로카본 가스의 플라즈마가 생성된다. 피에칭층은, 생성된 플라즈마로부터의 불소 및/또는 플루오로카본의 활성종에 의해 에칭된다. 플루오로카본 가스의 플라즈마를 이용한 피에칭층의 에칭에 관해서는, 하기의 특허문헌 1 및 특허문헌 2에 기재되어 있다.
또한, 특허문헌 1 및 특허문헌 2에는, 피에칭층을 갖는 피처리체의 엣지를 둘러싸도록 포커스링을 배치하는 것이 기재되어 있다. 포커스링을 이용하는 목적은, 일반적으로 에칭의 면내 균일성을 향상시키는 것에 있다.
또한, 특허문헌 1에는, 금속제의 마스크가 피에칭층의 위에 형성되고, 에칭에 의해 그 마스크의 패턴이 피에칭층에 전사되는 것이 기재되어 있다.
특허문헌 1 : 일본 특허 공개 제2013-98193호 공보 특허문헌 2 : 일본 특허 공개 제2006-269879호 공보
전술한 에칭에서는, 포커스링에 가까운 영역, 즉, 피처리체의 엣지 영역에서는, 마스크의 에칭률이, 그 엣지 영역보다 피처리체의 중심측에 있는 영역(즉, 중앙 영역)의 마스크의 에칭률에 비해 높아지는 경우가 있다. 즉, 엣지 영역에서의 선택비가 중앙 영역에서의 선택비보다 낮아지는 경우가 있다.
따라서, 금속을 함유하는 마스크를 그 위에 가지며, 실리콘을 함유하는 피에칭층의 에칭에 있어서, 선택비의 면내 균일성을 향상시키는 것이 요구되고 있다.
일양태에 있어서는, 피에칭층을 에칭하는 방법이 제공된다. 피에칭층은 실리콘을 함유하고, 피에칭층 상에는 금속을 함유하는 마스크가 설치되어 있다. 이 방법은, (i) 플루오로카본을 포함하는 퇴적물을 마스크 및 피에칭층 상에 형성하기 위해, 그 마스크 및 그 피에칭층을 갖는 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에 있어서, 플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정(이하, 「퇴적 공정」이라고 함)과, (ii) 퇴적물에 포함되는 플루오로카본의 라디칼에 의해 피에칭층을 에칭하기 위해, 처리 용기 내에 있어서 불활성 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정(이하, 「에칭 공정」이라고 함)을 포함한다. 이 방법에서는, 퇴적 공정과 에칭 공정을 포함하는 복수회의 시퀀스가 실행된다.
상기 일양태에 따른 방법의 퇴적 공정에서는, 피에칭층 및 마스크의 표면, 즉, 피처리체의 표면 상에 퇴적물이 형성된다. 퇴적물은, 에칭 공정에 있어서 마스크를 보호하는 기능을 갖는다. 또한, 퇴적물은, 에칭 공정에 있어서 피에칭층의 에칭을 위한 플루오로카본의 라디칼의 소스가 된다. 따라서, 이 방법에 의하면, 마스크를 보호하면서 피에칭층을 에칭하는 것이 가능하다. 또한, 이 방법에서는, 퇴적물은, 퇴적 공정에 있어서 피처리체 위 뿐만 아니라, 피처리체의 엣지의 주위의 물체 위, 예컨대 포커스링 위에도 형성된다. 이와 같이 퇴적물이 형성된 후에는, 피처리체의 표면 및 그 주위의 물체의 표면은 퇴적물에 의해 구성된다. 이에 따라, 피처리체의 표면의 대략 전체 영역에서의 불소의 소비량이 대략 균일해진다. 또한, 마스크는 전술한 바와 같이 퇴적물에 의해 보호된다. 따라서, 마스크의 침식이 피처리체의 면내에 있어서 대략 균일하게 억제된다. 이 때문에, 이 방법에 의하면, 피에칭층의 에칭에 있어서, 선택비의 면내 균일성이 향상된다.
일실시형태에서는, 제2 처리 가스는, 불활성 가스로서 희가스 또는 질소 가스를 포함한다.
일실시형태에서는, 제2 처리 가스는, 불활성 가스로서 희가스를 포함하고 또한 질소 가스를 포함한다. 이 실시형태에서는 질소의 활성종이 생성된다. 따라서, 피에칭층이, 저유전율막과 같은 막과 같이 수소를 포함하는 경우에, 질소의 활성종에 의해 피에칭층으로부터의 수소의 이탈이 촉진되어, 피에칭층이 보다 효율적으로 에칭된다.
일실시형태에서는, 제2 처리 가스는 산소 함유 가스를 더 포함한다. 이 실시형태에서는, 산소 함유 가스의 플라즈마의 생성에 의해 산소의 활성종이 발생한다. 산소의 활성종은, 과잉된 퇴적물을 제거하는 것에 기여한다. 따라서, 마스크의 개구의 과잉된 축소가 방지된다. 또한, 넓은 개구를 마스크가 제공하고 있는 영역(이하, 「와이드 영역」이라고 함)과 좁은 개구를 마스크가 제공하고 있는 영역(이하, 「내로우 영역」이라고 함)을 피처리체가 갖고 있는 경우에, 와이드 영역에서는, 내로우 영역에 비하여 피에칭층 상에 많은 퇴적물이 형성된다. 한편, 와이드 영역에서는, 내로우 영역에 비하여 산소의 활성종에 의해 감소되는 퇴적물의 양이 많아진다. 따라서, 내로우 영역의 피에칭층 상의 퇴적물의 양과 와이드 영역의 피에칭층 상의 퇴적물의 양의 차이가 저감되면서 에칭이 진행된다. 이 때문에, 내로우 영역의 피에칭층의 에칭률과 와이드 영역의 피에칭층의 에칭률의 차이가 저감된다.
일실시형태에서는, 복수회의 시퀀스의 적어도 일부는, 처리 용기 내에 있어서 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정(이하, 「플래시 공정」이라고 함)을 더 포함한다. 이 실시형태에 있어서도, 산소의 활성종에 의해 마스크의 개구의 과잉된 축소가 방지된다. 또한, 내로우 영역의 피에칭층의 에칭률과 와이드 영역의 피에칭층의 에칭률의 차이가 저감된다. 또한, 이 실시형태에서는, 플래시 공정과 에칭 공정이 분리되어 있기 때문에, 퇴적물량 조정의 제어성이 높아진다.
일실시형태에서는, 마스크는 질화티탄제이다. 또한, 일실시형태에서는, 복수회의 시퀀스가 실행되는 기간에 걸쳐, 마스크 및 피에칭층을 갖는 피처리체의 엣지를 둘러싸도록 포커스링이 배치된다. 이 포커스링은, 피에칭층을 구성하는 재료와는 상이한 재료로 구성되다.
일실시형태에서는, 플라즈마 처리 장치는, 용량 결합형의 플라즈마 처리 장치이며, 처리 용기 내의 공간을 구획하는 면을 포함하는 실리콘제의 영역을 갖는 상부 전극 및 상부 전극에 부극성의 직류 전압을 인가하기 위한 직류 전원을 구비한다. 이 실시형태에 있어서, 적어도 퇴적 공정에 있어서, 상부 전극에 부극성의 직류 전압이 인가된다. 상부 전극에 부극성의 직류 전압이 인가되면, 처리 용기 내의 플러스 이온이 상부 전극에 충돌하고, 상부 전극의 표면으로부터 실리콘이 방출된다. 방출된 실리콘은, 처리 용기 내의 불소의 활성종과 결합한다. 그 결과, 처리 용기 내에서의 불소의 활성종의 양이 감소된다. 따라서, 이 실시형태에 의하면, 마스크의 침식이 더욱 저감된다. 또, 에칭 공정 및/또는 플래시 공정에 있어서도, 상부 전극에 부극성의 직류 전압이 인가되어도 좋다.
이상 설명한 바와 같이, 금속을 함유하는 마스크를 그 위에 가지며, 실리콘을 함유하는 피에칭층의 에칭에 있어서, 선택비의 면내 균일성을 향상시키는 것이 가능해진다.
도 1은 일실시형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 2는 피처리체를 예시하는 단면도이다.
도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면이다.
도 4는 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체를 나타내는 단면도이다.
도 5는 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체를 나타내는 단면도이다.
도 6은 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다.
도 7은 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다.
도 8은 도 1에 나타내는 방법의 실시후의 피처리체의 일부분을 나타내는 확대 단면도이다.
도 9는 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다.
도 10은 다른 실시형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 11은 도 10에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다.
도 12는 실험예 1∼7 및 비교 실험예 1∼7에 관해 설명하기 위한 도면이다.
도 13은 실험예 1∼7 및 비교 실험예 1∼7의 결과를 나타내는 그래프이다.
도 14는 실험예 8 및 비교 실험예 8에 관해 설명하기 위한 도면이다.
도 15는 실험예 8 및 비교 실험예 8의 결과를 나타내는 표이다.
도 16은 실험예 9 및 비교 실험예 9의 결과를 나타내는 그래프이다.
이하, 도면을 참조하여 여러가지 실시형태에 관해 상세히 설명한다. 또, 각 도면에 있어서 동일 또는 상당 부분에 대해서는 동일한 부호를 붙이기로 한다.
도 1은, 일실시형태에 따른 에칭 방법을 나타내는 흐름도이다. 도 1에 나타내는 방법 MT은, 피처리체의 피에칭층을 에칭하는 것이다. 도 2는, 피처리체를 예시하는 단면도이다. 도 2에 나타내는 피처리체(이하, 「웨이퍼(W)」라고 함)는, 기판(SB), 피에칭층(EL) 및 마스크(MK)를 갖고 있다.
피에칭층(EL)은 실리콘을 함유하는 층이다. 피에칭층(EL)은, 예컨대 실리콘산화막 또는 저유전율막(즉, Low-K막)일 수 있다. 피에칭층(EL)이 저유전율막인 경우에는, 그 저유전율막으로는, 예컨대 SiOC막, SiOCH막, SiO2막, SiOF막, Si-H 함유 SiO2막, Hydrogen Silses-Quioxane(HSQ)막, 다공질 실리카막, 메틸기 함유 SiO2막, Methyl Silses-Quioxane(MSQ)막, 다공질 MSQ막 등을 이용할 수 있다. 또, 피에칭층(EL)은, 위에 예시한 막종류의 단층막이어도 좋고, 또는, 위에 예시한 2 이상의 막종류의 복수의 막을 갖는 적층 구조를 구비하고 있어도 좋다.
마스크(MK)는 피에칭층(EL) 상에 설치되어 있다. 마스크(MK)는 금속을 함유하고 있다. 마스크(MK)는, 예컨대 질화티탄(TiN) 또는 텅스텐으로 형성된다. 마스크(MK)는 복수의 개구를 제공하는 패턴을 갖고 있다. 개구는 트렌치여도 좋고 또는 홀이어도 좋다. 또한, 후술하는 바와 같이, 마스크(MK)는, 폭이 넓은 개구를 제공하는 영역, 즉, 와이드 영역과, 폭이 좁은 개구를 제공하는 영역, 즉, 내로우 영역을 갖고 있어도 좋다. 또, 이하의 설명에 있어서, 웨이퍼(W)의 엣지를 포함하는 영역을 영역 R2로서 참조하고, 그 영역 R2보다 웨이퍼(W)의 중심측의 영역(즉, 중앙 영역)을 영역 R1로서 참조한다.
방법 MT에서는, 도 2에 나타낸 웨이퍼(W)와 같은 피처리체의 피에칭층(EL)을 에칭하기 위해, 플라즈마 처리 장치를 이용하여 복수회의 시퀀스 SQ가 실행된다. 도 3은, 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도면이다. 도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이며, 대략 원통형상의 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 예컨대 알루미늄으로 형성되어 있고, 그 처리 용기(12)의 내벽면에는 양극 산화 처리가 실시되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 위에는, 대략 원통형상의 지지부(14)가 설치되어 있다. 지지부(14)는, 예컨대 절연 재료로 형성되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 그 처리 용기(12)의 바닥부로부터 수직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는 재치대(PD)가 설치되어 있다. 재치대(PD)는 지지부(14)에 의해 지지되어 있다.
재치대(PD)는, 그 상면에 있어서 웨이퍼(W)를 유지한다. 재치대(PD)는, 하부 전극(LE) 및 정전척(ESC)을 갖고 있다. 하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함하고 있다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 예컨대 알루미늄과 같은 금속으로 형성되어 있고, 대략 원반형상을 갖고 있다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 설치되어 있고, 제1 플레이트(18a)에 전기적으로 접속되어 있다.
제2 플레이트(18b) 상에는 정전척(ESC)이 설치되어 있다. 정전척(ESC)은, 도전막인 전극을 한쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 갖고 있다. 정전척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통해 전기적으로 접속되어 있다. 이 정전척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 생긴 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 따라, 정전척(ESC)은 웨이퍼(W)를 유지할 수 있다.
제2 플레이트(18b)의 둘레 가장자리부 상에는, 웨이퍼(W)의 엣지 및 정전척(ESC)을 둘러싸도록 포커스링(FR)이 배치되어 있다. 포커스링(FR)은, 대략 고리형 판형상을 갖고 있다. 이 포커스링(FR)은, 마스크(MK)와 상이한 재료로 형성되어 있다. 예컨대, 포커스링(FR)은 실리콘으로 형성되어 있다.
제2 플레이트(18b)의 내부에는 냉매 유로(24)가 설치되어 있다. 냉매 유로(24)는 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 설치된 칠러 유닛으로부터 배관(26a)을 통해 냉매가 공급된다. 냉매 유로(24)에 공급된 냉매는, 배관(26b)을 통해 칠러 유닛으로 복귀된다. 이와 같이, 냉매 유로(24)와 칠러 유닛의 사이에서는 냉매가 순환된다. 이 냉매의 온도를 제어함으로써, 정전척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 설치되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를, 정전척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 재치대(PD)의 상측에 있어서, 그 재치대(PD)와 대향 배치되어 있다. 따라서, 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행하게 설치되어 있다. 상부 전극(30)과 재치대(PD) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통해 처리 용기(12)의 상부에 지지되어 있다. 일실시형태에서는, 상부 전극(30)은, 재치대(PD)의 상면, 즉, 웨이퍼 재치면으로부터의 수직 방향에서의 거리가 가변이도록 구성될 수 있다. 상부 전극(30)은, 상부판(34) 및 지지체(36)를 포함할 수 있다. 상부판(34)은 처리 공간(S)에 면해 있고, 그 상부판(34)에는 복수의 가스 토출 구멍(34a)이 형성되어 있다. 이 상부판(34)은, 일실시형태에서는 실리콘으로 형성되어 있다. 즉, 일실시형태에서는, 상부 전극(30)은, 처리 용기(12) 내의 처리 공간(S)을 구획하는 면을 포함하는 실리콘제의 영역을 갖고 있다.
지지체(36)는, 상부판(34)을 착탈 가능하게 지지하는 것이며, 예컨대 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 지지체(36)는 수냉 구조를 가질 수 있다. 지지체(36)의 내부에는 가스 확산실(36a)이 설치되어 있다. 이 가스 확산실(36a)에서는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 하측으로 연장되어 있다. 또한, 지지체(36)에는, 가스 확산실(36a)에 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통해 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 일례에서는, 가스 소스군(40)은, 플루오로카본 가스의 소스, 불활성 가스의 소스 및 산소 함유 가스의 소스를 포함하고 있다. 가스 소스군(40)은, 플루오로카본 가스의 소스로서, 1 이상의 플루오로카본 가스의 소스를 가질 수 있다. 플루오로카본 가스로는, C4F8 가스, C4F6 가스와 같은 임의의 플루오로카본 가스가 예시된다. 불활성 가스의 소스는, 일실시형태에서는 희가스의 소스이다. 희가스로는, He 가스, Ne 가스, Ar 가스, Kr 가스, Xe 가스와 같은 임의의 희가스를 이용할 수 있다. 산소 함유 가스의 소스는, 일례에서는 산소 가스(O2 가스)의 소스일 수 있다. 또, 산소 함유 가스는, 산소를 함유하는 임의의 가스이어도 좋고, 예컨대 CO 가스 또는 CO2 가스와 같은 산화탄소 가스이어도 좋다. 또한, 가스 소스군(40)은, 불활성 가스로서, 또는 저유전율막 중의 수소와의 반응을 목적으로, 질소 가스(N2 가스)의 소스를 더 포함할 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)에 대응하는 밸브 및 유량 제어기군(44)에 대응하는 유량 제어기를 통해, 가스 공급관(38)에 접속되어 있다.
또한, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라서 증착 실드(46)가 착탈 가능하게 설치되어 있다. 증착 실드(46)는, 지지부(14)의 외주에도 설치되어 있다. 증착 실드(46)는, 처리 용기(12)에 에칭 부생물(증착)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 바닥부측 및 지지부(14)와 처리 용기(12)의 측벽의 사이에는 배기 플레이트(48)가 설치되어 있다. 배기 플레이트(48)에는, 그 배기 플레이트(48)를 판두께 방향으로 관통하는 복수의 관통 구멍이 형성되어 있다. 배기 플레이트(48)는, 예컨대 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하측 및 처리 용기(12)에는 배기구(12e)가 형성되어 있다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브 및 터보 분자 펌프 등의 진공 펌프를 갖고 있고, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 반출구(12g)가 형성되어 있고, 이 반입 반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 플라즈마 생성용의 고주파를 발생하는 전원이며, 예컨대 27∼100 MHz의 주파수의 고주파를 발생한다. 제1 고주파 전원(62)은, 정합기(66)를 통해 하부 전극(LE)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다. 또, 제1 고주파 전원(62)은, 정합기(66)를 통해 상부 전극(30)에 접속되어 있어도 좋다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 고주파 바이어스를 발생하는 전원이며, 예컨대 400 kHz∼13.56 MHz의 범위 내의 주파수의 고주파 바이어스를 발생한다. 제2 고주파 전원(64)은, 정합기(68)를 통해 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다.
또한, 플라즈마 처리 장치(10)는 전원(70)을 더 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(S) 내에 존재하는 플러스 이온을 상부판(34)에 인입하기 위한 전압을 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은, 부극성의 직류 전압을 발생하는 직류 전원이다. 다른 일례에 있어서, 전원(70)은, 비교적 저주파의 교류 전압을 발생하는 교류 전원이어도 좋다. 전원(70)으로부터 상부 전극에 인가되는 전압은 -150 V 이하의 전압일 수 있다. 즉, 전원(70)에 의해 상부 전극(30)에 인가되는 전압은, 절대치가 150 V 이상인 부극성의 전압일 수 있다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 플러스 이온이 상부판(34)에 충돌한다. 이에 따라, 상부판(34)으로부터 2차 전자 및/또는 실리콘이 방출된다. 방출된 실리콘은, 처리 공간(S) 내에 존재하는 불소의 활성종과 결합하고, 불소의 활성종의 양을 저감시킨다.
또한, 일실시형태에 있어서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위해 커맨드의 입력 조작 등을 행할 수 있고, 또한, 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램이나, 처리 조건에 따라서 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉, 처리 레시피가 저장된다.
다시 도 1을 참조하여 방법 MT에 관해 설명한다. 이하의 설명에서는, 도 1과 함께 도 4∼도 8을 참조한다. 도 4 및 도 5는, 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체를 나타내는 단면도이다. 도 6∼도 7은, 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다. 도 8은, 도 1에 나타내는 방법의 실시후의 피처리체의 일부분을 나타내는 확대 단면도이다. 이하, 도 2에 나타낸 웨이퍼(W)를 플라즈마 처리 장치(10)를 이용하여 처리하는 경우를 예로 들어, 방법 MT에 관해 설명한다.
방법 MT에서는, 복수회의 시퀀스 SQ의 실행에 앞서, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 수용된 웨이퍼(W)가 정전척(ESC) 상에 재치되고, 그 정전척(ESC)에 의해 유지된다. 이 상태에서는, 도 4에 나타낸 바와 같이, 웨이퍼(W)의 엣지는 포커스링(FR)에 의해 둘러싸여 있다. 포커스링(FR)은, 방법 MT의 실행기간 동안 웨이퍼(W)의 둘레에 배치된다.
그리고, 방법 MT에서는 복수회의 시퀀스 SQ가 실행된다. 복수회의 시퀀스 SQ의 각각은, 공정 ST1 및 공정 ST2를 포함하고 있다. 공정 ST1에서는, 웨이퍼(W)가 수용된 처리 용기(12) 내에서, 처리 가스(제1 처리 가스)의 플라즈마가 생성된다. 이 때문에, 공정 ST1에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내에 처리 가스가 공급된다. 이 처리 가스는, 플루오로카본 가스를 포함한다. 또한, 이 처리 가스는, 희가스, 예컨대 Ar 가스를 더 포함할 수 있다. 또한, 공정 ST1에서는, 배기 장치(50)가 작동되고, 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또한, 공정 ST1에서는, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급된다. 또, 제2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(LE)에 공급되어도 좋다. 또한, 일실시형태의 공정 ST1에서는, 전원(70)으로부터의 부극성의 직류 전압이 상부 전극(30)에 인가되어도 좋다.
이 공정 ST1에서는, 플루오로카본 가스를 포함하는 처리 가스의 플라즈마가 생성되고, 해리된 플루오로카본이, 웨이퍼(W)의 표면 상에 퇴적되어, 도 5 및 도 6에 나타낸 바와 같이 퇴적물(DP)을 형성한다. 또한, 퇴적물(DP)은, 웨이퍼(W) 주위의 물체, 일례에서는 포커스링(FR) 상에도 형성된다.
공정 ST1에서는, 플루오로카본 가스의 해리에 의해 생성된 활성종에 의해 피에칭층(EL)을 에칭하는 것보다, 해리된 퇴적물의 웨이퍼(W) 상에 대한 퇴적이 우위가 되도록, 조건이 선택될 수 있다. 예컨대, 플루오로카본 가스로는, 분자 중의 불소의 원자수에 대하여 탄소의 원자수가 많은 플루오로카본 가스, 예컨대 C4F8 가스, C4F6 가스가 이용된다. 또한, 제1 고주파 전원(62)의 고주파의 전력으로는, 비교적 낮은 전력이 설정될 수 있다. 또한, 제2 고주파 전원(64)의 고주파 바이어스의 전력으로는, 비교적 낮은 전력이 설정될 수 있다.
이하에, 공정 ST1에서의 각종 조건을 예시한다.
ㆍ처리 용기 내 압력 : 10 mTorr(1.33 Pa)∼150 mTorr(20.00 Pa)
ㆍ처리 가스
C4F8 가스 : 5 sccm∼50 sccm
Ar 가스 : 500 sccm∼1500 sccm
ㆍ플라즈마 생성용의 고주파의 전력 : 100 W∼500 W
ㆍ고주파 바이어스의 전력 : 0 W∼300 W
ㆍ전원(70)의 부극성의 직류 전압 : -1000 V∼0 V
계속되는 공정 ST2에서는, 피에칭층(EL)이 에칭된다. 이 공정 ST2에서는, 퇴적물(DP) 중의 플루오로카본과 피에칭층(EL)의 구성 재료의 반응을 촉진시키기 위해, 처리 가스(제2 처리 가스)의 플라즈마가 처리 용기(12) 내에 있어서 생성된다. 이 때문에, 공정 ST2에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내에 처리 가스가 공급된다. 이 처리 가스는 불활성 가스를 포함한다. 일실시형태에서는, 불활성 가스는, Ar 가스와 같은 희가스이다. 불활성 가스는 질소 가스이어도 좋다. 다른 실시형태에서는, 처리 가스는, 불활성 가스로서 희가스를 포함하고, 질소 가스를 더 포함하고 있어도 좋다. 또 다른 실시형태에서는, 처리 가스는, 희가스 및 산소 함유 가스를 포함하고, 질소 가스를 더 포함하고 있어도 좋다. 또한, 공정 ST2에서는, 배기 장치(50)가 작동되고, 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또한, 공정 ST2에서는, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급된다. 또한, 공정 ST2에서는, 제2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(LE)에 공급된다. 일실시형태의 공정 ST2에서는, 전원(70)으로부터의 부극성의 직류 전압이 상부 전극(30)에 인가되어도 좋다.
이하에, 공정 ST2에서의 각종 조건을 예시한다.
ㆍ처리 용기 내 압력 : 10 mTorr(1.33 Pa)∼150 mTorr(20.00 Pa)
ㆍ처리 가스
Ar 가스 : 500 sccm∼1500 sccm
N2 가스 : 0 sccm∼400 sccm
O2 가스 : 0 sccm∼50 sccm
ㆍ플라즈마 생성용의 고주파의 전력 : 100 W∼500 W
ㆍ고주파 바이어스의 전력 : 0 W∼300 W
ㆍ전원(70)의 부극성의 직류 전압 : -1000 V∼0 V
공정 ST2에서는, 불활성 가스의 플라즈마가 생성되고, 이온이 웨이퍼(W)에 대하여 인입된다. 이에 따라, 퇴적물(DP) 중에 포함되는 플루오로카본이 라디칼과 피에칭층(EL)의 구성 재료가 반응하고, 반응 생성물이 배기된다. 이 공정 ST2의 실행 결과, 도 7에 나타낸 바와 같이, 피에칭층(EL)이 에칭된다.
방법 MT에서는, 계속되는 공정 STJ에 있어서, 정지 조건이 만족되는지 아닌지가 판정된다. 정지 조건은 시퀀스 SQ가 소정 횟수 실행되어 있는 경우에 만족되는 것으로 판정된다. 공정 STJ에 있어서, 정지 조건이 만족되지 않는다고 판정되는 경우에는, 공정 ST1부터 시퀀스 SQ가 실행된다. 이와 같은 시퀀스 SQ의 실행의 반복에 의해, 피에칭층(EL)이 서서히 에칭된다. 한편, 공정 STJ에 있어서, 정지 조건이 만족된다고 판정되는 경우에는, 방법 MT이 종료한다. 방법 MT의 종료시에는, 도 8에 나타낸 바와 같이, 기판(SB)의 표면까지 도달하는 개구가 피에칭층(EL)에 형성된다.
이 방법 MT의 공정 ST1에서는, 피에칭층(EL) 및 마스크(MK)의 표면, 즉, 웨이퍼(W)의 표면 상에 퇴적물(DP)이 형성된다. 퇴적물(DP)은, 공정 ST2에 있어서 마스크(MK)를 보호하는 기능을 갖는다. 또한, 퇴적물(DP)은, 공정 ST2에 있어서 피에칭층(EL)의 에칭을 위한 플루오로카본의 라디칼의 소스가 된다. 따라서, 방법 MT에 의하면, 마스크(MK)를 보호하면서 피에칭층(EL)을 에칭하는 것이 가능하다. 또한, 공정 ST1에 있어서 형성되는 퇴적물(DP)은, 도 5에 나타낸 바와 같이, 웨이퍼(W) 위 뿐만 아니라, 웨이퍼(W)의 엣지의 주위의 물체 위, 즉, 포커스링(FR) 위에도 형성된다. 이와 같이 퇴적물(DP)이 웨이퍼(W) 상에 형성된 후에는, 웨이퍼(W)의 표면 및 그 주위의 포커스링(FR)의 표면은 퇴적물에 의해 구성된다. 이에 따라, 웨이퍼(W)의 표면의 대략 전체 영역에서의 불소의 소비량이 대략 균일해진다. 또한, 마스크(MK)는 전술한 바와 같이 퇴적물(DP)에 의해 보호된다. 따라서, 마스크(MK)의 침식이 웨이퍼(W)의 면내에 있어서 대략 균일하게 억제된다. 즉, 영역 R1에서의 마스크(MK)의 침식과 영역 R2에서의 마스크(MK)의 침식이 대략 균일하게 억제된다. 이 때문에, 방법 MT에 의하면, 피에칭층(EL)의 에칭에 있어서 선택비의 면내 균일성이 향상된다.
또한, 전술한 바와 같이, 일실시형태의 공정 ST1에서는, 전원(70)으로부터의 부극성의 직류 전압이 상부 전극(30)에 인가된다. 이에 따라, 공정 ST1에 있어서 발생하는 불소의 활성종의 양이 저감되고, 마스크(MK)의 침식이 더욱 억제된다. 또, 전술한 바와 같이, 공정 ST2에 있어서도, 전원(70)으로부터의 부극성의 직류 전압이 상부 전극(30)에 인가되어도 좋다.
또한, 전술한 바와 같이, 일실시형태의 공정 ST2에서 이용되는 처리 가스는 질소 가스를 포함한다. 이 실시형태에서는, 피에칭층(EL)이 위에 예시한 저유전율막과 같은 막과 같이 수소를 포함하는 경우에, 질소의 활성종에 의해 피에칭층(EL)으로부터의 수소의 이탈이 촉진된다. 이 때문에, 피에칭층(EL)이 보다 효율적으로 에칭된다.
또한, 전술한 바와 같이, 일실시형태의 공정 ST2에서 이용되는 처리 가스는 산소 함유 가스를 포함한다. 이 실시형태에서는, 산소 함유 가스의 플라즈마의 생성에 의해 산소의 활성종이 발생한다. 산소의 활성종은, 과잉된 퇴적물(DP)을 제거하는 것에 기여한다. 따라서, 마스크의 개구의 과잉된 축소가 방지된다.
여기서, 도 9를 참조한다. 도 9는, 도 1에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다. 도 9의 (a)에는, 공정 ST1의 실행에 의해 내로우 영역에 있어서 형성되는 퇴적물(DP)의 상태가 나타나 있고, 도 9의 (b)에는, 공정 ST1의 실행에 의해 와이드 영역에 있어서 형성되는 퇴적물(DP)의 상태가 나타나 있다. 도 9에 나타낸 바와 같이, 공정 ST1의 실행에 의해, 와이드 영역에서는, 내로우 영역에 비하여 피에칭층(EL) 상에 많은 퇴적물(DP)이 형성된다. 한편, 와이드 영역에서는, 내로우 영역에 비하여, 공정 ST2의 실행시에 산소의 활성종에 의해 감소되는 퇴적물(DP)의 양이 많아진다. 따라서, 내로우 영역의 피에칭층(EL) 상의 퇴적물의 양과 와이드 영역의 피에칭층(EL) 상의 퇴적물의 양의 차이가 저감되면서 에칭이 진행된다. 이 때문에, 내로우 영역의 피에칭층(EL)의 에칭률과 와이드 영역의 피에칭층(EL)의 에칭률의 차이가 저감된다.
이하, 다른 실시형태에 따른 에칭 방법에 관해 설명한다. 도 10은, 다른 실시형태에 따른 에칭 방법을 나타내는 흐름도이다. 도 10에 나타내는 방법 MT2는 복수회의 시퀀스 SQ2를 포함하고 있다. 복수회의 시퀀스 SQ2의 각각은, 공정 ST1과 공정 ST2 사이에 공정 ST3을 포함하는 점에서 시퀀스 SQ와 상이하다. 또, 방법 MT2의 시퀀스 SQ2의 공정 ST2에서 이용되는 처리 가스는 산소 함유 가스를 포함하고 있지 않아도 좋다.
시퀀스 SQ2의 공정 ST3에서는, 불활성 가스 및 산소 함유 가스를 포함하는 처리 가스의 플라즈마가 처리 용기(12) 내에 있어서 생성된다. 이 때문에, 공정 ST3에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내에 처리 가스가 공급된다. 이 처리 가스는, 산소 함유 가스로서, 예컨대 산소 가스(O2 가스)를 포함한다. 또한, 이 처리 가스는, 불활성 가스로서, 질소 가스 및/또는 희가스를 포함한다. 또한, 공정 ST3에서는, 배기 장치(50)가 작동되고, 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또한, 공정 ST3에서는, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급된다. 또한, 공정 ST3에서는, 제2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(LE)에 공급되어도 좋다. 일실시형태의 공정 ST3에서는, 전원(70)으로부터의 부극성의 직류 전압이 상부 전극(30)에 인가되어도 좋다.
이하에, 공정 ST3에서의 각종 조건을 예시한다.
ㆍ처리 용기 내 압력 : 10 mTorr(1.33 Pa)∼150 mTorr(20.00 Pa)
ㆍ처리 가스
Ar 가스 : 500 sccm∼1500 sccm
N2 가스 : 0 sccm∼400 sccm
O2 가스 : 5 sccm∼50 sccm
ㆍ플라즈마 생성용의 고주파의 전력 : 100 W∼500 W
ㆍ고주파 바이어스의 전력 : 0 W∼300 W
ㆍ전원(70)의 부극성의 직류 전압 : -1000 V∼0 V
여기서, 도 11을 참조한다. 도 11은, 도 10에 나타내는 방법의 실시 도중 단계에서의 피처리체의 일부분을 나타내는 확대 단면도이다. 구체적으로, 도 11의 (a)에는, 공정 ST3의 실행후의 내로우 영역에서의 퇴적물(DP)의 상태가 나타나 있고, 도 11의 (b)에는, 공정 ST3의 실행후의 와이드 영역에서의 퇴적물(DP)의 상태가 나타나 있다. 방법 MT에 관해 도 9를 참조하여 설명한 바와 같이, 방법 MT2에 있어서도, 공정 ST1의 실행에 의해, 와이드 영역에서는, 내로우 영역에 비하여 피에칭층(EL) 상에 많은 퇴적물(DP)이 형성된다. 이러한 영역에 의한 퇴적물량의 차이를 저감하기 위해, 공정 ST3에 있어서 산소 함유 가스의 플라즈마가 생성된다. 이 공정 ST3에서는, 산소의 활성종에 의해 감소되는 퇴적물(DP)의 양이, 와이드 영역에서는 내로우 영역에 비하여 많아진다. 그 결과, 도 11에 나타낸 바와 같이, 내로우 영역의 피에칭층(EL) 상의 퇴적물(DP)의 양과 와이드 영역의 피에칭층(EL) 상의 퇴적물(DP)의 양의 차이가 저감된다. 따라서, 내로우 영역의 피에칭층(EL)의 에칭률과 와이드 영역의 피에칭층(EL)의 에칭률의 차이가 저감된다. 또한, 방법 MT의 일실시형태에서는, 공정 ST2에서 이용되는 처리 가스에 산소 함유 가스가 포함되어 있었지만, 방법 MT2에서는 산소 함유 가스의 플라즈마의 생성이 공정 ST2와는 별도의 공정 ST3에 있어서 행해진다. 즉, 방법 MT2에서는, 공정 ST2와 산소 함유 가스의 플라즈마를 생성하는 공정 ST3이 분리되어 있다. 따라서, 방법 MT2에서는, 퇴적물(DP)량 조정의 제어성이 높아진다.
이상, 여러가지 실시형태에 관해 설명했지만, 전술한 실시형태에 한정되지 않고 여러가지 변형 양태를 구성 가능하다. 예컨대, 방법 MT 및 방법 MT2의 실시에 이용되는 플라즈마 처리 장치는, 플라즈마 처리 장치(10)에 한정되는 것은 아니다. 방법 MT 및 방법 MT2의 실시에는, 유도 결합형의 플라즈마 처리 장치, 마이크로파와 같은 표면파에 의해 플라즈마를 생성하는 플라즈마 처리 장치와 같이, 임의의 플라즈마 처리 장치를 이용하는 것이 가능하다.
또한, 방법 MT2의 시퀀스 SQ2에서는, 공정 ST1과 공정 ST2 사이에 공정 ST3이 실행되고 있지만, 공정 ST3은 공정 ST2의 후에 실행되어도 좋다.
이하, 방법 MT 및 방법 MT2의 평가를 위해 행한 실험예에 관해 설명하지만, 본 발명은 이들 실험예에 한정되는 것은 아니다.
(실험예 1∼7)
실험예 1∼7에서는, 도 12의 (a)에 나타낸 바와 같이, 기판(SB) 상에 피에칭층(EL)을 가지며, 그 피에칭층(EL) 상에 마스크(MK)를 갖는 직경 300 mm의 웨이퍼를 준비했다. 피에칭층(EL)은, 두께 530 nm의 블랙다이아몬드(등록상표)로 구성된 제1 막(EL1)과, 두께 50 nm의 TEOS막인 제2 막(EL2)을 갖는 것이었다. 또한, 마스크(MK)는 TiN제이고, 35 nm의 두께를 가지며, 라인ㆍ앤드ㆍ스페이스 패턴을 갖는 것이었다. 실험예 1∼7에서 준비한 웨이퍼의 마스크(MK)의 개구(스페이스)의 폭 MCD는 각각, 40 nm, 44 nm, 50 nm, 75 nm, 126 nm, 275 nm, 468 nm였다.
실험예 1∼7에서는, 이하에 나타내는 조건의 시퀀스 SQ를 포함하는 방법 MT을, 플라즈마 처리 장치(10)를 이용하여 실행하여 피에칭층(EL)을 에칭했다. 또, 시퀀스 SQ의 실행 횟수는 40회 였다.
<공정 ST1>
ㆍ처리 용기(12) 내의 공간의 압력 : 85 mT(11.33 Pa)
ㆍ처리 가스
C4F8 가스 : 30 sccm
Ar 가스 : 1000 sccm
ㆍ제1 고주파 전원(62)의 고주파 : 40 MHz, 300 W
ㆍ제2 고주파 전원(64)의 고주파 바이어스 : 13 MHz, 100 W
ㆍ전원(70)의 부극성의 직류 전압 : -300 V
ㆍ처리 시간 : 4초
<공정 ST2>
ㆍ처리 용기(12) 내의 공간의 압력 : 85 mT(11.33 Pa)
ㆍ처리 가스
Ar 가스 : 1000 sccm
N2 가스 : 20 sccm
O2 가스 : 12 sccm
ㆍ제1 고주파 전원(62)의 고주파 : 40 MHz, 300 W
ㆍ제2 고주파 전원(64)의 고주파 바이어스 : 13 MHz, 100 W
ㆍ전원(70)의 부극성의 직류 전압 : -300 V
ㆍ처리 시간 : 2초
또한, 비교 실험예 1∼7에 있어서, 실험예 1∼7의 웨이퍼와 각각 동일한 웨이퍼를 준비했다. 그리고, 비교 실험예 1∼7에서는, 이하에 나타내는 조건에 의해, 플라즈마 처리 장치(10)를 이용하여 피에칭층(EL)의 에칭을 행했다.
<비교 실험예 1∼7의 조건>
ㆍ처리 용기(12) 내의 공간의 압력 : 85 mT(11.33 Pa)
ㆍ처리 가스
C4F8 가스 : 30 sccm
Ar 가스 : 1000 sccm
N2 가스 : 20 sccm
O2 가스 : 12 sccm
ㆍ제1 고주파 전원(62)의 고주파 : 40 MHz, 300 W
ㆍ제2 고주파 전원(64)의 고주파 바이어스 : 13 MHz, 100 W
ㆍ전원(70)의 부극성의 직류 전압 : -300 V
ㆍ처리 시간 : 180초
그리고, 실험예 1∼7 및 비교 실험예 1∼7의 상기 처리후의 웨이퍼의 SEM 화상을 취득하고, 피에칭층(EL)에 형성된 개구의 깊이 Depth(도 12의 (b)를 참조)를 SEM 화상으로부터 구했다. 도 13의 그래프에 결과를 나타낸다. 도 13의 그래프에 있어서, 횡축은 마스크(MK)의 개구의 폭 MCD를 나타내고 있고, 종축은, 로딩 효과(%)를 나타내고 있다. 실험예 1∼7에 관한 로딩 효과(%)는, 실험예 7의 깊이 Depth를 100%로 하여 실험예 1∼7에서 구한 깊이 Depth의 각각을 규격화한 값(%)이며, 또한, 비교 실험예 1∼7에 관한 로딩 효과(%)는, 비교 실험예 7의 깊이 Depth를 100%로 하여 비교 실험예 1∼7에서 구한 깊이 Depth의 각각을 규격화한 값(%)이다. 도 13에 나타낸 바와 같이, 비교 실험예 1∼7에서는, 마스크(MK)의 개구의 폭 MCD가 상이하면, 피에칭층(EL)에 형성된 개구의 깊이 Depth도 크게 상이한 것이 확인되었다. 한편, 실험예 1∼7에서는, 마스크(MK)의 개구의 폭 MCD에 차이가 존재하더라도, 피에칭층(EL)에 형성된 개구의 깊이 Depth의 차이가 저감되는 것이 확인되었다. 즉, 실험예 1∼7에서는, 내로우 영역 및 와이드 영역의 쌍방이 존재하는 웨이퍼라 하더라도, 쌍방의 영역에서의 에칭률의 차이가 저감되는 것이 확인되었다.
(실험예 8)
실험예 8에서는, 도 14의 (a)에 나타낸 바와 같이, 기판(SB) 상에 피에칭층(EL)을 가지며, 그 피에칭층(EL) 상에 마스크(MK)를 갖는 직경 300 mm의 웨이퍼를 준비했다. 피에칭층(EL)은, 두께 530 nm의 블랙다이아몬드(등록상표)로 구성된 제1 막(EL1)과, 두께 50 nm의 TEOS막인 제2 막(EL2)을 갖는 것이었다. 또한, 마스크(MK)는 TiN제이고, 35 nm의 두께를 가지며, 라인ㆍ앤드ㆍ스페이스 패턴을 갖는 것이었다. 실험예 8에서 준비한 웨이퍼의 마스크(MK)의 개구(스페이스)의 폭 MCD는 40 nm였다. 그리고, 실험예 8에서는, 실험예 1∼7의 조건과 동일한 조건의 방법 MT을 플라즈마 처리 장치(10)를 이용하여 실행하여 피에칭층(EL)을 에칭했다.
또한, 비교 실험예 8에서는, 실험예 8과 동일한 웨이퍼를 준비하고, 비교 실험예 1∼7과 동일한 조건으로, 플라즈마 처리 장치(10)를 이용하여 피에칭층(EL)을 에칭했다.
그리고, 실험예 8 및 비교 실험예 8의 상기 처리후의 웨이퍼의 SEM 화상을 취득하고, 피에칭층(EL)에 형성된 개구의 깊이 Depth, 마스크(MK)의 두께 MH 및 피에칭층(EL)의 개구의 상단에서의 폭 TCD(도 14의 (b) 참조)을 구했다. 도 15의 표는 그 결과를 나타내고 있다. 도 15의 표에는, 웨이퍼의 직경 상의 중심, 웨이퍼의 엣지로부터 10 mm, 웨이퍼의 엣지로부터 5 mm의 각각의 위치에서의 깊이 Depth, 두께 MH, 폭 TCD가 나타나 있다. 도 15의 표에 나타낸 바와 같이, 실험예 8에서는, 비교 실험예 8에 비하여 엣지에서의 마스크(MK)의 두께 MH가 컸다. 즉, 실험예 8에서는, 엣지에서의 마스크(MK)의 침식이 억제되는 것이 확인되었다. 또한, 실험예 8에서는, 웨이퍼 내의 영역에 상관없이, 피에칭층(EL)에 형성된 개구의 상단의 폭 TCD가 대략 균일해지고, 또한, 피에칭층(EL)에 형성된 개구의 깊이 Depth의 차이도 작아지는 것이 확인되었다.
(실험예 9)
실험예 9에서는, TiN제의 제1 막을 갖는 직경 300 mm의 웨이퍼 및 블랙다이아몬드(등록상표)제의 제2 막을 갖는 직경 300 mm의 웨이퍼를 준비하고, 쌍방의 웨이퍼의 막, 즉, 제1 막 및 제2 막을 실험예 1∼7과 동일한 조건으로 플라즈마 처리 장치(10)를 이용하여 에칭했다. 또한, 비교 실험예 9에서는, TiN제의 제1 막을 갖는 직경 300 mm의 웨이퍼 및 블랙다이아몬드(등록상표)제의 제2 막을 갖는 직경 300 mm의 웨이퍼를 준비하고, 쌍방의 웨이퍼의 막, 즉, 제1 막 및 제2 막을 비교 실험예 1∼7과 동일한 조건으로 플라즈마 처리 장치(10)를 이용하여 에칭했다.
그리고, 실험예 9 및 비교 실험예 9의 각각에 있어서, 에칭 전후의 제2 막의 두께의 차를 에칭 전후의 제1 막의 두께의 차로 나눈 값을 선택비로서 구했다. 또, 선택비에 관해서는, 서로 직교하는 웨이퍼의 2개의 직경(즉, X axis 및 Y axis) 상의 복수의 개소에 있어서 구했다. 그 결과를 도 16에 나타낸다. 도 16의 (a)에는 비교 실험예 9의 선택비의 그래프가 나타나 있고, 도 16의 (b)에는 실험예 9의 선택비의 그래프가 나타나 있다. 도 16에 나타내는 그래프에 있어서, 횡축은, 웨이퍼의 직경 상의 각 개소의 웨이퍼의 중심으로부터의 거리를 나타내고 있고, 종축은 선택비를 나타내고 있다. 도 16에 나타낸 바와 같이, 실험예 9에서는, 비교 실험예 9에 비하여, 웨이퍼의 엣지에서의 선택비와 웨이퍼의 중심측의 영역에서의 선택비의 차이가 대폭 저감되는 것이 확인되었다.
10 : 플라즈마 처리 장치, 12 : 처리 용기, PD : 재치대, LE : 하부 전극, ESC : 정전척, FR : 포커스링, 30 : 상부 전극, 34 : 상부판, 40 : 가스 소스군, 50 : 배기 장치, 62 : 제1 고주파 전원, 64 : 제2 고주파 전원, W : 웨이퍼, EL : 피에칭층, MK : 마스크, DP : 퇴적물.

Claims (8)

  1. 피에칭층을 에칭하는 방법에 있어서,
    상기 피에칭층은 실리콘을 함유하고, 상기 피에칭층 상에는 금속을 함유하는 마스크가 설치되어 있고,
    상기 방법은,
    플루오로카본을 포함하는 퇴적물을 상기 마스크 및 상기 피에칭층 상에 형성하기 위해, 상기 마스크 및 상기 피에칭층을 갖는 피처리체를 수용한 플라즈마 처리 장치의 처리 용기 내에서, 플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정과,
    상기 퇴적물에 포함되는 플루오로카본의 라디칼에 의해 상기 피에칭층을 에칭하기 위해, 상기 처리 용기 내에서 불활성 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정
    을 포함하고,
    상기 제1 처리 가스의 플라즈마를 생성하는 공정과 상기 제2 처리 가스의 플라즈마를 생성하는 공정을 포함하는 복수회의 시퀀스가 실행되는 것인, 피에칭층을 에칭하는 방법.
  2. 제1항에 있어서,
    상기 제2 처리 가스는, 상기 불활성 가스로서 희가스 또는 질소 가스를 포함하는 것인, 피에칭층을 에칭하는 방법.
  3. 제1항에 있어서,
    상기 제2 처리 가스는, 상기 불활성 가스로서 희가스를 포함하고 또한 질소 가스를 포함하는 것인, 피에칭층을 에칭하는 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 처리 가스는 산소 함유 가스를 더 포함하는 것인, 피에칭층을 에칭하는 방법.
  5. 제2항 또는 제3항에 있어서,
    상기 복수회의 시퀀스의 적어도 일부는, 처리 용기 내에서 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정을 더 포함하는 것인, 피에칭층을 에칭하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 마스크는 질화티탄제인 것인, 피에칭층을 에칭하는 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수회의 시퀀스가 실행되는 기간에 걸쳐, 상기 마스크 및 상기 피에칭층을 갖는 피처리체의 엣지를 둘러싸도록 포커스링이 배치되고,
    상기 포커스링은, 상기 피에칭층을 구성하는 재료와는 상이한 재료로 구성되는 것인, 피에칭층을 에칭하는 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 플라즈마 처리 장치는, 용량 결합형의 플라즈마 처리 장치이며, 상기 처리 용기 내의 공간을 구획하는 면을 포함하는 실리콘제의 영역을 갖는 상부 전극 및 상기 상부 전극에 부극성의 직류 전압을 인가하기 위한 직류 전원을 구비하고,
    적어도, 상기 제1 처리 가스의 플라즈마를 생성하는 공정에 있어서, 상기 상부 전극에 상기 부극성의 직류 전압이 인가되는 것인, 피에칭층을 에칭하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240000122U (ko) 2022-07-12 2024-01-19 주식회사 피앤피코리아 친환경벽지로 만든 다이어리커버

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7022651B2 (ja) * 2018-05-28 2022-02-18 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP7198609B2 (ja) * 2018-08-21 2023-01-04 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP6921799B2 (ja) 2018-11-30 2021-08-18 東京エレクトロン株式会社 基板処理方法および基板処理システム
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
US10886136B2 (en) * 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
JP7330046B2 (ja) * 2019-09-30 2023-08-21 東京エレクトロン株式会社 基板処理方法、及び基板処理装置
JP7398915B2 (ja) 2019-10-01 2023-12-15 東京エレクトロン株式会社 基板処理方法、半導体デバイスの製造方法、及び、プラズマ処理装置
JP7323409B2 (ja) * 2019-10-01 2023-08-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置
US20210195726A1 (en) * 2019-12-12 2021-06-24 James Andrew Leskosek Linear accelerator using a stacked array of cyclotrons
TW202213517A (zh) * 2020-08-28 2022-04-01 日商東京威力科創股份有限公司 基板處理方法及電漿處理裝置
US20220310626A1 (en) * 2021-03-29 2022-09-29 Changxin Memory Technologies, Inc. Method for fabricating semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269879A (ja) 2005-03-25 2006-10-05 Tokyo Electron Ltd エッチング方法及びエッチング装置
US20090242516A1 (en) * 2008-03-31 2009-10-01 Tokyo Electron Limited Plasma etching method and computer readable storage medium
KR20100077046A (ko) * 2007-12-03 2010-07-06 마이크론 테크놀로지, 인크. 반도체 기판에서의 트렌치 에칭 방법, 트렌치 절연 형성 방법 및 복수의 다이오드 형성 방법
US20130105947A1 (en) * 2011-10-26 2013-05-02 Zeon Corporation High aspect ratio and reduced undercut trench etch process for a semiconductor substrate
JP2013098193A (ja) 2011-10-28 2013-05-20 Tokyo Electron Ltd 半導体装置の製造方法
US20140120726A1 (en) * 2012-11-01 2014-05-01 Srinivas D. Nemani Method of patterning a low-k dielectric film
KR20140111599A (ko) * 2013-03-11 2014-09-19 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법
KR20150024277A (ko) * 2013-08-26 2015-03-06 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04100229A (ja) * 1990-08-20 1992-04-02 Fujitsu Ltd 半導体装置の製造方法
JPH11195641A (ja) * 1998-01-05 1999-07-21 Matsushita Electric Ind Co Ltd プラズマ処理方法
US6423175B1 (en) * 1999-10-06 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd Apparatus and method for reducing particle contamination in an etcher
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP4176365B2 (ja) * 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
US20040241995A1 (en) * 2003-03-27 2004-12-02 Matsushita Electric Industrial Co., Ltd. Etching apparatus and etching method
US7740737B2 (en) * 2004-06-21 2010-06-22 Tokyo Electron Limited Plasma processing apparatus and method
US20060151116A1 (en) * 2005-01-12 2006-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Focus rings, apparatus in chamber, contact hole and method of forming contact hole
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
JP5530088B2 (ja) * 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5466468B2 (ja) * 2009-10-05 2014-04-09 旭化成イーマテリアルズ株式会社 ドライエッチング方法
US9287113B2 (en) * 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
JP2014107387A (ja) * 2012-11-27 2014-06-09 Tokyo Electron Ltd 載置台構造及びフォーカスリングを保持する方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269879A (ja) 2005-03-25 2006-10-05 Tokyo Electron Ltd エッチング方法及びエッチング装置
KR20100077046A (ko) * 2007-12-03 2010-07-06 마이크론 테크놀로지, 인크. 반도체 기판에서의 트렌치 에칭 방법, 트렌치 절연 형성 방법 및 복수의 다이오드 형성 방법
US20090242516A1 (en) * 2008-03-31 2009-10-01 Tokyo Electron Limited Plasma etching method and computer readable storage medium
KR20090104772A (ko) * 2008-03-31 2009-10-06 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US20130105947A1 (en) * 2011-10-26 2013-05-02 Zeon Corporation High aspect ratio and reduced undercut trench etch process for a semiconductor substrate
JP2013098193A (ja) 2011-10-28 2013-05-20 Tokyo Electron Ltd 半導体装置の製造方法
US20140120726A1 (en) * 2012-11-01 2014-05-01 Srinivas D. Nemani Method of patterning a low-k dielectric film
KR20150079931A (ko) * 2012-11-01 2015-07-08 어플라이드 머티어리얼스, 인코포레이티드 낮은-k 유전 필름을 패턴화시키는 방법
KR20140111599A (ko) * 2013-03-11 2014-09-19 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법
KR20150024277A (ko) * 2013-08-26 2015-03-06 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240000122U (ko) 2022-07-12 2024-01-19 주식회사 피앤피코리아 친환경벽지로 만든 다이어리커버

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