JPH04100229A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 多層レジストの構造およびそのパターンニング方法に関
し。

酸化性ガスを用いる反応性イオンエツチングによるパタ
ーンニングにおいて該多層レジストを構成する下部レジ
スト層に生じるサイドエツチングを低減し高精度の多層
レジストマスクを形成可能とすることを目的とし。

反応性イオンエツチングにおけるエツチング速度がＲｔ
である第１のレジスト層を基板の一表面に形成し、前記
反応性イオンエツチングにおけるエツチング速度がＲｔ
　（ただしＲＺ＜Ｒ１）なる第２のレジスト層を該第１
のレジスト層上に形成し、前記反応性イオンエツチング
に対して耐性を有する第３のレジスト層から成るパター
ンを該第２のレジスト層上に形成し、該第３のレジスト
層から成るパターンをマスクとして該第２のレジスト層
および第１のレジスト層を前記反応性イオンエツチング
により順次パターンニングする諸工程を含むように構成
する。

〔産業上の利用分野〕

本発明は、半導体装置の製造における多層レジストの構
造およびそのパターンニングに関する。

半導体装置の集積度が高くなるにともなって微細かつ複
雑化するパターンの形成を容易にするために、配線等の
多層化が趨勢となりつつある。その結果、上層の配線等
ほど、大きな段差を有する下地上に形成されることにな
る。このような配線等をパターンニングするためのレジ
スト層には。

段差に対応して層厚分布が生じる。

〔従来の技術〕

一方、紫外線等を用いるレジストの露光における定在波
効果が存在することが知られている。定在波効果は、微
細パターンを形成するための縮小投影のような、単色光
を用いる露光において顕著に生じる。定在波効果を避け
るためには、レジスト層厚の制御が必要であるが、上記
のような段差のある表面全体におけるレジスト層の層厚
を、定在波効果を生じない適当な値に制御することは実
際上困難である。この問題を解決する一手法として、多
層レジスト技術が開発された。多層レジストの構造は、
下地表面の段差すなわち凹凸を解消するための平坦化層
と、この平坦化層をパターンニングするためのレジスト
層とから成る。

通常の光あるいは電子線を用いるリソグラフ法によりレ
ジスト層をパターンニングしたのち、このレジスト層を
マスクとして１反応性イオンエツチング（ＲＩ　Ｂ）の
ような異方性エツチング法により。

平坦化層をパターンニングする。したがって、平坦化層
は、前記のような定在波効果の影響を受けずに、所望の
微細パターンに加工される。

〔発明が解決しようとする課題］ 上記平坦化層は、一般にノボラック樹脂のような有機高
分子から成り、そのパターンニングは。

通常、酸素プラズマを用いるＲＩＥによって行われる。

このＲＩＢは、基板表面に垂直に入射する酸素イオン（
０゛）による異方性エツチングが主であるが、同時に発
生する酸素ラジカルによる等方性エツチングが随伴して
生じ、これによるサイドエツチングが無視できない。こ
れを第３図を参照して説明する。

同図（ａ）において、符号３は多層レジストを用いてパ
ターンニングされる１例えばアルミニウム等から成る導
電層であり、この上に前記平坦化層２が形成されている
。そして、平坦化層２上には。

酸素プラズマに対して耐性を有する１例えば有機シリコ
ン化合物系のレジストから成る上層レジストパターン１
が形成されている。

上層レジストパターン１をマスクとして、酸素プラズマ
を用いるＲＩＥにより、平坦化層２をエツチングすると
、前記のような酸素ラジカルによる等方性エツチングに
より、同図（ｂ）に示すように。

パターンニングされた平坦化層２の側壁に、Ｘで示す量
のサイドエツチングが生じる。このとき。

導電層３表面における平坦化層２の開口幅をＷとする。

上記のサイドエツチングにより、開口の周囲において導
電層３をマスクする平坦化層２の実効的な層厚が減少し
ているが、平坦化層２をマスクとして導電層３をエツチ
ングする場合、一般に、平坦化層２も無視できないエツ
チングを受けるため開口幅Ｗがｙだけシフトする。

ところで、半導体ウェハ等の基板上における平坦化層２
には、実際上１層厚分布が存在する。したがって、最も
大きい層厚の平坦化層２に所定寸法の開口が形成される
ようなエツチング条件を設定する。その結果、基板上に
おける平坦化層２の開ロ幅Ｗ、サイドエツチング量Ｘ、
さらにはシフト量ｙにバラツキが生じる。

上記のような原因が錯綜して生じる開口幅Ｗおよびシフ
ト量ｙの変動によって、導電層３をパターン精度グして
成る配線の幅ないしは相互間隔に誤差が生じることにな
る。

上記の問題は、サイドエツチングがない垂直な側壁を有
する理想的な開口を平坦化層２に形成することできれば
解決されるのであるが、実際には。

前述のような酸素ラジカルや斜め入射イオンによるサイ
ドエツチングを完全に避けることは困難である。

ところで、上記のような開口におけるサイドエツチング
を低減する手法として、酸素を含むエツチングガスに５
ｉＣ１ａ等を添加することにより、開口の側壁に有機物
の保護膜を堆積する方法が提案されている。しかし、こ
の方法によれば、エツチング装置の内壁に付着した保護
膜がガス放出源となったりあるいは塵埃発生源となるた
めに、装置の保守に手間を要し１また。工程の制御が不
安定になる欠点がある。

本発明は、上記従来の問題点に鑑み、酸化性ガスを用い
る反応性イオンエツチングによる多層レジストのパター
ンニングにおいて、該多層レジストを構成する下部レジ
スト層（平坦化層）に生じるサイドエツチングを低減し
高精度の多層レジストマスクを形成可能とし、以て配線
のパターン精度を向上することを目的とする。

〔課題を解決するための手段〕

上記目的は９反応性イオンエツチングにおいて第１のエ
ツチング速度を示す第１のレジスト層を与える液状のレ
ジストを基板の一表面に塗布する工程と、前記反応性イ
オンエツチングにおいて前記第１のエツチング速度より
小さい第２のエツチング速度を示す第２のレジスト層を
与える液状のレジストを該第１のレジスト層が形成され
た該基板表面に塗布する工程と、該第２のレジスト層が
形成された該基板表面に前記反応性イオンエツチングに
対して耐性を有し且つ該基板表面に画定された所定領域
に対応する開口が設けられた第３のレジスト層を形成す
る工程と、該第３のレジスト層に設けられた該開口内に
表出する該第２のレジスト層および第１のレジスト層を
前記反応性イオンエツチングにより順次選択的に除去し
て前記開口に対応して該第１および第２の絶縁層を貫通
する第２の開口を形成する工程とを含むことを特徴とす
る本発明に係る半導体装置の製造方法、または２反応性
イオンエツチングにおいて第１のエツチング速度を示す
第１のレジスト層を基板の一表面に形成する工程と、前
記反応性イオンエツチングにおいて前記第１のエツチン
グ速度より小さい第２のエツチング速度を示す２のレジ
スト層を該第１のレジスト層上に形成する工程と、前記
反応性イオンエツチングに対して耐性を有する第３のレ
ジスト層から成るパターンを該第２のレジスト層上に形
成する工程と、該第３のレジスト層から成るパターンを
マスクとして該第２のレジスト層および第１のレジスト
層を前記反応性イオンエツチングにより順次パターン精
度グする工程とを含むことを特徴とする本発明に係る半
導体装置の製造方法によって達成される。

〔作　用〕

多層レジストにおける平坦化層のおよそ下半分を、酸素
プラズマを用いるＲＩＥにおけるエツチング速度が高い
レジスト層で、上半分をエツチング速度が低いレジスト
層でそれぞれ構成しておき。

これらを前記ＲＩＥによりパターンニングする。上記サ
イドエツチング量Ｘは、平坦化層の側壁が酸素ラジカル
や斜め入射イオンに曝される時間にほぼ比例する。した
がって、上記のように平坦化層の下半分をエツチング速
度の高いレジスト層とすることによって、全体のエツチ
ング時間が短縮され、所定幅の開口が形成されたときの
サイドエツチング量は従来より減少する。

上記開口内に下層が表出すると下層がエツチングされ始
めるが、上層底部における開口幅の拡がる速度に比べて
下層における縦方向のエツチング速度が大きいため、下
層におけるサイドエツチングは小さい、したがって、下
層底部における開口幅が所定値に達したときにおけるサ
イドエツチング量は従来の１７２程度以下となる。

このように、従来よりサイドエツチングが少ない、すな
わち、より垂直に近い側壁を有する開口が平坦化層に形
成される。したがって、この平坦化層の層厚分布による
開口幅のバラツキ、および。

この平坦化層をマスクとして導電層をパターンニングす
るときの開口のシフトが低減され、その結果、高寸法精
度の配線を形成できる。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

第１図（ａ）に示すように１図示しない絶縁層に覆われ
た半導体装置基板１０上に９例えばアルミニウムから成
る導電層３を堆積したのち、導電層３上に、第１のレジ
スト溶液を塗布し、これを所定温度でベーキングして第
１のレジスト層２１を形成する０次いで、第１のレジス
ト層２１上に第２のレジスト溶液を塗布し、これを所定
温度でベーキングして第２のレジスト層２２を形成する
。レジスト層２１と２２が従来の平坦化層を構成する。

そして、第２のレジスト層２２上にフォトレジストを塗
布し。

これを、光または電子線を用いるリソグラフによりパタ
ーンニングして上層レジストパターンＩを形成する。

なお、レジスト層２１は、レジスト層２２に比べて。

酸素プラズマを用いるＲＩＢによるエツチング速度が高
いことを要する。また、レジストパターン１は、上記酸
素プラズマを用いるＲＩＢに対して充分な耐性を有する
ことを要する。これらに適合するレジスト材料の例は次
のごとくである。

レジスト層２１：　　Ｚ−ＣＭＲｌｏｏ　　　日本ゼオ
ン社製レジスト層２２：　　ＮＰＲ−８２０長瀬産業社
製レジストパターン１　：　Ｚ−５ＥＮ６２０　　日本
ゼオン社製レジスト層２１はＰＭＭＡ　（ポリメタクリ
ル酸メチル）樹脂系、レジスト層２２はノボラック樹脂
系であり。

これらの間のエツチング速度比は約２＝１である。

レジストパターン１は有機シリコン化合物系であり、酸
素プラズマを用いるＲＩＢによるエツチング速度は、レ
ジスト層２１または２２の１１５０〜１／１００程度で
ある。

上層レジストパターン１をマスクとして、酸素プラズマ
を用いるＲＩＢにより、レジスト層２１およびレジスト
層２１を順次エツチングする。このエツチング条件の例
は、平行平板型のＲＩＥ装置を用い。

これに酸素ガス導入し、全圧を０．０３Ｔｏｒｒに制御
してプラズマを発生させる。

上記ＲＩＥにより、第１図（ｂ）に示すように、まずレ
ジスト層２２がエツチングされて開口４が形成され１次
いで、開口４内に表出するレジスト層２１がエツチング
される。このときのエツチングの進行状況を第２図に模
式的に示す、同（ａ）における■ないし■は、上記エツ
チングにおける開口４の断面の経時変化の順序を示す。

開口４内にレジスト層２１が表出した直後においては、
レジスト層２１との界面における開口幅は。

■の曲線で示すように、上層レジストパターン１におけ
る対応する開口幅ｗ０の約１７２程度と小さい、この開
口周囲のレジスト層２２をマスクとして。

より高いエツチング速度を有するレジスト層２１がエツ
チングされ始める。レジスト層２１のエツチングと同時
に、レジスト層２２のエツチングがより緩やかに進行し
、■の曲線のように、開口幅が増大し、ついには、■の
曲線のように、開口４の底部が導電層３との界面に達す
る。そして、同図い）に示すように、底部における開口
幅が所定値Ｗになるまでエツチングを行う。

上記のように、レジスト層２１のエツチング速度はレジ
スト層２２のそれに比べて充分に大きいので。

底部における開口幅がＷになったときにおける開口４の
側壁の最大のサイドエツチング量Ｘは、第３図に示す従
来の方法におけるよりも小さい。

なお、平坦化層２２および２１のエツチングにおいて。

上層レジストパターン１に無視できないエツチングが生
じ、上層レジストパターン１のエツジ部分が後退する。

これは、上記開口幅およびサイドエツチングを増大させ
る要因となる。したがって。

実際には、上層レジストパターン１に設けられる開口寸
法は、この後追分を見込んで、あらかじめ小さくしてお
く。平坦化層２１および２２の開口の最大サイドエツチ
ング量Ｘは、上層レジストパターン１における上記のよ
うに後退したエツジを基準に示しである。

第４図は、第３図に示した従来の多層レジスト層のパタ
ーンニングにおける平坦化層２のエツチングの進行状況
を模式的に示した図であって、同図（ａ）における符号
■ないし■は、開口断面の経時変化の順序である。■は
、開口の底部が導電層３に達した直後の状態で、導電層
３との界面における開口幅は未だ所定値Ｗには達してい
ないが、開口上部においては、すでに上層レジストパタ
ーン１の下にのサイドエツチングが生じている。平坦化
層２のエツチングを続け、同図［有］）に示すように底
部における開口幅が所定値Ｗに達したときにエツチング
を停止する。なお、前記と同様に、平坦化層２のエツチ
ングにおいて、当初の開口幅Ｗ０を有する上層レジスト
パターン１のエツジ部分が後退する。サイドエツチング
量Ｘは、上層レジストパターン１における上記後退した
エツジを基準に示しである。

図示のように、平坦化層２が単一のレジスト層から成る
場合には９層厚方向に一定速度のエツチングが行われ、
その間に大きなサイドエツチングが生しる。その結果、
所定幅Ｗの開口が形成されたときに導電層３上に残る平
坦化層２の実効的な層厚が小さく、導電層３のパターン
ニングにおいて、開口幅Ｗがｙだけシフトする。

これに対して９本発明によれば、平坦化層２１および２
２におけるサイドエツチングが低減され、より垂直に近
い側壁を有する開口が形成されるため開口幅Ｗのバラツ
キが減少し、かつ、導電層３のパターンニングにおいて
マスクとなる平坦化層２１の実効的層厚が大きい。した
がって、導電層３のパターンニングにおける前記開口幅
Ｗのシフト量ｙが小さ（、より高精度の配線パターンを
形成可能となる。

なお、上記実施例においては、平坦化層を、エツチング
速度の異なる２つのレジスト層で構成したが、平坦化層
を、下層ほどエツチング速度の高い２層以上のレジスト
層で構成することにより。

さらに高精度のパターンニングが可能となることは明ら
かである。

〔発明の効果〕

本発明によれば、多層レジストの平坦化層におけるサイ
ドエツチングを低減でき１段差の大きい表面上に形成さ
れる配線等の微細パターンを高精度で形成可能とする効
果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図 第２図は本発明の多層レジスト構造の平坦化層における
エツチングの進行状況を示す模式図。 第３図は従来の問題点説明図。 第４図は従来の多層レジスト構造の平坦化層におけるエ
ツチングの進行状況を示す模式図である。 図において。 １は上層レジストパターン、　　２は平坦化層。 ３は導電層、　　４は開口。 １０は半導体装置基板、２１と２２はレジスト層である
。 本発明の原理説明図 従来の間Ｂ点説＋３Ｊｌ囚 第 図 本発明の多層レジスト構造の平場化１におけろエツチン
グの直行状況 エツチングの直行状況 第４ 囚

Claims (3)

【特許請求の範囲】
1. （１）反応性イオンエッチングにおいて第１のエッチン
   グ速度を示す第１のレジスト層を与える液状のレジスト
   を基板の一表面に塗布する工程と、前記反応性イオンエ
   ッチングにおいて前記第１のエッチング速度より小さい
   第２のエッチング速度を示す第２のレジスト層を与える
   液状のレジストを該第１のレジスト層が形成された該基
   板表面に塗布する工程と、 該第２のレジスト層が形成された該基板表面に前記反応
   性イオンエッチングに対して耐性を有し且つ該基板表面
   に画定された所定領域に対応する開口が設けられた第３
   のレジスト層を形成する工程と、 該第３のレジスト層に設けられた該開口内に表出する該
   第２のレジスト層および第１のレジスト層を前記反応性
   イオンエッチングにより順次選択的に除去して前記開口
   に対応して該第１および第２の絶縁層を貫通する第２の
   開口を形成する工程とを含むことを特徴とする半導体装
   置の製造方法。
2. （２）反応性イオンエッチングにおいて第１のエッチン
   グ速度を示す第１のレジスト層を基板の一表面に形成す
   る工程と、 前記反応性イオンエッチングにおいて前記第１の速度よ
   り小さい第２の速度を示す第２のレジスト層を該第１の
   レジスト層上に形成する工程と、前記反応性イオンエッ
   チングに対して耐性を有する第３のレジスト層から成る
   パターンを該第２のレジスト層上に形成する工程と、 該第３のレジスト層から成るパターンをマスクとして該
   第２のレジスト層および第１のレジスト層を前記反応性
   イオンエッチングにより順次パターンニングする工程 とを含むことを特徴とする半導体装置の製造方法。
3. （３）前記第１および第２のレジスト層の間に少なくと
   も１層の中間レジスト層が設けられており、該第１およ
   び第２のレジスト層と中間レジスト層の前記反応性イオ
   ンエッチングにおけるエッチング速度を下層ほど高くし
   たことを特徴とする請求項１または２記載の半導体装置
   の製造方法。