KR20160054408A

KR20160054408A - 탄화규소 반도체 장치 및 탄화규소 반도체 장치의 제조 방법

Info

Publication number: KR20160054408A
Application number: KR1020150153059A
Authority: KR
Inventors: 히데오 마츠키; 준 사카키바라; 사치코 아오이; 유키히코 와타나베; 아츠시 오노기
Original assignee: 도요타 지도샤（주）
Priority date: 2014-11-06
Filing date: 2015-11-02
Publication date: 2016-05-16
Also published as: CN105590962A; JP6354525B2; JP2016092257A; DE102015118698A1; US20160133741A1

Abstract

탄화규소 반도체 장치는 MOSFET 및 외주 내압 구조를 포함하고, 상기 소스 영역에는 제 1 오목부 (4a) 가 형성되어 있고, 그 제 1 오목부의 바닥면으로부터 상기 트렌치가 형성되어 있음과 함께, 상기 게이트 절연막의 표면에도 상기 제 1 오목부의 형상을 따르는 연장부 (8a) 가 형성되고, 상기 게이트 전극의 표면이, 그 연장부의 상면과 동일 평면 혹은 그 이하에 위치되어 있다.

Description

탄화규소 반도체 장치 및 탄화규소 반도체 장치의 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SILICON CARBIDE SEMICONDUCTOR DEVICE}

본 발명은, 트렌치 게이트를 갖는 탄화규소 (이하, SiC 라고 한다) 반도체 장치 및 탄화규소 반도체 장치의 제조 방법에 관한 것이다.

일본 공개특허공보 2011-101036호에 있어서, 트렌치 게이트를 갖는 MOSFET 를 셀 영역에 형성함과 함께, 셀 영역의 외주 영역에 외주 내압 구조를 구비한 구조의 SiC 반도체 장치가 제안되어 있다.

이 SiC 반도체 장치는, SiC 로 이루어지는 n⁺ 형 기판의 표면에 n^- 형 드리프트층이 형성된 것을 반도체 기판으로서 사용하여 형성되어 있다. 셀 영역에 있어서, n^- 형 드리프트층의 표층부에는 p 형 베이스 영역이 형성되어 있고, 이 p 형 베이스 영역의 상층 부분에 n⁺ 형 소스 영역 및 p⁺ 형 컨택트층이 형성되어 있다. 또, p 형 베이스 영역 및 n⁺ 형 소스 영역을 관통하여 n^- 형 드리프트층에 도달하는 트렌치가 형성되어 있고, 이 트렌치의 표면에 게이트 산화막을 개재하여 게이트 전극이 형성됨으로써 MOSFET 에 있어서의 트렌치 게이트 구조가 구성되어 있다.

한편, 셀 영역을 둘러싸는 외주 영역에는, 셀 영역에 형성되어 있던 p 형 베이스 영역보다 깊고, 또한 n^- 형 드리프트층에 도달하는 깊이의 메사 구조부가 형성되어 있다. 셀 영역과 외주 영역의 경계부에는, 메사 구조부의 단차부의 측벽면에서 바닥면에 이르도록 p 형 리서프층이 형성되고, 또한 p 형 리서프층의 주위를 둘러싸도록 메사 구조부의 바닥부에 복수의 p 형 가드링층이 형성되어 있음으로써, 외주 내압 구조가 구성되어 있다.

이와 같은 구조에 의해, 드레인 전압이 고전압이 되었을 때, p 형 가드링층에 있어서 등전위선이 충분히 넓어져 종단되도록 할 수 있고, 전계 집중을 완화하여 고내압의 소자로 하는 것이 가능해진다.

상기와 같은 구조의 SiC 반도체 장치를 제조할 때, 트렌치 게이트 구조를 구성하기 위한 트렌치와 메사 구조부를 동시에 형성하려고 하면, 깊은 위치까지 실시하는 에칭 공정을 공통화할 수 있어, 제조 공정의 간소화를 도모할 수 있다.

이 때, 트렌치와 메사 구조부를 동시에 형성하려고 하면, 트렌치 깊이를 p 형 베이스 영역보다 깊게 할 필요가 있는 점에서, 메사 구조부도 마찬가지로 깊게까지 형성하게 된다. 그러나, 메사 구조부를 지나치게 깊게 파면 메사 구조부에 형성되는 p 형 리서프층이나 p 형 가드링층이 얇아지고, 충분한 내압이 얻어지지 않게 되는 점에서, 트렌치를 소정 깊이로 하면서, 메사 구조부의 깊이를 지나치게 깊게 하지 않도록 해야 한다. 이와 같은 미세한 깊이 제어가 필요해지기 때문에, 프로세스 마진이 좁아진다.

또, 상기 SiC 반도체 장치에서는, 트렌치 게이트 구조의 상방에 게이트 배선층이나 소스 전극을 형성함과 함께, n⁺ 형 기판의 이면측에 드레인 전극을 형성함으로써, 셀 영역의 MOSFET 가 구성된다. 이 MOSFET 에서는, 게이트 배선층이나 소스 전극과 게이트 전극 사이의 절연을 도모하기 위해, 게이트 전극의 상방에 층간 절연막을 배치하고 있다. 층간 절연막의 두께는, 절연을 확보할 수 있도록 소정의 두께가 필요하지만, 기판으로부터의 층간 절연막의 돌출량이 크면, 그 위의 소스 전극에 단차가 발생하여, 소스 전극과 본딩 와이어의 밀착성의 저하나, 게이트 배선층과 소스 전극의 패터닝 정밀도가 나빠지는 등의 문제가 발생한다.

또한, 상기 SiC 반도체 장치에서는, 트렌치 게이트 구조에 있어서의 게이트 전극의 표면과 게이트 절연막의 표면의 높이에 대해서는 고려되어 있지 않기 때문에, 기판 표면의 요철이 커질 수 있다. 기판 표면의 요철이 크면, 그 후의 소자 형성 공정에 있어서의 패터닝 시에 잔류물 등이 발생하기 쉬워지는 등, 소자의 미세화에 대응하는 것이 어려워진다.

본 발명은, 트렌치 게이트 구조를 형성하기 위한 트렌치와 메사 구조부를 동시에 형성하면서, 외주 내압 구조의 내압 저하를 억제하는 것이 가능한 SiC 반도체 장치의 제조 방법을 제공한다. 또, 층간 절연막의 돌출량을 작게 하는 것이 가능한 구조의 SiC 반도체 장치를 제공한다. 또, 소자의 미세화에 대응하기 쉬운 구조의 SiC 반도체 장치를 제공한다.

본 발명의 제 1 양태에 관련된 탄화규소 반도체 장치는,

탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1),

상기 기판 상에 형성되고, 상기 기판보다 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층 (2),

셀 영역에 있어서, 상기 드리프트층 상에 형성된 제 2 도전형의 탄화규소로 이루어지는 베이스 영역 (3),

상기 베이스 영역 상에 형성되고, 상기 드리프트층보다 고농도의 제 1 도전형의 탄화규소로 이루어지는 소스 영역 (4),

상기 소스 영역 및 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하고, 상기 소스 영역 및 상기 베이스 영역이 양측에 배치되도록 형성되고, 일방향을 길이 방향으로 하여 복수개 형성된 트렌치 (6),

복수개의 상기 트렌치 사이에 있어서, 상기 베이스 영역의 하방에 위치하는 상기 드리프트층의 표층부에 형성됨과 함께 상기 트렌치보다 깊은 위치까지 형성된 제 2 도전형의 딥층 (10),

상기 트렌치의 표면에 형성된 게이트 절연막 (8),

상기 트렌치 내에 있어서, 상기 게이트 절연막 상에 형성된 게이트 전극 (9),

상기 게이트 전극 및 상기 게이트 절연막을 덮음과 함께 컨택트홀이 형성된 층간 절연막 (12),

상기 컨택트홀을 통하여, 상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속된 소스 전극 (11), 및

상기 기판의 이면측에 형성된 드레인 전극 (13) 을 포함하는 MOSFET ; 및

상기 셀 영역을 둘러싸는 외주 영역에 형성되고, 상기 소스 영역과 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하는 오목부로 구성된 메사 구조부 (14) 의 바닥면에 제 2 도전형 불순물층 (15, 16) 이 형성됨으로써 구성된 외주 내압 구조를 포함하고,

상기 소스 영역에는 제 1 오목부 (4a) 가 형성되어 있고,

그 제 1 오목부의 바닥면으로부터 상기 트렌치가 형성되어 있음과 함께, 상기 게이트 절연막의 표면에도 상기 제 1 오목부의 형상이 이어진 제 2 오목부 (8a) 가 형성되고,

상기 게이트 전극의 표면이, 그 제 2 오목부의 상면과 동일 평면 혹은 그 이하에 위치되어 있다

이와 같이, 게이트 절연막에 제 2 오목부를 형성하고 있는 점에서, 그 위에 형성되는 층간 절연막이 제 2 오목부 내에 깊이 가라앉는 만큼, 다른 부분보다 높이가 낮아진다. 이 때문에, 패터닝 후에 트렌치 게이트 구조의 위치에 층간 절연막이 남겨졌을 때, 층간 절연막의 돌출량 (층간 절연막과 그 주위의 단차의 높이) 을 제 2 오목부가 형성되어 있지 않은 경우와 비교하여 작게 할 수 있다. 따라서, 층간 절연막 상에 배치되는 소스 전극 등을 형성하기 위한 전극 재료의 표면의 평탄성을 향상시킬 수 있고, 이들 패터닝 정밀도를 향상시키는 것이 가능해진다.

본 발명의 제 2 양태에 관련된 탄화규소 반도체 장치는,

탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1),

상기 트렌치의 표면에 형성된 게이트 절연막 (8),

상기 기판의 이면측에 형성된 드레인 전극 (13) 을 포함하는 MOSFET; 및

상기 셀 영역을 둘러싸는 외주 영역에 형성되고, 상기 소스 영역과 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하는 오목부로 구성된 메사 구조부 (14) 의 바닥면에 상기 셀 영역을 둘러싸는 제 2 도전형 불순물층 (15, 16) 이 형성됨으로써 구성된 외주 내압 구조를 포함하고,

상기 소스 영역에는 제 1 오목부 (4a) 가 형성되어 있고,

상기 게이트 전극의 표면이, 상기 게이트 절연막 중 상기 제 2 오목부의 상면이 되는 표면과 동일 평면 혹은 그 이하에 위치되어 있다

이와 같이, 게이트 전극의 표면이 게이트 절연막과 동일 평면 혹은 그 이하에 위치하도록 하고 있다. 이 때문에, 그 후의 소자 형성 공정 시에 요철을 적게 할 수 있는 점에서, 패터닝 시에 발생할 수 있는 잔류물 등을 보다 적게 할 수 있어, 보다 미세화에 대응하는 것이 가능해진다.

본 발명의 양태에 관련된 탄화규소 반도체 장치의 제조 방법은,

탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1) 상에 그 기판보다 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층 (2) 을 형성하는 공정 ;

셀 영역에 있어서의 상기 드리프트층의 표층부에 제 2 도전형의 딥층 (10) 을 형성함과 함께, 상기 셀 영역을 둘러싸는 외주 영역에 있어서, 상기 셀 영역을 둘러싸는 제 2 도전형 불순물층 (15, 16) 을 형성하는 공정 ;

상기 딥층, 상기 제 2 도전형 불순물층 및 상기 드리프트층 상에 제 2 도전형의 탄화규소로 이루어지는 베이스 영역 (3) 을 성막하는 공정 ;

상기 베이스 영역에 제 1 오목부 (22) 를 형성하는 공정과, 상기 제 1 오목부 내를 포함하여, 상기 베이스 영역 상에 상기 드리프트층보다 고불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 제 1 도전형 불순물층 (23) 을 성막한 후, 그 제 1 도전형 불순물층 중 상기 제 1 오목부 내 이외의 부분을 제거하고, 상기 제 1 오목부 내에 남겨진 부분에 의해 소스 영역 (4) 을 형성하면서, 그 소스 영역의 표면에 제 2 오목부 (4a) 를 남기는 공정 ;

상기 소스 영역에 있어서의 상기 제 2 오목부의 바닥면으로부터 상기 베이스 영역을 관통하여 상기 드리프트층에 도달하고, 또한 상기 딥층보다 얕아지도록, 상기 딥층이 연장 형성된 방향과 동일 방향을 길이 방향으로 하는 트렌치 (6) 를 형성함과 동시에, 상기 외주 영역에 있어서, 상기 베이스 영역을 제거하여 상기 드리프트층을 노출시키는 오목부로 구성되는 메사 구조부 (14) 를 형성하고, 그 메사 구조부의 바닥면에 위치하는 상기 제 2 도전형 불순물층에 의해 외주 내압 구조를 구성하는 공정 ;

상기 제 2 오목부의 표면을 포함하여, 상기 트렌치 내에 상기 제 2 오목부가 이어진 제 3 오목부 (8a) 를 갖는 게이트 절연막 (8) 을 형성하는 공정 ;

상기 트렌치 내에 있어서, 상기 게이트 절연막 상에 게이트 전극 (9) 을 형성하는 공정 ;

상기 게이트 전극 및 상기 게이트 절연막을 덮는 층간 절연막 (12) 을 형성하는 공정 ;

상기 층간 절연막에 컨택트홀을 형성하는 공정과, 상기 컨택트홀을 통하여, 상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속되는 소스 전극 (11) 을 형성하는 공정 ; 및

상기 기판 (1) 의 이면측에 드레인 전극 (13) 을 형성하는 공정을 포함한다.

이와 같이, 트렌치 및 메사 구조부를 동시에 형성하고 있는 점에서, 이들 형성 공정을 공통화할 수 있어, 제조 공정의 간략화를 도모하는 것이 가능해진다. 또, 트렌치를 형성할 때, 소스 영역에 제 2 오목부가 형성되어 있는 점에서, 트렌치를 메사 구조부보다 깊은 위치까지 형성할 수 있다.

따라서, 셀 영역에 있어서, 트렌치의 베이스 영역으로부터 드리프트층측에 대한 돌출량을 확보하면서, 외주 영역에서는, 메사 구조부의 바닥면에 형성되는 제 2 도전형 불순물층을 필요 이상으로 깎지 않아도 되도록 할 수 있다. 요컨대, 트렌치를 소정 깊이로 하면서, 메사 구조부를 지나치게 깊게 하지 않도록 할 수 있다. 따라서, 미세한 깊이 제어를 실시할 필요가 없어져, 프로세스 마진을 넓게 취하는 것이 가능해진다.

또한, 상기 각 수단의 괄호 내의 부호는, 후술하는 실시형태에 기재된 구체적 수단과의 대응 관계의 일례를 나타내는 것이다.

본 발명의 예시적 실시형태들의 특징들, 이점들, 및 기술적, 산업적 중요성은 첨부 도면들을 참조하여 이하 설명될 것이고, 같은 도면부호들은 같은 요소들을 나타낸다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 SiC 반도체 장치의 단면도이다.
도 2 는, 도 1 에 나타내는 SiC 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 3 은, 도 2 에 이어지는 SiC 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 4 는, 도 3 에 이어지는 SiC 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5 는, 본 발명의 제 2 실시형태에 관련된 SiC 반도체 장치의 단면도이다.
도 6 은, 도 5 에 나타내는 SiC 반도체 장치의 제조 공정을 나타내는 단면도이다.

이하, 본 발명의 실시형태에 대해 도면에 기초하여 설명한다. 또한, 이하의 각 실시형태 상호에 있어서, 서로 동일하거나 혹은 균등한 부분에는 동일 부호를 부여하여 설명을 실시한다.

(제 1 실시형태)

본 발명의 제 1 실시형태에 대해 설명한다. 본 실시형태에 관련된 SiC 반도체 장치는, 도 1 에 나타내는 바와 같이, MOSFET 가 형성된 셀 영역과 셀 영역을 둘러싸도록 외주 내압 구조가 형성된 외주 영역을 가져 구성되어 있다.

SiC 반도체 장치에는, 주표면이 Si 면 (요컨대 기판 수직 방향이 [0001] 의 방위) 의 SiC 로 이루어지고, 질소 등의 n 형 불순물 농도가 예를 들어 1.0 × 10¹⁹/㎤ 이고 두께 300 ㎛ 정도로 된 n⁺ 형 기판 (1) 이 반도체 기판으로서 사용되고 있다. 이 n⁺ 형 기판 (1) 의 표면에 질소 등의 n 형 불순물 농도가 예를 들어 3.0 ∼ 10.0 × 10¹⁵/㎤ 이고 두께 5 ∼ 15 ㎛ 정도의 SiC 로 이루어지는 n^- 형 드리프트층 (2) 이 형성되어 있다. 이 n^- 형 드리프트층 (2) 의 불순물 농도는 깊이 방향에 있어서 일정해도 되지만, 농도 분포에 경사를 주어 n^- 형 드리프트층 (2) 중 n⁺ 형 기판 (1) 측이 n⁺ 형 기판 (1) 으로부터 멀어지는 측보다 고농도가 되도록 하면 바람직하다. 예를 들어, n^- 형 드리프트층 (2) 중 n⁺ 형 기판 (1) 의 표면으로부터 3 ∼ 5 ㎛ 정도의 부분의 불순물 농도가 2.0 × 10¹⁵/㎤ 정도 다른 부분보다 높아지도록 하면 된다. 이와 같이 하면, n^- 형 드리프트층 (2) 의 내부 저항을 저감시킬 수 있기 때문에, 온 저항을 저감시키는 것이 가능해진다.

이 n^- 형 드리프트층 (2) 의 표층부에는 p 형 베이스 영역 (3) 이 형성되어 있음과 함께, 이 p 형 베이스 영역 (3) 의 상층 부분에 n⁺ 형 소스 영역 (4) 및 p 형 베이스 영역 (3) 의 컨택트용이 되는 p⁺ 형 컨택트층 (5) 이 형성되어 있다.

p 형 베이스 영역 (3) 은, 보론 혹은 알루미늄 등의 p 형 불순물 농도가 예를 들어 5.0 × 10¹⁵ ∼ 5.0 × 10¹⁶/㎤ 로 되고, 두께 1.0 ∼ 2.0 ㎛ 정도로 구성되어 있다. n⁺ 형 소스 영역 (4) 은, 표층부에 있어서의 인 등의 n 형 불순물 농도 (표면 농도) 가 예를 들어 1.0 × 10²¹/㎤ 로 되고, 두께 0.3 ㎛ 정도로 구성되어 있다. p⁺ 형 컨택트층 (5) 은, 예를 들어 표층부에 있어서의 보론 혹은 알루미늄 등의 p 형 불순물 농도 (표면 농도) 가 예를 들어 1.0 × 10²¹/㎤ 로 되고, 두께 0.3 ㎛ 정도로 구성되어 있다.

n⁺ 형 소스 영역 (4) 은, 후술하는 트렌치 게이트 구조의 양측에 배치되어 있고, p⁺ 형 컨택트층 (5) 은, n⁺ 형 소스 영역 (4) 을 사이에 두고 트렌치 게이트 구조와 반대측에 구비되어 있다. 또, n⁺ 형 소스 영역 (4) 은, 트렌치 게이트 구조를 구성하기 위한 후술하는 트렌치 (6) 의 입구측의 모서리부에 있어서 패인 형상으로 된 오목부 (4a) 를 갖고 있다.

또, 오목부 (4a) 의 바닥면으로부터, p 형 베이스 영역 (3) 및 n⁺ 형 소스 영역 (4) 을 관통하여 n^- 형 드리프트층 (2) 에 도달하고, 예를 들어 폭이 0.3 ∼ 2.0 ㎛, 깊이가 1.0 ∼ 2.0 ㎛ 이상이 되도록 트렌치 (6) 가 형성되어 있다. 이 트렌치 (6) 의 측면과 접하도록 상기 서술한 p 형 베이스 영역 (3) 및 n⁺ 형 소스 영역 (4) 이 배치되어 있다.

또한, 트렌치 (6) 의 표면은 게이트 절연막으로서의 게이트 산화막 (8) 으로 덮여 있고, 또한 트렌치 (6) 내에 있어서의 게이트 산화막 (8) 의 표면에 도프트 Poly-Si 로 구성된 게이트 전극 (9) 이 형성되어 있다. 게이트 산화막 (8) 은, 예를 들어 트렌치 (6) 의 내벽 표면을 열산화시킴으로써 형성되어 있고, 게이트 산화막 (8) 의 두께는 트렌치 (6) 의 측면측과 바닥부측 모두 예를 들어 100 ㎚ 정도로 되어 있다. 또, 게이트 산화막 (8) 은, n⁺ 형 소스 영역 (4) 중 트렌치 (6) 의 내벽면을 구성하는 부분이나 트렌치 (6) 의 입구측의 오목부의 내벽 표면으로부터 트렌치 (6) 및 오목부 (4a) 의 외측에 이를 때까지 형성되어 있다. 이 때문에, 게이트 산화막 (8) 중 오목부 (4a) 상에 형성된 부분에도 오목부 (8a) 가 이어진 상태로 되어 있다.

그리고, 게이트 전극 (9) 의 표층부가 부분적으로 산화됨으로써, 게이트 전극 (9) 의 표면이 캡 산화막 (9a) 에 의해 덮여 있다. 캡 산화막 (9a) 은, 그 표면이 n⁺ 형 소스 영역 (4) 에 오목부 (4a) 에 의해 구성되는 게이트 산화막 (8) 의 오목부 (8a) 의 바닥면과 동일 평면이 되도록 형성되어 있다.

이와 같이 하여 트렌치 게이트 구조가 구성되어 있다. 이 트렌치 게이트 구조는, 도 1 의 지면 수직 방향을 길이 방향으로 하여 라인상으로 연장 형성되어 있다. 그리고, 복수의 트렌치 게이트 구조가 도 1 중의 좌우 방향에 있어서 서로 평행하게 나열된 구조로 되어 있다. 또, 상기 서술한 n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 도 트렌치 게이트 구조의 길이 방향을 따라 연장 형성된 구조로 되어 있다.

또한, n^- 형 드리프트층 (2) 중 p 형 베이스 영역 (3) 보다 하방 위치에 있어서, 트렌치 게이트 구조에 있어서의 트렌치 (6) 의 측면으로부터 소정 거리 이간되도록 p 형 딥층 (10) 이 구비되어 있다. p 형 딥층 (10) 은, 트렌치 (6) 의 바닥부보다 깊게 되어 있고, p 형 베이스 영역 (3) 의 바닥부로부터의 깊이가 예를 들어 0.6 ∼ 1.0 ㎛ 로 되어 있다. 이 p 형 딥층 (10) 에 있어서의 보론 혹은 알루미늄 등의 p 형 불순물 농도는 1.0 × 10¹⁷/㎤ ∼ 1.0 × 10¹⁹/㎤, 예를 들어 5.0 × 10¹⁷/㎤ 로 되어 있다. 이 p 형 딥층 (10) 은, 트렌치 게이트 구조의 길이 방향을 따라 복수개 평행하게 나열됨으로써 스트라이프상으로 배치되어 있다.

또, n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 의 표면이나 게이트 전극 (9) 의 표면에는, 소스 전극 (11) 이나 게이트 배선층 (도시 생략) 이 형성되어 있다. 소스 전극 (11) 및 게이트 배선층은, 복수의 금속 (예를 들어 Ni/Al 등) 으로 구성되어 있고, 적어도 n 형 SiC (구체적으로는 n⁺ 형 소스 영역 (4) 이나 n 도프인 경우의 게이트 전극 (9)) 와 접촉하는 부분은 n 형 SiC 와 오믹 접촉 가능한 금속으로 구성되어 있다. 또, 소스 전극 (11) 및 게이트 배선층은, 적어도 p 형 SiC (구체적으로는 p⁺ 형 컨택트층 (5) 이나 p 도프인 경우의 게이트 전극 (9)) 와 접촉하는 부분은 p 형 SiC 와 오믹 접촉 가능한 금속으로 구성되어 있다.

이들 소스 전극 (11) 및 게이트 배선층은, 층간 절연막 (12) 상에 있어서 패터닝됨으로써 전기적으로 절연되어 있다. 그리고, 층간 절연막 (12) 에 형성된 컨택트홀을 통하여 소스 전극 (11) 은 n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 과 전기적으로 접촉되고, 게이트 배선층은 게이트 전극 (9) 과 전기적으로 접촉되어 있다.

층간 절연막 (12) 은 산화막 등에 의해 형성되어 있고, 예를 들어 0.7 ㎛ 의 두께로 되어 있다. 상기한 바와 같이, 게이트 산화막 (8) 에 오목부 (8a) 가 형성되어 있고, 또한 캡 산화막 (9a) 이 오목부 (8a) 의 바닥면과 동일 평면으로 되어 있는 점에서, 이들 표면이 패인 상태로 되어 있다. 층간 절연막 (12) 은, 이 게이트 산화막 (8) 및 캡 산화막 (9a) 의 표면의 패임 내에 들어가도록 형성되어 있고, 패임 내에 들어가 있는 만큼, 층간 절연막 (12) 의 표면 높이, 요컨대 n⁺ 형 소스 영역 (4) 의 최표면으로부터의 높이를 낮게 하는 것이 가능하게 되어 있다. 이 때문에, n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 을 노출시키기 위한 컨택트홀의 단차를 작게 할 수 있어, 그 위에 형성되는 소스 전극 (11) 의 표면의 요철을 저감시키는 것을 가능하게 하고 있다.

그리고, n⁺ 형 기판 (1) 의 이면측에는 n⁺ 형 기판 (1) 과 전기적으로 접속된 드레인 전극 (13) 이 형성되어 있다. 이와 같은 구조에 의해, n 채널 타입의 반전형의 트렌치 게이트 구조의 MOSFET 가 구성되어 있다.

한편, 셀 영역을 둘러싸고 있는 외주 영역은, 다음과 같이 구성되어 있다.

외주 영역에서는, 셀 영역에 형성되어 있던 p 형 베이스 영역 (3) 보다 깊고, n^- 형 드리프트층 (2) 에 도달하는 깊이, 또한 트렌치 (6) 보다 바닥면 (최심부) 의 깊이가 얕은 오목부로 구성된 메사 구조부 (14) 가 형성되어 있다. 셀 영역과 외주 영역의 경계부에도, 메사 구조부 (14) 의 단차부를 넘어 p 형 베이스 영역 (3) 의 하부로부터 메사 구조부 (14) 의 바닥면에 이르도록 셀 영역의 외주를 둘러싸는 p 형 리서프층 (15) 이 형성되어 있다. 또, p 형 리서프층 (15) 의 주위를 둘러싸도록 복수의 p 형 가드링층 (16) 이 형성되어 있다. 이들 p 형 리서프층 (15) 및 p 형 가드링층 (16) 을 구성하는 p 형 층에 의해 외주 내압 구조가 구성되어 있다.

또한, 도시하지 않지만, p 형 리서프층 (15) 및 p 형 가드링층 (16) 의 주위를 둘러싸도록 n⁺ 형 층이나 n⁺ 형 층에 전기적으로 접속되는 동일 전위 링 전극 등을 형성하여, 이들과 함께 외주 내압 구조를 구성할 수도 있다.

p 형 리서프층 (15) 은, 셀 영역과 외주 영역의 경계부로부터 셀 영역 외측을 향하여 예를 들어 20 ㎛ 정도 돌출되도록 형성되어 있다. 한편, p 형 가드링층 (16) 은, 가장 내주측에 위치하는 것이 p 형 리서프층 (15) 으로부터 예를 들어 0.5 ㎛ 떨어져 형성되고, 직경 방향의 폭이 2 ㎛, 간격이 1 ㎛ 로 되어 예를 들어 6 층이 순서대로 형성되어 있다. 이로써, 가드링부가 구성되어 있다.

p 형 리서프층 (15) 및 p 형 가드링층 (16) 의 바닥부, 요컨대 가장 깊은 위치의 깊이는, p 형 딥층 (10) 의 바닥부의 깊이와 동일하게 되어 있고, 이들의 p 형 불순물 농도도 p 형 딥층 (10) 과 동일하게 되어 있다. 이와 같은 구조에 의해 본 실시형태에 관련된 SiC 반도체 장치가 구성되어 있다.

이와 같은 구성의 SiC 반도체 장치에 구비된 반전형의 트렌치 게이트 구조의 MOSFET 는, 이하와 같이 동작한다.

먼저, 게이트 전극 (9) 에 임계값 이상의 게이트 전압을 인가하기 전의 상태에서는, p 형 베이스 영역 (3) 중 트렌치 (6) 의 측면에 위치하는 부분에 채널 영역이 형성되지 않는다. 이 때문에, 드레인 전극 (13) 에 정의 전압을 가하였다고 해도, n^- 형 드리프트층 (2) 과 p 형 베이스 영역 (3) 및 n⁺ 형 소스 영역 (4) 에 의한 PNP 접합 구조에 의해 전자를 이동시키지 못하여, 소스 전극 (11) 과 드레인 전극 (13) 사이에 전류가 흐르지 않는다.

다음으로, 온시 (예를 들어, 게이트 전압 ＝ 20 V, 드레인 전압 ＝ 1 V, 소스 전압 ＝ 0 V) 에는, 게이트 전극 (9) 에 임계값 이상의 게이트 전압으로서 20 V 가 인가되기 때문에, 트렌치 (6) 의 측면에 있어서 p 형 베이스 영역 (3) 이 반전되어 채널 영역이 형성된다. 이 때문에, 소스 전극 (11) 으로부터 주입된 전자는 n⁺ 형 소스 영역 (4) 으로부터 p 형 베이스 영역 (3) 에 있어서의 채널 영역을 통과한 후, n^- 형 드리프트층 (2) 에 도달한다. 이로써, 소스 전극 (11) 과 드레인 전극 (13) 사이에 전류를 흐르게 할 수 있다.

그리고, 오프시 (예를 들어, 게이트 전압 ＝ 0 V, 드레인 전압 ＝ 650 V, 소스 전압 ＝ 0 V) 에는, 드레인 전극 (13) 에 전압을 가해도 역바이어스가 된다. 이 때문에, p 형 딥층 (10) 과 n^- 형 드리프트층 (2) 의 접합 부분, 및 p 형 리서프층 (15) 과 n^- 형 드리프트층 (2) 의 접합 부분 등에 공핍층이 퍼진다. 이 때, 본 실시형태에서는, p 형 딥층 (10) 이나 p 형 리서프층 (15) 의 불순물 농도가 n^- 형 드리프트층 (2) 의 불순물 농도보다 충분히 높게 되어 있기 때문에, 공핍층은 거의 n^- 형 드리프트층 (2) 측으로 신장된다.

또, p 형 딥층 (10) 과 p 형 리서프층 (15) 의 깊이가 동일하게 되어 있기 때문에, p 형 딥층 (10) 과 n^- 형 드리프트층 (2) 의 접합 부분, 및 p 형 리서프층 (15) 과 n^- 형 드리프트층 (2) 의 접합 부분에 퍼지는 공핍층이 용이하게 이어지고, p 형 가드링층 (16) 까지 신장되어 간다. 마찬가지로, 공핍층 중의 등전위선도, p 형 딥층 (10) 이나 p 형 리서프층 (15) 의 하방에 있어서 기판 평면에 거의 수평이 되고, p 형 가드링층 (16) 측에 있어서 종단된다. 이로써, p 형 딥층 (10) 이 아니라 p 형 가드링층 (16) 측에 있어서 브레이크 다운시키는 것이 가능해지고, 고내압의 소자로 하는 것이 가능해진다.

다음으로, 본 실시형태에 관련된 반전형의 트렌치 게이트 구조의 MOSFET 를 구비한 SiC 반도체 장치의 제조 방법에 대해 설명한다.

[도 2(a) 에 나타내는 공정]

먼저, SiC 로 이루어지는 n⁺ 형 기판 (1) 을 준비한 후, 이 n⁺ 형 기판 (1) 의 표면에 SiC 로 이루어지는 n^- 형 드리프트층 (2) 을 에피택셜 성장시킨다. 계속해서, n^- 형 드리프트층 (2) 의 표면에 LTO 등으로 구성되는 마스크 (20) 를 형성한 후, 포토리소그래피 공정을 거쳐, p 형 딥층 (10) 이나 p 형 리서프층 (15) 및 p 형 가드링층 (16) 의 형성 예정 영역에 있어서 마스크 (20) 를 개구시킨다. 그리고, 마스크 (20) 상에서 p 형 불순물 (예를 들어 보론이나 알루미늄) 의 이온 주입을 실시함으로써, p 형 딥층 (10) 및 p 형 가드링층 (16) 을 형성한다. 이 후, 마스크 (20) 를 제거한다.

[도 2(b) 에 나타내는 공정]

n^- 형 드리프트층 (2) 의 표면에 p 형 불순물층을 에피택셜 성장시킴으로써, p 형 베이스 영역 (3) 을 형성한다.

[도 2(c) 에 나타내는 공정]

p 형 베이스 영역 (3) 상에 p 형 베이스 영역 (3) 보다 고농도의 p 형 불순물층을 에피택셜 성장시킴으로써, p⁺ 형 컨택트층 (5) 을 형성한다.

[도 2(d) 에 나타내는 공정]

p 형 베이스 영역 (3) 상에 마스크 (21) 를 형성한 후, 포토리소그래피 공정을 거쳐, n⁺ 형 소스 영역 (4) 의 형성 예정 영역, 요컨대 트렌치 게이트 구조의 형성 예정 영역보다 넓은 폭의 영역에 있어서 마스크 (21) 를 개구시킨다. 그리고, 마스크 (21) 를 사용하여 소정 깊이 에칭함으로써 p⁺ 형 컨택트층 (5) 및 p 형 베이스 영역 (3) 의 일부를 제거한다. 이로써, 오목부 (22) 가 형성된다. 이 오목부 (22) 의 깊이는, p 형 베이스 영역 (3) 의 바닥부보다 얕고, 또한 후공정에서 형성되는 n⁺ 형 소스 영역 (4) 의 바닥부와 동일한 깊이로 되어 있다. 또, 오목부 (22) 의 폭은, 트렌치 (6) 의 폭보다 넓으면 되지만, 본 실시형태에서는, 트렌치 (6) 의 양 측면에 형성되는 n⁺ 형 소스 영역 (4) 중 트렌치 (6) 와 반대측 단끼리의 사이의 거리분으로 설정되어 있다. 이 후, 마스크 (21) 를 제거한다.

[도 3(a) 에 나타내는 공정]

오목부 (22) 내를 포함하여 p⁺ 형 컨택트층 (5) 의 표면 상에 고농도의 n 형 불순물층 (23) 을 소정 두께 에피택셜 성장시킨다.

[도 3(b) 에 나타내는 공정]

CMP (Chemical Mechanical Polishing) 등에 의해, 셀 영역 및 외주 영역에 있어서, n 형 불순물층 (23) 중 p⁺ 형 컨택트층 (5) 의 표면 상에 형성된 부분, 요컨대 오목부 (22) 내 이외의 부분을 제거한다. 이로써, 오목부 (22) 내에 형성된 n 형 불순물층 (23) 이 남음으로써 n⁺ 형 소스 영역 (4) 이 형성된다. 이 때, n⁺ 형 소스 영역 (4) 의 표면에 오목부 (4a) 가 남도록 한다.

[도 3(c) 에 나타내는 공정]

n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 상에 에칭 마스크 (24) 를 성막한 후, 트렌치 (6) 나 메사 구조부 (14) 를 구성하는 오목부의 형성 예정 영역에 있어서 에칭 마스크 (24) 를 개구시킨다. 그리고, 에칭 마스크 (24) 를 사용한 이방성 에칭을 실시함으로써, 트렌치 (6) 및 오목부로 구성되는 메사 구조부 (14) 를 동시에 형성한다. 이 후, 에칭 마스크 (24) 를 제거한다.

이와 같이, 트렌치 (6) 및 메사 구조부 (14) 를 동시에 형성하고 있는 점에서, 이들 형성 공정을 공통화할 수 있어, 제조 공정의 간략화를 도모하는 것이 가능해진다. 또, 트렌치 (6) 를 형성할 때, n⁺ 형 소스 영역 (4) 에 오목부 (4a) 가 형성되어 있는 점에서, 트렌치 (6) 를 메사 구조부 (14) 보다 깊은 위치까지 형성할 수 있다.

따라서, 셀 영역에 있어서, 트렌치 (6) 의 p 형 베이스 영역 (3) 으로부터 n^- 형 드리프트층 (2) 측에 대한 돌출량을 확보하면서, 외주 영역에서는, 메사 구조부 (14) 의 바닥면에 형성되는 p 형 리서프층 (15) 이나 p 형 가드링층 (16) 을 필요 이상으로 깎지 않아도 되도록 할 수 있다. 요컨대, 트렌치 (6) 를 소정 깊이로 하면서, 메사 구조부 (14) 를 지나치게 깊게 하지 않도록 할 수 있다. 따라서, 미세한 깊이 제어를 실시할 필요가 없어져, 프로세스 마진을 넓게 취하는 것이 가능해진다.

[도 3(d) 에 나타내는 공정]

필요에 따라 희생 산화 등의 트렌치 내표면의 개질 공정을 실시한 후, 열산화 등에 의한 게이트 산화막 (8) 의 형성 공정을 실시함으로써, 트렌치 (6) 내를 포함하는 기판 표면 전체면에 소정 두께의 게이트 산화막 (8) 을 형성한다. 이로써, n⁺ 형 소스 영역 (4) 상에 있어서는, 게이트 산화막 (8) 에도 오목부 (4a) 의 형상이 이어지고, 오목부 (8a) 가 형성되게 된다.

[도 4(a) 에 나타내는 공정]

게이트 산화막 (8) 의 표면에 n 형 불순물을 도핑한 Poly-Si 층을 성막한 후, 에치 백 공정 등을 실시함으로써, 트렌치 (6) 내에 게이트 산화막 (8) 및 게이트 전극 (9) 을 남긴다. 이 때, 게이트 전극 (9) 의 표면이 게이트 산화막 (8) 의 오목부 (8a) 의 바닥면과 동일 평면이 되도록 하고 있다. 이로써, 게이트 전극 (9) 을 형성한 후에 있어서도, 게이트 산화막 (8) 에 오목부 (8a) 가 남은 상태가 된다.

[도 4(b) 에 나타내는 공정]

열산화에 의해 게이트 전극 (9) 의 표층부를 산화시킨다. 이로써, 게이트 전극 (9) 의 표면이 캡 산화막 (9a) 에 의해 덮인다. 이 때, 게이트 전극 (9) 의 표면이 오목부 (8a) 의 바닥면과 동일 평면으로 되어 있고, 또한 이번 열산화에 의한 캡 산화막 (9a) 의 두께와 게이트 산화막 (8) 의 산화막 증가분이 거의 동일해지는 점에서, 캡 산화막 (9a) 의 표면도 거의 오목부 (8a) 의 바닥면과 동일 평면이 된다. 이와 같이 하여 트렌치 게이트 구조가 구성된다.

[도 4(c) 에 나타내는 공정]

게이트 산화막 (8) 이나 게이트 전극 (9) 상에 층간 절연막 (12) 을 성막한다. 예를 들어, 화학적 기상 (CVD : Chemical Vapor Deposition) 성장법을 사용하여, 두께 0.7 ㎛ 정도로 층간 절연막 (12) 을 성막하고 있다. 이 때, 게이트 산화막 (8) 의 표면에 오목부 (8a) 가 남아 있는 점에서, 트렌치 게이트 구조 상에 있어서는, 층간 절연막 (12) 이 부분적으로 가라앉은 상태가 된다.

[도 4(d) 에 나타내는 공정]

도시되지 않은 에칭 마스크를 사용하여 층간 절연막 (12) 을 패터닝한다. 이로써, 층간 절연막 (12) 에 대해 n⁺ 형 소스 영역 (4) 및 p⁺ 형 컨택트층 (5) 을 부분적으로 노출시키는 컨택트홀을 형성함과 함께, 다른 단면에 있어서 게이트 전극 (9) 의 인출 부분을 부분적으로 노출시키는 컨택트홀을 형성한다.

이 후의 공정에 관해서는, 종래와 동일하기 때문에 도시하지 않지만, 컨택트홀 내를 매립하도록 전극 재료를 성막한 후, 이것을 패터닝함으로써 소스 전극 (11) 이나 게이트 배선층을 형성한다. 그리고, n⁺ 형 기판 (1) 의 이면측에 드레인 전극 (13) 을 형성한다. 이로써, 도 1 에 나타낸 SiC 반도체 장치가 완성된다.

이상과 같이 형성되는 SiC 반도체 장치에서는, 게이트 산화막 (8) 에 오목부 (8a) 를 형성하고 있는 점에서, 그 위에 형성되는 층간 절연막 (12) 이 오목부 (8a) 내에 깊이 가라앉는 만큼, 다른 부분보다 높이가 낮아진다. 이 때문에, 패터닝 후에 트렌치 게이트 구조의 위치에 층간 절연막 (12) 이 남겨졌을 때, 층간 절연막 (12) 의 돌출량 (층간 절연막 (12) 과 그 주위의 단차의 높이) 을 오목부 (8a) 가 형성되어 있지 않은 경우와 비교하여 작게 할 수 있다. 층간 절연막 (12) 을 패터닝한 후에 리플로 처리에 의해 층간 절연막 (12) 의 라운딩 처리를 실시할 수도 있지만, 그 경우에도 층간 절연막 (12) 중 오목부 (8a) 밖으로 돌출되어 있는 부분의 체적을 적게 할 수 있기 때문에, 상기 돌출량을 작게 할 수 있다.

따라서, 층간 절연막 (12) 상에 배치되는 소스 전극 (11) 이나 게이트 배선층을 형성하기 위한 전극 재료의 표면의 평탄성을 향상시킬 수 있고, 이들의 패터닝 정밀도를 향상시키는 것이 가능해진다.

(제 2 실시형태)

본 발명의 제 2 실시형태에 대해 설명한다. 본 실시형태는, 제 1 실시형태에 대해 게이트 전극 (9) 의 구조를 변경한 것으로, 그 밖에 대해서는 제 1 실시형태와 동일하기 때문에, 제 1 실시형태와 상이한 부분에 대해서만 설명한다.

도 5 에 나타내는 바와 같이, 본 실시형태에서는, 게이트 전극 (9) 의 캡층 (9a) 의 표면을 게이트 산화막 (8) 의 표면 (오목부 (8a) 의 상면) 과 동일 평면으로 하고 있다. 이와 같은 구조의 SiC 반도체 장치는, 다음과 같이 하여 제조된다.

먼저, 제 1 실시형태에서 설명한 도 2(a) ∼ (d) 및 도 3(a) ∼ (d) 에 나타내는 공정을 실시한 후, 도 6(a) ∼ (d) 에 나타내는 공정을 실시한다.

구체적으로는, 도 6(a) 에 나타내는 공정에서는, 도 4(a) 에 나타내는 공정과 동일한 공정을 실시하면서, 에치 백 시에 게이트 전극 (9) 의 표면이 게이트 산화막 (8) 의 표면과 동일 평면이 되도록 한다. 예를 들어, 에칭 장치로 에칭 표면에 대한 신호 조사를 실시함으로써 에칭의 엔드 포인트 제어를 실시하는 경우, 에칭되는 표면으로부터의 반사 신호에 기초하여 엔드 포인트 제어를 실시하고 있다. 게이트 전극 (9) 의 표면을 게이트 산화막 (8) 의 표면과 동일 평면이 되도록 하는 경우, 게이트 산화막 (8) 의 표면이 노출되었을 때, 게이트 전극 (9) 의 구성 재료가 되는 Poly-Si 층의 표면적이 대폭 감소되고, 에칭되는 표면으로부터의 반사 신호가 변화한다. 이 때문에, 에칭되는 표면으로부터의 반사 신호의 변화에 기초하여 에치 백을 종료하도록 하면, 게이트 전극 (9) 의 표면을 게이트 산화막 (8) 의 표면과 동일 평면이 되도록 할 수 있다.

이 후, 도 6(b) ∼ (d) 에 나타내는 공정에서는, 제 1 실시형태에서 설명한 도 4(b) ∼ (d) 에 나타내는 공정과 마찬가지로, 캡 산화막 (9a) 의 형성 공정, 층간 절연막 (12) 의 형성 공정, 컨택트홀의 형성 공정 등을 실시한다. 이로써, 도 5 에 나타낸 본 실시형태의 SiC 반도체 장치가 완성된다.

이와 같이, 게이트 전극 (9) 을 형성할 때에 Poly-Si 층을 에치 백할 때, 게이트 전극 (9) 의 표면이 게이트 산화막 (8) 과 동일 평면이 되도록 하고 있다. 이 때문에, 이 후의 도 6(b) 에 나타내는 공정에 있어서 캡 산화막 (9a) 을 형성하였을 때에도, 캡 산화막 (9a) 의 표면이 게이트 산화막 (8) 의 표면과 거의 동일 평면이 된다. 따라서, 그 후의 소자 형성 공정 시에 요철을 적게 할 수 있는 점에서, 패터닝 시에 발생할 수 있는 잔류물 등을 보다 적게 할 수 있어, 보다 미세화에 대응하는 것이 가능해진다.

(다른 실시형태)

본 발명은 상기한 실시형태에 한정되는 것은 아니고, 특허청구범위에 기재한 범위 내에 있어서 적절히 변경이 가능하다.

예를 들어, 도 3(a) 에 나타내는 공정에 있어서, 오목부 (22) 내를 포함하여 p⁺ 형 컨택트층 (5) 의 표면 상에 고농도의 n 형 불순물층 (23) 을 소정 두께 에피택셜 성장시키고, 이것을 오목부 (22) 내에만 남김으로써 n⁺ 형 소스 영역 (4) 을 형성하였다. 그러나, 이것은 n⁺ 형 소스 영역 (4) 의 형성 공정의 일례를 나타내는 것에 불과하며, 다른 공정에 의해 n⁺ 형 소스 영역 (4) 을 형성해도 된다.

예를 들어, 도 2(d) 에 나타내는 공정에서 오목부 (22) 까지 형성한 후, n⁺ 형 소스 영역 (4) 의 형성 예정 영역이 개구되는 마스크를 배치하고, 이 위에서 n 형 불순물을 이온 주입함으로써 n⁺ 형 소스 영역 (4) 을 형성해도 된다. 또, 도 2(d) 에서 사용한 오목부 (22) 의 형성용의 에칭 마스크를 이온 주입용의 마스크로서 사용하고, n 형 불순물을 경사 이온 주입함으로써 n⁺ 형 소스 영역 (4) 을 형성해도 된다. 이와 같이 하면, n⁺ 형 소스 영역 (4) 이 오목부 (22) 에 대해 자기 정합적으로 형성되게 된다. 또한, n⁺ 형 소스 영역 (4) 이 이온 주입에 의해 형성되는 경우, n⁺ 형 소스 영역 (4) 의 오목부 (4a) 와 도 2(d) 에 나타내는 공정에서 형성되는 오목부 (22) 는 동일한 것이 된다.

또, p⁺ 형 컨택트층 (5) 에 대해서도, 도 2(c) 에 나타내는 공정에서 에피택셜 성장에 의해 형성하였지만, p 형 베이스 영역 (3) 의 표면에 p 형 불순물을 이온 주입함으로써 형성해도 된다. 그 경우, n⁺ 형 소스 영역 (4) 의 형성 전에 p⁺ 형 컨택트층 (5) 을 형성할 필요는 없으며, n⁺ 형 소스 영역 (4) 의 형성 후에 p⁺ 형 컨택트층 (5) 을 형성해도 된다.

또, 상기 각 실시형태에서는, 게이트 전극 (9) 의 표면을 산화시킴으로써 게이트 전극 (9) 의 일부를 캡 산화막 (9a) 으로 한 예를 들었지만, 캡 산화막 (9a) 으로 하지 않고, 게이트 전극 (9) 의 표면과 층간 절연막 (12) 이 접한 구조로 되어 있어도 된다.

또, 상기 각 실시형태에서는, 게이트 절연막으로서의 게이트 산화막 (8) 을 열산화에 의해 형성하는 예를 들었지만, 열산화가 아니라, CVD 법 등에 의해 절연막을 성막해도 된다.

또, 상기 실시형태에서는, 제 2 도전형 불순물층으로서 p 형 리서프층 (15) 이나 p 형 가드링층 (16) 을 함께 형성하는 경우를 예로 들어 설명하였지만, 적어도 일방이 형성되는 경우에 대해 본 발명을 적용할 수 있다.

또, 상기 각 실시형태에서는, 제 1 도전형을 n 형, 제 2 도전형을 p 형으로 한 n 채널 타입의 MOSFET 를 예로 들어 설명하였지만, 각 구성 요소의 도전형을 반전시킨 p 채널 타입의 MOSFET 에 대해서도 본 발명을 적용할 수 있다. 또한, 상기 설명에서는, 트렌치 게이트 구조의 MOSFET 를 예로 들어 설명하였지만, 동일한 트렌치 게이트 구조의 IGBT 에 대해서도 본 발명을 적용할 수 있다. IGBT 는, 상기 각 실시형태에 대해 n⁺ 형 기판 (1) 의 도전형을 n 형에서 p 형으로 변경할 뿐이며, 그 밖의 구조나 제조 방법에 관해서는 상기 각 실시형태와 동일하다.

Claims

탄화규소 반도체 장치로서,
탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1),
상기 기판 상에 형성되고, 상기 기판보다 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층 (2),
셀 영역에 있어서, 상기 드리프트층 상에 형성된 제 2 도전형의 탄화규소로 이루어지는 베이스 영역 (3),
상기 베이스 영역 상에 형성되고, 상기 드리프트층보다 고농도의 제 1 도전형의 탄화규소로 이루어지는 소스 영역 (4),
상기 소스 영역 및 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하고, 상기 소스 영역 및 상기 베이스 영역이 양측에 배치되도록 형성되고, 일방향을 길이 방향으로 하여 복수개 형성된 트렌치 (6),
복수개의 상기 트렌치 사이에 있어서, 상기 베이스 영역의 하방에 위치하는 상기 드리프트층의 표층부에 형성됨과 함께 상기 트렌치보다 깊은 위치까지 형성된 제 2 도전형의 딥층 (10),
상기 트렌치의 표면에 형성된 게이트 절연막 (8),
상기 트렌치 내에 있어서, 상기 게이트 절연막 상에 형성된 게이트 전극 (9),
상기 게이트 전극 및 상기 게이트 절연막을 덮음과 함께 컨택트홀이 형성된 층간 절연막 (12),
상기 컨택트홀을 통하여, 상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속된 소스 전극 (11), 및
상기 기판의 이면측에 형성된 드레인 전극 (13) 을 포함하는 MOSFET ; 및
상기 셀 영역을 둘러싸는 외주 영역에 형성되고, 상기 소스 영역과 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하는 오목부로 구성된 메사 구조부 (14) 의 바닥면에 제 2 도전형 불순물층 (15, 16) 이 형성됨으로써 구성된 외주 내압 구조를 포함하고,
상기 소스 영역에는 제 1 오목부 (4a) 가 형성되어 있고,
그 제 1 오목부의 바닥면으로부터 상기 트렌치가 형성되어 있음과 함께, 상기 게이트 절연막의 표면에도 상기 제 1 오목부의 형상을 따르는 연장부 (8a) 가 형성되고,
상기 게이트 전극의 표면이, 그 연장부의 상면과 동일 평면 혹은 그 이하에 위치되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
제 1 항에 있어서,
상기 게이트 전극의 표면이 산화됨으로써 캡 산화막 (9a) 이 형성되어 있고, 상기 게이트 전극 중 상기 캡 산화막의 표면이, 상기 연장부의 상면과 동일 평면 혹은 그 이하에 위치되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
제 1 항에 있어서,
상기 MOSFET 는, 게이트 전극에 대한 인가 전압을 제어함으로써 상기 트렌치의 측면에 위치하는 상기 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 상기 소스 영역 및 상기 드리프트층을 통하여, 상기 소스 전극 및 상기 드레인 전극 사이에 전류를 흐르게 하는 반전형의 MOSFET 인 것을 특징으로 하는 탄화규소 반도체 장치.
탄화규소 반도체 장치로서,
탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1),
상기 기판 상에 형성되고, 상기 기판보다 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층 (2),
셀 영역에 있어서, 상기 드리프트층 상에 형성된 제 2 도전형의 탄화규소로 이루어지는 베이스 영역 (3),
상기 베이스 영역 상에 형성되고, 상기 드리프트층보다 고농도의 제 1 도전형의 탄화규소로 이루어지는 소스 영역 (4),
상기 소스 영역 및 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하고, 상기 소스 영역 및 상기 베이스 영역이 양측에 배치되도록 형성되고, 일방향을 길이 방향으로 하여 복수개 형성된 트렌치 (6),
복수개의 상기 트렌치 사이에 있어서, 상기 베이스 영역의 하방에 위치하는 상기 드리프트층의 표층부에 형성됨과 함께 상기 트렌치보다 깊은 위치까지 형성된 제 2 도전형의 딥층 (10),
상기 트렌치의 표면에 형성된 게이트 절연막 (8),
상기 트렌치 내에 있어서, 상기 게이트 절연막 상에 형성된 게이트 전극 (9),
상기 게이트 전극 및 상기 게이트 절연막을 덮음과 함께 컨택트홀이 형성된 층간 절연막 (12),
상기 컨택트홀을 통하여, 상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속된 소스 전극 (11), 및
상기 기판의 이면측에 형성된 드레인 전극 (13) 을 포함하는 MOSFET ; 및
상기 셀 영역을 둘러싸는 외주 영역에 형성되고, 상기 소스 영역과 상기 베이스 영역보다 깊고, 또한 상기 드리프트층까지 도달하는 오목부로 구성된 메사 구조부 (14) 의 바닥면에 상기 셀 영역을 둘러싸는 제 2 도전형 불순물층 (15, 16) 이 형성됨으로써 구성된 외주 내압 구조를 포함하고,
상기 소스 영역에는 제 1 오목부 (4a) 가 형성되어 있고,
그 제 1 오목부의 바닥면으로부터 상기 트렌치가 형성되어 있음과 함께, 상기 게이트 절연막의 표면에도 상기 제 1 오목부의 형상을 따르는 연장부 (8a) 가 형성되고,
상기 게이트 전극의 표면이, 상기 게이트 절연막 중 상기 연장부의 상면이 되는 표면과 동일 평면 혹은 그 이하에 위치되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
제 4 항에 있어서,
상기 게이트 전극의 표면이 산화됨으로써 캡 산화막 (9a) 이 형성되어 있고, 상기 게이트 전극 중 상기 캡 산화막의 표면이, 상기 게이트 절연막 중 상기 연장부의 상면이 되는 표면과 동일 평면 혹은 그 이하에 위치되어 있는 것을 특징으로 하는 탄화규소 반도체 장치.
제 4 항에 있어서,
상기 MOSFET 는, 게이트 전극에 대한 인가 전압을 제어함으로써 상기 트렌치의 측면에 위치하는 상기 베이스 영역의 표면부에 반전형의 채널 영역을 형성하고, 상기 소스 영역 및 상기 드리프트층을 통하여, 상기 소스 전극 및 상기 드레인 전극 사이에 전류를 흐르게 하는 반전형의 MOSFET 인 것을 특징으로 하는 탄화규소 반도체 장치.
탄화규소 반도체 장치의 제조 방법으로서,
(a) 탄화규소로 이루어지는 제 1 또는 제 2 도전형의 기판 (1) 상에 그 기판보다 저불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 드리프트층 (2) 을 형성하는 공정 ;
(b) 셀 영역에 있어서의 상기 드리프트층의 표층부에 제 2 도전형의 딥층 (10) 을 형성함과 함께, 상기 셀 영역을 둘러싸는 외주 영역에 있어서, 상기 셀 영역을 둘러싸는 제 2 도전형 불순물층 (15, 16) 을 형성하는 공정 ;
(c) 상기 딥층, 상기 제 2 도전형 불순물층 및 상기 드리프트층 상에 제 2 도전형의 탄화규소로 이루어지는 베이스 영역 (3) 을 성막하는 공정 ;
(d) 상기 베이스 영역에 제 1 오목부 (22) 를 형성하고, 상기 제 1 오목부 내를 포함하여, 상기 베이스 영역 상에 상기 드리프트층보다 고불순물 농도로 된 제 1 도전형의 탄화규소로 이루어지는 제 1 도전형 불순물층 (23) 을 성막한 후, 그 제 1 도전형 불순물층 중 상기 제 1 오목부 내 이외의 부분을 제거하고, 상기 제 1 오목부 내에 남겨진 부분에 의해 소스 영역 (4) 을 형성하면서, 그 소스 영역의 표면에 제 2 오목부 (4a) 를 남기는 공정 ;
(e) 상기 소스 영역에 있어서의 상기 제 2 오목부의 바닥면으로부터 상기 베이스 영역을 관통하여 상기 드리프트층에 도달하고, 또한 상기 딥층보다 얕아지도록, 상기 딥층이 연장 형성된 방향과 동일 방향을 길이 방향으로 하는 트렌치 (6) 를 형성함과 동시에, 상기 외주 영역에 있어서, 상기 베이스 영역을 제거하여 상기 드리프트층을 노출시키는 오목부로 구성되는 메사 구조부 (14) 를 형성하고, 그 메사 구조부의 바닥면에 위치하는 상기 제 2 도전형 불순물층에 의해 외주 내압 구조를 구성하는 공정 ;
(f) 상기 제 2 오목부의 표면을 포함하여, 상기 트렌치 내에 상기 제 2 오목부의 형상을 따르는 연장부 (8a) 를 갖는 게이트 절연막 (8) 을 형성하는 공정 ;
(g) 상기 트렌치 내에 있어서, 상기 게이트 절연막 상에 게이트 전극 (9) 을 형성하는 공정 ;
(h) 상기 게이트 전극 및 상기 게이트 절연막을 덮는 층간 절연막 (12) 을 형성하는 공정 ;
(i) 상기 층간 절연막에 컨택트홀을 형성하고, 상기 컨택트홀을 통하여, 상기 소스 영역 및 상기 베이스 영역에 전기적으로 접속되는 소스 전극 (11) 을 형성하는 공정 ; 및
(j) 상기 기판 (1) 의 이면측에 드레인 전극 (13) 을 형성하는 공정을 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
제 7 항에 있어서,
공정 (g) 에서는, 상기 연장부의 바닥면과 상기 게이트 전극의 표면이 동일 평면이 되도록 하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
제 8 항에 있어서,
공정 (g) 는, 상기 게이트 전극의 표면을 산화시킴으로써 캡 산화막 (9a) 을 형성하는 공정을 포함하고, 상기 게이트 전극 중 상기 캡 산화막의 표면이 상기 연장부의 바닥면과 동일 평면 혹은 그것 이하의 위치가 되도록 하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
제 7 항에 있어서,
공정 (g) 에서는, 상기 게이트 전극의 표면이, 상기 게이트 절연막 중 상기 연장부의 상면이 되는 표면과 동일 평면 혹은 그것 이하의 위치가 되도록 하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
제 10 항에 있어서,
공정 (g) 는, 상기 게이트 전극의 표면을 산화시킴으로써 캡 산화막 (9a) 을 형성하는 공정을 포함하고, 상기 게이트 전극 중 상기 캡 산화막의 표면이, 상기 게이트 절연막 중 상기 연장부의 상면이 되는 표면과 동일 평면 혹은 그것 이하의 위치가 되도록 하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.