DE102015118698A1

DE102015118698A1 - Siliziumkarbidhalbleitereinrichtung und Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung

Info

Publication number: DE102015118698A1
Application number: DE102015118698.5A
Authority: DE
Inventors: Hideo Matsuki; Jun Sakakibara; Sachiko Aoi; Yukihiko Watanabe; Atsushi Onogi
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2014-11-06
Filing date: 2015-11-02
Publication date: 2016-05-12
Also published as: JP2016092257A; CN105590962A; US20160133741A1; KR20160054408A; JP6354525B2

Abstract

Eine Siliziumkarbidhalbleitereinrichtung enthält ein MOSFET und eine periphere Hochdurchbruchsspannungsstruktur. Ein Sourcebereich hat eine erste Vertiefung (4a). Gräben erstrecken sich von dem Boden der ersten Vertiefung. Eine Gateisolationsschicht hat eine Erweiterung (8a), deren Form der Form der ersten Vertiefung folgt. Die Oberfläche einer Gateelektrode ist so positioniert, dass sie bündig mit oder unterhalb der oberen Oberfläche der Erweiterung ist.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die Erfindung bezieht sich auf eine Siliziumkarbid-(im Weiteren als SiC bezeichnete)-Halbleitereinrichtung mit einem Grabengate und ein Verfahren zum Herstellen der Siliziumkarbidhalbleitereinrichtung.
2. Beschreibung des Stands der Technik
JP-A-2011-101036 offenbart eine SiC-Halbleitereinrichtung, die mit einem MOSFET bereitgestellt ist, der ein Grabengate in einem Zellbereich und eine periphere Hochdurchbruchsspannungsstruktur in einem peripheren Bereich aufweist, der den Zellbereich umgibt.
Die SiC-Halbleitereinrichtung enthält ein Halbleitersubstrat, das SiC des n⁺-Typs aufweist und ist mit einer Driftschicht des n^–-Typs darauf versehen. In dem Zellbereich ist ein Basisbereich des p-Typs in einem Oberflächenabschnitt der Driftschicht des n^–-Typs bereitgestellt, und ein Sourcebereich des n⁺-Typs und eine Kontaktschicht des p⁺-Typs sind in dem oberen Abschnitt des Basisbereichs des p-Typs gebildet. Ein Graben dringt durch den Basisbereich des p-Typs und den Sourcebereich des n⁺-Typs bis zu dem Driftbereich des n^–-Typs. Eine Gateelektrode ist auf einer Gateoxidschicht gebildet, die auf der Oberfläche des Grabens gebildet ist, um eine Grabengatestruktur für den MOSFET zu bilden.
Der periphere Bereich, der den Zellbereich umgibt, hat eine Mesastruktur, die tiefer ist als der Basisbereich des p-Typs, der in dem Zellbereich gebildet ist, und erreicht die Driftschicht des n^–-Typs. An dem Grenzabschnitt zwischen dem Zellbereich und dem peripheren Bereich erstreckt sich eine RESURF-Schicht des p-Typs von einer Seitenwand zu einer unteren Oberfläche bei einer Stufe der Mesastruktur. Ferner sind eine Vielzahl von Schutzringschichten des p-Typs auf dem Boden der Mesastruktur gebildet, um den Umfang der RESURF-Schicht des p-Typs zu umgeben, wodurch eine periphere Hochdurchbruchsspannungsstruktur gebildet wird.
Dies ermöglicht es, dass die Schutzringschichten des p-Typs Äquipotentiallinien haben, die mit gleichen Abständen unter einer hohen Drainspannung beabstandet sind, um so die Konzentration des elektrischen Felds zu resultieren, was in einer Halbleitereinrichtung mit einer hohen Durchbruchsspannung resultiert.
Beim Herstellen der SiC-Halbleitereinrichtungen mit der obigen Struktur würde der Herstellprozess vereinfacht werden, wenn der Graben zum Bilden der Grabengatestruktur und die Mesastruktur gleichzeitig durch einen einzelnen Ätzschritt, der in der Lage ist, bis zu einer tiefen Position zu ätzen, gebildet werden könnten.
ZUSAMMENFASSUNG DER ERFINDUNG
Bei dem gleichzeitigen Bilden des Grabens und der Mesastruktur sollte der Graben tiefer als der Basisbereich des p-Typs sein. Deswegen ist die Tiefe der Mesastruktur auch unvermeidlich tief. Die exzessiv tiefe Mesastruktur führt jedoch zu einer Reduktion in einer Dicke einer RESURF-Schicht des p-Typs und einer Schutzringschicht des p-Typs, die auf der Mesastruktur gebildet sind, was in einer ungenügenden Durchbruchsspannung resultiert. Entsprechend ist es essenziell, einen Graben mit einer vorbestimmten Tiefe und eine Mesastruktur mit einer Tiefe, die nicht zu tief ist, zu bilden. Die Anforderung einer solch präzisen Tiefensteuerung resultiert in einer geringen Prozesstoleranz.
In der SiC-Halbleitereinrichtung ist der MOSFET in dem Zellbereich mit einer Gateverdrahtungsschicht und einer Sourceelektrode, die über der Grabengatestruktur gebildet ist, und einer Drainelektrode, die auf der Rückseite des Substrats des n⁺-Typs gebildet ist, versehen. In diesem MOSFET ist eine Zwischenlagenisolationsschicht über der Gateelektrode angeordnet, um eine Isolation zwischen der Gateverdrahtungsschicht oder einer Sourceelektrode und der Gateelektrode zu erreichen. Die Zwischenlagenisolationsschicht sollte eine vorbestimmte Dicke haben, die ausreichend für eine sichere Isolation ist. Das exzessive Herausragen der Zwischenlagenisolationsschicht aus dem Substrat verursacht jedoch Stufendifferenzen in der Sourceelektrode, was in Nachteilen wie z.B. einer Reduktion in einer Adhäsion zwischen der Sourceelektrode und Verbindungsdrähten und einer geringen Mustergenauigkeit der Gateverdrahtungsschicht und der Sourceelektrode resultiert.
Ferner wird in der SiC-Halbleitereinrichtung keine Rücksicht auf die Höhen der Oberflächen der Gateelektrode und der Gateisolationsschicht in der Grabengatestruktur genommen, und dadurch kann die Unebenheit der Substratoberfläche wachsen. Exzessive Unebenheit der Substratoberfläche kann Probleme wie eine Erzeugung von Resten beim Musterbilden in den nachfolgenden Schritten des Herstellens der Halbleitereinrichtung verursachen, was eine Reduktion in einer Merkmalsgröße des Elements ausschließt.
Die Erfindung stellt ein Verfahren zum Herstellen einer SiC-Halbleitereinrichtung bereit, das in der Lage ist, gleichzeitig einen Graben zum Bilden der Grabengatestruktur und eine Mesastruktur ohne eine Reduktion in einer Durchbruchsspannung der peripheren Hochdurchbruchsspannungsstruktur zu bilden. Diese Erfindung stellt auch eine SiC-Halbleitereinrichtung mit einer Struktur bereit, die in der Lage ist, die Höhe der vorstehenden Zwischenlagenisolationsschicht zu minimieren. Ferner stellt die Erfindung eine SiC-Halbleitereinrichtung mit einer geringen Merkmalsgröße bereit.
Ein erster Aspekt der vorliegenden Erfindung ist eine Siliziumkarbidhalbleitereinrichtung mit: einem MOSFET mit einem Substrat eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, einer Driftschicht eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei die Driftschicht auf dem Substrat angeordnet ist und eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist, einem Basisbereich eines zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Basisbereich auf der Driftschicht in einem Zellbereich angeordnet ist, einem Sourcebereich eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Sourcebereich auf dem Basisbereich angeordnet ist, und eine Verunreinigungskonzentration hat, die höher als die Verunreinigungskonzentration der Driftschicht ist, einer Vielzahl von Gräben, wobei sich jeder der Gräben in einer longitudinalen Richtung erstreckt und tiefer als der Sourcebereich und der Basisbereich ist, um den Driftbereich zu erreichen, wobei der Sourcebereich und der Basisbereich auf beiden Seiten der Gräben angeordnet sind, einer tiefen Schicht eines zweiten Leitfähigkeitstyps, wobei die tiefe Schicht in Oberflächenabschnitten der Driftschicht unter dem Basisbereich zwischen zwei benachbarten Gräben angeordnet ist, die Böden der tiefen Schicht unter dem Boden von jedem der Gräben angeordnet sind, einer Gateisolationsschicht, die auf der Oberfläche von jedem der Gräben angeordnet ist, einer Gateelektrode, die auf der Gateisolationsschicht in jedem der Gräben angeordnet ist, einer Zwischenlagenisolationsschicht, die die Gateelektrode und die Gateisolationsschicht bedeckt, wobei die Zwischenlagenisolationsschicht ein Kontaktloch hat, einer Sourceelektrode, die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist, und einer Drainelektrode, die auf der Rückseite des Substrats angeordnet ist; und einer peripheren Hochdurchbruchsspannungsstruktur mit Verunreinigungsschichten des zweiten Leitfähigkeitstyps an dem Boden einer vertieften Mesastruktur, die auf einem peripheren Bereich angeordnet ist, der den Zellbereich umgibt, wobei die Mesastruktur tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich eine erste Vertiefung hat, jeder der Gräben sich von dem Boden der ersten Vertiefung erstreckt, die Gateisolationsschicht eine Erweiterung hat, die der Form der ersten Vertiefung folgt, und die obere Oberfläche der Gateelektrode bündig mit oder unter der oberen Oberfläche der Erweiterung ist.
Dadurch ist die Zwischenlagenisolationsschicht auf der Gateisolationsschicht mit der zweiten Vertiefung gebildet, sodass die Zwischenlagenisolationsschicht eine zweite Vertiefung hat, die tiefer als die anderen Abschnitte ist. Folglich kann das Hervorstehen der Zwischenlagenisolationsschicht (die Höhe der Stufe zwischen der Zwischenlagenisolationsschicht und ihren Umgebungen), die an der Position der Grabengatestruktur nach dem Musterbilden bleibt, verglichen mit einem Fall ohne die zweite Vertiefung reduziert werden. Solch ein Prozess kann die Oberflächenflachheit des Elektrodenmaterials zum Bilden der Sourceelektrode und der Gateverdrahtungsschicht, die auf der Zwischenlagenisolationsschicht angeordnet sind, und dadurch die Mustergenauigkeit für sie verbessern.
Ein zweiter Aspekt der vorliegenden Erfindung ist eine Siliziumkarbidhalbleitereinrichtung mit: einem MOSFET mit einem Substrat eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, einer Driftschicht eines ersten Leitfähigkeittyps mit Siliziumkarbid, wobei die Driftschicht auf dem Substrat angeordnet ist, und eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist, einen Basisbereich eines zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Basisbereich auf der Driftschicht in einem Zellbereich angeordnet ist, einem Sourcebereich eines ersten Leitfähigkeittyps mit Siliziumkarbid, wobei der Sourcebereich auf dem Basisbereich angeordnet ist und eine Verunreinigungskonzentration hat, die höher als die Verunreinigungskonzentration der Driftschicht ist, einer Vielzahl von Gräben wobei jeder der Gräben sich in einer longitudinalen Richtung erstreckt und tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich und der Basisbereich auf beiden Seiten der Gräben angeordnet sind, einer tiefen Schicht eines zweiten Leitfähigkeittyps, wobei die tiefe Schicht in Oberflächenabschnitten der Driftschicht unter dem Basisbereich zwischen zwei benachbarten Gräben angeordnet ist, die Böden der tiefen Schicht unter dem Boden von jedem der Gräben angeordnet sind, eine Gateisolationsschicht auf der Oberfläche von jedem der Gräben angeordnet ist, einer Gateelektrode, die auf der Gateisolationsschicht in jedem der Gräben angeordnet ist, einer Zwischenlagenisolationsschicht, die die Gateelektrode und die Gateisolationsschicht bedeckt, wobei die Zwischenlagenisolationsschicht ein Kontaktloch hat, einer Sourceelektrode, die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist, und einer Drainelektrode, die auf der Rückseite des Substrats angeordnet ist; und einer peripheren Hochdurchbruchsspannungsstruktur mit Verunreinigungsschichten des zweiten Leitfähigkeitstyps, die den Zellbereich umgeben, wobei die Verunreinigungsschichten des zweiten Leitfähigkeitstyps an dem Boden der vertieften Mesastruktur auf einem peripheren Bereich angeordnet sind, der den Zellbereich umgibt, wobei die Mesastruktur tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich eine erste Vertiefung hat, jeder der Gräben sich von dem Boden der ersten Vertiefung erstreckt, die Gateisolationsschicht eine Erweiterung hat, die der Form der ersten Vertiefung folgt, und die obere Oberfläche der Gateelektrode bündig ist mit der oberen Oberfläche der Erweiterung der Gateisolationsschicht oder unterhalb davon ist.
Dadurch ist die Oberfläche der Gateelektrode bündig mit der Oberfläche der Gateisolationsschicht oder unterhalb davon. Solch eine hohe Oberflächenflachheit reduziert die Unebenheit in nachfolgenden Schritten des Produzierens der Halbleitereinrichtung, führt zu reduzierten Resten, die während des Musterbildens auftreten können, vereinfacht eine Reduktion in einer Merkmalsgröße der Halbleitereinrichtung.
Ein dritter Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung mit: (a) Bilden einer ersten Driftschicht eines ersten Leitfähigkeitstyps mit Siliziumkarbid auf einem Substrat eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei die Driftschicht eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist; (b) Bilden einer tiefen Schicht eines zweiten Leitfähigkeittyps auf einem Oberflächenabschnitt der Driftschicht in einem Zellbereich und Verunreinigungsschichten des zweiten Leitfähigkeitstyps, die den Zellbereich in einem peripheren Bereich umgeben, der den Zellbereich umgibt; (c) Bilden eines Basisbereichs eines zweiten Leitfähigkeitstyps mit Siliziumkarbid auf der tiefen Schicht, den Verunreinigungsschichten des zweiten Leitfähigkeitstyps und der Driftschicht; (d) Bilden einer ersten Vertiefung in dem Basisbereich, Bilden einer Verunreinigungsschicht des ersten Leitfähigkeitstyps mit Siliziumkarbid auf dem Basisbereich und der ersten Vertiefung und dann Entfernen der Verunreinigungsschicht des ersten Leitfähigkeitstyps außer dem Abschnitt auf der ersten Vertiefung, um so einen Sourcebereich auf der ersten Vertiefung und eine zweite Vertiefung auf der Oberfläche des Sourcebereichs übrig zu lassen, wobei die Verunreinigungsschicht des ersten Leitfähigkeitstyps eine Verunreinigungskonzentration hat, die höher als die der Driftschicht ist; (e) Bilden eines Grabens, der sich von der unteren Oberfläche der zweiten Vertiefung in dem Sourcebereich durch den Basisbereich zu der Driftschicht erstreckt, und eine longitudinale Richtung entlang einer Erweiterungsrichtung der tiefen Schicht hat, sodass der Graben flacher als die tiefe Schicht ist, und zur gleichen Zeit Bilden einer vertieften Mesastruktur durch Entfernen des Basisbereichs in dem peripheren Bereich, um die Driftschicht freizulegen, sodass eine periphere Hochdurchbruchsspannungsstruktur mit den Verunreinigungsschichten des zweiten Leitfähigkeitstyps an dem Boden der vertieften Mesastruktur angeordnet ist; (f) Bilden einer Gateisolationsschicht mit einer Erweiterung, die der Form der zweiten Vertiefung in dem Graben mit der Oberfläche der zweiten Vertiefung folgt; (g) Bilden einer Gateelektrode auf der Gateisolationsschicht in dem Graben; (h) Bilden einer Zwischenlagenisolationsschicht, die die Gateelektrode und die Gateisolationsschicht bedeckt; (i) Bilden eines Kontaktlochs in der Zwischenlagenisolationsschicht und einer Sourceelektrode, die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist, und (j) Bilden einer Drainelektrode auf der Rückseite des Substrats.
Dadurch kann solch eine gleichzeitige Bildung eines Grabens und einer Mesastruktur die Prozesse zum Bilden des Grabens und der Mesastruktur vereinheitlichen, und dadurch den Herstellprozess vereinfachen. In dem Bilden des Grabens ermöglicht es die zweite Vertiefung, die in dem Sourcebereich gebildet ist, dass der Graben an einer Position gebildet wird, die tiefer als die Mesastruktur ist.
Entsprechend ist die Höhe des vorstehenden Grabens aus dem Basisbereich hin zu der Driftschicht in dem Zellbereich sichergestellt, ohne exzessiv die Verunreinigungsschicht des zweiten Leitfähigkeitstyps, die auf der unteren Fläche der Mesastruktur und dem peripheren Bereich gebildet ist, zu ätzen. Mit anderen Worten kann ein Graben mit einer vorbestimmten Tiefe ohne Bilden einer exzessiv tiefen Mesastruktur erreicht werden. Folglich eliminiert der Prozess den Bedarf für eine genaue Tiefensteuerung, was in einer größeren Prozesstoleranz resultiert.
Bezugszeichen in Klammern von jeder der oben beschriebenen Einrichtungen zeigen eine Korrespondenz zu einer spezifischen Einrichtung an, die in Ausführungsbeispielen beschrieben ist, die im Detail später beschrieben werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Merkmale, Vorteile und technische und industrielle Signifikanz von beispielhaften Ausführungsbeispielen der Erfindung werden unten mit Bezug auf die begleitenden Zeichnungen beschrieben, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei:
1 eine Querschnittsansicht einer SiC-Halbleitereinrichtung gemäß einem ersten Ausführungsbeispiel ist;
2A, 2B, 2C, 2D, 3A, 3B, 3C, 3D, 4A, 4B, 4C und 4D Querschnittsansichten sind, die einen Herstellprozess der SiC-Halbleitereinrichtung illustrieren, die in 1 gezeigt ist;
5 eine Querschnittsansicht einer SiC-Halbleitereinrichtung gemäß einem zweiten Ausführungsbeispiel ist; und
6A, 6B, 6C, und 6D Querschnittsansichten sind, die einen Herstellprozess einer SiC-Halbleitereinrichtung illustrieren, die in 5 gezeigt ist.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Im Weiteren werden Ausführungsbeispiele der Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. In jedem der folgenden Ausführungsbeispiele werden die gleichen Bezugszeichen dem gleichen oder äquivalenten Teil in den Zeichnungen gegeben.
Erstes Ausführungsbeispiel
Ein erstes Ausführungsbeispiel der Erfindung wird beschrieben. Eine SiC-Halbleitereinrichtung gemäß dem ersten Ausführungsbeispiel enthält einen Zellbereich mit einem MOSFET und einen peripheren Bereich mit einer peripheren Hochdurchbruchsspannungsstruktur, die den Zellbereich umgibt, wie in 1 gezeigt.
Die SiC-Halbleitereinrichtung enthält ein SiC-Halbleitersubstrat 1 des n⁺-Typs mit einer Hauptoberfläche einer Si-Ebene (d.h., die Richtung senkrecht zu dem Substrat ist die Richtung der Ebene [0001]), eine Konzentration einer n-Typ Verunreinigung, wie z.B. Stickstoff, von z.B. 1,0 × 10^–19/cm³ und eine Dicke von ungefähr 300 µm. Eine SiC-Driftschicht 2 des n^–-Typs mit einer Konzentration einer n-Typ Verunreinigung, wie z.B. Stickstoff, von z.B. 3,0 × 10^–15 bis 10,0 × 10^–15/cm³ und einer Dicke von ungefähr 5 bis 15 µm ist auf der Oberfläche des Substrats 1 des n⁺-Typs gebildet. Auch wenn die Verunreinigungskonzentration der Driftschicht 2 des n^–-Typs konstant in der Tiefenrichtung sein kann, wird die Konzentration bevorzugt allmählich in solch einer Weise variiert, dass ein Abschnitt der Driftschicht 2 des n^–-Typs, der benachbart zu dem Substrat 1 des n⁺-Typs ist, eine höhere Konzentration einer Verunreinigung als ein Abschnitt der Driftschicht 2 des n^–-Typs hat, die von dem Substrat 1 des n⁺-Typs abgewandt ist. Zum Beispiel ist es bevorzugt, dass in der Driftschicht 2 des n^–-Typs die Verunreinigungskonzentration bei einem Abstand zwischen 3 µm ungefähr 5 µm von der Oberfläche des Substrats 1 des n⁺-Typs ungefähr 2,0 × 10^–15/cm³ höher als die der anderen Abschnitte ist. Solch eine Konfiguration kann den internen Widerstand der Driftschicht 2 des n^–-Typs reduzieren und dadurch den Einschaltwiderstand der Einrichtung reduzieren.
Ein Basisbereich 3 des p-Typs ist in einem Oberflächenabschnitt der Driftschicht 2 des n^–-Typs gebildet, während ein Sourcebereich 4 des n⁺-Typs und eine Kontaktschicht 5 des p⁺-Typs für eine Kontaktverwendung in dem Basisbereich 3 des p-Typs in einem oberen Abschnitt des Basisbereichs 3 des p-Typs gebildet sind.
Der Basisbereich 3 des p-Typs und die Kontaktschicht 5 des p⁺-Typs enthalten Verunreinigungen des p-Typs, wie z.B. Bor und Aluminium. Der Sourcebereich 4 des n⁺-Typs enthält Verunreinigung des n-Typs, wie z.B. Phosphor. Der Basisbereich 3 des p-Typs kann eine Verunreinigungskonzentration des p-Typs von z.B. 5,0 × 10¹⁵ bis 5,0 × 10¹⁶/cm³ haben und kann eine Dicke von ungefähr 1,0 bis 2,0 µm haben. Der Sourcebereich 4 des n⁺-Typs kann eine Verunreinigungskonzentration des n-Typs in dem Oberflächenabschnitt (Oberflächenniveau) von z.B. 1,0 × 10²¹/cm³ haben und kann eine Dicke von ungefähr 0,3 µm haben. Die Kontaktschicht 5 des p⁺-Typs kann eine Verunreinigungskonzentration eines p-Typs in dem Oberflächenabschnitt von z.B. 1,0 × 10^–21/cm³ haben und kann eine Dicke von ungefähr 0,3 µm haben.
Der Sourcebereich 4 des n⁺-Typs ist auf jeder Seite der unten beschriebenen Grabengatestruktur angeordnet. Die Kontaktschicht 5 des p⁺-Typs ist auf der entgegengesetzten Seite des Sourcebereichs 4 des n⁺-Typs, entfernt von der Grabengatestruktur angeordnet. Der Sourcebereich 4 des n⁺-Typs hat eine Vertiefung 4a bei einer Eingangsecke eines Grabens 6, die unten beschrieben wird, um die Grabengatestruktur zu bilden.
Der Graben 6 erstreckt sich von der unteren Oberfläche der Vertiefung 4a durch den Basisbereich 3 des p-Typs und dem Sourcebereich 4 des n⁺-Typs zu der Driftschicht 2 des n^–-Typs. Der Graben 6 ist z.B. 0,3 bis 2,0 µm breit und 1,0 bis 2,0 µm tief oder tiefer. Der Basisbereich 3 des p-Typs und der Sourcebereich 4 des n⁺-Typs sind in Kontakt mit der Seitenfläche des Grabens 6.
Ferner ist die innere Wand des Grabens 6 mit einer Gateoxidschicht 8 bedeckt, die als eine Gateisolationsschicht fungiert, und eine Gateelektrode 9, die aus dotiertem Poly-Si gemacht ist, ist auf der Gateoxidschicht 8 gebildet. Die Gateoxidschicht 8 ist z.B. durch thermische Oxidation der inneren Wandoberfläche des Grabens 6 gebildet. Die Gateoxidschicht 8, die auf der inneren Wand und dem Boden des Grabens 6 gebildet ist, hat eine Dicke von z.B. ungefähr 100 nm. Die Gateoxidschicht 8 ist auf den inneren Wandoberflächen des Grabens 6 in dem Sourcebereich 4 des n⁺-Typs und in dem vertieften Abschnitt bei dem Eingang des Grabens 6 gebildet, und erstreckt sich zu dem äußeren des Grabens 6 und der Vertiefung 4a. Entsprechend hat die Gateoxidschicht 8 eine Erweiterung 8a der Form, die der Form der Vertiefung 4a folgt.
Der Oberflächenabschnitt der Gateelektrode 9 ist teilweise oxidiert, um die Oberfläche der Gateelektrode 9 mit einer Deckeloxidschicht 9a zu bedecken. Die Oberfläche der Deckeloxidschicht 9a ist bündig mit der unteren Oberfläche der Erweiterung 8a der Gateoxidschicht 8, die durch die Vertiefung 4a in dem Sourcebereich 4 des n⁺-Typs gebildet ist.
Die Grabengatestruktur wird auf solche Weise zubereitet. Die Grabengatestruktur erstreckt sich in einer Linie in der longitudinalen Richtung senkrecht zu der Zeichnung in 1. Mehrere Grabengatestrukturen sind parallel zueinander in der horizontalen Richtung in der Zeichnung von 1 angeordnet. Ferner erstreckt sich sowohl der Sourcebereich 4 des n⁺-Typs als auch der Kontaktschicht 5 des p⁺-Typs in der longitudinalen Richtung der Grabengatestruktur.
Mehrere tiefe Schichten 10 des p-Typs sind unter dem Basisbereich 3 des p-Typs in der Driftschicht 2 des n^–-Typs bereitgestellt, sodass sie mit einem vorbestimmten Abstand von der Seite des Grabens 6 in der Grabengatestruktur getrennt sind. Die tiefen Schichten 10 des p-Typs erstrecken sich tiefer als der Boden des Grabens 6 und haben eine Tiefe von z.B. 0,6 bis 1,0 µm von dem Boden des Basisbereichs 3 des p-Typs. Jede tiefe Schicht 10 des p-Typs ist mit einer Verunreinigung des p-Typs wie z.B. Bor oder Aluminium mit einer Konzentration von 1,0 × 10¹⁷/cm³ bis 1,0 × 10¹⁹/cm³ dotiert, z.B. mit 5,0 × 10¹⁷/cm³. Diese tiefen Schichten 10 des p-Typs sind in Streifen parallel zueinander in der longitudinalen Richtung der Grabengatestruktur angeordnet.
Eine Sourceelektrode 11 und eine Gateverdrahtungsschicht (nicht gezeigt) sind auf den Oberflächen des Sourcebereichs 4 des n⁺-Typs, der Kontaktschicht 5 des p⁺-Typs und der Gateelektrode 9 gebildet. Die Sourceelektrode 11 und die Gateverdrahtungsschicht sind aus einer Vielzahl von Metallen (z.B. Ni und Al) gemacht. In diesem Fall sind zumindest die Abschnitte davon, die in Kontakt mit SiC des n-Typs sind (insbesondere, dem Sourcebereich 4 des n⁺-Typs und der Gateelektrode 9 einer n-dotierten Struktur) aus einem Metall gemacht, das einen ohmschen Kontakt mit dem SiC des n-Typs machen kann, und zumindest die anderen Abschnitte, die in Kontakt mit dem SiC des p-Typs sind (insbesondere der Kontaktschicht 5 des p⁺-Typs und der Gateelektrode 9 einer p-dotierten Struktur) sind aus einem Metall gemacht, das einen ohmschen Kontakt mit dem SiC des p-Typs machen kann.
Die Sourceelektrode 11 und die Gateverdrahtungsschicht sind auf einer Zwischenlagenisolationsschicht 12 so gemustert, dass sie elektrisch voneinander isoliert sind. Durch Kontaktlöcher in der Zwischenlagenisolationsschicht 12 ist die Sourceelektrode 11 elektrisch mit dem Sourcebereich 4 des n⁺-Typs und der Kontaktschicht 5 des p⁺-Typs verbunden und die Gateverdrahtungsschicht ist elektrisch mit der Gateelektrode 9 verbunden.
Die Zwischenlagenisolationsschicht 12 ist z.B. aus einer Oxidschicht gebildet, die eine Dicke von z.B. 0,7 µm hat. Wie oben beschrieben hat die Gateoxidschicht 8 die Erweiterung 8a und die Deckeloxidschicht 9a ist bündig mit der unteren Oberfläche der Erweiterung 8a, sodass diese Schichten vertiefte Oberflächen haben. Die Zwischenlagenisolationsschicht 12 erstreckt sich in die Vertiefungen der Oberfläche der Gateoxidschicht 8 und der Deckeloxidschicht 9a, wodurch diese Struktur zu einer Reduzierung in einer Höhe der Zwischenlagenisolationsschicht 12, d.h. der Höhe von der obersten Oberfläche des Sourcebereichs 4 des n⁺-Typs, führt. Entsprechend kann die Stufe der Kontaktlöcher zum Freilegen des Sourcebereichs 4 des n⁺-Typs und der Kontaktschicht 5 des p⁺-Typs reduziert werden, und die Unebenheit der Oberfläche der Sourceelektrode 11, die darauf gebildet ist, kann reduziert werden.
Die Rückseite des Substrats 1 des n⁺-Typs ist mit einer Drainelektrode 13 versehen, die elektrisch mit dem Substrat 1 des n⁺-Typs verbunden ist. Dadurch wird der MOSFET mit der Grabengatestruktur des n-Kanals eines invertierten Typs gebildet.
Der periphere Bereich, der den Zellbereich umgibt, wird wie folgt gebildet.
In dem peripheren Bereich wird eine Mesastruktur 14 aus einer Vertiefung gebildet, die eine Tiefe hat, die tiefer als der Basisbereich 3 des p-Typs ist, der in dem Zellbereich gebildet ist, die die Driftschicht 2 des n^–-Typs erreicht, und flacher als die Bodenfläche des Grabens 6 (des tiefsten Punkts) ist. An einem Grenzabschnitt zwischen dem Zellbereich und dem peripheren Bereich erstreckt sich eine RESURF-Schicht 15 des p-Typs von dem unteren Teil des Basisbereichs 3 des p-Typs zu der unteren Oberfläche der Mesastruktur 14 über den Stufenabschnitt der Mesastruktur 14, um so die Peripherie des Zellbereichs zu umgeben. Auch eine Vielzahl von Schutzringschichten 16 des p-Typs umrunden die Ausdehnung der RESURF-Schicht 15 des p-Typs. Die Schichten des p-Typs mit der RESURF-Schicht 15 des p-Typs und den Schutzringschichten 16 des p-Typs bilden eine periphere Hochdurchbruchsspannungsstruktur.
Es soll bemerkt werden, dass die Schicht des n⁺-Typs und eine Ringelektrode eines gleichen Potenzials, die elektrisch mit der Schicht des n⁺-Typs verbunden ist, gebildet sein können, um die Ausdehnungen der RESURF-Schicht 15 des p-Typs und der Schutzringschichten 16 des p-Typs zu umgeben, um eine periphere Hochdurchbruchsspannungsstruktur zu bilden, obwohl sie nicht in den Zeichnungen gezeigt ist.
Die RESURF-Schicht 15 des p-Typs erstreckt sich z.B. um ungefähr 20 µm von dem Grenzabschnitt zwischen dem Zellbereich und dem peripheren Bereich hin zu dem Äußeren des Zellbereichs. Die Schutzringschichten 16 des p-Typs (z.B. sechs Schichten) mit einer Breite in der radialen Richtung von 2 µm und einem radialen Abstand von 1 µm werden nacheinander gebildet, wobei die Schicht an der innersten peripheren Seite z.B. 0,5 µm weg von der RESURF-Schicht 15 des p-Typs ist.
Die RESURF-Schicht 15 des p-Typs und die Schutzringschichten 16 des p-Typs haben die gleiche Tiefe zu dem Boden (d.h. der tiefsten Position) und die gleiche p-Typ Verunreinigungskonzentration wie die der tiefen Schichten 10 des p-Typs. Dadurch stellt solch eine Konfiguration die SiC-Halbleitereinrichtung gemäß dem Ausführungsbeispiel bereit.
Der MOSFET einer solchen Grabengatestruktur eines invertierten Typs, der auf der SiC-Halbleitereinrichtung bereitgestellt ist, arbeitet wie folgt:
Bevor eine Gatespannung, die gleich oder höher als die Schwellwertspannung ist, an die Gateelektrode 9 angelegt wird, wird kein Kanalbereich auf der Seitenfläche des Grabens 6 in dem Basisbereich 3 des p-Typs gebildet. Selbst wenn eine positive Spannung an die Drainelektrode 13 angelegt wird, blockiert die PNP-Übergangsstruktur, die durch die Driftschicht 2 des n^–-Typs, den Basisbereich 3 des p-Typs und den Sourcebereich 4 des n⁺-Typs gebildet wird, einen Elektronentransfer und verhindert dadurch einen Stromfluss zwischen der Sourceelektrode 11 und der Drainelektrode 13.
Wenn der MOSFET in einem eingeschalteten Zustand ist (z.B. Gatespannung: 20 V, Drainspannung: 1 V und Sourcespannung: 0 V), ist die Gateelektrode 9 mit einer Gatespannung von 20 V versehen, die gleich oder höher als die Schwellwertspannung ist, und der Basisbereich 3 des p-Typs wird dadurch invertiert, um einen Kanalbereich auf der Seitenfläche des Grabens 6 zu bilden. Dadurch fließen Elektronen, die aus der Sourceelektrode 11 injiziert werden, durch den Sourcebereich 4 des n⁺-Typs und den Kanalbereich in dem Basisbereich 3 des p-Typs und erreichen dann die Driftschicht 2 des n^–-Typs. Dadurch fließt ein Strom zwischen der Sourceelektrode 11 und der Drainelektrode 13.
Wenn der MOSFET in einem ausgeschalteten Zustand ist, (z.B. Gatespannung 0 V, Drainspannung 650 V, und Sourcespannung 0 V), ist die Drainelektrode 13 durch eine Spannung, die an die Drainelektrode angelegt ist, umgekehrt vorgespannt. Folglich erstrecken sich Verarmungsschichten von den Grenzflächen, z.B. zwischen jeder der tiefen Schichten 10 des p-Typs und der Driftschicht 2 des n^–-Typs und zwischen der RESURF-Schicht 15 des p-Typs und der Driftschicht 2 des n^–-Typs. In dem Ausführungsbeispiel erstrecken sich die Verarmungsschichten meistens bis zu der Driftschicht 2 des n^–-Typs, weil die tiefen Schichten 10 des p-Typs und die RESURF-Schicht 15 des p-Typs eine Verunreinigungskonzentration haben, die viel höher als die der Driftschicht 2 des n^–-Typs ist.
Weil ferner die tiefen Schichten 10 des p-Typs und die RESURF-Schicht 15 des p-Typs dieselbe Tiefe haben, vereinigen sich Verarmungsschichten, die sich über die Grenzflächen zwischen jeder tiefen Schichten 10 des p-Typs und der Driftschicht 2 des n^–-Typs und zwischen der RESURF-Schicht 15 des p-Typs und der Driftschicht 2 des n^–-Typs erstrecken, sofort, sodass sie sich zu den Schutzringschichten 16 des p-Typs erstrecken. Ähnlich sind die Äquipotentiallinien in den Verarmungsschichten im Wesentlichen horizontal zu der Substratebene unter den tiefen Schichten 10 des p-Typs und der RESURF-Schicht 15 des p-Typs und enden nahe an den Schutzringschichten 16 des p-Typs. Diese Konfiguration ermöglicht es, dass ein Durchbruch an den Schutzringschichten 16 des p-Typs eher als an den tiefen Schichten 10 des p-Typs auftritt, um eine Halbleitereinrichtung mit einer hohen Durchbruchsspannung zu erzielen.
Ein Verfahren zum Herstellen einer SiC-Halbleitereinrichtung mit einem MOSFET einer Grabengatestruktur eines invertierten Typs gemäß dem Ausführungsbeispiel wird nun beschrieben.
[Schritt in 2A]: Eine SiC-Driftschicht 2 des n^–-Typs wird epitaktisch auf der Oberfläche eines SiC-Substrats 1 des n⁺-Typs wachsen gelassen, das im Voraus vorbereitet wurde. Anschließend wird eine Maske 20, die z.B. aus LTO gemacht ist, auf der Oberfläche der Driftschicht 2 des n^–-Typs gebildet. Die Maske 20 wird dann durch Photolithographie in Gebieten geätzt, in denen die tiefen Schichten 10 des p-Typs, eine RESURF-Schicht 15 des p-Typs, und Schutzringschichten 16 des p-Typs zu bilden sind. Eine Verunreinigung (z.B. Bor oder Aluminium) eines p-Leitfähigkeitstyps wird durch die Maske 20 implantiert, um die tiefen Schichten des p-Typs und Schutzringschichten 16 des p-Typs zu vervollständigen. Danach wird die Maske 20 entfernt.
[Schritt in 2B]: Eine Verunreinigungsschicht des p-Typs wird epitaktisch auf der Oberfläche der Driftschicht 2 des n^–-Typs gewachsen, um einen Basisbereich 3 des p-Typs zu bilden.
[Schritt in 2C]: Eine Verunreinigungsschicht des p-Typs mit einer höheren Konzentration an einer Verunreinigung des p-Typs als dem Basisbereich 3 des p-Typs wird epitaktisch auf den Basisbereich 3 des p-Typs wachsen gelassen, um eine Kontaktschicht 5 des p⁺-Typs zu bilden.
[Schritt in 2D]: Eine Maske 21 wird auf dem Basisbereich 3 des p-Typs gebildet und wird dann durch Photolithographie in einem Gebiet geätzt, in dem der Sourcebereich 4 des n⁺-Typs zu bilden ist, wobei das Gebiet breiter ist, als das, in dem eine Grabengatestruktur zu bilden ist. Das Ätzen durch die Maske 21 wird bis zu einer vorbestimmten Tiefe fortgesetzt, um die Kontaktschicht 5 des p⁺-Typs und einen Abschnitt des Basisbereichs 3 des p-Typs zu entfernen, wodurch eine Vertiefung 22 gebildet wird. Der Boden der Vertiefung 22 ist höher als der Boden des Basisbereichs 3 des p-Typs und ist an dem gleichen Niveau wie der Boden des Sourcebereichs 4 des n⁺-Typs, der in einem späteren Schritt gebildet wird. Ferner sollte die Breite der Vertiefung 22 größer als die eines Grabens 6 sein, und die Breite in dem Ausführungsbeispiel ist so eingestellt, dass es einen Abstand zwischen den entfernten Kanten des Sourcebereichs 4 des n⁺-Typs zu dem Graben 6 gibt. Die Maske 21 wird dann entfernt.
[Schritt in 3A]: Eine Verunreinigungsschicht 23 des n-Typs mit einer hohen Verunreinigungskonzentration und einer vorbestimmten Dicke wird epitaktisch auf der Kontaktschicht 5 des p⁺-Typs und auf der Vertiefung 22 wachsen gelassen.
[Schritt in 3B]: In einem Zellbereich und einem peripheren Bereich wird die Verunreinigungsschicht 23 des n-Typs, die auf der Oberfläche der Kontaktschicht 5 des p⁺-Typs gebildet ist, durch chemisch mechanisches Polieren (CMP) entfernt, während der Abschnitt auf der Vertiefung 22 übrig bleibt. Die Verunreinigungsschicht 23 des n-Typs, die in der Vertiefung 22 gebildet ist, fungiert als der Sourcebereich 4 des n⁺-Typs und eine Vertiefung 4a wird auf der Oberfläche des Sourcebereichs 4 des n⁺-Typs gebildet.
[Schritt in 3C]: Eine Ätzmaske 24 wird auf dem Sourcebereich 4 des n⁺-Typs und der Kontaktschicht 5 des p⁺-Typs abgelagert und wird in Bereichen geätzt, in denen eine Vertiefung zum Bilden des Grabens 6 und einer Mesastruktur 14 zu bilden sind. Anschließend wird anisotropes Ätzen durch eine Ätzmaske 24 ausgeführt, um den Graben 6 und die vertiefte Mesastruktur 14 zur gleichen Zeit zu bilden. Die Ätzmaske 24 wird dann entfernt.
Solch ein gleichzeitiges Bilden des Grabens 6 und der Mesastruktur 14 kann die Prozesse zum Bilden des Grabens und der Mesastruktur vereinheitlichen, und dadurch den Herstellprozess vereinfachen. Bei dem Bilden des Grabens 6 ermöglicht es die Vertiefung 4a, die in dem Sourcebereich 4 des n⁺-Typs gebildet ist, dass der Graben 6 an einer Position gebildet wird, die tiefer als die Mesastruktur 14 ist.
Entsprechend wird die Tiefe des Grabens 6, der aus dem Basisbereich 3 in den Driftbereich 2 des n^–-Typs hervorsteht, in dem Zellbereich ohne exzessives Ätzen der RESURF-Schicht 15 des p-Typs und der Schutzringschichten 16 des p-Typs, die auf der unteren Oberfläche der Mesastruktur 14 in dem peripheren Bereich gebildet sind, sichergestellt. Mit anderen Worten kann der Graben 6 mit einer vorbestimmten Tiefe ohne Bilden einer exzessiv tiefen Mesastruktur 14 gebildet werden. Folglich eliminiert dieser Prozess den Bedarf für eine genaue Tiefensteuerung, und stellt eine größere Prozesstoleranz bereit.
[Schritt in 3D]: Nach einem optionalen Schritt zum Modifizieren der inneren Oberfläche des Grabens, wie einer Opferoxidation, wird eine Gateoxidschicht 8 mit einer vorbestimmten Dicke durch z.B. thermische Oxidation über der ganzen Oberfläche des Substrats einschließlich der Oberfläche des Grabens 6 gebildet. Dadurch hat auf dem Sourcebereich 4 des n⁺-Typs die Gateoxidschicht 8 eine Erweiterung 8a deren Form der Form der Vertiefung 4a folgt.
[Schritt in 4A]: Eine Poly-Si-Schicht, die mit einer Verunreinigung des n-Typs dotiert ist, wird auf der Oberfläche der Gateoxidschicht 8 abgelagert. Die Gateoxidschicht 8 und die Gateelektrode 9 werden dann in den Graben 6 durch z.B. einen Rückätzschritt übrig gelassen, sodass die Oberfläche der Gateelektrode 9 bündig mit der unteren Oberfläche der Erweiterung 8a der Gateoxidschicht 8 ist. Dadurch verbleibt die Erweiterung 8a der Gateoxidschicht 8 selbst nach der Bildung der Gateelektrode 9.
[Schritt in 4B]: Die Oberfläche der Gateelektrode 9 wird thermisch oxidiert, sodass die Oberfläche der Gateelektrode 9 mit einer Deckeloxidschicht 9a bedeckt ist. Die Oberfläche der Gateelektrode 9 wird so gebildet, dass sie bündig mit der unteren Oberfläche der Erweiterung 8a ist, und die Dicke der Deckeloxidschicht 9a und die erhöhte Dicke der Oxidschicht der Gateoxidschicht 8 durch diese thermische Oxidation sind im Wesentlichen die selben. Folglich ist die Oberfläche der Deckeloxidschicht 9a im Wesentlichen bündig mit der unteren Oberfläche der Erweiterung 8a. Die Grabengatestruktur wird dadurch gebildet.
[Schritt in 4C]: Eine Zwischenlagenisolationsschicht 12 wird auf der Gateoxidschicht 8 und der Gateelektrode 9 abgelagert. Zum Beispiel wird die Zwischenlagenisolationsschicht 12 mit einer Dicke von ungefähr 0,7 µm durch chemische Verdampfungsablagerung (CVD) abgelagert. Die Zwischenlagenisolationsschicht 12 ist teilweise an einer Position oberhalb der Grabengatestruktur vertieft, weil die Erweiterung 8a auf der Gateoxidschicht 8 verbleibt.
[Schritt in 4D]: Die Zwischenlagenisolationsschicht 12 wird durch eine Ätzmaske (nicht gezeigt) gemustert, um Kontaktlöcher zu bilden, die teilweise den Sourcebereich 4 des n⁺-Typs und die Kontaktschicht 5 des p⁺-Typs zur Zwischenlagenisolationsschicht 12 freilegen, und um andere Kontaktlöcher zu bilden, die teilweise den Zuführabschnitt der Gateelektrode 9 in einem anderen Querschnitt freilegen.
Auch wenn die nachfolgenden Prozesse, die die gleichen wie die herkömmlichen Prozesse sind, nicht in den Zeichnungen gezeigt sind, wird ein Elektrodenmaterial abgelagert, um so die Kontaktlöcher zu füllen, und es wird ein Muster gebildet, um eine Sourceelektrode 11 und eine Gateverdrahtungsschicht zu bilden. Eine Drainelektrode 13 wird auf der Rückseite des Substrats 1 des n⁺-Typs gebildet. Die SiC-Halbleitereinrichtung, die in 1 gezeigt ist, wird dadurch vervollständigt.
In der SiC-Halbleitereinrichtung, die wie oben beschrieben gebildet wurde, ist die Zwischenlagenisolationsschicht 12 auf der Gateoxidschicht 8 mit der Erweiterung 8a gebildet, sodass die Zwischenlagenisolationsschicht 12 eine Vertiefung oberhalb der Erweiterung 8a hat, die niedriger als die anderen Abschnitte ist. Folglich kann das Hervorstehen der Zwischenlagenisolationsschicht 12 (die Höhe der Stufe zwischen der Zwischenlagenisolationsschicht 12 und ihrer Umgebung), die an der Position der Grabengatestruktur nach dem Musterbilden verbleibt, verglichen mit einem Fall ohne die Erweiterung 8a reduziert werden. Die Zwischenlagenisolationsschicht 12 kann durch einen Rückflussprozess nach dem Musterbilden der Zwischenlagenisolationsschicht 12 gerundet sein. Selbst in solch einem Fall kann der resultierende Vorsprung wegen des kleinen ursprünglichen Vorsprungs der Zwischenlagenisolationsschicht 12, der zum Äußeren der Erweiterung 8a hervorsteht, weiter reduziert werden.
Solch ein Prozess kann die Oberflächenflachheit des Elektrodenmaterials zum Bilden der Sourceelektrode 11 und der Gateverdrahtungsschicht 11, die auf der Zwischenlagenisolationsschicht 12 angeordnet sind, und dadurch die Mustergenauigkeit für sie verbessern.
Zweites Ausführungsbeispiel
Ein zweites Ausführungsbeispiel der Erfindung wird nun beschrieben. In dem zweiten Ausführungsbeispiel wird die Struktur der Gateelektrode 9 gegenüber der von dem ersten Ausführungsbeispiel modifiziert und die anderen Teile sind ähnlich zu denen in dem ersten Ausführungsbeispiel. Nur die Differenzen von dem ersten Ausführungsbeispiel werden beschrieben.
Mit Bezug auf 5 ist in dem Ausführungsbeispiel die Oberfläche der Deckelschicht 9a der Gateelektrode 9 bündig mit der Oberfläche der Gateoxidschicht 8 (der oberen Oberfläche der Erweiterung 8a). Eine SiC-Halbleitereinrichtung mit solch einer Struktur wird wie folgt hergestellt:
Nach den in 2A bis 2D und 3A bis 3D gezeigten Prozessen, die in dem ersten Ausführungsbeispiel beschrieben wurden, werden die Prozesse wie in 6A bis 6D gezeigt durchgeführt.
Insbesondere wird in dem in 6A gezeigten Schritt ein Prozess ähnlich zu dem in 4A gezeigten Schritt so durchgeführt, dass die Oberfläche der Gateelektrode 9 zurückgeätzt wird, sodass sie eben mit der Oberfläche der Gateoxidschicht 8 ist. Zum Beispiel wird in dem Fall, in dem die Ätzvorrichtung einen Ätzendpunkt durch Signalbestrahlung an eine geätzte Oberfläche steuert, der Endpunkt basierend auf einem reflektierten Signal von der geätzten Oberfläche gesteuert. In diesem Fall, in dem die Oberfläche der Gateelektrode 9 so gebildet wird, dass sie bündig mit der Oberfläche der Gateoxidschicht 8 ist, führt das Freilegen der Gateoxidschicht 8 zu einer signifikanten Reduktion in einer Oberflächenfläche der Poly-Si-Schicht, die ein konstituierendes Material der Gateelektrode 9 ist, und dadurch zu einer Variation einer Intensität des Signals, das von der geätzten Oberfläche reflektiert wird. Entsprechend ermöglicht das Ende des Zurückätzens basierend auf der Änderung in dem reflektierten Signal von der Oberfläche, dass die Oberfläche der Gateelektrode 9 bündig mit der Oberfläche der Gateoxidschicht 8 ist.
In den folgenden in 6B bis 6D gezeigten Schritten werden Schritte des Bildens z.B. der Deckeloxidschicht 9a, der Zwischenlagenisolationsschicht 12 und der Kontaktlöcher durchgeführt, ähnlich zu den Schritten, die in 4B bis 4D gezeigt sind, die in dem ersten Ausführungsbeispiel beschrieben sind. Die SiC-Halbleitereinrichtung des in 5 gezeigten Ausführungsbeispiels ist dadurch komplettiert.
Dadurch ermöglicht das Zurückätzen der Poly-Si-Schicht zum Bilden der Gateelektrode 9, dass die Oberfläche der Gateelektrode 9 bündig mit der Oberfläche der Gateoxidschicht 8 ist. Entsprechend ist die Oberfläche der Deckeloxidschicht 9a, die in dem nachfolgenden Schritt gebildet wird, der in 6B gezeigt ist, auch im Wesentlichen bündig mit der Oberfläche der Gateoxidschicht 8. Solch eine hohe Oberflächenflachheit reduziert das Bilden der Unebenheit in den nachfolgenden Schritten des Herstellens der Halbleitereinrichtung, führt zu reduzierten Resten, die während des Musterbildens auftreten können, und erlaubt eine Reduktion in einer Merkmalsgröße der Halbleitereinrichtung.
Andere Ausführungsbeispiele
Die oben beschriebenen Ausführungsbeispiele sind nicht so konstruiert, dass sie die Erfindung begrenzen, und können innerhalb des Bereichs der angehängten Patentansprüche modifiziert werden.
Zum Beispiel kann in dem in 3A gezeigten Schritt eine Verunreinigungsschicht 23 des n-Typs mit einer hohen Verunreinigungskonzentration und einer vorbestimmten Dicke epitaktisch auf der Kontaktschicht 5 des p⁺-Typs und auf der Vertiefung 22 wachsen gelassen werden, und die Verunreinigungsschicht 23 des n-Typs wird nur innerhalb der Vertiefung 22 übrig gelassen, um einen Sourcebereich 4 des n⁺-Typs zu bilden. Dieses Ausführungsbeispiel ist ein einfaches Beispiel des Schritts zum Bilden des Sourcebereichs 4 des n⁺-Typs, und irgendein anderer angemessener Schritt kann zum Bilden des Sourcebereichs 4 des n⁺-Typs verwendet werden.
Zum Beispiel wird, nachdem die Vertiefung 22 in dem Schritt, der in 2D gezeigt ist, gebildet ist, eine Verunreinigung des n-Typs durch eine Maske implantiert, die eine Öffnung in dem Gebiet hat, in dem der Sourcebereich 4 des n⁺-Typs zu bilden ist. Alternativ kann die Ätzmaske zum Bilden der Vertiefung 22, die in 2D verwendet wurde, für eine schräge Ionenimplantation einer Verunreinigung des n-Typs verwendet werden, um den Sourcebereich 4 des n⁺-Typs zu bilden. Dieser Prozess ermöglicht es, dass der Sourcebereich 4 des n⁺-Typs durch Selbstausrichtung mit der Vertiefung 22 gebildet wird. Die Vertiefung 4a des Sourcebereichs 4 des n⁺-Typs, die durch Ionenimplantation gebildet wird, ist dieselbe wie die Vertiefung 22, die in dem in 2D gezeigten Schritt gebildet wird.
Die Kontaktschicht 5 des p⁺-Typs wird durch epitaktisches Wachstum in dem in 2C gezeigten Schritt gebildet. Diese Schicht kann auch durch Ionenimplantation einer Verunreinigung des p-Typs in die Oberfläche des Basisbereichs 3 des p-Typs gebildet werden. In diesem Fall kann die Kontaktschicht 5 des p⁺-Typs nach dem Sourcebereich 4 des n⁺-Typs aber nicht vor dem Sourcebereich 4 des n⁺-Typs gebildet werden.
In den obigen Ausführungsbeispielen wird eine Teiloberfläche der Gateelektrode 9 so oxidiert, dass der Teil der Gateelektrode 9 als die Deckeloxidschicht 9a fungiert. Alternativ kann die Oberfläche der Gateelektrode 9 in direktem Kontakt mit der Zwischenlagenisolationsschicht 12 ohne die Deckeloxidschicht 9a sein.
In den obigen Ausführungsbeispielen wird die Gateoxidschicht 8, die als eine Gateisolationsschicht fungiert, durch thermische Oxidation gebildet. Alternativ kann die Isolationsschicht durch ein anderes Verfahren wie z.B. CVD gebildet werden.
In den obigen Ausführungsbeispielen werden Verunreinigungsschichten eines zweiten Leitfähigkeitstyps, d.h. die RESURF-Schicht 15 des p-Typs und die Schutzringschichten 16 des p-Typs gebildet. Stattdessen kann zumindest eine von ihnen in der Erfindung gebildet werden.
In den obigen Ausführungsbeispielen wurde der MOSFET des n-Kanal-Typs, in dem der erste Leitfähigkeitstyp ein n-Typ ist und der zweite Leitfähigkeitstyp ein p-Typ ist, als ein Beispiel beschrieben. Alternativ kann die Erfindung auf ein MOSFET eines p-Kanal-Typs angewendet werden, indem die Leitfähigkeitstypen der jeweiligen Komponenten umgedreht sind. In der obigen Beschreibung wurde der MOSFET der Grabengatestruktur als ein Beispiel beschrieben. Die Erfindung kann auch auf einen bipolaren Transistor mit isoliertem Gate (IGBT) mit der gleichen Grabengatestruktur angewendet werden. In dem IGBT wird nur der Leitfähigkeitstyp des Substrats 1 des n⁺-Typs von n-Typ zu p-Typ in den obigen Ausführungsbeispielen variiert, und andere Strukturen und der Herstellprozess sind ähnlich zu denen in den obigen Ausführungsbeispielen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2011-101036 A [0002]

Claims

Siliziumkarbidhalbleitereinrichtung, gekennzeichnet durch: einen MOSFET mit einem Substrat (1) eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, einer Driftschicht (2) eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei die Driftschicht auf dem Substrat angeordnet ist und eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist, einem Basisbereich (3) eines zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Basisbereich auf der Driftschicht in einem Zellbereich angeordnet ist, einem Sourcebereich (4) eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Sourcebereich auf dem Basisbereich angeordnet ist und eine Verunreinigungskonzentration hat, die höher als die Verunreinigungskonzentration der Driftschicht ist, einer Vielzahl von Gräben (6), wobei jeder der Gräben sich in eine longitudinale Richtung erstreckt und tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich und der Basisbereich auf beiden Seiten der Gräben angeordnet sind, einer tiefen Schicht (10) eines zweiten Leitfähigkeitstyps, wobei die tiefe Schicht in Oberflächenabschnitten der Driftschicht unter dem Basisbereich zwischen zwei benachbarten Gräben angeordnet ist, und die Böden der tiefen Schicht unter dem Boden von jedem der Gräben angeordnet sind, einer Gateisolationsschicht (8), die auf der Oberfläche von jedem der Gräben angeordnet ist, einer Gateelektrode (9), die auf der Gateisolationsschicht in jedem der Gräben angeordnet ist, einer Zwischenlagenisolationsschicht (12), die die Gateelektrode und die Gateisolationsschicht bedeckt, wobei die Zwischenlagenisolationsschicht ein Kontaktloch hat, einer Sourceelektrode (11), die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist, und einer Drainelektrode (13), die auf der Rückseite des Substrats angeordnet ist; und eine periphere Hochdurchbruchsspannungsstruktur mit Verunreinigungsschichten (15, 16) des zweiten Leitfähigkeitstyps an dem Boden einer vertieften Mesastruktur (14), die auf einem peripheren Bereich angeordnet ist, der den Zellbereich umgibt, wobei die Mesastruktur tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich eine erste Vertiefung (4a) hat, jeder der Gräben sich von dem Boden der ersten Vertiefung erstreckt, die Gateisolationsschicht eine Erweiterung (8a) hat, die der Form der ersten Vertiefung folgt, und die obere Oberfläche der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung ist.
Siliziumkarbidhalbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Deckeloxidschicht (9a) durch Oxidation der Gateelektrode gebildet ist und die obere Oberfläche der Deckeloxidschicht der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung ist.
Siliziumkarbidhalbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der MOSFET ein MOSFET eines invertierten Typs ist, wobei ein invertierter Kanalbereich in der Grenzfläche des Basisbereichs mit dem Graben durch Anlegen einer angelegten Spannung an eine Gateelektrode gebildet wird, sodass ein Strom zwischen der Sourceelektrode und der Drainelektrode durch den Sourcebereich und den Driftbereich fließt.
Siliziumkarbidhalbleitereinrichtung, gekennzeichnet durch: einem MOSFET mit einem Substrat (1) eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, einer Driftschicht (2) eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei die Driftschicht auf dem Substrat angeordnet ist und eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist, einem Basisbereich (3) eines zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Basisbereich auf der Driftschicht in einem Zellbereich angeordnet ist, einem Sourcebereich (4) eines ersten Leitfähigkeitstyps mit Siliziumkarbid, wobei der Sourcebereich auf dem Basisbereich angeordnet ist und eine Verunreinigungskonzentration hat, die höher als die Verunreinigungskonzentration der Driftschicht ist, einer Vielzahl von Gräben (6), wobei jeder der Gräben sich in einer Längsrichtung erstreckt und tiefer ist als der Sourcebereich und der Basisbereich, um die Driftschicht zu erreichen, wobei der Sourcebereich und der Basisbereich auf beiden Seiten der Gräben angeordnet sind, einer tiefen Schicht (10) eines zweiten Leitfähigkeitstyps, wobei die tiefe Schicht in Oberflächenabschnitten der Driftschicht unter dem Basisbereich zwischen zwei benachbarten Gräben angeordnet ist und die Böden der tiefen Schicht unter dem Boden von jedem der Gräben angeordnet sind, einer Gateisolationsschicht (8), die auf der Oberfläche von jedem der Gräben angeordnet ist, einer Gateelektrode (9), die auf der Gateisolationsschicht in jedem der Gräben angeordnet ist, einer Zwischenlagenisolationsschicht (12), die die Gateelektrode und die Gateisolationsschicht bedeckt, wobei die Zwischenlagenisolationsschicht ein Kontaktloch hat, einer Sourceelektrode (11), die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist, und einer Drainelektrode (13), die auf der Rückseite des Substrats bereitgestellt ist; und eine periphere Hochdurchbruchsspannungsstruktur mit Verunreinigungsschichten (15, 16) des zweiten Leitfähigkeitstyps, die den Zellbereich umgibt, wobei die Verunreinigungsschichten des zweiten Leitfähigkeitstyps an dem Boden einer vertieften Mesastruktur (14) auf einem peripheren Bereich angeordnet sind, der den Zellbereich umgibt, wobei die Mesastruktur tiefer als der Sourcebereich und der Basisbereich ist, um die Driftschicht zu erreichen, wobei der Sourcebereich eine erste Vertiefung (4a) hat, jeder der Gräben sich von dem Boden der ersten Vertiefung erstreckt, die Gateisolationsschicht eine Erweiterung (8a) hat, die der Form der ersten Vertiefung folgt, und die obere Oberfläche der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung der Gateisolationsschicht ist.
Siliziumkarbidhalbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine Deckeloxidschicht (9a) durch Oxidation der oberen Oberfläche der Gateelektrode gebildet ist, und die obere Oberfläche der Deckeloxidschicht der Gateelektrode eben mit oder unterhalb der oberen Oberfläche der Erweiterung der Gateisolationsschicht ist.
Siliziumkarbidhalbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, dass der MOSFET ein MOSFET eines invertierten Typs ist, wobei ein invertierter Kanalbereich in der Grenzfläche des Basisbereichs mit dem Graben durch Steuerung einer angelegten Spannung an eine Gateelektrode gebildet wird, sodass ein Strom zwischen der Sourceelektrode und der Drainelektrode durch den Sourcebereich und den Driftbereich fließt.
Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung, gekennzeichnet durch: (a) Bilden einer Driftschicht (2) eines ersten Leitfähigkeitstyps mit Siliziumkarbid auf einem Substrat (1) eines ersten oder zweiten Leitfähigkeitstyps mit Siliziumkarbid, wobei die Driftschicht eine Verunreinigungskonzentration hat, die niedriger als die Verunreinigungskonzentration des Substrats ist; (b) Bilden einer tiefen Schicht (10) eines zweiten Leitfähigkeitstyps auf einem Oberflächenabschnitt der Driftschicht in einem Zellbereich und Verunreinigungsschichten (15, 16) des zweiten Leitfähigkeitstyps, die den Zellbereich in einem peripheren Bereich umgeben, der den Zellbereich umgibt; (c) Bilden eines Basisbereichs (3) eines zweiten Leitfähigkeitstyps mit Siliziumkarbid auf der tiefen Schicht, den Verunreinigungsschichten des zweiten Leitfähigkeitstyps und der Driftschicht; (d) Bilden einer ersten Vertiefung (22) in dem Basisbereich, Bilden einer Verunreinigungsschicht (23) eines ersten Leitfähigkeitstyps mit Siliziumkarbid auf dem Basisbereich und der ersten Vertiefung und dann Entfernen der Verunreinigungsschicht des ersten Leitfähigkeitstyps außer dem Abschnitt auf der ersten Vertiefung, um so einen Sourcebereich (4) auf der ersten Vertiefung und einer zweiten Vertiefung (4a) auf der Oberfläche des Sourcebereichs übrig zu lassen, wobei die Verunreinigungsschicht des ersten Leitfähigkeitstyps eine Verunreinigungskonzentration hat, die höher ist als die der Driftschicht; (e) Bilden eines Grabens (6), der sich von der unteren Oberfläche der zweiten Vertiefung in dem Sourcebereich durch den Basisbereich zu der Driftschicht erstreckt und eine longitudinale Richtung entlang einer Erweiterungsrichtung der tiefen Schicht hat, sodass der Graben flacher als die tiefe Schicht ist, und zur gleichen Zeit Bilden einer vertieften Mesastruktur (14) durch Entfernen des Basisbereichs in dem peripheren Bereich, um die Driftschicht freizulegen, sodass eine periphere Hochdurchbruchsspannungsstruktur mit den Verunreinigungsschichten des zweiten Leitfähigkeitstyps auf dem Boden der vertieften Mesastruktur (14) angeordnet ist; (f) Bilden einer Gateisolationsschicht (8) mit einer Erweiterung (8a), die der Form der zweiten Vertiefung in dem Graben einschließlich der Oberfläche der zweiten Vertiefung folgt; (g) Bilden einer Gateelektrode (9) auf der Gateisolationsschicht in dem Graben; (h) Bilden einer Zwischenlagenisolationsschicht (12), die die Gateelektrode und die Gateisolationsschicht bedeckt; (i) Bilden eines Kontaktlochs in der Zwischenlagenisolationsschicht und einer Sourceelektrode (11), die elektrisch mit dem Sourcebereich und dem Basisbereich durch das Kontaktloch verbunden ist; und (j) Bilden einer Drainelektrode (13) auf der Rückseite des Substrats (1).
Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, dass in Schritt (g), die Gateelektrode so gebildet wird, dass die Bodenoberfläche der Erweiterung bündig mit der oberen Oberfläche der Gateelektrode ist.
Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung nach Anspruch 8, dadurch gekennzeichnet, dass Schritt (g) ein Oxidieren der oberen Oberfläche der Gateelektrode enthält, um eine Deckeloxidschicht (9a) zu bilden, sodass die obere Oberfläche der Deckeloxidschicht der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung ist.
Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, dass in Schritt (g) die Gateelektrode so gebildet wird, dass die obere Oberfläche der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung der Gateisolationsschicht ist.
Verfahren zum Herstellen einer Siliziumkarbidhalbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, dass Schritt (g) ein Oxidieren der oberen Oberfläche der Gateelektrode enthält, um eine Deckeloxidschicht (9a) so zu bilden, dass die obere Oberfläche der Deckeloxidschicht der Gateelektrode bündig mit oder unterhalb der oberen Oberfläche der Erweiterung der Gateisolationsschicht ist.