JP2023078717A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチの開口端部に電界集中が発生することを抑制しつつ、第１電極の接続不良が発生することを抑制する。
【解決手段】トレンチ１６を形成することでは、半導体基板１０の一面１０ａ上にマスク３０を配置することと、半導体基板１０のうちのトレンチ１６が形成される形成予定領域が露出するように、マスク３０をパターニングすることと、マスク３０を用いてエッチングを行うことにより、半導体基板１０にトレンチ１６を形成することと、マスク３０を配置した状態でトレンチの開口端部１６ａに丸め部１６０を形成することと、を行う。そして、トレンチ１６の開口端部１６ａに丸め部１６０を形成することでは、マスク３０の方が半導体基板１０より選択比が高くなる条件でエッチングを行う。
【選択図】図２Ｆ

Description

本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。

従来より、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistorの略）等の半導体素子が形成された半導体装置が提案されている。具体的には、この半導体装置は、ドリフト層を有する半導体基板を備え、半導体基板の一面側にベース層が形成されていると共に、ベース層の表層部にソース領域が形成されている。また、半導体基板には、ソース領域およびベース層を貫通し、半導体基板の面方向における一方向に沿って延設された複数のトレンチが形成されている。そして、トレンチにゲート絶縁膜およびゲート電極が配置されることでトレンチゲート構造が構成されている。

半導体基板の他面側には、ドレイン領域が配置されている。そして、半導体基板の一面側には、ソース領域およびベース層と電気的に接続されるように第１電極が配置されている。半導体基板の他面側には、ドレイン領域と電気的に接続されるように第２電極が配置されている。

上記のような半導体装置では、トレンチの開口端部に電界集中が発生し易い。このため、例えば、特許文献１には、トレンチの開口端部に丸め部を形成することが提案されている。

具体的には、この方法では、半導体基板の一面上にマスクを形成し、半導体基板のトレンチを形成する部分が露出するように、マスクをパターニングして開口部を形成する。続いて、マスクを用いて異方性エッチング等を行い、半導体基板にトレンチを形成する。次に、マスクの開口部を広くする処理を行い、トレンチの開口端部をマスクから露出させる。その後、等方性エッチングを行ってトレンチの開口端部に丸め部を形成する。なお、丸め部を形成する際の等方性エッチングは、半導体基板の方がマスクよりも選択比が高くなる条件で行われる。

特開２０１２－４３６０号公報

ところで、上記のような半導体装置では、隣合うトレンチの間の長さを短くすることでオン抵抗の低減を図ることが検討されている。しかしながら、上記のようにトレンチの開口端部に丸め部を形成すると、半導体基板の選択比が高い等方性エッチングであるため、半導体基板の一面のうちのマスクから露出する部分も全体的に除去され易い。また、上記のようにトレンチの開口端部に丸め部を形成すると、半導体基板の選択比が高い等方性エッチングであるため、半導体基板のうちのマスクの開口部近傍に位置する部分も除去される可能性がある。つまり、トレンチの開口端部が全体的に広げられる可能性がある。このため、半導体基板の一面のうちの隣合うトレンチの間に位置する部分が少なくなり、第１電極とソース領域等との接続性が低下して接続不良が発生する可能性がある。

本発明は上記点に鑑み、トレンチの開口端部に電界集中が発生することを抑制しつつ、第１電極の接続不良が発生することを抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための請求項１では、複数のトレンチゲート構造を有する半導体装置の製造方法であって、一面（１０ａ）を有する半導体基板（１０）を用意することと、一面側から、半導体基板の面方向における一方向を長手方向としたトレンチ（１６）を形成することと、トレンチにゲート絶縁膜（１７）およびゲート電極（１８）を配置して複数のトレンチゲート構造を形成することと、を行う。そして、トレンチを形成することでは、半導体基板の一面上にマスク（３０）を配置することと、半導体基板のうちのトレンチが形成される形成予定領域が露出するように、マスクをパターニングして開口部（３１）を形成することと、マスクを用いてエッチングを行うことにより、半導体基板にトレンチを形成することと、マスクを配置した状態でエッチングを行うことにより、トレンチの開口端部（１６ａ）に丸め部（１６０）を形成することと、を行い、トレンチの開口端部に丸め部を形成することでは、マスクの方が半導体基板より選択比が高くなる条件でエッチングを行う。

これによれば、マスクの方が半導体基板よりも選択比が高い条件でエッチングを行って丸め部を形成している。このため、丸め部を形成する際に半導体基板の一面が削られ難くなり、トレンチの間に位置する半導体基板の一面が少なくなることを抑制できる。したがって、第１電極と半導体基板の一面との接続不良が発生することを抑制できる。また、トレンチの開口端部に丸め部を形成するため、トレンチの開口端部に電界集中が発生することを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の斜視断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図２Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 ウェハ状の半導体基板を示す平面図である。 トレンチの深さを示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。また、本実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されている炭化珪素（以下では、ＳｉＣともいう）半導体装置について説明する。なお、本実施形態では、ＭＯＳＦＥＴが形成されているセル領域の構成について説明するが、実際のＳｉＣ半導体装置には、セル領域を囲むように、ＦＬＲ（Field Limiting Ringの略）構造等が形成された外周領域が備えられている。

以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。

ＳｉＣ半導体装置は、図１に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、高濃度層に相当している。

基板１１の表面上には、ＳｉＣで構成される、ｎ^－型のドリフト層１２およびｐ型のベース層１３が順にエピタキシャル成長させられている。そして、ベース層１３の表層部には、ｎ^＋型のソース領域１４およびｐ^＋型のコンタクト領域１５が形成されている。本実施形態では、ソース領域１４およびコンタクト領域１５は、後述するトレンチ１６の長手方向（すなわち、Ｙ軸方向）に沿って交互に形成されている。なお、本実施形態では、ソース領域１４が不純物領域に相当している。

ドリフト層１２は、例えば、ｎ型不純物濃度が０．５～２．０×１０^１６／ｃｍ^３とされ、厚さが５～１４μｍとされている。ベース層１３は、チャネル領域が形成される部分であり、例えば、ｐ型不純物濃度が３．０×１０^１７／ｃｍ^３程度とされ、厚さが０．５～２μｍとされている。ソース領域１４は、ドリフト層１２よりも高不純物濃度とされ、例えば、表層部におけるｎ型不純物濃度が２．５×１０^１８～１．０×１０^１９／ｃｍ^３、厚さが０．５～２μｍとされている。コンタクト領域１５は、ベース層１３よりも高不純物濃度とされ、ｐ型不純物濃度が１．０×１０^１８～１．０×１０^２０／ｃｍ^３とされている。なお、ドリフト層１２、ベース層１３、ソース領域１４、およびコンタクト領域１５の不純物濃度および膜厚は、任意であり、上記に限定されるものではない。

本実施形態では、以上のように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４、コンタクト領域１５等を含んで半導体基板１０が構成されている。そして、本実施形態では、半導体基板１０の一面１０ａがソース領域１４やコンタクト領域１５で構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。

半導体基板１０には、ソース領域１４、コンタクト領域１５、およびベース層１３を貫通してドリフト層１２に達するように複数本のトレンチ１６が形成されている。具体的には、複数本のトレンチ１６は、Ｙ軸方向に沿って延びるように延設されると共に、Ｘ軸方向に等間隔で並べられてストライプ状となるように形成されている。また、各トレンチ１６には、開口端部１６ａに丸め部１６０が形成されている。

そして、トレンチ１６には、内壁面にゲート絶縁膜１７が形成され、ゲート絶縁膜１７上には、ドープトＰｏｌｙ－Ｓｉ等によって構成されるゲート電極１８が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜１７は、トレンチ１６の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法を行うことで形成される。そして、ゲート絶縁膜１７は、厚さがトレンチ１６の側面側および底面側で共に１００ｎｍ程度とされている。

ここで、本実施形態のＳｉＣ半導体装置では、トレンチ１６の開口端部１６ａ側にはゲート絶縁膜１７およびゲート電極１８が配置されていない。具体的には、トレンチ１６の側面において、半導体基板１０の一面１０ａ側からＺ軸方向に沿ったソース領域１４およびコンタクト領域１５の途中位置までは、ゲート絶縁膜１７およびゲート電極１８が配置されていない。つまり、トレンチ１６の側面における開口端部１６ａの部分は、ゲート絶縁膜１７およびゲート電極１８から露出した状態となっている。なお、ゲート絶縁膜１７およびゲート電極１８は、例えば、トレンチ１６の長手方向における端部等において、トレンチ１６の開口端部１６ａにも形成されて半導体基板１０の一面１０ａ上まで引き出されている。そして、半導体基板１０の一面１０ａ上まで引き出されたゲート電極１８は、図示しないゲート配線等と電気的に接続されている。

トレンチ１６の開口端部１６ａ側には、ゲート電極１８やゲート絶縁膜１７等を覆うように、層間絶縁膜１９が形成されている。但し、本実施形態の層間絶縁膜１９は、トレンチ１６内のみに配置されており、半導体基板１０の一面１０ａには形成されていない。本実施形態では、このように層間絶縁膜１９を配置することにより、次のようなＳｉＣ半導体装置と比較して、隣合うトレンチ１６の間隔を狭くし易くできる。すなわち、本実施形態のＳｉＣ半導体装置では、層間絶縁膜１９を半導体基板１０の一面１０ａ上に配置すると共にコンタクトホールを形成してソース領域１４およびコンタクト領域１５を露出させる場合と比較して、隣合うトレンチ１６の間隔を狭くし易くできる。なお、層間絶縁膜１９は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

半導体基板１０の一面１０ａ上には、ソース領域１４およびコンタクト領域１５と電気的に接続される上部電極２０が形成されている。なお、本実施形態では、上部電極２０が第１電極に相当している。

本実施形態の上部電極２０は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域１５）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２１が形成されている。なお、本実施形態では、下部電極２１が第２電極に相当している。

本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。なお、本実施形態では、ｎ型、ｎ^＋型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。

このようなＳｉＣ半導体装置は、ゲート電極１８に印加されるゲート電圧が絶縁ゲート構造の閾値電圧以上とされると、上部電極２０と下部電極２１との間に電流が流れるオン状態となる。また、このようなＳｉＣ半導体装置は、ゲート電極１８に印加されるゲート電圧が閾値電圧未満とされると、上部電極２０と下部電極２１との間に電流が流れないオフ状態となる。

次に、上記ＳｉＣ半導体装置の製造方法について、図２Ａ～図２Ｆを参照して説明する。なお、図２Ａ～図２Ｆは、図１におけるＹ軸方向を法線方向とする断面図である。

まず、図２Ａに示されるように、基板１１、ドリフト層１２、ベース層１３、ソース領域１４、コンタクト領域１５を有する半導体基板１０を用意する。なお、本実施形態では、半導体基板１０として、図３に示されるように、各チップ形成領域ＲがダイシングラインＤＬで区画されたウェハ状の半導体基板１０を用意する。そして、図２Ａ～図２Ｆでは、１つのチップ形成領域Ｒにおける半導体基板１０の断面を示している。また、コンタクト領域１５は、図２Ａとは別断面に形成されている。

次に、図２Ｂに示されるように、半導体基板１０の一面１０ａ上に、マスク３０およびレジスト４０を順に配置する。なお、本実施形態のマスク３０は、例えば、ＣＶＤ（Chemical Vapor Depositionの略）法等で形成されるＳｉＯ_２（すなわち、酸化膜）等で構成される。

続いて、図２Ｃに示されるように、フォトリソグラフィおよびエッチング等を行い、半導体基板１０のうちのトレンチ１６が形成される形成予定領域が露出するように、マスク３０をパターニングして開口部３１を形成する。

そして、図２Ｄに示されるように、アッシング等によってレジスト４０を除去した後、マスク３０を用いた異方性エッチング等を行って半導体基板１０にトレンチ１６を形成する。なお、ここでの異方性エッチングは、半導体基板１０の方がマスク３０よりも選択比が高くなる条件で行う。また、この工程が終了した後では、トレンチ１６の開口端部１６ａがマスク３０によって露出していない状態となっている。

続いて、図２Ｅに示されるように、ウェットエッチングを行い、マスク３０の開口部３１を広げてトレンチ１６の開口端部１６ａを露出させる。言い換えると、マスク３０の開口部３１を後退させてトレンチ１６の開口端部１６ａを露出させる。この際、本実施形態では、半導体基板１０が削れ難いように、マスク３０の方が半導体基板１０よりも選択比が高くなる条件でウェットエッチングを行う。

そして、図２Ｆに示されるように、マスク３０を用いたエッチングを行ってトレンチ１６の開口端部１６ａに丸め部１６０を形成する。本実施形態では、マスク３０の方が半導体基板１０よりも選択比が高くなる条件で異方性エッチングを行うことでトレンチ１６の開口端部１６ａに丸め部１６０を形成する。つまり、半導体基板１０が削れ難い条件で異方性エッチングを行ってトレンチ１６の開口端部１６ａに丸め部１６０を形成する。これにより、開口端部１６ａのみを僅かに除去することで構成される丸め部１６０が形成される。また、この工程では、半導体基板１０が削れ難い条件で行われるため、開口端部１６ａの近傍のみを露出させることにより、半導体基板１０の一面１０ａが削られ難くなり、トレンチ１６の間に位置する半導体基板１０の一面１０ａが少なくなることを抑制できる。但し、この工程では、後述するように、トレンチ１６の底面も少し除去される。

なお、異方性エッチングを行う場合には、例えば、ＣＦ系のガスおよびＳＦ系のガスを含む混合ガスをエッチングガスとし、ＣＦ系のガスおよびＳＦ系のガスの流量を調整することで選択比を調整することができる。詳しくは、ＣＦ系のガスの流量を多くすることでＳｉＯ_２（すなわち、マスク３０）の選択比を高くでき、ＳＦ系ガスの流量を多くすることでＳｉＣ（すなわち、半導体基板１０）の選択比を高くできる。このため、本実施形態では、ＣＦ系のガスの流量を多くすることにより、ＳｉＯ_２の方がＳｉＣよりも選択比が高くなるようにする。

ここで、本実施形態では、ウェハ状の半導体基板１０を用いており、本発明者らは図４に示される結果を得た。なお、図４は、図３中のIV－IV線に沿ったトレンチ１６の深さを示している。

具体的には、図４に示されるように、図２Ｄの工程にてトレンチ１６を形成する場合には、ウェハの外縁部にエッチングガスが流れ易いため、ウェハの外縁部ほどトレンチ１６が深くなることが確認された。つまり、トレンチ１６を形成する場合には、ウェハの外縁部ほど半導体基板１０が削れ易いことが確認された。一方、図２Ｆの工程にてトレンチ１６の開口端部１６ａに丸め部１６０を形成する場合には、明確な理由が明らかではないが、ウェハの中心ほどトレンチ１６の底面が削れ易い（すなわち、トレンチ１６が深くなり易い）ことが確認された。すなわち、トレンチ１６を形成することと、トレンチ１６の開口端部１６ａに丸め部１６０を形成することでは、半導体基板１０の削れ易い部分が逆になっていることが確認された。このため、本実施形態では、上記のようにトレンチ１６を形成することと、トレンチ１６の開口端部１６ａに丸め部１６０を形成することとを行うことにより、ウェハの面内におけるトレンチ１６の最終深さのばらつきを低減できる。

その後は、特に図示しないが、エッチング等によってマスク３０を除去し、一般的な半導体製造プロセスを行って、ゲート絶縁膜１７、ゲート電極１８、層間絶縁膜１９、上部電極２０、下部電極２１等を形成することにより、上記ＳｉＣ半導体装置が製造される。

以上説明した本実施形態によれば、マスク３０の方が半導体基板１０よりも選択比が高い条件でエッチングを行って丸め部１６０を形成している。このため、半導体基板１０の一面１０ａが削られ難くなり、トレンチ１６の間に位置する半導体基板１０の一面１０ａが少なくなることを抑制できる。つまり、半導体基板１０の一面１０ａから露出するソース領域１４およびコンタクト領域１５が少なくなることを抑制できる。したがって、上部電極２０とソース領域１４およびコンタクト領域１５との間で接続不良が発生することを抑制できる。また、半導体基板１０の一面１０ａから露出するソース領域１４およびコンタクト領域１５が少なくなることを抑制できるため、隣合うトレンチ１６の間の長さを短くしてオン抵抗の低減を図ることができる。そして、トレンチ１６の開口端部１６ａに丸め部１６０を形成するため、トレンチ１６の開口端部１６ａに電界集中が発生することを抑制できる。

（１）本実施形態では、トレンチ１６の開口端部１６ａに丸め部１６０を形成することでは、異方性エッチングを行う。このため、トレンチ１６の側面が損傷することを抑制できる。また、マスク３０の下方の部分まで削られ難くなり、さらに半導体基板１０の一面１０ａから露出するソース領域１４およびコンタクト領域１５が少なくなることを抑制できる。

（２）本実施形態では、半導体基板１０としてウェハ状のものを用いている。そして、トレンチ１６を形成することでは、半導体基板１０の方がマスク３０よりも選択比が高くなる条件で異方性エッチングを行う。また、トレンチ１６の開口端部１６ａに丸め部１６０を形成することでは、マスク３０の方が半導体基板１０よりも選択比が高くなる条件で異方性エッチングを行う。このため、トレンチ１６を形成することと、トレンチ１６の開口端部１６ａに丸め部１６０を形成することとにおいて、半導体基板１０の削れ易い部分が逆となる。したがって、ウェハの面内におけるトレンチ１６の最終深さがばらつくことを低減できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、トレンチ１６の開口端部１６ａに丸め部１６０を形成する際のエッチングを変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図２Ｄの工程を行ってトレンチ１６を形成した後、図２Ｅの工程を行わずに、そのまま図２Ｆの工程を行ってトレンチ１６の開口端部１６ａに丸め部１６０を形成する。具体的には、本実施形態では、ＣＤＥ（Chemical. Dry Etchingの略）等の等方性エッチングを行ってトレンチ１６の開口端部１６ａに丸め部１６０を形成する。なお、この工程においても、マスク３０の方が半導体基板１０よりも選択比が高くなる条件で等方性エッチングを行う。この際、マスク３０は開口部３１側から除去され易いため、図２Ｆに示されるように、マスク３０の開口部側から除去されてトレンチ１６の開口端部１６ａに丸め部１６０が形成される。この場合、マスク３０の方が半導体基板１０よりも選択比が高くなる条件とされているため、開口端部１６ａの角部のみを僅かに除去することで構成される丸め部１６０を形成できる。また、マスク３０の方が半導体基板１０よりも選択比が高くなる条件とされているため、等方性エッチングで半導体基板１０のうちのマスク３０の下方に位置する部分が削られることを抑制できる。なお、ＣＤＥにおいても、エッチングガスの流量を適宜調整することにより、マスク３０の方が半導体基板１０よりも選択比が高くなる条件に容易に調整できる。

その後は、上記第１実施形態と同様に、マスク３０を除去し、ゲート絶縁膜１７等を形成することでＳｉＣ半導体装置が製造される。

以上説明した本実施形態によれば、マスク３０の方が半導体基板１０よりも選択比が高い条件でエッチングを行って丸め部１６０を形成しているため、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、トレンチ１６の開口端部１６ａに丸め部１６０を形成することでは、トレンチ１６を形成する際のマスク３０をそのまま用いて等方性エッチングを行う。このため、トレンチ１６の開口端部１６ａを広げる処理を行う必要がなく、製造工程の簡略化を図ることができる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、これは一例を示したに過ぎず、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしてもよい。さらに、ＳｉＣ半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記各実施形態におけるｎ^＋型の基板１１をｐ^＋型のコレクタ層に変更する以外は、上記各実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

また、上記第１実施形態では、半導体基板１０をＳｉＣで構成した例について説明した。しかしながら、半導体基板１０は、シリコン基板や他の化合物半導体基板等を用いて構成されていてもよい。

１０ 半導体基板
１０ａ 一面
１６ トレンチ
１６ａ 開口端部
１７ ゲート絶縁膜
１８ ゲート電極
１６０ 丸め部

Claims (5)

1. 複数のトレンチゲート構造を有する半導体装置の製造方法であって、
   一面（１０ａ）を有する半導体基板（１０）を用意することと、
   前記一面側から、前記半導体基板の面方向における一方向を長手方向としたトレンチ（１６）を形成することと、
   前記トレンチにゲート絶縁膜（１７）およびゲート電極（１８）を配置して前記複数のトレンチゲート構造を形成することと、を行い、
   前記トレンチを形成することでは、
   前記半導体基板の一面上にマスク（３０）を配置することと、
   前記半導体基板のうちの前記トレンチが形成される形成予定領域が露出するように、前記マスクをパターニングして開口部（３１）を形成することと、
   前記マスクを用いてエッチングを行うことにより、前記半導体基板に前記トレンチを形成することと、
   前記マスクを配置した状態でエッチングを行うことにより、前記トレンチの開口端部（１６ａ）に丸め部（１６０）を形成することと、を行い、
   前記トレンチの開口端部に丸め部を形成することでは、前記マスクの方が前記半導体基板より選択比が高くなる条件で前記エッチングを行う半導体装置の製造方法。
2. 前記丸め部を形成することでは、前記マスクの開口部を広げて前記トレンチの開口端部を露出させることと、前記マスクの方が前記半導体基板より選択比が高くなる条件で異方性エッチングを行うことで前記丸め部を形成することと、を行う請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板を用意することでは、複数のチップ形成領域（Ｒ）がダイシングライン（ＤＬ）で区画されたウェハ状の前記半導体基板を用意し、
   前記トレンチを形成することでは、前記半導体基板の方が前記マスクより選択比が高くなる条件で異方性エッチングを行う請求項２に記載の半導体装置の製造方法。
4. 前記丸め部を形成することでは、前記トレンチを形成することの際の前記マスクをそのまま用い、前記マスクの方が前記半導体基板より選択比が高くなる条件で等方性エッチングを行うことで前記丸め部を形成する請求項１に記載の半導体装置の製造方法。
5. 前記半導体基板を用意することでは、第１導電型または第２導電型の基板（１１）と、前記基板上に配置された第１導電型のドリフト層（１２）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１３）と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（１４）と、を有し、前記一面側が前記ベース層側の面で構成され、炭化珪素で構成される前記半導体基板を用意し、
   前記トレンチを形成することでは、前記不純物領域および前記ベース層を貫通して前記ドリフト層に達する前記トレンチを形成する請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。

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