CN118380459A - 电力电子器件的终端结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种电力电子器件的终端结构及其制备方法。该电力电子器件的终端结构包括第一导电类型衬底、第一导电类型外延层，第二导电类型结区、第二导电类型扩展区，第一沟槽、第二沟槽，钝化层，阳极电极，阴极电极。于器件终端区形成N个间隔分布的第一沟槽和第二沟槽，于第一沟槽和第二沟槽的周围形成完全包裹第一沟槽和第二沟槽的第二导电类型扩展区，在具备较小的终端芯片面积的同时，显著提升了终端区等势线的均匀程度，大幅提高了终端结构的效率，有效确保了器件的耐压能力。本发明同时公开了所述器件结构的制备方法。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种电力电子器件的终端结构及其制备方法。
背景技术
除了有源区的元胞设计外，电力电子芯片的耐压设计还必须考虑终端区结构。电力电子芯片的终端通常为球面结或柱面结，如果不进行特殊的终端结构设计，曲率效应会导致终端区的击穿电压远低于元胞区平行平面结的击穿电压，致使器件的实际耐压远低于设计值。
电力电子器件常用的终端结构包括场限环、场板和结终端延展结构等。场限环由于其较为简单的设计与制造工艺，在不同电压等级的电力电子芯片中已得到广泛使用。然而该结构占用芯片面积很大，且对界面电荷较为敏感。
现有的沟槽终端结构如图3所示，在终端区设置填有介质并间隔分布的N个沟槽，该结构可以大幅降低终端结构占用的芯片面积，然而终端区沟槽侧壁或底部的介质层与半导体界面处的等势线分布往往不够均匀，以致于该区域容易提前击穿。单一沟槽终端结构的击穿电压远低于理想平行平面结击穿电压的问题限制了该结构的应用。
发明内容
针对上述电力电子器件终端结构的不足，本发明提供一种电力电子器件的终端结构及其制备方法。本发明的目的是在尽量减小终端区芯片面积的同时，解决沟槽终端结构容易提前击穿的问题，确保器件的耐压能力。
电力电子器件的终端结构，包括，
阴极电极；
第一导电类型衬底，位于所述阴极电极之上；
第一导电类型外延层，位于所述第一导电类型衬底之上；
第二导电类型结区，位于所述第一导电类型外延层之中；
第一沟槽，位于所述第一导电类型外延层之中，贯穿所述第二导电类型结区，共N个；
第二沟槽，位于所述第一导电类型外延层之中，与所述第一沟槽底部相连通，共N个，第二沟槽的宽度小于第一沟槽的宽度；
第二导电类型扩展区，位于第一沟槽的侧壁、第二沟槽的侧壁及底部；
钝化层，位于所述第一导电类型外延层之上以及第一沟槽、第二沟槽之中，完全填覆第一沟槽和第二沟槽；
阳极电极，位于所述钝化层的一侧及之上。
电力电子器件的终端结构的制备方法，包括以下步骤：
步骤1.在第一导电类型衬底之上通过外延工艺形成第一导电类型外延层；
步骤2.在第一导电类型外延层之中形成第二导电类型结区；
步骤3.对第一导电类型外延层进行刻蚀，形成间隔分布的第一沟槽；
步骤4.对第一沟槽的底部进行刻蚀，形成第二沟槽；第二沟槽的宽度小于第一沟槽的宽度；
步骤5.在第一沟槽的侧壁、第二沟槽的侧壁及底部形成第二导电类型扩展区；
步骤6. 于第一导电类型外延层之上、第一沟槽和第二沟槽之中形成钝化层；
步骤7. 于钝化层的一侧及之上形成阳极电极，于第一导电类型衬底的底部形成阴极电极。
本发明采用上述技术方案，具有如下有益效果：
本发明提出的电力电子器件的终端结构及其制备方法，于终端区形成N个间隔分布、各自连通的第一沟槽和第二沟槽，并于第一沟槽和第二沟槽的周围形成完全包裹第一沟槽和第二沟槽的第二导电类型扩展区，大幅延展了主结耗尽区，显著改善了沟槽附近等势线的均匀程度，进而减小了终端区的峰值电场。在具备沟槽终端结构占用芯片面积较小的优势的同时，解决了介质层和半导体界面提前击穿的问题，确保了器件耐压符合设计目标。
附图说明
图1为实施例1的电力电子器件的终端结构示意图；
图2为实施例2的电力电子器件的终端结构示意图；
图3为现有的电力电子器件的沟槽终端结构示意图；
图4~图10为实施例1的电力电子器件的终端结构的制备方法流程示意图；
附图标记说明：1、阴极电极；2、第一导电类型衬底；3、第一导电类型外延层；4、第二导电类型扩展区；5、第二沟槽；6、第一沟槽；7、第二导电类型结区；8、钝化层；9、阳极电极；10、沟槽；101、主结区；102、终端区。
具体实施方式
以下结合实施例对本发明作进一步的描述，实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外,在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
本实施例的一种电力电子器件的终端结构，如图1所示，包括，阴极电极1；位于阴极电极1之上的第一导电类型衬底2，第一导电类型衬底2为4H-SiC衬底；位于第一导电类型衬底2上的第一导电类型外延层3，第一导电类型外延层3为4H-SiC外延层，第一导电类型衬底的掺杂浓度为1e19cm-3~ 5e20cm-3；第一导电类型外延层3的掺杂浓度为1e14cm-3~1e17cm-3；在本发明的其他实施例中，器件采用的半导体材料可以是3C-SiC、4H-SiC或6H-SiC。第一导电类型衬底2和第一导电类型外延层3采用的材料相同。
位于第一导电类型外延层3之中的第二导电类型结区7，第二导电类型结区7的深度为0.4µm ~ 1.5µm，掺杂浓度为5e16cm-3~ 5e18cm-3；
贯穿第二导电类型结区7并延伸入第一导电类型外延层3之中的N个间隔分布的第一沟槽6，第一沟槽6宽度为0.5µm ~ 2.0µm，第一沟槽6的深度为0.7µm ~ 2.5µm；位于第一导电类型外延层3之中的N个间隔分布的、与第一沟槽6底部相连通的N个第二沟槽5，第二沟槽5的宽度小于第一沟槽6的宽度；第二沟槽5的宽度为0.3µm ~ 1.6µm，第二沟槽5的深度为0.2µm ~ 1.5µm；
距离有源区最近的第一沟槽为第一个第一沟槽，距离有源区次近的第一沟槽为第二个第一沟槽，以此类推，距离有源区最远的第一沟槽为第N个第一沟槽。第一个第一沟槽和第二个第一沟槽的间距为D1，第二个第一沟槽和第三个第一沟槽的间距为D2，以此类推，第N-1个第一沟槽和第N个第一沟槽的间距为DN-1，D1、D2、乃至DN-1的数值相同或不同。
位于第一沟槽的侧壁、第二沟槽的侧壁及底部的第二导电类型扩展区4；所述第二导电类型扩展区完全包裹所述第一沟槽和第二沟槽，第二导电类型扩展区的掺杂浓度为5e16cm-3~ 5e18cm-3。
位于第一导电类型外延层3之上、第一沟槽6和第二沟槽5之中的钝化层8，钝化层8完全填覆第一沟槽6和第二沟槽5；钝化层材料可以是氧化硅、氮化硅、硼磷硅玻璃、氧化铝、蓝宝石、氧化铪等。
位于钝化层8一侧及之上的阳极电极9，阴极电极、阳极电极材料可以是Ti、Al、Ni、Pt等金属中的一种或多种组合。第一导电类型为N型或P型，第二导电类型为P型或N型。
本实施例中上述电力电子器件的终端结构的制备方法，如图4~图10所示，包括以下步骤：
步骤1. 在第一导电类型衬底2上形成第一导电类型外延层3；如图4所示，在第一导电类型衬底2上通过外延生长形成第一导电类型外延层3，第一导电类型外延层3的掺杂浓度为1e14cm-3~ 1e17cm-3；
步骤2. 在第一导电类型外延层3上形成第二导电类型结区7；如图5所示，通过化学气相沉积工艺、光刻工艺及刻蚀工艺在步骤1制备而得的器件表面形成图形化的离子注入掩膜层，利用离子注入掩膜层对器件表面进行离子注入，形成第二导电类型结区7，第二导电类型结区7的深度为0.4µm ~ 1.5µm，掺杂浓度为5e16cm-3~ 5e18cm-3，随后去除离子注入掩膜层；
步骤3. 形成贯穿第二导电类型结区7并延伸入第一导电类型外延层3之中的N个间隔分布的第一沟槽6；如图6所示，通过化学气相沉积工艺、光刻工艺及刻蚀工艺在步骤2制备而得的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第一导电类型外延层3进行电感耦合等离子体刻蚀，形成间隔分布的N个第一沟槽6，第一沟槽6的宽度为0.5µm ~ 2.0µm，第一沟槽6的深度为0.7µm ~ 2.5µm，相邻第一沟槽6的间距为0.5µm ~ 3.0µm；
步骤4. 形成位于第一导电类型外延层3之中的N个间隔分布的、与第一沟槽6底部相连通的N个第二沟槽5；第二沟槽5的宽度小于第一沟槽6的宽度；如图7所示，对步骤3形成的第一沟槽6的底部进行电感耦合等离子体刻蚀，形成与第一沟槽6相连通的N个第二沟槽5，第二沟槽5的宽度小于第一沟槽6的宽度；第二沟槽5的宽度为0.3µm ~ 1.6µm，第二沟槽5的深度为0.2µm ~ 1.5µm，相邻第二沟槽5的间距为0.7µm ~ 3.5µm；
步骤5. 在第一沟槽的侧壁、第二沟槽的侧壁及底部形成第二导电类型扩展区4；如图8所示，通过倾斜离子注入工艺在第一沟槽6的侧壁、第二沟槽5的侧壁及底部形成第二导电类型扩展区4，第二导电类型扩展区的掺杂浓度为5e16cm-3~ 5e18cm-3。
步骤6. 在第一导电类型外延层3之上、第一沟槽6和第二沟槽5之中形成钝化层8；如图9所示，通过化学气相沉积工艺、光刻工艺及刻蚀工艺于第一导电类型外延层3之上、第一沟槽6和第二沟槽5之中形成钝化层8；
步骤7. 在位于钝化层8一侧及之上形成阳极电极9，在第一导电类型衬底2的底部形成阴极电极1；如图10所示，在钝化层8的一侧及之上生长阳极电极9，阳极电极9还覆盖在主结区处的第二导电类型结区7之上；在第一导电类型衬底2的底部生长阴极电极1，完成金属制备。
本实施例中，步骤3和步骤4采用ICP（Inductive Coupled Plasma，电感耦合等离子体）刻蚀工艺，采用的刻蚀气体是SF6、HBr、Cl2、O2、Ar气体中的一种或多种组合。
本发明于第一沟槽和第二沟槽的周围形成完全包裹第一沟槽和第二沟槽的第二导电类型扩展区，大幅延展了主结耗尽区，显著改善了沟槽附近等势线的均匀程度，进而减小了终端区的峰值电场。
实施例2
本实施例的一种电力电子器件的终端结构，如图2所示，与实施例1的区别在于，在第一个第一沟槽6和第二个第一沟槽6之间，以及第二个第一沟槽6和第三个第一沟槽6之间，通过增大阳极电极9的深度，集成场板结构，以实现辅助耗尽、调制电场分布的目的，进一步增大器件耐压。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (9)
1.电力电子器件的终端结构，其特征在于，包括，
阴极电极；
第一导电类型衬底，位于所述阴极电极之上；
第一导电类型外延层，位于所述第一导电类型衬底之上；
第二导电类型结区，位于所述第一导电类型外延层之中；
第一沟槽，位于所述第一导电类型外延层之中，贯穿所述第二导电类型结区，共N个；
第二沟槽，位于所述第一导电类型外延层之中，与所述第一沟槽底部相连通，共N个，第二沟槽的宽度小于第一沟槽的宽度；
第二导电类型扩展区，位于第一沟槽的侧壁、第二沟槽的侧壁及底部；
钝化层，位于所述第一导电类型外延层之上以及第一沟槽、第二沟槽之中，完全填覆第一沟槽和第二沟槽；
阳极电极，位于所述钝化层的一侧及之上。
2.根据权利要求1所述的电力电子器件的终端结构，其特征在于，
所述第二导电类型扩展区完全包裹所述第一沟槽和第二沟槽，第二导电类型扩展区的掺杂浓度为5e16cm-3 ~ 5e18cm-3。
3. 根据权利要求1所述的电力电子器件的终端结构，其特征在于，所述第一沟槽的宽度为W1，W1的范围为0.5µm ~ 2.0µm，所述第二沟槽的宽度为W2，W2的范围为0.3µm ~ 1.6µm，W1大于W2，二者之差不小于0.2µm。
4.根据权利要求1所述的电力电子器件的终端结构，其特征在于，N的数值范围为5~60。
5.根据权利要求1所述的电力电子器件的终端结构，其特征在于，距离有源区最近的第一沟槽为第一个第一沟槽，距离有源区次近的第一沟槽为第二个第一沟槽，以此类推，距离有源区最远的第一沟槽为第N个第一沟槽；第一个第一沟槽和第二个第一沟槽的间距为D1，第二个第一沟槽和第三个第一沟槽的间距为D2，以此类推，第N-1个第一沟槽和第N个第一沟槽的间距为DN-1，D1、D2、乃至DN-1的数值相同或不同。
6.根据权利要求1所述的电力电子器件的终端结构，其特征在于，距离有源区最近的第一沟槽为第一个第一沟槽，距离有源区次近的第一沟槽为第二个第一沟槽，以此类推，距离有源区最远的第一沟槽为第N个第一沟槽；距离有源区最近的第二沟槽为第一个第二沟槽，距离有源区次近的第二沟槽为第二个第二沟槽，以此类推，距离有源区最远的第二沟槽为第N个第二沟槽；在第一个第一沟槽和第二个第一沟槽之间，以及第二个第一沟槽和第三个第一沟槽之间，阳极电极的深度增大，集成场板结构。
7.根据权利要求1-6任一所述的电力电子器件的终端结构的制备方法，其特征在于，包括以下步骤：
步骤1.在第一导电类型衬底之上通过外延工艺形成第一导电类型外延层；
步骤2.在第一导电类型外延层之中形成第二导电类型结区；
步骤3.对第一导电类型外延层进行刻蚀，形成间隔分布的第一沟槽；
步骤4.对第一沟槽的底部进行刻蚀，形成第二沟槽；第二沟槽的宽度小于第一沟槽的宽度；
步骤5.在第一沟槽的侧壁、第二沟槽的侧壁及底部形成第二导电类型扩展区；
步骤6. 于第一导电类型外延层之上、第一沟槽和第二沟槽之中形成钝化层；
步骤7. 于钝化层的一侧及之上形成阳极电极，于第一导电类型衬底的底部形成阴极电极。
8.根据权利要求7所述的电力电子器件的终端结构的制备方法，其特征在于，步骤3和步骤4中，采用ICP刻蚀工艺，采用的刻蚀气体是SF6、HBr、Cl2、O2、Ar气体中的一种或多种组合。
9.根据权利要求7所述的电力电子器件的终端结构的制备方法，其特征在于，步骤5中，采用倾斜离子注入工艺形成第二导电类型扩展区。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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