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KR20150068084A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20150068084A
KR20150068084A KR1020130153863A KR20130153863A KR20150068084A KR 20150068084 A KR20150068084 A KR 20150068084A KR 1020130153863 A KR1020130153863 A KR 1020130153863A KR 20130153863 A KR20130153863 A KR 20130153863A KR 20150068084 A KR20150068084 A KR 20150068084A
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KR
South Korea
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dummy gate
spacer
gate electrode
pattern
gate
Prior art date
Application number
KR1020130153863A
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English (en)
Inventor
이인희
송민우
원석준
정형석
Original Assignee
삼성전자주식회사
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Filing date
Publication date
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Priority to US14/477,273 priority patent/US20150162201A1/en
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Abstract

반도체 장치의 제조 방법에서, 기판 상에 순차적으로 적층된 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성한다. 더미 게이트 구조물 측벽 상에 스페이서를 형성한다. 게이트 마스크를 제거하여 더미 게이트 전극을 노출시키며, 이때 스페이서 상부에 리세스(recess)가 형성된다. 리세스를 채우는 캐핑막 패턴을 형성한다. 노출된 더미 게이트 전극을 게이트 전극으로 대체한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
게이트 라스트(gate last) 공정으로 게이트 구조물을 형성할 때, 먼저 게이트 마스크를 사용하여 더미 게이트를 패터닝하고, 상기 더미 게이트 및 게이트 마스크 측벽에 스페이서를 형성한다. 이후 상기 더미 게이트 상면을 노출시키기 위해 상기 게이트 마스크를 식각할 때, 상기 스페이서 상부도 함께 식각되어 덴트(dent)가 발생할 수 있다. 이후, 상기 더미 게이트를 제거하여 게이트 전극을 형성하고, 상기 게이트 전극에 인접하는 콘택 플러그를 형성할 때, 상기 덴트를 통해 상기 게이트 전극 및 콘택 플러그가 서로 접촉하여 전기적 쇼트가 발생할 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 순차적으로 적층된 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물 측벽 상에 스페이서를 형성한다. 상기 게이트 마스크를 제거하여 상기 더미 게이트 전극을 노출시키며, 이때 상기 스페이서 상부에 리세스(recess)가 형성된다. 상기 리세스를 채우는 캐핑막 패턴을 형성한다. 상기 노출된 더미 게이트 전극을 게이트 전극으로 대체한다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴은 상기 더미 게이트 전극에 대해 높은 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극은 폴리실리콘을 포함하도록 형성될 수 있고, 상기 캐핑막 패턴은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 마스크 및 상기 스페이서는 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서를 형성한 이후에, 상기 더미 게이트 구조물 및 상기 스페이서를 커버하는 제1 층간 절연막을 상기 기판 상에 형성하고, 상기 게이트 마스크 상면이 노출될 때까지 상기 제1 층간 절연막 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 마스크를 제거할 때, 상기 노출된 게이트 마스크에 대해 건식 식각 공정을 수행하여, 상기 리세스에 연통하며 상기 더미 게이트 상면을 노출시키는 제1 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴을 형성할 때, 상기 노출된 더미 게이트 상면, 상기 스페이서 및 상기 제1 층간 절연막 상에 상기 리세스를 채우도록 캐핑막을 형성하고, 에치 백 공정을 통해 상기 캐핑막을 식각하여 상기 캐핑막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막을 형성할 때, 섭씨 200도 내지 섭씨 600도의 온도에서 원자층 증착 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴을 형성한 이후에, 상기 더미 게이트 전극 상면과 동일한 높이의 상면을 갖도록 상기 제1 층간 절연막 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 더미 게이트 전극을 상기 게이트 전극으로 대체할 때, 상기 노출된 더미 게이트 전극을 제거하여 제2 개구를 형성하고, 상기 제2 개구를 채우는 상기 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 형성할 때, 상기 기판 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 상기 게이트 마스크막을 패터닝하여 상기 게이트 마스크를 형성하며, 상기 게이트 마스크를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써, 상기 기판 상에 순차적으로 적층된 게이트 절연막 패턴 및 상기 더미 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구에 의해 노출되는 상기 게이트 절연막 패턴 상면 및 상기 제2 개구 측벽 상에 고유전막 패턴을 형성하고, 상기 고유전막 패턴 상에 상기 제2 개구의 나머지 부분을 채우는 상기 게이트 전극을 형성할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치는, 게이트 구조물, 스페이서 및 캐핑막 패턴을 포함한다. 상기 게이트 구조물은 기판 상에 형성된 게이트 절연막 패턴, 상기 게이트 절연막 패턴 상에 형성된 게이트 전극, 및 상기 게이트 전극의 저면 및 측벽을 커버하면서 상기 게이트 절연막 패턴 상에 형성된 고유전막 패턴을 포함한다. 상기 스페이서는 질화물을 포함하며, 상기 게이트 구조물 측벽 상에 형성되고 상면이 오목한다. 상기 캐핑막 패턴은 상기 스페이서의 오목한 상면에 대응하여 볼록한 저면을 갖도록 상기 스페이서 상에 형성되고, 상기 게이트 구조물의 상면과 동일한 높이의 편평한 상면을 갖는다.
예시적인 실시예들에 있어서, 상기 스페이서는 실리콘 질화물을 포함할 수 있고, 상기 캐핑막 패턴은 실리콘 산질화물 혹은 실리콘 탄질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 더미 게이트 전극 상에 형성된 게이트 마스크를 식각할 때 이에 인접하는 스페이서 상부에 형성되는 리세스를 채우도록, 상기 더미 게이트 전극에 대해 높은 식각 선택비를 갖는 물질을 사용하여 캐핑막 패턴을 형성한다. 이에 따라, 상기 더미 게이트 전극 제거 시 상기 캐핑막 패턴이 손상되지 않을 수 있으며, 이후 상기 더미 게이트 전극을 대체하여 형성되는 게이트 구조물이 스페이서 및 상기 캐핑막 패턴에 의해 잘 커버되어, 상기 게이트 구조물에 인접하여 형성되는 콘택 플러그와의 전기적 쇼트를 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 소자 분리막(110)을 형성한 후, 기판(100) 및 소자 분리막(110) 상에 더미 게이트 구조물(dummy gate structure)(150) 및 스페이서(160)를 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 기판(100)은 소자 분리막(110)이 형성된 필드 영역 및 소자 분리막(110)이 형성되지 않은 액티브 영역으로 구분될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
더미 게이트 구조물(150)은 소자 분리막(110)이 형성된 기판(100) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(140)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 패터닝함으로써 형성될 수 있다. 이에 따라, 더미 게이트 구조물(150)은 기판(100) 및 소자 분리막(110) 상에 순차적으로 적층된 게이트 절연막 패턴(120), 더미 게이트 전극(130) 및 게이트 마스크(140)를 포함하도록 형성될 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
더미 게이트 구조물(150)은 기판(100)의 상기 액티브 영역에만 형성될 수도 있고, 혹은 소자 분리막(110) 상에도 형성되어 기판(100)의 상기 액티브 영역 및 필드 영역 모두에 형성될 수도 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(150)은 기판(100) 및 소자 분리막(110) 상에 제1 방향으로 연장되도록 형성될 수 있으며, 또한 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 더미 게이트 구조물(150)을 커버하는 스페이서막을 기판(100) 및 소자 분리막(110) 상에 형성하고 이를 이방성 식각하여, 더미 게이트 구조물(150) 측벽에 스페이서(160)를 형성할 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 스페이서막은 원자층 증착(ALD) 공정 혹은 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 2를 참조하면, 더미 게이트 구조물(150)에 인접하는 기판(100)의 액티브 영역 상부에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 올려진 소스/드레인(Elevated Source Drain: ESD) 층(170)을 형성한다.
구체적으로, 더미 게이트 구조물(150) 및 스페이서(160)를 식각 마스크로 사용하여 기판(100)의 액티브 영역 상부를 제거함으로써 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 채우는 불순물 영역(105)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 트렌치에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 불순물 영역(105)을 형성할 수 있다. 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 피모스(PMOS) 트랜지스터의 불순물 영역(105)이 형성될 수 있다.
이와는 달리, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이 때에는, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이에 따라, 엔모스(NMOS) 트랜지스터의 불순물 영역(105)이 형성될 수도 있다.
이후, 제2 선택적 에피택시얼 성장(SEG) 공정을 수행하여 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(170)을 형성한다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 불순물 영역(105)을 시드(seed)로 사용하여 수행될 수 있다. 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 사용하여 수행할 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 혹은, 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 디클로로실란(SiH2Cl2) 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하여 수행할 수도 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수도 있다.
예시적인 실시예들에 따르면, 불순물 영역(105)을 형성하는 상기 제1 선택적 에피택시얼 성장(SEG) 공정과 올려진 소스/드레인(ESD) 층(170)을 형성하는 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 인시튜(in-situ)로 수행될 수 있다. 즉, 불순물 영역들(105)을 형성할 때, 실리콘 소스 가스, 게르마늄 소스 가스 및 p형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 게르마늄 소스 가스 공급을 중단하여 올려진 소스/드레인(ESD) 층(170)을 형성할 수 있다. 이와는 달리, 불순물 영역(105)을 형성할 때, 실리콘 소스 가스, 탄소 소스 가스 및 n형 불순물 소스 가스를 공급하여 선택적 에피택시얼 성장(SEG) 공정을 수행한 후, 상기 탄소 소스 가스 공급을 중단하여 올려진 소스/드레인(ESD) 층(170)을 형성할 수도 있다.
한편, 지금까지는 트렌치 형성 공정 및 선택적 에피택시얼 성장(SEG) 공정에 의해 불순물 영역(105)을 형성하는 것을 설명하였으나, 경우에 따라서 불순물 영역(105)은 단순히 더미 게이트 구조물(150)에 인접하는 기판(100) 상부에 이온 주입 공정을 통해 불순물을 주입함으로써 형성될 수도 있다. 또한, 지금까지는 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(170)을 형성하는 것에 대해 설명하였으나, 경우에 따라서 올려진 소스/드레인(ESD) 층(170) 형성 공정은 생략될 수도 있다. 다만 이하에서는 설명의 편의를 위해서, 선택적 에피택시얼 성장(SEG) 공정에 의해 불순물 영역(105)을 형성하고, 또한 불순물 영역(105) 상에 올려진 소스/드레인(ESD) 층(170)을 형성하는 경우에 대해서만 설명하도록 한다.
도 3을 참조하면, 더미 게이트 구조물(150), 스페이서(160) 및 올려진 소스/드레인(ESD) 층(170)을 덮는 제1 층간 절연막(180)을 충분한 높이로 형성한 후, 더미 게이트 구조물(150) 상면 즉, 게이트 마스크(140)의 상면이 노출될 때까지 제1 층간 절연막(180)을 평탄화한다. 제1 층간 절연막(180)을 형성하기 이전에, 더미 게이트 구조물(150), 스페이서(160) 및 올려진 소스/드레인(ESD) 층(170) 상에 예를 들어, 실리콘 질화물을 포함하는 식각 저지막(도시되지 않음)을 더 형성할 수도 있다.
제1 층간 절연막(180)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
한편, 도 4를 참조하면, 상기 평탄화 공정은 게이트 마스크(140) 상부가 제거될 때까지 수행될 수도 있으며, 이 경우에는 스페이서(160) 상부도 부분적으로 제거될 수 있다.
도 5를 참조하면, 노출된 게이트 마스크(140)를 제거하여 그 하부의 더미 게이트 전극(130) 상면을 노출시키는 제1 개구(185)를 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 마스크(140)는 건식 식각 공정을 통해 제거될 수 있으며, 게이트 마스크(140)에 인접하는 스페이서(160) 상부도 함께 제거될 수 있다. 이때, 게이트 마스크(140)를 충분히 제거하기 위하여 과다 식각(over-etch)을 할 수 있으며, 이에 따라 스페이서(160) 상부에는 리세스(187)가 형성되어, 스페이서(160)의 상부는 오목한 형상을 가질 수 있다.
다른 실시예들에 있어서, 게이트 마스크(140)는 습식 식각 공정을 통해 제거될 수도 있으며, 이때에도 역시 건식 식각 공정을 수행할 때와 유사하게, 게이트 마스크(140)를 과다 식각함에 따라 스페이서(160) 상부에 리세스(187)가 형성될 수 있다.
한편, 도 6을 참조하면, 도 4를 참조로 설명한 공정에 따라 상기 평탄화 공정이 게이트 마스크(140) 상부가 제거될 때까지 수행되어 스페이서(160) 상부가 이미 부분적으로 제거된 경우에는, 게이트 마스크(140)를 제거할 때 스페이서(160) 상부가 보다 많이 제거되어, 리세스(187)가 도 5에서보다 크게 형성될 수 있다.
도 7을 참조하면, 노출된 더미 게이트 전극(130) 상면, 스페이서 (160) 및 제1 층간 절연막(180) 상에 리세스(187)를 충분히 채우도록 캐핑막(190)을 형성할 수 있다. 이때, 제1 개구(185)는 캐핑막(190)에 의해 전체적으로 채워질 수도 있고 혹은 부분적으로만 채워질 수도 있다.
예시적인 실시예들에 있어서, 캐핑막(190)은 더미 게이트 전극(130)에 대해 높은 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다. 이에 따라, 더미 게이트 전극(130)이 폴리실리콘을 포함하는 경우, 캐핑막(190)은 예를 들어 실리콘 질화물(SixNy), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 캐핑막(190)은 대략 섭씨 200도 내지 섭씨 600도의 온도에서 원자층 증착(ALD) 공정을 통해 형성될 수 있으며, 대략 10Å 내지 200Å의 두께를 갖도록 형성될 수 있다.
도 8을 참조하면, 캐핑막(190)을 부분적으로 제거하여 스페이서(160) 상부에 캐핑막 패턴(195)을 형성할 수 있다.
예시적인 실시예들에 있어서, 에치 백 공정을 수행하여, 더미 게이트 전극(130) 상면 및 제1 층간 절연막(180) 상면에 형성된 캐핑막(190) 부분을 제거할 수 있으며, 이때 더미 게이트 전극(130)에 인접하는 스페이서(160) 상부에 형성된 캐핑막(190) 부분 중 일부가 제거될 수 있다.
이에 따라, 캐핑막 패턴(195)은 스페이서(160) 상에 형성된 리세스(187)를 채우도록 형성될 수 있다. 리세스(187)는 오목한 형상을 가지므로, 이에 대응하여 캐핑막 패턴(195)은 볼록한 저면을 가질 수 있다.
도 9를 참조하면, 더미 게이트 전극(130) 상면과 동일한 높이를 갖도록 제1 층간 절연막(180) 상부를 평탄화할 수 있다. 이때, 캐핑막 패턴(195) 상면도 함께 평탄화될 수 있으며, 이에 따라 캐핑막 패턴(195)은 더미 게이트 전극(130)과 동일한 높이의 평탄한 상면을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 더미 게이트 전극(130) 상면을 연마 종말점(polishing endpoint)으로 사용하는 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
도 10을 참조하면, 더미 게이트 전극(130)을 제거하여, 게이트 절연막 패턴(120) 상면을 노출시키는 제2 개구(210)를 형성한다. 즉, 제2 개구(210)는 게이트 절연막 패턴(120)의 상면과 스페이서(160)의 내측벽에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 전극(130)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 상기 습식 식각 공정은 HF를 식각액으로 사용하여 수행될 수 있으며, 이때 더미 게이트 전극(130) 측벽 상에 형성된 스페이서(160) 및 스페이서(160) 상부에 형성된 캐핑막 패턴(195)은 질화물을 포함하므로, 상기 HF 식각액에 의해 잘 식각되지 않아 손상되지 않고 잔류할 수 있다.
즉, 스페이서(160) 및 캐핑막 패턴(195)은 더미 게이트 전극(130)에 대해 식각 선택비가 큰 물질을 포함하도록 형성되므로, 더미 게이트 전극(130)을 식각하여 제거할 때 함께 제거되지 않고 잔류할 수 있다.
도 11을 참조하면, 노출된 게이트 절연막 패턴(120) 상면, 제2 개구(210)의 측벽 및 제1 층간 절연막(180)의 상면에 고유전막을 형성하고, 제2 개구(210)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간 절연막(180)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 게이트 절연막 패턴(120) 상면 및 제2 개구(210)의 측벽 상에 고유전막 패턴(220)을 형성하고, 고유전막 패턴(220) 상에 제2 개구(210)의 나머지 부분을 채우는 게이트 전극(230)을 형성할 수 있다. 이에 따라, 게이트 전극(230)의 저면 및 측벽은 고유전막 패턴(220)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
전술한 공정들에 의해서, 기판(100) 및/또는 소자 분리막(110) 상에, 게이트 절연막 패턴(120), 고유전막 패턴(220) 및 게이트 전극(230)을 포함하는 게이트 구조물(240)이 형성될 수 있다. 게이트 구조물(240)과 이에 인접한 불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(170)은 함께 트랜지스터를 형성할 수 있으며, 불순물 영역(105) 및 올려진 소스/드레인(ESD) 층(170)은 함께 상기 트랜지스터의 소스/드레인 영역의 역할을 수행할 수 있다.
한편, 게이트 구조물(240) 측벽에는 스페이서(160) 및 캐핑막 패턴(195)이 형성될 수 있으며, 이때 캐핑막 패턴(195)은 스페이서(160) 상에 형성되어 게이트 구조물(240)의 측벽 상부를 커버할 수 있다.
도 12를 참조하면, 제1 층간 절연막(180), 게이트 구조물(240), 스페이서(160) 및 캐핑막 패턴(195) 상에 제2 층간 절연막(250)을 형성하고, 제1 및 제2 층간 절연막들(180, 250)을 관통하면서 올려진 소스/드레인(ESD) 층(170) 상면을 노출시키는 제3 개구(260)를 형성한다.
제2 층간 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 제2 층간 절연막(250)은 제1 층간 절연막(180)과 실질적으로 동일한 물질을 사용하여 형성할 수도 있고 서로 다른 물질을 사용하여 형성할 수도 있다.
제3 개구(260)는 제2 층간 절연막(250) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이때, 올려진 소스/드레인(ESD) 층(170) 상부 일부가 제거될 수도 있다.
예시적인 실시예들에 있어서, 제3 개구(260)는 스페이서(160) 및 캐핑막 패턴(195)에 셀프-얼라인(self-aligned)되도록 형성될 수 있다. 이때, 스페이서(160) 및 캐핑막 패턴(195)은 제1 및 제2 층간 절연막들(180, 250)이 포함하는 물질, 예를 들어 실리콘 산화물에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함하므로, 제3 개구(260) 형성을 위한 상기 식각 공정에서 제거되지 않을 수 있으며, 이에 따라 스페이서(160) 및 캐핑막 패턴(195)에 의해 커버되는 게이트 구조물(240)이 노출되지 않을 수 있다.
이후, 제3 개구(260)에 의해 노출된 올려진 소스/드레인(ESD) 층(170) 부분 상에 금속 실리사이드 패턴(270)을 형성한다.
구체적으로, 노출된 올려진 소스/드레인(ESD) 층(170)의 상면, 제3 개구(260)의 측벽 및 제2 층간 절연막(250)의 상면에 금속막(도시되지 않음)을 형성하고 이를 열처리함으로써, 올려진 소스/드레인(ESD) 층(170)과 상기 금속막을 반응시키는 실리사이데이션(silicidation) 공정을 수행할 수 있다. 일 실시예에 있어서, 상기 열처리는 대략 섭씨 400도 이하의 온도에서 수행될 수 있다.
이에 따라, 올려진 소스/드레인(ESD) 층(170)의 상부에 금속 실리사이드 막이 형성될 수 있으며, 상기 금속막 중에서 반응하지 않은 부분을 제거함으로써, 올려진 소스/드레인(ESD) 층(170) 상에 금속 실리사이드 패턴(270)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 금속막은 니켈, 코발트, 백금 등을 사용하여 형성될 수 있으며, 이에 따라 금속 실리사이드 패턴(270)은 예를 들어, 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드 등을 포함하도록 형성될 수 있다.
도 13을 참조하면, 제3 개구(260)를 채우는 콘택 플러그(280)를 형성한다.
콘택 플러그(280)는 금속 실리사이드 패턴(270)의 상면, 제3 개구(260)의 측벽 및 제2 층간 절연막(250) 상면에 배리어막(도시되지 않음)을 형성하고, 상기 배리어막 상에 제2 개구(260)의 나머지 부분을 충분히 채우는 도전막을 형성한 후, 제2 층간 절연막(250) 상면이 노출될 때까지 상기 도전막 및 상기 배리어막의 상부를 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 배리어막은 금속 또는 금속 질화물을 포함하도록 형성될 수 있으며, 상기 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
전술한 바와 같이, 제3 개구(260) 형성 시, 게이트 구조물(240)을 커버하는 스페이서(160) 및 캐핑막 패턴(195)이 손상되지 않으므로, 상기 공정에 따라 형성되는 콘택 플러그(280)는 게이트 구조물(240)에 접촉하지 않을 수 있으며, 이에 따라 전기적 쇼트가 발생하지 않는 우수한 특성의 반도체 장치를 제조할 수 있다.
전술한 반도체 장치는 게이트 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 게이트 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 게이트 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 소자 분리막
120: 게이트 절연막 패턴 130: 더미 게이트 전극
140: 게이트 마스크 150: 더미 게이트 구조물
160: 스페이서 170: 올려진 소스 드레인 층
180, 250: 제1, 제2 층간 절연막 190: 캐핑막
195: 캐핑막 패턴 185, 210, 260: 제1, 제2, 제3 개구
220: 고유전막 패턴 230: 게이트 전극
240: 게이트 구조물 270: 금속 실리사이드 패턴
280: 콘택 플러그

Claims (10)

  1. 기판 상에 순차적으로 적층된 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물 측벽 상에 스페이서를 형성하는 단계;
    상기 게이트 마스크를 제거하여 상기 더미 게이트 전극을 노출시키며, 이때 상기 스페이서 상부에 리세스(recess)가 형성되는 단계;
    상기 리세스를 채우는 캐핑막 패턴을 형성하는 단계; 및
    상기 노출된 더미 게이트 전극을 게이트 전극으로 대체하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 캐핑막 패턴은 상기 더미 게이트 전극에 대해 높은 식각 선택비를 갖는 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 더미 게이트 전극은 폴리실리콘을 포함하도록 형성되고, 상기 캐핑막 패턴은 질화물을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 캐핑막 패턴은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄질화물을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 게이트 마스크 및 상기 스페이서는 질화물을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계 이후에,
    상기 더미 게이트 구조물 및 상기 스페이서를 커버하는 제1 층간 절연막을 상기 기판 상에 형성하는 단계; 및
    상기 게이트 마스크 상면이 노출될 때까지 상기 제1 층간 절연막 상부를 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 게이트 마스크를 제거하는 단계는 상기 노출된 게이트 마스크에 대해 건식 식각 공정을 수행하여, 상기 리세스에 연통하며 상기 더미 게이트 상면을 노출시키는 제1 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 캐핑막 패턴을 형성하는 단계는,
    상기 노출된 더미 게이트 상면, 상기 스페이서 및 상기 제1 층간 절연막 상에 상기 리세스를 채우도록 캐핑막을 형성하는 단계; 및
    에치 백 공정을 통해 상기 캐핑막을 식각하여 상기 캐핑막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 기판 상에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성된 게이트 전극; 및
    상기 게이트 전극의 저면 및 측벽을 커버하면서 상기 게이트 절연막 패턴 상에 형성된 고유전막 패턴을 포함하는 게이트 구조물;
    질화물을 포함하며, 상기 게이트 구조물 측벽 상에 형성되고 상면이 오목한 스페이서; 및
    상기 스페이서의 오목한 상면에 대응하여 볼록한 저면을 갖도록 상기 스페이서 상에 형성되고, 상기 게이트 구조물의 상면과 동일한 높이의 편평한 상면을 갖는 캐핑막 패턴을 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 스페이서는 실리콘 질화물을 포함하고, 상기 캐핑막 패턴은 실리콘 산질화물 혹은 실리콘 탄질화물을 포함하는 것을 특징으로 하는 반도체 장치.
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