Nothing Special   »   [go: up one dir, main page]

KR20150144192A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150144192A
KR20150144192A KR1020140073018A KR20140073018A KR20150144192A KR 20150144192 A KR20150144192 A KR 20150144192A KR 1020140073018 A KR1020140073018 A KR 1020140073018A KR 20140073018 A KR20140073018 A KR 20140073018A KR 20150144192 A KR20150144192 A KR 20150144192A
Authority
KR
South Korea
Prior art keywords
insulating film
gate
interlayer insulating
forming
dummy gate
Prior art date
Application number
KR1020140073018A
Other languages
English (en)
Inventor
김주연
노동현
박상덕
윤일영
한정남
윤종밀
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140073018A priority Critical patent/KR20150144192A/ko
Priority to US14/579,627 priority patent/US20150364574A1/en
Publication of KR20150144192A publication Critical patent/KR20150144192A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 절연막 패턴, 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성한다. 토즈를 사용하여 더미 게이트 구조물을 커버하는 층간 절연막을 기판 상에 형성한다. 게이트 마스크가 노출될 때까지 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성한다. 노출된 게이트 마스크 및 그 하부의 더미 게이트 전극 및 더미 게이트 절연막 패턴을 제거하여 기판 상면을 노출시키는 개구를 형성하되, 층간 절연막 패턴은 남기면서 더미 게이트 절연막 패턴은 불산(HF)을 포함하는 식각액을 사용하여 제거된다. 개구를 채우는 게이트 구조물을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 금속 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
gate last 공정 시, 실리콘 산화막, 폴리실리콘 막 및 실리콘 질화막을 포함하는 더미 게이트 구조물을 형성하고, 상기 더미 게이트 구조물을 커버하는 층간 절연막을 형성한다. 그런데, 상기 층간 절연막으로서 갭필 특성이 우수한 막을 증착하는 경우, 이후 불산(HF)을 사용하여 상기 실리콘 산화막을 제거하는 공정에서 상기 막이 손상될 수 있다. 이를 방지하기 위해서, 불산(HF)에 내성이 강한 물질을 사용하여 상기 막 상에 또 다른 막을 형성할 수도 있으나, 이 경우에는 공정이 복잡해진다.
본 발명의 일 과제는 간단한 공정으로 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 절연막 패턴, 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성한다. 토즈를 사용하여 상기 더미 게이트 구조물을 커버하는 층간 절연막을 상기 기판 상에 형성한다. 상기 게이트 마스크가 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성한다. 상기 노출된 게이트 마스크 및 그 하부의 상기 더미 게이트 전극 및 상기 더미 게이트 절연막 패턴을 제거하여 상기 기판 상면을 노출시키는 개구를 형성하되, 상기 층간 절연막 패턴은 남기면서 상기 더미 게이트 절연막 패턴은 불산(HF)을 포함하는 식각액을 사용하여 제거된다. 상기 개구를 채우는 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 층간 절연막 패턴에 산소 플라즈마 처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 더미 게이트 구조물의 측벽 상에 산소를 포함하는 저유전 물질을 사용하여 게이트 스페이서를 형성할 수 있으며, 상기 층간 절연막은 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 커버하도록 상기 기판 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 스페이서는 실리콘 산질화물(SiON) 또는 실리콘 산탄질화물(SiOCN)을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 스페이서를 형성한 이후에, 상기 더미 게이트 구조물, 상기 게이트 스페이서 및 상기 기판 상에 식각 저지막을 형성할 수 있으며, 상기 층간 절연막은 상기 식각 저지막 상에 형성될 수 있고, 상기 층간 절연막 패턴은 상기 식각 저지막 상면이 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 실리콘 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막을 형성하기 이전에, 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 리세스를 형성할 수 있고, 상기 리세스를 채우는 에피택시얼 층을 형성할 수 있으며, 이에 따라 상기 식각 저지막은 상기 더미 게이트 구조물, 상기 게이트 스페이서 및 상기 에피택시얼 층 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 패턴 및 상기 식각 저지막을 관통하여 상기 에피택시얼 층에 접촉하는 콘택 플러그를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극은 폴리실리콘을 사용하여 형성될 수 있고, 상기 게이트 마스크는 실리콘 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 게이트 마스크를 제거하는 것은 건식 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 게이트 마스크를 제거하는 것은 인산(H3PO4)을 사용하는 습식 식각 공정을 수행하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 기판 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 금속 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴은 상기 노출된 기판 상면에 형성될 수 있고, 상기 고유전막 패턴은 상기 게이트 절연막 패턴 상면 및 상기 개구의 측벽 상에 형성될 수 있으며, 상기 금속 게이트 전극은 저면 및 측벽이 상기 고유전막 패턴에 의해 감싸지도록 상기 고유전막 패턴 상에 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 커버되는 필드 영역 및 상기 소자 분리막에 의해 커버되지 않으며 상기 소자 분리막으로부터 상부로 돌출되는 액티브 영역을 정의한다. 상기 액티브 영역 및 상기 소자 분리막 상에 산화막 패턴, 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성한다. 토즈(Tonen Silazane: TOSZ)를 사용하여 상기 더미 게이트 구조물을 커버하는 층간 절연막을 상기 액티브 영역 및 상기 소자 분리막 상에 형성한다. 상기 게이트 마스크가 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성한다. 상기 노출된 게이트 마스크 및 그 하부의 상기 더미 게이트 전극 및 상기 산화막 패턴을 제거하여 상기 액티브 영역 및 상기 소자 분리막 상면을 노출시키는 개구를 형성하되, 상기 산화막 패턴은 불산(HF)을 포함하는 식각액을 사용하여 제거된다. 상기 개구를 적어도 부분적으로 채우며, 상기 액티브 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 금속 게이트 전극을 포함하는 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 층간 절연막 패턴에 산소 플라즈마 처리를 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 더미 게이트 구조물의 측벽 상에 산소를 포함하는 저유전 물질을 사용하여 게이트 스페이서를 형성하는 것을 더 포함할 수 있으며, 상기 층간 절연막은 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 커버하도록 상기 액티브 영역 및 상기 소자 분리막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극은 폴리실리콘을 사용하여 형성될 수 있고, 상기 게이트 마스크는 실리콘 질화물을 사용하여 형성될 수 있으며, 상기 노출된 게이트 마스크를 제거하는 것은 건식 식각 공정 및 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 수행될 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 상부에 소자 분리막이 형성된 필드 영역 및 상기 소자 분리막으로부터 상부로 돌출된 액티브 영역을 포함하는 기판, 상기 액티브 영역 상에 형성된 게이트 구조물, 상기 게이트 구조물 측벽 상에 형성되며 산소를 함유하는 저유전 물질을 포함하는 게이트 스페이서, 및 상기 게이트 구조물 및 상기 게이트 스페이서의 측벽을 감싸며 토즈(TOSZ)를 포함하는 층간 절연막을 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 제1 방향으로 연장될 수 있고, 상기 게이트 구조물은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 상기 반도체 장치는 상기 게이트 구조물들 사이의 상기 액티브 영역 상에 형성된 에피택시얼 층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 스페이서 측벽 및 상기 에피택시얼 층 상면에 형성된 식각 저지막 및 상기 층간 절연막 및 상기 식각 저지막을 관통하여 상기 에피택시얼 층에 접촉하는 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 금속 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 따르면, 갭필 특성이 우수한 토즈(TOSZ)를 사용하여 더미 게이트 구조물들 사이의 공간을 보이드 없이 채우는 층간 절연막을 형성할 수 있다. 또한 토즈(TOSZ)는 상기 더미 게이트 구조물의 희생 절연막을 식각하는 데 사용되는 불산(HF)에 대해 낮은 식각률을 가지므로, 상기 층간 절연막은 상기 더미 게이트 구조물의 희생 절연막 식각 공정에서 손상받지 않을 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 8, 12, 15, 18, 20, 23 및 26은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2, 4-5, 7, 9-11, 13-14, 16-17, 19, 21-22, 24-25 및 27-29는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 29는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 8, 12, 15, 18, 20, 23 및 26은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2, 4-5, 7, 9-11, 13-14, 16-17, 19, 21-22, 24-25 및 27-29는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 4, 7, 9, 11, 13, 16, 19, 21, 24 및 27은 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 2, 10, 14, 17 및 28은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 5, 22, 25 및 29는 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(110)를 형성하고, 트렌치(110) 하부를 채우는 소자 분리막(120)을 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
트렌치(110) 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 웰 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막(120)은 트렌치(110)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 트렌치(110) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(100) 상부가 함께 부분적으로 제거되어 그 폭이 다소 좁아질 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막(120)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(105)으로 부를 수 있다. 한편, 액티브 핀(105)은 측면이 소자 분리막(120)에 의해 커버되는 하부(105b)와, 측면이 소자 분리막(120)에 의해 커버되지 않고 소자 분리막(120) 상부로 돌출된 상부(105a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
도 3 내지 도 5를 참조하면, 기판(100)상에 더미(dummy) 게이트 구조물을 형성한다.
상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 소자 분리막(120) 상에 희생 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 희생 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(120) 부분 상에 순차적으로 적층된 희생 절연막 패턴(130), 더미 게이트 전극(140) 및 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 희생 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 희생 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 기판(100)의 액티브 핀들(105) 및 소자 분리막(120) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물 형성 이후에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 헤일로(halo) 영역(도시되지 않음) 및 엘디디(lightly doped drain: LDD) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 헤일로 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있으며, 상기 엘디디 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 헤일로 영역은 n형 불순물을 주입하여 형성하고, 상기 엘디디 영역은 p형 불순물을 주입하여 형성할 수도 있다.
도 6 및 도 7을 참조하면, 상기 더미 게이트 구조물의 측벽 상에 게이트 스페이서(160)를 형성한다. 이때, 액티브 핀(105)의 측벽에도 스페이서(도시되지 않음)가 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 더미 게이트 구조물, 액티브 핀(105) 및 소자 분리막(120) 상에 스페이서막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서막은 산소를 포함하는 저유전 물질, 예를 들어, 실리콘 산질화물(SiON) 또는 실리콘 산탄질화물(SiOCN)을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 8 내지 도 10을 참조하면, 상기 더미 게이트 구조물 및 게이트 스페이서(160)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)을 부분적으로 식각함으로써 리세스(180)를 형성한다.
예시적인 실시예들에 있어서, 리세스(180)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성될 수 있다. 이에 따라, 리세스(180)의 저면은 리세스(180)가 형성되지 않은 액티브 핀 하부(105b)의 상면보다 낮도록 형성될 수 있다.
이와는 달리, 도 11을 참조하면, 리세스(180)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성될 수도 있으며, 이에 따라 리세스(180)의 저면은 리세스(180)가 형성되지 않은 액티브 핀 상부(105a)의 저면보다 높도록 형성될 수도 있다.
이하에서는 설명의 편의상, 리세스(180)의 저면이 리세스(180)가 형성되지 않은 액티브 핀 하부(105b)의 상면보다 낮도록 형성되는 경우에 대해서만 설명하기로 한다.
한편, 리세스(180)를 형성하는 식각 공정은 도 6 및 도 7을 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
도 12 내지 도 14를 참조하면, 리세스(180)를 채우는 에피택시얼 층(200)을 액티브 핀(105) 상에 형성한다.
예시적인 실시예들에 있어서, 리세스(180)에 의해 노출된 액티브 핀(105) 부분, 즉 액티브 핀 하부(105b)의 상면 및 액티브 핀 상부(105a)의 측면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 에피택시얼 층(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 실리콘 소스 가스로서의 다이실란(Si2H6) 가스와 함께 탄소 소스 가스로서 SiH3CH3 가스 등을 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
다른 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 또한 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용할 수 있다. 이에 따라, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수도 있다.
n형 불순물이 도핑된 단결정 실리콘 층 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층으로 형성되는 에피택시얼 층(200), 혹은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층으로 형성되는 에피택시얼 층(200)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(200)은 리세스(180)를 채우며 게이트 스페이서(160)의 하부 측벽을 커버하도록 형성될 수 있다.
이후, 이온 주입 공정을 수행하여 액티브 핀(105)에 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 상기 이온 주입 공정은 상기 더미 게이트 구조물들 및 게이트 스페이서(160)를 이온 주입 마스크로 하여 수행될 수 있으며, 이후 열처리(annealing) 공정을 더 수행하여 상기 불순물이 주변으로 확산될 수 있다.
이에 따라, 상기 불순물은 에피택시얼 층(200) 및 그 하부의 액티브 핀(105) 부분에 주입될 수 있으며, 이하에서는 상기 불순물이 주입된 액티브 핀(105) 부분만을 상기 불순물 영역으로 정의하기로 한다. 에피택시얼 층(200) 및 상기 불순물 영역은 함께 엔모스(Negative-channel metal oxide semiconductor: NMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
다른 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 붕소, 알루미늄과 같은 p형 불순물을 주입하여 형성할 수도 있으며, 이때 에피택시얼 층(200) 및 상기 불순물 영역은 함께 피모스(Positive-channel metal oxide semiconductor: PMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
도 15 내지 도 17을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(160), 에피택시얼 층(200) 및 소자 분리막(120) 상에 식각 저지막(210)을 형성하고, 식각 저지막(210) 상에 상기 더미 게이트 구조물의 상면보다 높은 상면을 갖도록 제1 층간 절연막(220)을 형성한다.
식각 저지막(210)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(220)은 갭필 특성이 우수하면서도 후속하여 수행되는 희생 절연막 패턴(130) 식각 공정 시 사용되는 불산(HF)에 대해 낮은 식각률을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제1 층간 절연막(220)은 토즈(TOSZ)를 사용하여 형성할 수 있다.
제1 층간 절연막(220)이 갭필 특성이 우수한 물질을 사용하여 형성되므로, 상기 더미 게이트 구조물이 높은 높이를 갖더라도 이들 사이의 공간은 내부에 보이드(void) 없이 잘 채워질 수 있다.
도 18 및 도 19를 참조하면, 게이트 마스크(150) 상의 식각 저지막(210) 부분이 노출될 때까지 제1 층간 절연막(220)을 평탄화하며, 이에 따라 제1 층간 절연막 패턴(225)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이후, 제1 층간 절연막 패턴(225)에 대해 산소 플라즈마 처리 공정을 수행할 수 있다. 이에 따라, 토즈(TOSZ)를 포함하는 제1 층간 절연막 패턴(225)은 불산(HF)에 대해 더욱 더 낮은 식각률을 가질 수 있다.
도 20 내지 도 22를 참조하면, 상기 노출된 식각 저지막(210) 부분 및 그 하부의 게이트 마스크(150), 더미 게이트 전극(140) 및 희생 절연막 패턴(130)을 제거하여, 기판(100)의 액티브 영역(105) 상면 및 소자 분리막(120) 상면을 노출시키는 개구(280)를 형성한다.
예시적인 실시예들에 있어서, 상기 노출된 식각 저지막 부분(210) 및 게이트 마스크(150)는 건식 식각 공정에 의해 제거될 수 있다. 혹은 이에 더하여, 상기 노출된 식각 저지막 부분(210) 및 게이트 마스크(150)는 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 수행하여 제거될 수도 있다. 한편, 식각 저지막(210) 및 게이트 마스크(150)는 실리콘 질화물을 포함하는 데 비해, 게이트 스페이서(160)는 예를 들어, 실리콘 산질화물 혹은 실리콘 산탄질화물과 같이 산소를 포함하는 저유전 물질을 포함하므로, 식각 저지막(210) 및 게이트 마스크(150) 식각 공정에서 게이트 스페이서(160)는 제거되지 않고 잔류할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 제거될 수 있다.
예시적인 실시예들에 있어서, 희생 절연막 패턴(130)은 예를 들어, 불산(HF)을 포함하는 식각액을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 이때, 제1 층간 절연막 패턴(225)은 불산(HF)에 대해 낮은 식각률을 갖는 물질, 예를 들어 토즈(TOSZ)를 포함하므로, 희생 절연막 패턴(130) 식각 공정 시 손상되지 않을 수 있다. 또한, 산소 플라즈마 공정을 거친 토즈(TOSZ)는 상기 희생 절연막 패턴(130) 식각 공정 시 더욱 더 손상되지 않을 수 있다.
한편, 식각 저지막(210)은 그 일부가 식각됨에 따라 식각 저지막 패턴(215)으로 변환될 수 있다.
도 23 내지 도 25를 참조하면, 개구(280)를 채우는 게이트 절연막 패턴(230), 고유전막 패턴(290) 및 게이트 전극(300)을 형성한다.
구체적으로, 개구(280)에 의해 노출된 기판(100)의 액티브 영역(105) 상면에 대해 열산화 공정을 수행하여 실리콘 산화물을 포함하는 게이트 절연막 패턴(230)을 형성한 후, 게이트 절연막 패턴(230) 상면, 소자 분리막(120) 상면, 개구(280)의 측벽 및 제1 층간 절연막 패턴(225)의 상면에 고유전막을 형성하고, 개구(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간 절연막 패턴(225)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 게이트 절연막 패턴(230) 상면, 소자 분리막(120) 상면 및 개구(280)의 측벽 또는 게이트 스페이서(160)의 측벽 상에 고유전막 패턴(290)을 형성하고, 고유전막 패턴(290) 상에 개구(280)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 고유전막 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 게이트 절연막 패턴(230), 고유전막 패턴(290) 및 게이트 전극(300)은 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스 트랜지스터 혹은 피모스 트랜지스터를 형성할 수 있다.
도 26 내지 도 29를 참조하면, 상기 트랜지스터를 커버하는 제2 층간 절연막(320)을 제1 층간 절연막 패턴(225) 상에 형성하고, 제2 층간 절연막(320), 제1 층간 절연막 패턴(225) 및 식각 저지막 패턴(215)을 관통하면서 에피택시얼 층(200) 상면에 접촉하는 콘택 플러그(330)를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(330)는 식각 저지막 패턴(215)을 식각 종말점으로 사용하는 식각 공정을 통해, 제2 층간 절연막(320) 및 제1 층간 절연막 패턴(225)을 관통하는 개구(도시되지 않음)를 형성하고, 상기 개구에 의해 노출되는 식각 저지막 패턴(215) 부분을 제거하여 에피택시얼 층(200) 상면을 노출시킨 후, 상기 개구를 채우는 도전막을 상기 노출된 에피택시얼 층(200) 상면 및 제2 층간 절연막(320) 상에 형성하고, 제2 층간 절연막(320) 상면이 노출될 때까지 상기 도전막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(330)는 각 에피택시얼 층들(200) 상면에 접촉하면서 상기 제2 방향으로 연장되도록 형성되는 라인 형상일 수 있다. 이와는 달리, 콘택 플러그(330)는 각 에피택시얼 층(200) 상면에 접촉하면서 상기 제2 방향을 따라 복수 개로 형성되는 고립된 형상일 수도 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치를 제조할 수 있다.
상기 반도체 장치는 상부에 소자 분리막(120)이 형성된 필드 영역 및 소자 분리막(120)으로부터 상부로 돌출된 액티브 핀(105)을 포함하는 기판(100), 상기 액티브 핀(105) 상에 형성된 상기 게이트 구조물, 상기 게이트 구조물 측벽 상에 형성되며 산소를 포함하는 저유전 물질을 포함하는 게이트 스페이서(160) 및 상기 게이트 구조물, 및 게이트 스페이서(160)의 측벽을 감싸며 토즈(TOSZ)를 포함하는 제1 층간 절연막 패턴(225)을 포함할 수 있다.
이때, 액티브 핀(105)은 상기 제1 방향으로 연장될 수 있고, 상기 게이트 구조물은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 상기 반도체 장치는 상기 게이트 구조물들 사이의 액티브 핀(105) 상에 형성된 에피택시얼 층(200)을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 에피택시얼 층(200) 상부는 상기 제2 방향을 따라 절단한 단면이 5각형 혹은 6각형일 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
또한, 상기 반도체 장치는 게이트 스페이서(160) 측벽 및 에피택시얼 층(200) 상면에 형성된 식각 저지막 패턴(215), 및 제1 층간 절연막 패턴(225) 및 식각 저지막 패턴(215)을 관통하여 에피택시얼 층(200)에 접촉하는 콘택 플러그(330)를 더 포함할 수 있다. 한편, 상기 게이트 구조물은 액티브 핀(105) 상에 순차적으로 적층된 게이트 절연막 패턴(230), 고유전막 패턴(290) 및 금속을 함유하는 게이트 전극(300)을 포함할 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30에 도시된 상기 반도체 장치는, 에피택시얼 층(200)을 제외하고는 도 26 내지 도 29에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 즉, 도 30에 도시된 반도체 장치에서 에피택시얼 층(200)은, 도 26 내지 도 29에 도시된 반도체 장치에서 상기 제2 방향을 따라 각각이 5각형 또는 6각형의 단면을 갖는 복수 개의 에피택시얼 층들(200)이 서로 연결된 형상을 갖는다. 이는 상대적으로 액티브 핀들(105)이 간격이 좁게 형성되는 경우, 상기 선택적 에피택시얼 성장(SEG) 공정을 통해 수평 및 수직 방향으로 성장하는 에피택시얼 층들(200)이 서로 연결되어 형성될 수 있다.
전술한 바와 같이, 갭필 특성이 우수한 토즈(TOSZ)를 사용하여 상기 더미 게이트 구조물들 사이의 공간을 보이드 없이 채우는 제1 층간 절연막(220)을 형성할 수 있다. 또한 토즈(TOSZ)는 상기 더미 게이트 구조물의 희생 절연막 패턴(130)을 식각하는 데 사용되는 불산(HF)에 대해 낮은 식각률을 가지므로, 제1 층간 절연막 패턴(225)은 희생 절연막 패턴(130) 식각 공정에서 손상받지 않을 수 있다. 특히, 제1 층간 절연막 패턴(225)에 대해 산소 플라즈마 처리를 수행함으로써, 토즈(TOSZ)를 포함하는 제1 층간 절연막 패턴(225)은 불산(HF)에 대한 보다 낮은 식각률을 가질 수 있다.
전술한 반도체 장치 및 그 제조 방법은 gate last 공정에 의해 금속 게이트 전극을 포함하는 트랜지스터가 사용되는 다양한 메모리 장치 및 그 제조 방법에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110: 트렌치 120: 소자 분리막
130: 희생 절연막 패턴 140: 더미 게이트 전극
150: 게이트 마스크 160: 게이트 스페이서
180: 리세스 200: 에피택시얼 층
200: 식각 저지막 215: 식각 저지막 패턴
220: 제1 층간 절연막 225: 제1 층간 절연막 패턴
230: 게이트 절연막 패턴 280: 개구
290: 고유전막 패턴 300: 게이트 전극

Claims (10)

  1. 기판 상에 더미 게이트 절연막 패턴, 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성하고;
    토즈(Tonen Silazane: TOSZ)를 사용하여 상기 더미 게이트 구조물을 커버하는 층간 절연막을 상기 기판 상에 형성하고;
    상기 게이트 마스크가 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성하고;
    상기 노출된 게이트 마스크 및 그 하부의 상기 더미 게이트 전극 및 상기 더미 게이트 절연막 패턴을 제거하여 상기 기판 상면을 노출시키는 개구를 형성하되, 상기 층간 절연막 패턴은 남기면서 상기 더미 게이트 절연막 패턴은 불산(HF)을 포함하는 식각액을 사용하여 제거되고; 그리고
    상기 개구를 채우는 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 층간 절연막 패턴에 산소 플라즈마 처리를 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 더미 게이트 구조물의 측벽 상에 산소를 포함하는 저유전 물질을 사용하여 게이트 스페이서를 형성하는 것을 더 포함하며,
    상기 층간 절연막은 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 커버하도록 상기 기판 상에 형성되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 게이트 스페이서는 실리콘 산질화물(SiON) 또는 실리콘 산탄질화물(SiOCN)을 사용하여 형성되는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서, 상기 게이트 스페이서를 형성한 이후에,
    상기 더미 게이트 구조물, 상기 게이트 스페이서 및 상기 기판 상에 식각 저지막을 형성하는 것을 더 포함하며,
    상기 층간 절연막은 상기 식각 저지막 상에 형성되고, 상기 층간 절연막 패턴은 상기 식각 저지막 상면이 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 형성되는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 식각 저지막을 형성하기 이전에,
    상기 더미 게이트 구조물 및 상기 게이트 스페이서를 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 리세스를 형성하고; 그리고
    상기 리세스를 채우는 에피택시얼 층을 형성하는 것을 포함하며,
    이에 따라 상기 식각 저지막은 상기 더미 게이트 구조물, 상기 게이트 스페이서 및 상기 에피택시얼 층 상에 형성되는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 층간 절연막 패턴 및 상기 식각 저지막을 관통하여 상기 에피택시얼 층에 접촉하는 콘택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 기판 상에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 커버되는 필드 영역 및 상기 소자 분리막에 의해 커버되지 않으며 상기 소자 분리막으로부터 상부로 돌출되는 액티브 영역을 정의하고;
    상기 액티브 영역 및 상기 소자 분리막 상에 산화막 패턴, 더미 게이트 전극 및 게이트 마스크를 포함하는 더미 게이트 구조물을 형성하고;
    토즈(Tonen Silazane: TOSZ)를 사용하여 상기 더미 게이트 구조물을 커버하는 층간 절연막을 상기 액티브 영역 및 상기 소자 분리막 상에 형성하고;
    상기 게이트 마스크가 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성하고;
    상기 노출된 게이트 마스크 및 그 하부의 상기 더미 게이트 전극 및 상기 산화막 패턴을 제거하여 상기 액티브 영역 및 상기 소자 분리막 상면을 노출시키는 개구를 형성하되, 상기 산화막 패턴은 불산(HF)을 포함하는 식각액을 사용하여 제거되고; 그리고
    상기 개구를 적어도 부분적으로 채우며, 상기 액티브 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 고유전막 패턴 및 금속 게이트 전극을 포함하는 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 층간 절연막 패턴에 산소 플라즈마 처리를 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 상부에 소자 분리막이 형성된 필드 영역 및 상기 소자 분리막으로부터 상부로 돌출된 액티브 영역을 포함하는 기판;
    상기 액티브 영역 상에 형성된 게이트 구조물;
    상기 게이트 구조물 측벽 상에 형성되며, 산소를 포함하는 저유전 물질을 포함하는 게이트 스페이서;
    상기 게이트 구조물 및 상기 게이트 스페이서의 측벽을 감싸며, 토즈(TOSZ)를 포함하는 층간 절연막을 포함하는 반도체 장치.
KR1020140073018A 2014-06-16 2014-06-16 반도체 장치 및 그 제조 방법 KR20150144192A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140073018A KR20150144192A (ko) 2014-06-16 2014-06-16 반도체 장치 및 그 제조 방법
US14/579,627 US20150364574A1 (en) 2014-06-16 2014-12-22 Semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140073018A KR20150144192A (ko) 2014-06-16 2014-06-16 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150144192A true KR20150144192A (ko) 2015-12-24

Family

ID=54836864

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140073018A KR20150144192A (ko) 2014-06-16 2014-06-16 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20150364574A1 (ko)
KR (1) KR20150144192A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504747B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
KR20200029286A (ko) * 2018-09-10 2020-03-18 삼성전자주식회사 건식 세정 장치 및 건식 세정 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102237713B1 (ko) * 2014-11-17 2021-04-08 삼성전자주식회사 반도체 장치의 제조 방법
US9728615B2 (en) * 2015-06-16 2017-08-08 Globalfoundries Inc. Fin shape contacts and methods for forming fin shape contacts
CN107104143B (zh) 2016-02-19 2020-05-29 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102279939B1 (ko) * 2017-11-27 2021-07-22 삼성전자주식회사 반도체 소자의 제조 방법
US11036129B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Photomask and method for forming the same
CN111725068B (zh) * 2019-03-22 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构形成方法
CN114078762B (zh) * 2020-08-14 2024-03-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048733B2 (en) * 2009-10-09 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a gate structure
US9611544B2 (en) * 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504747B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
US11289343B2 (en) 2017-09-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
US11605543B2 (en) 2017-09-29 2023-03-14 Taiwan Semiconductor Manufacturing Company. Ltd. Method of gap filling using conformal deposition-annealing-etching cycle for reducing seam void and bending
US12183590B2 (en) 2017-09-29 2024-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of performing gap filling including filling trenches between dummy gate stacks on semiconductor fins/strips with semiconductor material
KR20200029286A (ko) * 2018-09-10 2020-03-18 삼성전자주식회사 건식 세정 장치 및 건식 세정 방법

Also Published As

Publication number Publication date
US20150364574A1 (en) 2015-12-17

Similar Documents

Publication Publication Date Title
KR102330757B1 (ko) 반도체 장치 및 그 제조 방법
CN106098775B (zh) 半导体器件
KR102193493B1 (ko) 반도체 장치 및 그 제조 방법
US10868179B2 (en) Fin-type field effect transistor structure and manufacturing method thereof
KR20150144192A (ko) 반도체 장치 및 그 제조 방법
CN106057867B (zh) 半导体器件
KR101441747B1 (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법
CN103378153B (zh) 用于集成有电容器的FinFET的结构和方法
KR102366295B1 (ko) 반도체 장치 및 그 제조 방법
CN107068565B (zh) 半导体器件及其制造方法
KR102264542B1 (ko) 반도체 장치 제조 방법
KR20150089597A (ko) 반도체 장치 및 그 제조 방법
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
TWI807104B (zh) 半導體裝置及其製造方法
KR102195230B1 (ko) 정전기 보호 소자
KR20160136715A (ko) 반도체 장치 및 그 제조 방법
KR20160091164A (ko) 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
CN105702727A (zh) 金属氧化物半导体装置与其形成方法
KR20160116598A (ko) 반도체 소자
KR20170044822A (ko) 반도체 장치 및 그 제조 방법
KR20150047218A (ko) 반도체 장치 및 그 제조 방법
KR20150068084A (ko) 반도체 장치 및 그 제조 방법
KR20160035378A (ko) 반도체 장치 및 그 제조 방법
TWI485783B (zh) 具有封裝的壓力源區域的半導體裝置及製作方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140616

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid