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KR20140121617A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140121617A
KR20140121617A KR20130038048A KR20130038048A KR20140121617A KR 20140121617 A KR20140121617 A KR 20140121617A KR 20130038048 A KR20130038048 A KR 20130038048A KR 20130038048 A KR20130038048 A KR 20130038048A KR 20140121617 A KR20140121617 A KR 20140121617A
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metal silicide
region
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조중래
강대근
김은성
신철호
유한근
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삼성전자주식회사
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Abstract

반도체 장치는 기판의 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 제1 및 제2 게이트 구조물들에 인접한 기판 상부에 각각 형성된 제1 및 제2 불순물 영역들, 제2 불순물 영역 상에 형성된 페르미(Fermi) 준위 고정막, 제1 불순물 영역 및 페르미 준위 고정막 상에 각각 형성된 제1 및 제2 금속 실리사이드 막들 및 제1 및 제2 금속 실리사이드 막들 상에 각각 형성된 제1 및 제2 콘택 플러그들을 포함하며, 페르미 준위 고정막은 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시킨다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 CMOS 트랜지스터 및 이에 전기적으로 연결되는 콘택 플러그를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터에서, 반도체 물질을 포함하는 소스/드레인 영역과 금속을 포함하는 콘택 플러그 사이의 접촉 저항을 낮추기 위해 여러 가지 방법이 강구되고 있다. 예를 들어, 상기 소스/드레인 영역의 불순물 농도를 증가시키는 방법이 있으나, 이는 한계가 있다. 혹은 상기 콘택 플러그와 상기 소스/드레인 영역 사이에 금속 실리사이드막을 형성할 수 있으나, 원하는 수준으로 접촉 저항을 낮추기 위해서는 높은 비용이 드는 복잡한 공정을 수행해야 한다.
본 발명의 일 목적은 CMOS 트랜지스터와 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 CMOS 트랜지스터와 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판의 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 게이트 구조물들에 인접한 상기 기판 상부에 각각 형성된 제1 및 제2 불순물 영역들, 상기 제2 불순물 영역 상에 형성된 페르미(Fermi) 준위 고정막, 상기 제1 불순물 영역 및 상기 페르미 준위 고정막 상에 각각 형성된 제1 및 제2 금속 실리사이드 막들 및 상기 제1 및 제2 금속 실리사이드 막들 상에 각각 형성된 제1 및 제2 콘택 플러그들을 포함하며, 상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시킨다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역은 n형 불순물을 포함할 수 있고, 상기 제2 불순물 영역은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 상기 제2 금속 실리사이드 막과의 접촉면에서의 상기 페르미 준위 고정막의 가전자대의 에지 근처로 고정시킬 수 있다.
예시적인 실시예들에 있어서, 상기 페르미 준위 고정막은 게르마늄 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 금속 실리사이드 막들은 모두 희토류 금속(rare earth metal)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 실리콘-게르마늄 층을 포함할 수 있으며, 상기 실리콘-게르마늄 층은 상부로 갈수록 점차 높아지는 게르마늄 농도 구배(gradient)를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역은 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역은 p형 불순물을 포함할 수 있고, 상기 제2 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 상기 제2 금속 실리사이드 막과의 접촉면에서의 상기 페르미 준위 고정막의 전도대의 에지 근처로 고정시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 금속 실리사이드 막들은 모두 귀금속(noble metal)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 플러그들은 금속을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성한다. 상기 제2 게이트 구조물에 인접한 상기 기판 상부에 제2 불순물 영역을 형성한다. 상기 제2 불순물 영역 상에 페르미 준위 고정막을 형성한다. 상기 제1 게이트 구조물에 인접한 상기 기판 상부에 제1 불순물 영역을 형성한다. 상기 제1 불순물 영역 및 상기 페르미 준위 고정막 상에 각각 제1 및 제2 금속 실리사이드 막들을 형성한다. 상기 제1 및 제2 금속 실리사이드 막들 상에 제1 및 제2 콘택 플러그들을 형성한다. 이때, 상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시킨다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역을 형성할 때, p형 불순물을 포함하는 실리콘-게르마늄 층을 형성할 수 있고, 상기 페르미 준위 고정막을 형성할 때, 게르마늄 막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 불순물 영역을 형성하는 것과 상기 페르미 준위 고정막을 형성하는 것은 인-시튜(in-situ)로 수행될 수 있다.
본 발명의 실시예들에 따르면, 각 n형 불순물 영역 및 p형 불순물 영역 상에 일함수가 낮은 금속을 포함하는 금속 실리사이드 막이 공통적으로 형성되므로, 단순한 공정 및 저렴한 비용으로 CMOS 트랜지스터를 포함하는 반도체 장치를 제조할 수 있다. 이때, 상기 n형 불순물 영역과 상기 금속 실리사이드 막 사이의 쇼트키 배리어가 낮으므로, 이들 사이에는 낮은 접촉 저항이 구현될 수 있다. 한편, p형 불순물 영역 상에는 상기 금속 실리사이드 막의 페르미 준위를 가전자대의 에지 근처로 고정시키는 게르마늄 막이 형성되므로, 상기 p형 불순물 영역과 상기 금속 실리사이드 막 사이의 쇼트키 배리어가 낮아져, 이들 사이에도 역시 낮은 접촉 저항을 구현할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 금속막과 n형 불순물이 도핑된 n형 반도체 막이 접촉하는 경우의 에너지 밴드 다이어그램이다.
도 3은 금속막과 p형 불순물이 도핑된 p형 반도체 막이 접촉하는 경우의 에너지 밴드 다이어그램이다.
도 4는 금속막과 반도체 막이 접촉할 때, 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이고, 도 5는 구체적으로 일함수가 비교적 낮은 금속막이 실리콘 막에 접촉할 때의 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이다.
도 6은 금속막이 실리콘 막 상에 형성된 게르마늄 막에 접촉할 때의 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이다.
도 7은 실리콘 막 상에 실리콘-게르마늄 층 및 게르마늄 막이 순차적으로 형성된 경우, 금속막이 상기 게르마늄 막에 접촉할 때의 전하의 이동성을 설명하기 위한 에너지 밴드 다이어그램이다.
도 8 내지 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 40 내지 도 50은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(152), 제1 불순물 영역(250), 제1 금속 실리사이드 막(272) 및 제1 콘택 플러그(292)와, 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(154), 제2 불순물 영역(190), 페르미 준위 고정막(Fermi level pinning layer)(200), 제2 금속 실리사이드 막(274) 및 제2 콘택 플러그(294)를 포함한다. 또한 상기 반도체 장치는 각 제1 및 제2 게이트 구조물들(152, 154) 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 더 포함할 수 있다.
기판(100)은 실리콘 기판과 같은 반도체 기판, 혹은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판일 수 있다. 기판(100)은 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있으며, 제1 영역(I)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터들이 형성되는 NMOS 영역일 수 있고, 제2 영역(II)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터들이 형성되는 PMOS 영역일 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수 있다.
기판(100) 상에는 소자 분리막(110)이 형성되어, 기판(100)을 액티브 영역과 필드 영역으로 구분할 수 있으며, 소자 분리막(110)은 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제1 게이트 구조물(152)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 게이트 전극(132) 및 제1 게이트 마스크(142)를 포함할 수 있다. 제1 게이트 절연막 패턴(122)은 예를 들어, 실리콘 산화물 및/또는 금속 산화물을 포함할 수 있고, 제1 게이트 전극(132)은 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제1 게이트 마스크(142)는 예를 들어, 실리콘 질화물을 포함할 수 있다. 제2 게이트 구조물(154)은 기판(100) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 게이트 전극(134) 및 제2 게이트 마스크(144)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연막 패턴(124), 제2 게이트 전극(134) 및 제2 게이트 마스크(144)는 각각 제1 게이트 절연막 패턴(122), 제1 게이트 전극(132) 및 제1 게이트 마스크(142)와 실질적으로 동일한 물질을 포함할 수 있다.
제1 및 제2 게이트 스페이서들(162, 164)은 예를 들어, 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
제1 불순물 영역(250)은 제1 게이트 구조물(152)에 인접하는 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 불순물 영역(250)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(250)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 포함할 수 있다.
제1 게이트 구조물(152) 및 제1 불순물 영역(250)은 함께 NMOS 트랜지스터를 형성할 수 있다. 제1 불순물 영역(250)이 실리콘 탄화물 층을 포함함에 따라, 제1 불순물 영역(250) 사이의 제1 게이트 구조물(152) 하부에 형성되는 제1 채널은 인장 스트레스를 받을 수 있으며, 이에 따라 상기 제1 채널 내의 전자의 이동도가 높아질 수 있다.
제2 불순물 영역(190)은 제2 게이트 구조물(154)에 인접하는 기판(100) 상에 형성될 수 있다. 예를 들어, 제2 불순물 영역(190)은 붕소, 갈륨 등과 같은 p형 불순물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 불순물 영역(190)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있다.
제2 게이트 구조물(154) 및 제2 불순물 영역(190)은 함께 PMOS 트랜지스터를 형성할 수 있다. 제2 불순물 영역(190)이 실리콘-게르마늄 층을 포함함에 따라, 제2 불순물 영역(190) 사이의 제2 게이트 구조물(154) 하부에 형성되는 제2 채널은 압축 스트레스를 받을 수 있으며, 이에 따라 상기 제2 채널 내의 정공의 이동도가 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층은 상부로 갈수록 점차 증가하는 게르마늄 농도 구배(gradient)를 가질 수 있다. 이때, 상기 게르마늄 농도는 상부로 갈수록 연속적으로 증가할 수도 있고, 혹은 예를 들어 계단 형상으로 불연속적으로 증가할 수도 있다.
페르미 준위 고정막(200)은 제2 불순물 영역(190) 상에 형성될 수 있다. 페르미 준위 고정막(200)은 금속막 혹은 금속 실리사이드 막과 접촉하였을 때, 이들의 페르미 준위를 특정 에너지 준위로 고정시킬 수 있는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 페르미 준위 고정막(200)은 접촉하는 금속막 또는 금속 실리사이드 막의 페르미 준위를 접촉면에서의 가전자대(valence band)의 에지(edge) 부근으로, 예를 들어, 상기 가전자대의 에지로부터 대략 0.1 eV 이하의 차이를 갖는 준위로 고정시키는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 페르미 준위 고정막(200)은 게르마늄 막을 포함할 수 있다. 이때, 상기 게르마늄 막은 이에 접촉하도록 상부에 형성된 제2 금속 실리사이드 막(274)의 페르미 준위를 접촉면에서의 상기 게르마늄 막의 가전자대의 에지보다 대략 0.09 eV 높은 준위로 고정시킬 수 있다. 일 실시예에 있어서, 상기 게르마늄 막은 p형 불순물, 예를 들어 갈륨이 도핑될 수 있다.
제1 및 제2 금속 실리사이드 막들(272, 274)은 각각 제1 불순물 영역(250) 및 페르미 준위 고정막(200) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 금속 실리사이드 막들(272, 274)은 일함수가 낮은 금속, 예를 들어 란탄, 세륨, 이트륨 등의 희토류 금속(rare earth metal)을 포함할 수 있다.
한편, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 제1 및 제2 불순물 영역들(250, 190), 페르미 준위 고정막(200) 및 제1 및 제2 금속 실리사이드 막들(272, 274)은 층간 절연막(280)에 의해 커버될 수 있으며, 제1 및 제2 콘택 플러그들(292, 294)은 층간 절연막(280)을 관통하여 제1 및 제2 금속 실리사이드 막들(272, 274) 상면에 각각 접촉할 수 있다. 층간 절연막(280)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 제1 및 제2 콘택 플러그들(292, 294)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
예시적인 실시예들에 따른 상기 반도체 장치는 제1 및 제2 금속 실리사이드 막들(272, 274) 및 페르미 준위 고정막(200)에 의해, 제1 불순물 영역(250)과 제1 콘택 플러그(292) 사이의 제1 접촉 저항 및 제2 불순물 영역(190)과 제2 콘택 플러그(294) 사이의 제2 접촉 저항 모두가 낮은 값을 가질 수 있으며, 이에 대해서는 이하에서 도 2 내지 도 7을 참조로 자세히 설명하기로 한다.
일반적으로 금속막과 반도체 막이 접촉하는 경우, 이들 사이에는 쇼트키 배리어(Schottky barrier)가 발생하며, 이에 의해 전하의 이동이 제한되어 높은 접촉 저항을 가지게 된다.
도 2는 금속막과 n형 불순물이 도핑된 n형 반도체 막이 접촉하는 경우의 에너지 밴드 다이어그램이다.
도 2를 참조하면, 상기 n형 반도체 막에서 전도대(conduction band)의 에지(Ec)와 가전자대(valence band)의 에지(Ev) 사이에 에너지 밴드 갭(band gap)(Eg)이 존재하며, 상기 n형 반도체 막과 상기 금속막의 접촉면에서의 상기 n형 반도체 막의 전도대의 에지(Ec)와 상기 금속막의 페르미 준위(EF)와의 차이가 n형 쇼트키 배리어(ΦB,n)로 이해되고 있다. 그런데, 상기 금속막에서 전도대의 에지(Ec)와 페르미 준위(EF)와의 차이는 상기 금속막의 일함수와 동일하므로, 결국 일함수가 작은 금속막과 n형 반도체 막이 접촉하는 경우, n형 쇼트키 배리어(ΦB,n)가 낮아 전하, 즉 전자의 이동이 원활하므로 이들 사이의 접촉 저항이 낮을 수 있다.
도 3은 금속막과 p형 불순물이 도핑된 p형 반도체 막이 접촉하는 경우의 에너지 밴드 다이어그램이다.
도 3을 참조하면, 상기 p형 반도체 막에서 전도대의 에지(Ec)와 가전자대의 에지(Ev) 사이에 에너지 밴드 갭(Eg)이 존재하며, 상기 금속막과 상기 p형 반도체 막의 접촉면에서의 상기 금속막의 페르미 준위(EF)와 상기 p형 반도체 막의 가전자대의 에지(Ev)의 차이가 p형 쇼트키 배리어(ΦB,p)로 이해되고 있다. 즉, 금속막이 p형 반도체 막과 접촉하는 경우, 상기 금속막에서 전도대의 에지(Ec)와 페르미 준위(EF)와의 차이인 일함수가 작으면, 상기 금속막과 상기 p형 반도체 막 사이의 p형 쇼트키 배리어(ΦB,p)가 커서, 전하 즉, 정공의 이동이 원활하지 못하여 이들 사이의 접촉 저항이 높을 수 있다.
도 4는 금속막과 반도체 막이 접촉할 때, 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이고, 도 5는 구체적으로 일함수가 비교적 낮은 금속막이 실리콘 막에 접촉할 때의 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이다.
도 4를 참조하면, 상기 금속막의 페르미 준위(EF)가 상대적으로 높으면, 즉 상기 금속막의 일함수가 상대적으로 낮으면, 상기 n형 반도체 막의 전도대의 에지(Ec)와 상기 금속막의 페르미 준위(EF) 사이의 차이인 n형 쇼트키 배리어(ΦB,n)가 낮은 반면, 상기 금속막의 페르미 준위(EF)와 상기 p형 반도체 막의 가전자대의 에지(Ev) 사이의 차이인 p형 쇼트키 배리어(ΦB,p)가 높다. 따라서 n형 및 p형 반도체 막들에 일함수가 낮은 금속막을 접촉시키면 상기 금속막과 상기 n형 반도체 막 사이의 접촉 저항은 낮을 수 있으나, 상기 금속막과 상기 p형 반도체 막 사이의 접촉 저항은 높을 수 있다. 반대로, n형 및 p형 반도체 막들에 일함수가 높은 금속막을 접촉시키면 상기 금속막과 상기 p형 반도체 막 사이의 접촉 저항은 낮을 수 있으나, 상기 금속막과 상기 n형 반도체 막 사이의 접촉 저항은 높을 수 있다.
이에 따라, 일반적으로 동일한 금속막이 n형 및 p형 반도체 막들과 접촉하는 경우, 이들 사이의 접촉 저항이 모두 낮기는 어렵다.
도 5를 참조하면, 일함수가 비교적 낮은 금속막이 n형 불순물이 도핑된 실리콘 막에 접촉함에 따라, n형 쇼트키 배리어(ΦB,n)는 낮지만 p형 쇼트키 배리어(ΦB,p)는 높다. 이에 따라, n형 불순물이 도핑된 실리콘 막과 p형 불순물이 도핑된 실리콘 막 상에 각각 금속을 포함하는 콘택 플러그들이 형성될 경우, 이들 사이의 접촉 저항을 줄이기 위해서 금속 실리사이드 막들을 형성할 수 있지만, 이때 상기 금속 실리사이드 막은 상기 n형 불순물이 도핑된 실리콘 막 상에서는 일함수가 낮은 금속을 포함하도록 형성해야 하는 반면, 상기 p형 불순물이 도핑된 실리콘 막 상에서는 일함수가 높은 금속을 포함하도록 별도로 형성해야 하며, 이는 공정의 복잡성 및 비용 증가를 초래하게 된다.
도 6은 금속막이 실리콘 막 상에 형성된 게르마늄 막에 접촉할 때의 페르미 준위와 쇼트키 배리어 사이의 관계를 설명하기 위한 에너지 밴드 다이어그램이다. 이때, 상기 금속막은 도 5를 참조로 설명한 금속막과 동일한 금속을 포함하는 것으로 즉, 동일한 일함수를 갖는 것으로 가정한다.
도 6을 참조하면, 상기 금속막이 상기 게르마늄 막과 접촉함에 따라, 상기 금속막의 페르미 준위(EF)가 특정 에너지 준위로 고정되는 페르미 준위 고정(Fermi level pinning) 현상이 발생한다.
즉, 상기 게르마늄 막은 전하 중화도 준위(Charge Neutrality Level: CNL)가 가전자대의 에지(Ev)에 인접하며, 상기 게르마늄 막과 접촉하는 금속막의 페르미 준위(EF)를 이에 강하게 고정시키는 특성을 갖는다. 이에 따라, 본래 일함수가 낮은 금속을 포함하는 금속막 혹은 금속 실리사이드 막일지라도, 상기 게르마늄 막에 접촉함에 따라 페르미 준위(EF)가 접촉면에서의 상기 게르마늄 막의 가전자대의 에지(Ev)에 고정되어, 낮은 p형 쇼트키 배리어(ΦB,p)를 가질 수 있다.
이는 결국, 일함수가 낮은 금속을 포함하는 동일한 금속 실리사이드 막을 n형 불순물이 도핑된 실리콘 막뿐만 아니라, p형 불순물이 도핑된 실리콘 막 상에 형성된 게르마늄 막 상에도 형성할 경우, 상기 금속 실리사이드 막과 상기 n형 불순물이 도핑된 실리콘 막 사이의 n형 쇼트키 배리어(ΦB,n)뿐만 아니라, 상기 금속 실리사이드 막과 상기 게르마늄 막 및 나아가 상기 금속 실리사이드 막과 상기 p형 불순물이 도핑된 실리콘 막 사이의 p형 쇼트키 배리어(ΦB,p)도 낮다는 것을 의미하므로, 이들 사이의 낮은 접촉 저항을 구현하기 위해서 서로 다른 금속을 포함하는 금속 실리사이드 막들을 별도로 형성해야 할 필요가 없다는 것을 의미한다.
결국, 예시적인 실시예들에 따른 반도체 장치에 있어서, 제1 불순물 영역(250)으로서 n형 불순물이 도핑된 실리콘 탄화물 층 상에 제1 금속 실리사이드 막(272)으로서 일함수가 낮은 희토류 금속을 포함하는 금속 실리사이드 막이 형성되어, 이들 사이의 제1 접촉 저항은 낮은 값을 가질 수 있다. 또한, 제2 불순물 영역(190)으로서 p형 불순물이 도핑된 실리콘-게르마늄 층 상에 제2 금속 실리사이드 막(274)으로서 낮은 일함수를 갖는 희토류 금속을 포함하는 상기 금속 실리사이드 막이 동일하게 형성되더라도, 이들 사이에 페르미 준위 고정막(200)으로서 게르마늄 막이 형성됨에 따라, 제2 불순물 영역(190)과 제2 금속 실리사이드 막(274) 사이의 제2 접촉 저항 역시 낮은 값을 가질 수 있다.
도 7은 실리콘 막 상에 실리콘-게르마늄 층 및 게르마늄 막이 순차적으로 형성된 경우, 금속막이 상기 게르마늄 막에 접촉할 때의 전하의 이동성을 설명하기 위한 에너지 밴드 다이어그램이다.
실리콘과 게르마늄은 대략 1.1 eV 및 대략 0.7 eV의 에너지 밴드 갭들(Eg1, Eg2)을 각각 가지며, 실리콘과 게르마늄을 모두 포함하는 실리콘-게르마늄 층의 경우 이들 사이의 에너지 밴드 갭을 가질 수 있다. 이때, 상기 실리콘-게르마늄 층은 게르마늄 농도가 클수록 상대적으로 낮은 에너지 밴드 갭을 가질 수 있다.
이에 따라, 실리콘 막과 게르마늄 막 사이에 게르마늄 농도가 높은 순서대로 복수 개의 실리콘-게르마늄 층들을 순차적으로 형성하는 경우, 이들은 도 7에 도시된 바와 같이 계단 형상의 불연속적인 에너지 밴드 갭들(Eg3, Eg4)을 가질 수 있다.
이때, 금속막이 상기 게르마늄 막 상에 접촉하면, 전하, 즉 정공이 상기 금속막으로부터 상기 실리콘 막으로 이동할 때, 상기 금속막과 상기 실리콘 막 사이의 전체 p형 쇼트키 배리어(ΦB,p)가 도 6에 도시된 것과 실질적으로 동일하다 하더라도, 정공이 이동하기 위해 극복해야 하는 쇼트키 배리어가 낮은 값을 갖는 복수 개로 세분되어 있으므로, 그 이동이 훨씬 용이할 수 있다. 결과적으로, 상기 실리콘 막과 상기 금속막 사이의 접촉 저항은 게르마늄 농도가 다른 복수 개의 실리콘-게르마늄 층들을 상기 실리콘 막 상에 형성함으로써, 더욱 더 감소될 수 있다.
도 7은 계단 형상의 에너지 밴드 갭(Eg3, Eg4)을 갖는 복수 개의 실리콘-게르마늄 층들을 도시하고 있으나, 연속적으로 변화하는 에너지 밴드 갭을 갖는 하나의 실리콘-게르마늄 층을 형성하는 경우에도 동일한 효과를 얻을 수 있다. 즉, 게르마늄 농도 구배를 갖는 실리콘-게르마늄 층을 실리콘 막과 금속막 사이에 형성할 경우, 이들 사이에 보다 낮은 접촉 저항을 구현할 수 있으며, 이때 상기 게르마늄 농도는 연속적으로 변화할 수도 있고, 계단 형상으로 불연속적으로 변화할 수도 있다.
이에 따라, 예시적인 실시예들에 따른 반도체 장치가 제2 불순물 영역(190)으로서 게르마늄 농도 구배를 갖는 실리콘-게르마늄 층을 포함하므로, 제2 불순물 영역(190)과 제2 금속 실리사이드 막(274) 사이의 제2 접촉 저항이 더욱 더 낮은 값을 가질 수 있다.
지금까지는, 상기 NMOS 트랜지스터의 제1 불순물 영역(250) 상에는 일함수가 낮은 금속을 포함하는 제1 금속 실리사이드 막(272)을 형성함으로써 이들 사이에 낮은 제1 접촉 저항을 구현하고, 상기 PMOS 트랜지스터의 제2 불순물 영역(190) 상에는 금속막의 페르미 준위를 가전자대의 에지 부근으로 고정시키는 페르미 준위 고정막(200)을 더 형성함으로써, 비록 제1 금속 실리사이드 막(272)과 동일하게 일함수가 낮은 금속을 포함하는 제2 금속 실리사이드 막(274)을 제2 불순물 영역(190) 상에 형성하더라도, 이들 사이에도 역시 낮은 제2 접촉 저항을 구현하는 방법에 대해 설명하였다. 하지만, 상기 본 발명의 개념은 반대 도전형의 경우에도 동일하게 적용될 수 있다.
즉, PMOS 트랜지스터의 제2 불순물 영역 상에는 일함수가 높은 금속을 포함하는 제2 금속 실리사이드 막을 형성함으로써 이들 사이에 낮은 제2 접촉 저항을 구현하고, NMOS 트랜지스터의 제1 불순물 영역 상에는 금속막의 페르미 준위를 전도대의 에지 부근으로 고정시키는 페르미 준위 고정막을 더 형성함으로써, 비록 상기 제2 금속 실리사이드 막과 동일하게 일함수가 높은 금속을 포함하는 제1 금속 실리사이드 막을 상기 제1 불순물 영역 상에 형성하더라도, 이들 사이에도 역시 낮은 제1 접촉 저항을 구현할 수 있을 것이다. 이때, 상기 일함수가 높은 금속은 예를 들어, 금, 은, 백금 등의 귀금속을 포함할 수 있다.
설명의 편의상, 이하에서는 도 1에 도시된 것과 같이 PMOS 트랜지스터의 제2 불순물 영역(190) 상에 페르미 준위 고정막(200)을 형성한 경우에 대해서만 설명하기로 한다.
한편, 불순물이 도핑된 반도체 막과 금속막 사이의 접촉 저항은 쇼트키 배리어에 반비례하는 반면, 상기 반도체 막의 불순물의 농도에는 비례하므로, 페르미 준위 고정막(200)에 불순물을 도핑함으로써 상기 접촉 저항을 더 감소시킬 수도 있다. 즉, 상기 게르마늄 막이 페르미 준위 고정막(200)으로 사용되는 경우, p형 불순물, 예를 들어 갈륨을 상기 게르마늄 막에 도핑함으로써, 상기 접촉 저항을 더 감소시킬 수 있다.
도 8 내지 도 17은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 1에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 8을 참조하면, 상부에 소자 분리막(110)이 형성된 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 게이트 구조물들(152, 154)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성할 수 있다. 즉, 기판(100) 상에 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 형성할 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 NMOS 트랜지스터가 형성되는 NMOS 영역일 수 있으며, 제2 영역(II)은 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있다.
제1 및 제2 게이트 구조물들(152, 154)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성한 후, 사진 식각 공정을 통해 상기 게이트 마스크 막, 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써 형성할 수 있다. 이에 따라, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 게이트 전극(132) 및 제1 게이트 마스크(142)를 포함하는 제1 게이트 구조물(152)이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 게이트 전극(134) 및 제2 게이트 마스크(144)를 포함하는 제2 게이트 구조물(154)이 형성될 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물, 금속 산화물 등을 포함하도록 형성될 수 있고, 상기 게이트 전극막은 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하도록 형성될 수 있으며, 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 9를 참조하면, 제1 및 제2 게이트 구조물들(152, 154)이 형성된 기판(100) 상에 제1 캐핑막(160)을 형성한다.
제1 캐핑막(160)은 예를 들어, 실리콘 질화물 및/또는 실리콘 산화물을 포함하도록 형성될 수 있다.
도 10을 참조하면, 제1 영역(I)을 커버하는 제1 마스크(170)를 제1 캐핑막(160) 상에 형성하고, 이를 식각 마스크로 사용하여 제2 영역(II)의 제1 캐핑막(160) 부분을 식각함으로써, 제2 영역(II)의 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 이에 따라, 제2 영역(II)에서 제1 캐핑막(160)은 제2 게이트 구조물(154) 측벽에만 잔류할 수 있으며, 이하에서는 이를 제2 게이트 스페이서(164)로 부르기로 한다. 한편, 제1 영역(I)에서는 제1 캐핑막(160)이 기판(100) 상에 여전히 잔류할 수 있다.
이후, 제2 영역(II)의 노출된 기판(100) 상부를 제거하여 제1 리세스(180)를 형성한다. 즉, 제1 마스크(170), 제2 게이트 구조물(154) 및 제2 게이트 스페이서(164)를 식각 마스크로 하는 식각 공정을 통해, 제1 리세스(180)가 형성될 수 있다. 상기 식각 공정은 건식 식각 공정 및/또는 습식 식각 공정을 포함할 수 있다.
도 11을 참조하면, 제1 마스크(170)를 제거한 후, 제1 리세스(180)를 채우는 제2 불순물 영역(190)을 형성한다.
예시적인 실시예들에 따르면, 제1 리세스(180)에 의해 노출된 기판(100) 상부를 시드로 하여 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 제2 불순물 영역(190)을 형성할 수 있다. 이때, 기판(100)의 제1 영역(I) 상에는 제1 캐핑막(160)이 형성되어 있으므로, 상기 제1 SEG 공정이 수행되더라도 불순물 영역이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 SEG 공정은 약 500℃ 내지 약 900℃의 온도 및 약 0.1 torr 내지 상압의 압력에서 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행함으로써 형성될 수 있다. 상기 CVD 공정은 예를 들어 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 예를 들어 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스, 및 예를 들어 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게르마늄 소스 가스의 유입량을 조절함으로써, 상기 단결정 실리콘-게르마늄 층이 게르마늄 농도 구배(gradient)를 갖도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 SEG 공정을 수행할 때 유입되는 상기 게르마늄 소스 가스의 유입량을 시간이 경과함에 따라 점차 증가시킴으로써, 상기 단결정 실리콘-게르마늄 층에 포함되는 게르마늄 함량을 점차 증가시킬 수 있다. 이에 따라, 상기 단결정 실리콘-게르마늄 층의 게르마늄 농도는 하부로부터 상부로 갈수록, 즉 기판(100) 내부로부터 멀어질수록 점차 증가할 수 있다. 이때, 상기 게르마늄 소스 가스의 유입량은 시간이 경과함에 따라 연속적으로 증가시킬 수도 있고, 혹은 계단 형상으로 불연속적으로 증가시킬 수도 있으며, 이에 따라 형성되는 상기 게르마늄 막은 연속적으로 혹은 불연속적으로 증가하는 게르마늄 농도 구배를 가질 수 있다.
상기 단결정 실리콘-게르마늄 층으로 형성된 제2 불순물 영역(190)은 제2 게이트 구조물(154)과 함께 PMOS 트랜지스터를 형성할 수 있으며, 이에 따라 상기 PMOS 트랜지스터의 제2 소스/드레인 영역의 역할을 수행할 수 있다.
도 12를 참조하면, 제2 불순물 영역(190) 상에 페르미 준위 고정막(200)을 형성한다.
페르미 준위 고정막(200)은 금속막 혹은 금속 실리사이드 막과 접촉하였을 때, 이들의 페르미 준위를 특정 에너지 준위로 고정시킬 수 있는 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 페르미 준위 고정막(200)은 접촉하는 금속막 또는 금속 실리사이드 막의 페르미 준위를 접촉면에서의 가전자대의 에지에 인접하는 준위, 예를 들어 상기 가전자대의 에지로부터 대략 0.1 eV 이하의 차이를 갖는 준위로 고정시키는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 페르미 준위 고정막(200)은 게르마늄 막을 포함하도록 형성될 수 있다. 상기 게르마늄 막은 이후 형성되는 제2 금속 실리사이드 막(274, 도 17 참조)의 페르미 준위를 금속 실리사이드 막(274)과의 접촉면에서의 상기 게르마늄 막의 가전자대의 에지보다 대략 0.09 eV 높은 준위로 고정시킬 수 있다.
상기 게르마늄 막은 제2 SEG 공정을 통해 형성될 수 있으며, 상기 제2 SEG 공정은 상기 제1 SEG 공정과 유사한 공정 조건 하에서 수행될 수 있다. 다만, 실리콘 소스 가스 및 p형 불순물 소스 가스는 사용하지 않고 게르마늄 소스 가스만을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 SEG 공정들은 인-시튜(in-situ)로 수행될 수 있다. 즉, 상기 제1 SEG 공정을 수행한 후, 동일한 온도 및 압력 조건 하에서, 상기 실리콘 소스 가스 및 p형 불순물 소스 가스의 유입을 중단하고 상기 게르마늄 소스 가스만을 유입하여 상기 제2 SEG 공정을 수행함으로써, 상기 게르마늄 막을 형성할 수 있다.
일 실시예에 있어서, 이온 주입 공정을 수행하여, 상기 게르마늄 막에 p형 불순물을 주입할 수도 있다. 상기 p형 불순물은 예를 들어 갈륨을 포함할 수 있다.
페르미 준위 고정막(200)은 예를 들어, 수 옹스트롱 내지 10 나노미터의 매우 얇은 두께를 갖도록 형성될 수 있다.
도 13을 참조하면, 페르미 준위 고정막(200) 상에 제2 실리콘 막(214)을 형성한다.
예시적인 실시예들에 있어서, 제2 실리콘 막(214)은 제3 SEG 공정을 통해 수행될 수 있다. 상기 제3 SEG 공정은 페르미 준위 고정막(200) 및 하부의 제2 불순물 영역(190)을 시드로 하여 수행될 수 있으며, 상기 제1 및 제2 SEG 공정들과 유사한 공정 조건 하에서 수행될 수 있다. 즉, 게르마늄 소스 가스와 p형 불순물 소스 가스는 사용하지 않고, 실리콘 소스 가스만을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 SEG 공정은 상기 제1 및 제2 공정들과 인-시튜로 수행될 수 있다.
한편, 페르미 준위 고정막(200)은 매우 얇은 두께로 형성되므로, 상기 제3 SEG 공정은 실질적으로 페르미 준위 고정막(200)의 하부에 형성된 제2 불순물 영역(190), 예를 들어 단결정 실리콘-게르마늄 층을 시드로 하여 수행될 수 있으며, 이에 따라 단결정의 제2 실리콘 막(214)이 형성될 수 있다.
도 14를 참조하면, 제2 게이트 구조물(154), 제2 게이트 스페이서(164), 제2 실리콘 막(214), 소자 분리막(110) 및 제1 캐핑막(160) 상에 제2 캐핑막(220)을 형성하고, 제2 영역(II)을 커버하는 제2 마스크(230)를 형성한 후, 이를 식각 마스크로 사용하여 제1 영역(I)의 제2 캐핑막(220) 부분 및 제1 캐핑막(160)을 식각함으로써, 제1 영역(I)의 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 이에 따라, 제1 영역(I)에서는 제1 게이트 구조물(152) 측벽에 제1 게이트 스페이서(162)가 형성될 수 있으며, 제2 영역(II)에서는 제2 캐핑막(220)이 기판(100) 상에 여전히 잔류할 수 있다.
이후, 제1 영역(I)의 노출된 기판(100) 상부를 제거하여 제2 리세스(240)를 형성한다. 즉, 제2 마스크(230), 제1 게이트 구조물(152) 및 제1 게이트 스페이서(162)를 식각 마스크로 하는 식각 공정을 통해, 제2 리세스(240)를 형성될 수 있다. 상기 식각 공정은 건식 식각 공정 및/또는 습식 식각 공정을 포함할 수 있다.
도 15를 참조하면, 제2 마스크(230)를 제거한 후, 제2 리세스(240)를 채우는 제1 불순물 영역(250)을 형성한다.
예시적인 실시예들에 따르면, 제2 리세스(240)에 의해 노출된 기판(100) 상부를 시드로 하여 제4 SEG 공정을 수행함으로써 제1 불순물 영역(250)을 형성할 수 있다. 이때, 기판(100)의 제2 영역(II) 상에는 제2 캐핑막(220)이 형성되어 있으므로, 상기 제4 SEG 공정이 수행되더라도 불순물 영역이 형성되지 않을 수 있다.
상기 제4 SEG 공정은 상기 제1 내지 제3 SEG 공정들과 유사한 공정 조건 하에서 CVD 공정을 통해 수행될 수 있다. 다만, 상기 CVD 공정은 예를 들어 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, SiH3CH3 가스와 같은 탄소 소스 가스 및 포스핀(PH3) 가스와 같은 n형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 n형 불순물 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
상기 단결정 실리콘 탄화물 층으로 형성된 제1 불순물 영역(250)은 제1 게이트 구조물(152)과 함께 NMOS 트랜지스터를 형성할 수 있으며, 이에 따라 상기 NMOS 트랜지스터의 제1 소스/드레인 영역의 역할을 수행할 수 있다.
이후, 제1 불순물 영역(250) 상에 제1 실리콘 막(212)을 형성한다.
예시적인 실시예들에 있어서, 제1 실리콘 막(212)은 제5 SEG 공정을 통해 수행될 수 있다. 상기 제5 SEG 공정은 제1 불순물 영역(250)을 시드로 하여 수행될 수 있으며, 상기 제1 내지 제4 SEG 공정들과 유사한 공정 조건 하에서 수행될 수 있다. 즉, 게르마늄 소스 가스와 불순물 소스 가스는 사용하지 않고, 실리콘 소스 가스만을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제5 SEG 공정은 상기 제4 SEG 공정과 인-시튜로 수행될 수 있다.
상기 제5 SEG 공정은 제1 불순물 영역(250), 예를 들어 단결정 실리콘 탄화물 층을 시드로 하여 수행될 수 있으며, 이에 따라 단결정의 제1 실리콘 막(212)이 형성될 수 있다.
도 16을 참조하면, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 페르미 준위 고정막(200), 제1 및 제2 실리콘 막들(212, 214) 및 소자 분리막(110)이 형성된 기판(100) 상에 금속막(260)을 형성한다.
금속막(260)은 일함수가 낮은 금속, 예를 들어 희토류 금속(rare earth metal)을 포함하도록 형성할 수 있다.
도 17을 참조하면, 어닐링(anneal) 공정을 수행하여, 제1 및 제2 실리콘 막들(212, 214)과 금속막(260)을 반응시켜 각각 제1 및 제2 금속 실리사이드 막들(272, 274)을 형성한다.
상기 어닐링 공정에서 제1 및 제2 실리콘 막들(212, 214)은 전부 또는 적어도 일부가 금속막(260)과 반응할 수 있다. 제1 및 제2 실리콘 막들(212, 214)의 전부가 금속막(260)과 반응한 경우, 제1 불순물 영역(250) 및 페르미 준위 고정막(200) 상에 각각 제1 및 제2 금속 실리사이드 막들(272, 274)이 형성될 수 있으며, 제1 및 제2 실리콘 막들(212, 214)의 일부만이 금속막(260)과 반응하는 경우, 제1 및 제2 금속 실리사이드 막들(272, 274) 하부에 제1 및 제2 실리콘 막들(212, 214)이 일부 잔류할 수도 있다.
한편, 상기 어닐링 공정에서 제1 및 제2 실리콘 막들(212, 214)과 반응하지 않은 금속막(260) 부분은 제거될 수 있다.
다시 도 1을 참조하면, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 제1 및 제2 불순물 영역들(250, 190), 페르미 준위 고정막(200), 제1 및 제2 금속 실리사이드 막들(272, 274) 및 소자 분리막(110)이 형성된 기판(100) 상에 층간 절연막(280)을 형성하고, 층간 절연막(280)을 관통하여 제1 및 제2 금속 실리사이드 막들(272, 274)에 각각 접촉하는 제1 및 제2 콘택 플러그들(292, 294)을 형성하여 상기 반도체 장치를 완성한다.
층간 절연막(280)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있다.
제1 및 제2 콘택 플러그들(292, 294)은 층간 절연막(280)을 부분적으로 제거하여 제1 및 제2 금속 실리사이드 막들(272, 274)을 각각 노출시키는 제1 및 제2 콘택 홀들(도시되지 않음)을 형성하고, 상기 제1 및 제2 콘택 홀들을 충분히 매립하는 도전막을 제1 및 제2 금속 실리사이드 막들(272, 274) 및 층간 절연막(280) 상에 형성한 후, 상기 도전막을 평탄화함으로써 형성할 수 있다.
상기 도전막은 예를 들어 금속, 금속 질화물, 금속 실리사이드를 포함하도록 형성할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 불순물 영역 및 금속 실리사이드 막을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(152), 제3 불순물 영역(300), 제3 금속 실리사이드 막(312) 및 제1 콘택 플러그(292)와, 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(154), 제2 불순물 영역(190), 페르미 준위 고정막(200), 제2 금속 실리사이드 막(274) 및 제2 콘택 플러그(294)를 포함한다. 또한 상기 반도체 장치는 각 제1 및 제2 게이트 구조물들(152, 154) 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 더 포함할 수 있다.
제3 불순물 영역(300)은 제1 게이트 구조물(152)에 인접하는 기판(100) 상부에 형성될 수 있다. 이에 따라, 기판(100)이 실리콘 기판인 경우 제3 불순물 영역(300)은 실리콘을 포함할 수 있다. 또한, 제3 불순물 영역(300)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다.
제3 불순물 영역(300)은 제1 게이트 구조물(152)과 함께 NMOS 트랜지스터를 형성할 수 있다.
제3 금속 실리사이드 막(312)은 제2 금속 실리사이드 막(274)이 포함하는 금속과 실질적으로 동일한 금속을 포함할 수 있다. 즉, 제3 금속 실리사이드 막(312)은 일함수가 낮은 금속, 예를 들어 희토류 금속을 포함할 수 있다.
한편, 제3 금속 실리사이드 막(312)은 제3 불순물 영역(300) 내에 형성되거나, 혹은 일부가 제3 불순물 영역(300) 바깥에 형성될 수도 있다. 또한, 제3 금속 실리사이드 막(312)은 기판(100) 상면과 동일하거나 혹은 이보다 높은 상면을 가질 수 있으며, 제2 금속 실리사이드 막(274)보다 낮은 상면을 가질 수 있다. 또한, 제3 금속 실리사이드 막(312)은 제3 불순물 영역(300)에 도핑된 n형 불순물을 더 포함할 수도 있다.
상기 반도체 장치 역시 도 1을 참조로 설명한 반도체 장치와 유사하게, 제2 및 제3 금속 실리사이드 막들(274, 312) 및 페르미 준위 고정막(200)에 의해, 제2 불순물 영역(190)과 제2 콘택 플러그(294) 사이의 제2 접촉 저항 및 제3 불순물 영역(300)과 제1 콘택 플러그(292) 사이의 제3 접촉 저항이 모두 낮은 값을 가질 수 있다.
도 19 내지 도 21은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 18에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 방법은 도 8 내지 도 17을 참조하여 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 8 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 19를 참조하면, 제2 영역(II)을 커버하는 제2 마스크(230)를 형성한 후, 이를 식각 마스크로 사용하여 제1 영역(I)의 제1 캐핑막(160)을 식각함으로써, 제1 영역(I)의 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 이에 따라, 제1 영역(I)에서는 제1 게이트 구조물(152) 측벽에 제1 게이트 스페이서(162)가 형성될 수 있다.
이후, 제2 마스크(230), 제1 게이트 구조물(152) 및 제1 게이트 스페이서(162)를 이온 주입 마스크로 사용하여 제1 영역(I)의 노출된 기판(100) 상부에 n형 불순물을 주입함으로써, 제3 불순물 영역(300)을 형성할 수 있다.
n형 불순물을 포함하는 제3 불순물 영역(300)은 제1 게이트 구조물(152)과 함께 NMOS 트랜지스터를 형성할 수 있으며, 이에 따라 상기 NMOS 트랜지스터의 제3 소스/드레인 영역의 역할을 수행할 수 있다.
이후 제2 마스크(230)는 제거할 수 있다.
도 20을 참조하면, 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 페르미 준위 고정막(200), 제2 실리콘 막(214), 제3 불순물 영역(300) 및 소자 분리막(110)이 형성된 기판(100) 상에 금속막(260)을 형성할 수 있다.
금속막(260)은 일함수가 낮은 금속, 예를 들어 희토류 금속(rare earth metal)을 포함하도록 형성할 수 있다.
도 20을 참조하면, 도 17을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 어닐링(anneal) 공정을 수행하여, 제2 실리콘 막(214) 및 제3 불순물 영역(300)과 금속막(260)을 반응시켜 각각 제2 및 제3 금속 실리사이드 막들(274, 312)을 형성할 수 있다. 이후, 상기 어닐링 공정에서 제2 실리콘 막(214) 및 제3 불순물 영역(300)과 반응하지 않은 금속막(260) 부분은 제거될 수 있다. 제3 금속 실리사이드 막(312)은 제3 불순물 영역(300) 내에 형성되거나, 혹은 일부가 제3 불순물 영역(300) 바깥에 형성될 수도 있다. 또한, 제3 금속 실리사이드 막(312)은 제3 불순물 영역(300)에 도핑된 n형 불순물을 더 포함할 수도 있다.
다시 도 18을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 제2 및 제3 불순물 영역들(190, 300), 페르미 준위 고정막(200), 제2 및 제3 금속 실리사이드 막들(274, 312) 및 소자 분리막(110)이 형성된 기판(100) 상에 층간 절연막(280)을 형성하고, 층간 절연막(280)을 관통하여 제3 및 제2 금속 실리사이드 막들(312, 274)에 각각 접촉하는 제1 및 제2 콘택 플러그들(292, 294)을 형성하여 상기 반도체 장치를 완성할 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 페르미 준위 고정막을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(152), 제1 불순물 영역(250), 제1 금속 실리사이드 막(272) 및 제1 콘택 플러그(292)와, 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(154), 제4 불순물 영역(195), 제2 금속 실리사이드 막(274) 및 제2 콘택 플러그(294)를 포함한다. 또한 상기 반도체 장치는 각 제1 및 제2 게이트 구조물들(152, 154) 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 더 포함할 수 있다.
제4 불순물 영역(195)은 도 1의 제2 불순물 영역(190)과 게르마늄 농도를 제외하고는 실질적으로 동일할 수 있다.
즉, 제4 불순물 영역(195)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있으며, 상기 실리콘-게르마늄 층은 기판(100) 상부로 갈수록 점차 증가하는 게르마늄 농도 구배(gradient)를 가질 수 있다. 이때, 상기 게르마늄 농도는 상부로 갈수록 연속적으로 증가할 수도 있고, 혹은 예를 들어 계단 형상으로 불연속적으로 증가할 수도 있다.
다만, 제4 불순물 영역(195)은 제2 불순물 영역(190)에 비해 적어도 최상부의 게르마늄 농도가 높을 수 있다. 즉, 제4 불순물 영역(195)은 최상부에서 게르마늄 농도가 적어도 60% 이상인 실리콘-게르마늄 층을 포함할 수 있다. 일 실시예에 있어서, 상기 실리콘-게르마늄 층은 최상부에서 100%의 게르마늄 농도를 가질 수 있다. 이 경우, 제4 불순물 영역(195)의 최상부는 실리콘이 포함되지 않은 게르마늄 막일 수 있으며, 상기 게르마늄 막 부분은 도 1의 반도체 장치가 갖는 페르미 준위 고정막(200)의 역할을 수행할 수 있다. 즉, 제4 불순물 영역(195)은 도 1의 반도체 장치가 갖는 제2 불순물 영역(195) 및 페르미 준위 고정막(200)의 역할을 동시에 수행할 수 있다.
한편, 상기 반도체 장치는 도 8 내지 도 17을 참조로 설명한 공정들과 유사한 공정들을 수행함으로써 제조될 수 있다. 즉, 페르미 준위 고정막(200)을 형성하기 위한 제2 SEG 공정만을 생략하고, 나머지 공정들과 실질적으로 동일한 공정들을 수행함으로써, 상기 반도체 장치가 제조될 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 불순물 영역을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(152), 제1 불순물 영역(250), 제1 금속 실리사이드 막(272) 및 제1 콘택 플러그(292)와, 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(154), 제5 불순물 영역(330), 페르미 준위 고정막(200), 제2 금속 실리사이드 막(274) 및 제2 콘택 플러그(294)를 포함한다. 또한 상기 반도체 장치는 각 제1 및 제2 게이트 구조물들(152, 154) 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 더 포함할 수 있다.
제5 불순물 영역(330)은 제2 게이트 구조물(154)에 인접하는 기판(100) 상부에 형성될 수 있다. 이에 따라, 기판(100)이 실리콘 기판인 경우 제5 불순물 영역(330)은 실리콘을 포함할 수 있다. 또한, 제5 불순물 영역(330)은 붕소, 갈륨 등과 같은 p형 불순물을 포함할 수 있다.
제5 불순물 영역(330)은 제2 게이트 구조물(154)과 함께 PMOS 트랜지스터를 형성할 수 있다.
상기 반도체 장치 역시 도 1에 도시된 반도체 장치와 유사하게, p형 불순물이 도핑된 제5 불순물 영역(330) 상에 페르미 준위 고정막(200)으로서 게르마늄 막이 형성되므로, 제5 불순물 영역(330)과 제2 콘택 플러그(294) 사이에 낮은 접촉 저항을 가질 수 있다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 23에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 방법은 도 8 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 8 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 24를 참조하면, 제1 영역(I)을 커버하는 제1 마스크(170)를 제1 캐핑막(160) 상에 형성하고, 이를 식각 마스크로 사용하여 제2 영역(II)의 제1 캐핑막(160) 부분을 식각함으로써, 제2 영역(II)의 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 이에 따라, 제2 영역(II)에서 제1 캐핑막(160)은 제2 게이트 구조물(154) 측벽에만 잔류할 수 있으며, 이하에서는 이를 제2 게이트 스페이서(164)로 부르기로 한다. 한편, 제1 영역(I)에서는 제1 캐핑막(160)이 기판(100) 상에 여전히 잔류할 수 있다.
이후, 이온 주입 공정을 통해 제2 영역(II)의 노출된 기판(100) 상부에 p형 불순물을 주입함으로써, 제5 불순물 영역(330)을 형성한다.
도 25를 참조하면, 도 11 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 마스크(170)를 제거한 후, SEG 공정을 통해 제5 불순물 영역(330) 상에 페르미 준위 고정막(200) 및 제2 실리콘 막(214)을 순차적으로 형성한다.
도 26을 참조하면, 도 14를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 게이트 구조물(154), 제2 게이트 스페이서(164), 제2 실리콘 막(214), 소자 분리막(110) 및 제1 캐핑막(160) 상에 제2 캐핑막(220)을 형성하고, 제2 영역(II)을 커버하는 제2 마스크(230)를 형성한 후, 이를 식각 마스크로 사용하여 제1 영역(I)의 제2 캐핑막(220) 부분 및 제1 캐핑막(160)을 식각함으로써, 제1 영역(I)의 기판(100) 상면을 노출시킨다. 이후, 제1 영역(I)의 노출된 기판(100) 상부를 제거하여 제2 리세스(240)를 형성한다.
도 27을 참조하면, 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 마스크(230)를 제거한 후, SEG 공정을 통해 제2 리세스(240)를 채우는 제1 불순물 영역(250)을 형성하고, 제1 불순물 영역(250) 상에 제1 실리콘 막(212)을 형성한다.
다시 도 23을 참조하면, 도 16 내지 도 17 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 페르미 준위 고정막(200), 제1 및 제2 실리콘 막들(212, 214) 및 소자 분리막(110)이 형성된 기판(100) 상에 금속막(260)을 형성한 후 어닐링(anneal) 공정을 수행하여, 제1 및 제2 실리콘 막들(212, 214)과 금속막(260)을 반응시켜 각각 제1 및 제2 금속 실리사이드 막들(272, 274)을 형성한다. 이후, 제1 및 제2 게이트 구조물들(152, 154), 제1 및 제2 게이트 스페이서들(162, 164), 제1 및 제2 불순물 영역들(250, 190), 페르미 준위 고정막(200), 제1 및 제2 금속 실리사이드 막들(272, 274) 및 소자 분리막(110)이 형성된 기판(100) 상에 층간 절연막(280)을 형성하고, 층간 절연막(280)을 관통하여 제1 및 제2 금속 실리사이드 막들(272, 274)에 각각 접촉하는 제1 및 제2 콘택 플러그들(292, 294)을 형성하여 상기 반도체 장치를 완성한다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 불순물 영역 및 금속 실리사이드 막을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 28을 참조하면, 상기 반도체 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(152), 제3 불순물 영역(300), 제3 금속 실리사이드 막(312) 및 제1 콘택 플러그(292)와, 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(154), 제5 불순물 영역(330), 페르미 준위 고정막(200), 제2 금속 실리사이드 막(274) 및 제2 콘택 플러그(294)를 포함한다. 또한 상기 반도체 장치는 각 제1 및 제2 게이트 구조물들(152, 154) 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 더 포함할 수 있다.
제3 불순물 영역(300) 및 제3 금속 실리사이드 막(312)은 도 18을 참조로 설명한 반도체 장치와 실질적으로 동일할 수 있고, 제5 불순물 영역(330)은 도 23을 참조로 설명한 반도체 장치와 실질적으로 동일할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구조물들을 포함하므로, 이에 대한 자세한 설명은 생략한다. 즉, 상기 반도체 장치는 도 1을 참조로 설명한 반도체 장치를 디램(Dynamic Random Access Memory: DRAM) 장치에 적용한 것으로서, 도 1의 제1 및 제2 영역들(I, II)은 도 29의 DRAM 장치에서 주변 회로 영역 혹은 로직 영역으로 사용되는 제1 및 제2 영역들(I, II)에 각각 대응되고, 도 29의 제3 영역(III)은 상기 DRAM 장치의 셀 영역으로 사용된다.
도 29를 참조하면, 상기 반도체 장치는 기판(500)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(552), 제1 불순물 영역(650), 제1 금속 실리사이드 막(672) 및 제1 콘택 플러그(715)와, 기판(500)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(554), 제2 불순물 영역(590), 페르미 준위 고정막(600), 제2 금속 실리사이드 막(674) 및 제2 콘택 플러그(717)와, 기판(500)의 제3 영역(III) 상에 형성된 제3 게이트 구조물(556), 제3 및 제4 불순물 영역들(655, 657), 제3 및 제4 금속 실리사이드 막들(676, 678) 및 제3 및 제4 콘택 플러그들(690, 695)을 포함한다. 또한 상기 반도체 장치는 각 제1 내지 제3 게이트 구조물들(552, 554, 556) 측벽에 형성된 제1 내지 제3 게이트 스페이서들(562, 564, 566)과, 기판(500)의 제1 영역(I) 상에 형성된 제1 및 제3 배선들(725, 825) 및 제7 콘택 플러그(815)와, 기판(500)의 제2 영역(II) 상에 형성된 제2 및 제4 배선들(727, 827) 및 제8 콘택 플러그(817)와, 기판(500)의 제3 영역(III) 상에 형성된 제5 및 제6 콘택 플러그들(710, 740), 비트 라인(720) 및 커패시터(790)를 더 포함할 수 있다.
기판(500)은 실리콘 기판과 같은 반도체 기판, 혹은 SOI 기판일 수 있다. 기판(500)은 제1 내지 제3 영역들(I, II, III)로 구분될 수 있으며, 제3 영역(III)은 메모리 셀들이 형성되는 셀 영역일 수 있고, 제1 및 제2 영역들(I, II)은 주변 회로들이 형성되는 주변 회로 영역 혹은 로직 회로들이 형성되는 로직 영역일 수 있다. 특히, 제1 영역(I)은 NMOS 트랜지스터가 형성되는 NMOS 영역일 수 있고, 제2 영역(II)은 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있으며, 제3 영역(III)은 NMOS 트랜지스터가 형성되는 NMOS 영역일 수 있다. 도시하지는 않았으나, 기판(500)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수 있다.
기판(500) 상에는 소자 분리막(510)이 형성되어, 기판(500)을 액티브 영역과 필드 영역으로 구분할 수 있다.
제1 게이트 구조물(552)은 기판(500) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(522), 제1 게이트 전극(532) 및 제1 게이트 마스크(542)를 포함할 수 있다. 제2 게이트 구조물(554)은 기판(500) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(524), 제2 게이트 전극(534) 및 제2 게이트 마스크(544)를 포함할 수 있다. 제3 게이트 구조물(556)은 기판(500) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(526), 제3 게이트 전극(536) 및 제3 게이트 마스크(546)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 게이트 절연막 패턴들(522, 524, 526)은 실질적으로 서로 동일한 물질, 예를 들어 실리콘 산화물, 금속 산화물 등을 포함할 수 있고, 제1 내지 제3 게이트 전극들(532, 534, 536)은 실질적으로 서로 동일한 물질, 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제1 내지 제3 게이트 마스크들(542, 544, 546)은 실질적으로 서로 동일한 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(552)은 기판(500) 상면에 평행한 제1 방향을 따라 연장될 수 있으며, 이에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 마찬가지로, 각 제2 게이트 구조물(554) 및 제3 게이트 구조물(556)도 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 내지 제3 게이트 스페이서들(562, 564, 566)은 예를 들어, 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
제1 불순물 영역(650)은 제1 게이트 구조물(552)에 인접하는 기판(500) 상에 형성될 수 있고, 제2 불순물 영역(590)은 제2 게이트 구조물(554)에 인접하는 기판(500) 상에 형성될 수 있으며, 제3 및 제4 불순물 영역들(655, 657)은 제3 게이트 구조물(556)에 인접하는 기판(500) 상에 형성될 수 있다. 예를 들어, 제1, 제3 및 제4 불순물 영역들(650, 655, 657)은 인, 비소 등과 같은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 포함할 수 있다. 예를 들어, 제2 불순물 영역(590)은 붕소, 갈륨 등과 같은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있다. 이때, 상기 실리콘-게르마늄 층은 상부로 갈수록 점차 증가하는 게르마늄 농도 구배를 가질 수 있으며, 상기 게르마늄 농도는 상부로 갈수록 연속적으로 증가할 수도 있고, 혹은 예를 들어 계단 형상으로 불연속적으로 증가할 수도 있다.
제1 게이트 구조물(552) 및 제1 불순물 영역(650)은 함께 제1 NMOS 트랜지스터를 형성할 수 있고, 제2 게이트 구조물(554) 및 제2 불순물 영역(590)은 함께 PMOS 트랜지스터를 형성할 수 있으며, 제3 게이트 구조물(556) 및 제3 및 제4 불순물 영역들(655, 657)은 함께 제2 NMOS 트랜지스터를 형성할 수 있다.
페르미 준위 고정막(600)은 제2 불순물 영역(590) 상에 형성될 수 있으며, 예시적인 실시예들에 있어서, 페르미 준위 고정막(600)은 게르마늄 막을 포함할 수 있다. 일 실시예에 있어서, 상기 게르마늄 막은 p형 불순물, 예를 들어 갈륨이 도핑될 수 있다.
제1 내지 제4 금속 실리사이드 막들(672, 674, 676, 678)은 각각 제1 불순물 영역(650), 페르미 준위 고정막(600), 제3 불순물 영역(655) 및 제4 불순물 영역(657) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 금속 실리사이드 막들(672, 674, 676, 678)은 희토류 금속을 포함할 수 있다.
한편, 제1 내지 제3 게이트 구조물들(552, 554, 556), 제1 내지 제3 게이트 스페이서들(562, 564, 566), 제1 내지 제4 불순물 영역들(650, 590, 655, 657), 페르미 준위 고정막(600) 및 제1 내지 제4 금속 실리사이드 막들(672, 674, 676, 678)은 제1 층간 절연막(680)에 의해 커버될 수 있으며, 제3 및 제4 콘택 플러그들(690, 695)은 제1 층간 절연막(680)을 관통하여 제3 및 제4 금속 실리사이드 막들(676, 678) 상면에 각각 접촉할 수 있다. 제1 층간 절연막(680)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 제3 및 제4 콘택 플러그들(690, 695)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제1 층간 절연막(680) 및 제3 및 제4 콘택 플러그들(690, 695) 상에는 제2 층간 절연막(700)이 형성되며, 제5 콘택 플러그(710)는 제2 층간 절연막(700)을 관통하여 제3 금속 실리사이드 막(676) 상면에 접촉할 수 있다. 제1 및 제2 콘택 플러그들(715, 717)은 제1 및 제2 층간 절연막들(680, 700)을 관통하여 제1 및 제2 금속 실리사이드 막들(672, 674) 상면에 각각 접촉할 수 있다. 제2 층간 절연막(700)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 제1, 제2 및 제5 콘택 플러그들(715, 717, 710)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
비트 라인(720) 및 제1 및 제2 배선들(725, 727)은 제2 층간 절연막(700) 상에 형성될 수 있으며, 제3 층간 절연막(730)에 의해 커버될 수 있다.
예를 들어, 비트 라인(720) 및 제1 및 제2 배선들(725, 727)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제3 층간 절연막(730)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(720)은 상기 제2 방향으로 연장될 수 있다.
커패시터(790)는 제6 콘택 플러그(740)에 전기적으로 연결될 수 있다. 커패시터(790)는 순차적으로 적층된 하부 전극(760), 유전막(770) 및 상부 전극(780)을 포함할 수 있다. 하부 전극(760)은 제6 콘택 플러그(740) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 하부 전극(760)은 가운데가 빈 실린더 형상을 가질 수 있으나, 이와는 달리 필러(pillar) 형상을 가질 수도 있다. 유전막(770)은 제3 층간 절연막(730) 상에 형성된 식각 저지막(750)과 하부 전극(760) 상에 형성될 수 있으며, 상부 전극(780)은 유전막(770) 상에 형성될 수 있다.
예를 들어, 하부 및 상부 전극들(760, 780)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있고, 유전막(770)은 실리콘 산화물, 실리콘 질화물, 금속 산화물 등을 포함할 수 있으며, 식각 저지막(750)은 실리콘 질화물을 포함할 수 있다.
커패시터(790)를 커버하는 제4 층간 절연막(800)이 제3 층간 절연막(730) 상에 형성될 수 있다. 제4 층간 절연막(800)은 예를 들어 실리콘 산화물을 포함할 수 있다.
제7 및 제8 콘택 플러그들(815, 817)은 제3 및 제4 층간 절연막들(730, 800)을 관통하여 제1 및 제2 배선들(725, 727) 상면에 각각 접촉할 수 있다. 제3 및 제4 배선들(825, 827)은 제7 및 제8 콘택 플러그들(815, 817) 상면에 접촉하도록 제4 층간 절연막(800) 상에 형성될 수 있다. 제7 및 제8 콘택 플러그들(815, 817) 및 제3 및 제4 배선들(825, 827)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
콘택 플러그들(715, 717, 690, 695, 710, 740, 815, 817) 및 배선들(725, 727, 825, 827)은 반드시 도 29에 도시된 것과 같은 레이아웃(layout)을 가질 필요는 없으며, 다른 다양한 레이아웃을 가질 수도 있다.
상기 반도체 장치는 도 1에 도시된 페르미 준위 고정막(200)과 동일한 기능을 하는 페르미 준위 고정막(600)을 제2 불순물 영역(590)과 제2 금속 실리사이드 막(674) 사이에 포함하므로, 제2 금속 실리사이드 막(674)이 일함수가 낮은 금속을 포함하더라도 페르미 준위 고정 현상에 의해, 제2 불순물 영역(590)과 제2 콘택 플러그(717) 사이에 낮은 접촉 저항을 가질 수 있다.
도 30 내지 도 38은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 29에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 방법은 도 8 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 30을 참조하면, 도 8을 참조로 설명한 공정과 유사한 공정을 수행할 수 있다.
즉, 상부에 소자 분리막(510)이 형성된 기판(500)의 제1 내지 제3 영역들(I, II, III) 상에 각각 제1 내지 제3 게이트 구조물들(552, 554, 556)을 형성한다.
제1 내지 제3 게이트 구조물들(552, 554, 556)은 기판(500) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성한 후, 사진 식각 공정을 통해 상기 게이트 마스크 막, 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써 형성할 수 있다. 이에 따라, 기판(500)의 제1 영역(I) 상에는 순차적으로 적층된 제1 게이트 절연막 패턴(522), 제1 게이트 전극(532) 및 제1 게이트 마스크(542)를 포함하는 제1 게이트 구조물(552)이 형성될 수 있고, 기판(500)의 제2 영역(II) 상에는 순차적으로 적층된 제2 게이트 절연막 패턴(524), 제2 게이트 전극(534) 및 제2 게이트 마스크(544)를 포함하는 제2 게이트 구조물(554)이 형성될 수 있으며, 기판(500)의 제3 영역(III) 상에는 순차적으로 적층된 제3 게이트 절연막 패턴(526), 제3 게이트 전극(536) 및 제3 게이트 마스크(546)를 포함하는 제3 게이트 구조물(556)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(552)은 기판(500) 상면에 평행한 제1 방향을 따라 연장될 수 있으며, 이에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 마찬가지로, 각 제2 게이트 구조물(554) 및 제3 게이트 구조물(556)도 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 31을 참조하면, 도 9 및 도 10을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 제1 내지 제3 게이트 구조물들(552, 554, 556)이 형성된 기판(500) 상에 제1 캐핑막(560)을 형성하고, 제1 및 제3 영역들(I, III)을 커버하는 제1 마스크(570)를 제1 캐핑막(560) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 영역(II)의 제1 캐핑막(560) 부분을 식각함으로써, 제2 영역(II)의 기판(500) 상면을 노출시킨다. 이때, 제2 영역(II)에서는 제1 캐핑막(560)이 제2 게이트 구조물(554) 측벽에만 잔류하여 제2 게이트 스페이서(564)로 변환되며, 제1 및 제3 영역들(I, III)에서는 제1 캐핑막(560)이 여전히 잔류할 수 있다.
이후, 제2 영역(II)의 노출된 기판(500) 상부를 제거하여 제1 리세스(580)를 형성한다.
도 32를 참조하면, 도 11 내지 도 13을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 제1 마스크(570)를 제거한 후, 제1 SEG 공정을 수행하여 제1 리세스(580)를 채우는 제2 불순물 영역(590)을 형성하고, 제2 및 제3 SEG 공정들을 순차적으로 수행하여 제2 불순물 영역(590) 상에 페르미 준위 고정막(600) 및 제2 실리콘 막(614)을 순차적으로 형성한다.
도 33을 참조하면, 도 14를 참조로 설명한 공정과 유사한 공정을 수행한다.
즉, 제2 게이트 구조물(554), 제2 게이트 스페이서(564), 제2 실리콘 막(614), 소자 분리막(510) 및 제1 캐핑막(560) 상에 제2 캐핑막(620)을 형성하고, 제2 영역(II)을 커버하는 제2 마스크(630)를 형성한 후, 이를 식각 마스크로 사용하여 제1 및 제3 영역들(I, III)의 제2 캐핑막(620) 부분 및 제1 캐핑막(560)을 식각함으로써, 제1 및 제3 영역들(I, III)의 기판(500) 상면을 노출시킨다. 이때, 제1 영역(I)에서는 제1 게이트 구조물(552) 측벽에 제1 게이트 스페이서(562)가 형성되고, 제3 영역(III)에서는 제3 게이트 구조물(556) 측벽에 제3 게이트 스페이서(566)가 형성되며, 제2 영역(II)에서는 제2 캐핑막(620)이 기판(500) 상에 여전히 잔류할 수 있다.
이후, 제1 및 제3 영역들(I, III)의 노출된 기판(500) 상부를 제거하여 제2 내지 제4 리세스들(640, 645, 647)을 형성한다. 즉, 제2 마스크(630), 제1 및 제3 게이트 구조물들(552, 556) 및 제1 및 제3 게이트 스페이서들(562, 566)을 식각 마스크로 하는 식각 공정을 통해, 제2 내지 제4 리세스들(640, 645, 647)을 형성할 수 있다. 이때, 제2 리세스(640)는 제1 영역(I)에 형성될 수 있고, 제3 및 제4 리세스들(645, 647)은 제3 영역(III)에 형성될 수 있다.
도 34를 참조하면, 도 15를 참조로 설명한 공정과 유사한 공정을 수행한다.
즉, 제2 마스크(630)를 제거한 후, 제4 SEG 공정을 수행하여 제2 내지 제4 리세스들(640, 645, 647)을 각각 채우는 제1, 제3 및 제4 불순물 영역들(650, 655, 657)을 형성한다.
이후, 제5 SEG 공정을 수행하여 제1, 제3 및 제4 불순물 영역들(650, 655, 657) 상에 제1, 제3 및 제4 실리콘 막들(612, 616, 618)을 각각 형성한다.
도 35를 참조하면, 도 16 및 도 17을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 제1 내지 제3 게이트 구조물들(552, 554, 556), 제1 내지 제3 게이트 스페이서들(562, 564, 566), 페르미 준위 고정막(600), 제1 내지 제4 실리콘 막들(612, 614, 616, 618), 제1 내지 제4 불순물 영역들(650, 590, 655, 657) 및 소자 분리막(510)이 형성된 기판(500) 상에 금속막을 형성하고 어닐링(anneal) 공정을 수행하여, 제1 내지 제4 실리콘 막들(612, 614, 616, 618)과 상기 금속막을 반응시켜 각각 제1 내지 제4 금속 실리사이드 막들(672, 674, 676, 678)을 형성한다.
도 36을 참조하면, 도 1을 참조로 설명한 공정과 유사한 공정을 수행한다.
즉, 제1 내지 제3 게이트 구조물들(552, 554, 556), 제1 내지 제3 게이트 스페이서들(562, 564, 566), 제1 내지 제4 불순물 영역들(650, 590, 655, 657), 페르미 준위 고정막(600), 제1 내지 제4 금속 실리사이드 막들(672, 674, 676, 678) 및 소자 분리막(510)이 형성된 기판(500) 상에 제1 층간 절연막(680)을 형성하고, 제1 층간 절연막(680)을 관통하여 제3 및 제4 금속 실리사이드 막들(676, 678)에 각각 접촉하는 제3 및 제4 콘택 플러그들(690, 695)을 형성한다.
도 37을 참조하면, 제1 층간 절연막(680) 및 제3 및 제4 콘택 플러그들(690, 695) 상에 제2 층간 절연막(700)을 형성하고, 제2 층간 절연막(700)을 관통하여 제3 콘택 플러그(690)에 접촉하는 제5 콘택 플러그(710)를 형성하며, 또한 제1 및 제2 층간 절연막들(680, 700)을 관통하여 제1 및 제2 금속 실리사이드 막들(672, 674)에 각각 접촉하는 제1 및 제2 콘택 플러그들(715, 717)을 형성한다.
제2 층간 절연막(700)은 예를 들어 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있고, 제1, 제2 및 제5 콘택 플러그들(715, 717, 710)은 예를 들어 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
이후, 제5 콘택 플러그(710)에 접촉하는 비트 라인(720)과 제1 및 제2 콘택 플러그들(715, 717)에 각각 접촉하는 제1 및 제2 배선들(725, 727)을 제2 층간 절연막(700) 상에 형성한 후, 이들을 커버하는 제3 층간 절연막(730)을 제2 층간 절연막(700) 상에 형성한다.
비트 라인(720) 및 제1 및 제2 배선들(725, 727)은 예를 들어 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있으며, 제3 층간 절연막(730)은 예를 들어 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(720)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 38을 참조하면, 제3 층간 절연막(730)을 관통하는 제6 콘택 플러그(740)를 형성하고, 제6 콘택 플러그(740)에 전기적으로 연결되는 커패시터(790)를 형성한다.
제6 콘택 플러그(740)는 예를 들어 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
한편, 커패시터(790)의 구체적인 형성 방법은 다음과 같다.
제6 콘택 플러그들(740) 및 제3 층간 절연막(730) 상에 식각 저지막(750) 및 몰드막(도시하지 않음)을 형성하고, 상기 몰드막 및 식각 저지막(750)을 관통하는 개구들(도시하지 않음)을 형성하여 제6 콘택 플러그들(740) 상면을 노출시킨다. 식각 저지막(750)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있고, 상기 몰드막은 예를 들어 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 개구들의 내벽 및 상기 몰드막 상에 도전막을 형성하고, 상기 개구들을 채우는 희생막(도시하지 않음)을 상기 도전막 상에 형성한다. 상기 도전막은 예를 들어 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 포함하도록 형성될 수 있으며, 상기 희생막은 예를 들어 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지 상기 희생막 및 도전막 상부를 평탄화한 후, 상기 희생막을 제거함으로써, 상기 개구들 내벽 상에 하부 전극(760)을 형성할 수 있다.
하부 전극(760) 및 식각 저지막(750) 상에 유전막(770)을 형성한다. 유전막(770)은 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 등을 사용하여 형성할 수 있다.
유전막(770) 상에 상부 전극(780)을 형성한다. 상부 전극(780)은 예를 들어 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
이에 따라, 하부 전극(760), 유전막(770) 및 상부 전극(780)을 포함하는 커패시터(790)를 형성할 수 있다.
도 29를 다시 참조하면, 커패시터(790)를 커버하는 제4 층간 절연막(800)을 제3 층간 절연막(730) 상에 형성한다. 제4 층간 절연막(800)은 예를 들어 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다.
제3 및 제4 층간 절연막들(730, 800)을 관통하면서 제1 및 제2 배선들(725, 727)에 각각 전기적으로 연결되는 제7 및 제8 콘택 플러그들(815, 817)을 형성한다. 이후, 제7 및 제8 콘택 플러그들(815, 817)에 각각 전기적으로 연결되는 제3 및 제4 배선들(825, 827)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다. 제7 및 제8 콘택 플러그들(815, 817) 및 제3 및 제4 배선들(825, 827)은 예를 들어 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 구조물들의 구조를 제외하고는 도 29를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 이들에 대해서는 간단히 기술한다.
도 39를 참조하면, 상기 반도체 장치는 소자 분리막(910)이 형성된 기판(900)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(1062), 제1 불순물 영역(1050), 제1 금속 실리사이드 막(1092) 및 제1 콘택 플러그(1145)와, 기판(900)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(1064), 제2 불순물 영역(990), 페르미 준위 고정막(1000), 제2 금속 실리사이드 막(1094) 및 제2 콘택 플러그(1147)와, 기판(900)의 제3 영역(III) 상에 형성된 제3 게이트 구조물(1066), 제3 및 제4 불순물 영역들(1055, 1057), 제3 및 제4 금속 실리사이드 막들(1096, 1098) 및 제3 및 제4 콘택 플러그들(1125, 1127)을 포함한다. 또한 상기 반도체 장치는 각 제1 내지 제3 게이트 구조물들(1062, 1064, 1066) 측벽에 형성된 제1 내지 제3 게이트 스페이서들(962, 964, 966)과, 기판(900)의 제1 영역(I) 상에 형성된 제1 및 제3 배선들(1155, 1255) 및 제7 콘택 플러그(1245)와, 기판(900)의 제2 영역(II) 상에 형성된 제2 및 제4 배선들(1157, 1257) 및 제8 콘택 플러그(1247)와, 기판(900)의 제3 영역(III) 상에 형성된 제5 및 제6 콘택 플러그들(1140, 1170), 비트 라인(1150) 및 커패시터(1220)를 더 포함할 수 있다.
제1 게이트 구조물(1062)은 기판(900) 상에 순차적으로 적층된 제1 저유전막 패턴(922), 제1 고유전막 패턴(1042) 및 제1 게이트 전극(1052)을 포함할 수 있다. 제2 게이트 구조물(1064)은 기판(900) 상에 순차적으로 적층된 제2 저유전막 패턴(924), 제2 고유전막 패턴(1044) 및 제2 게이트 전극(1054)을 포함할 수 있다. 제3 게이트 구조물(1066)은 기판(900) 상에 순차적으로 적층된 제3 저유전막 패턴(926), 제3 고유전막 패턴(1046) 및 제3 게이트 전극(1056)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 저유전막 패턴들(922, 924, 926)은 실질적으로 서로 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있고, 제1 내지 제3 고유전막 패턴들(1042, 1044, 1046)은 실질적으로 서로 동일한 물질, 예를 들어 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등의 금속 산화물을 포함할 수 있으며, 제1 내지 제3 게이트 전극들(1052, 1054, 1056)은 실질적으로 서로 동일한 물질, 예를 들어, 알루미늄(Al), 구리(Cu) 등과 같은 저 저항 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 게이트 전극들(1052, 1054, 1056)의 측벽과 저면은 각각 제1 내지 제3 고유전막 패턴들(1042, 1044, 1046)에 의해 감싸질 수 있다. 한편, 제1 내지 제3 게이트 구조물들(1062, 1064, 1066)은 각각 제1 내지 제3 저유전막 패턴들(922, 924, 926)을 포함하지 않을 수도 있다.
커패시터(1220)는 순차적으로 적층된 하부 전극(1190), 유전막(1200) 및 상부 전극(1210)을 포함할 수 있다.
콘택 플러그들(1145, 1147, 1125, 1127, 1140, 1170, 1245, 1247) 및 배선들(1155, 1157, 1255, 1257)은 반드시 도 39에 도시된 것과 같은 레이아웃(layout)을 가질 필요는 없으며, 다른 다양한 레이아웃을 가질 수도 있다.
상기 반도체 장치는 도 1에 도시된 페르미 준위 고정막(200)과 동일한 기능을 하는 페르미 준위 고정막(1000)을 제2 불순물 영역(990)과 제2 금속 실리사이드 막(1094) 사이에 포함하므로, 제2 금속 실리사이드 막(1094)이 일함수가 낮은 금속을 포함하더라도 페르미 준위 고정 현상에 의해, 제2 불순물 영역(990)과 제2 콘택 플러그(1147) 사이에 낮은 접촉 저항을 가질 수 있다.
도 40 내지 도 50은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 방법은 도 39에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 방법은 도 30 내지 도 38을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 40을 참조하면, 상부에 소자 분리막(910)이 형성된 기판(900)의 제1 내지 제3 영역들(I, II, III) 상에 각각 제1 내지 제3 더미(dummy) 게이트 구조물들(952, 954, 956)을 형성한다.
제1 내지 제3 더미 게이트 구조물들(952, 954, 956)은 기판(900) 상에 저유전막 및 더미 게이트 전극막을 순차적으로 형성한 후, 사진 식각 공정을 통해 상기 더미 게이트 전극막 및 상기 저유전막을 패터닝함으로써 형성할 수 있다. 이에 따라, 기판(900)의 제1 영역(I) 상에는 순차적으로 적층된 제1 저유전막 패턴(922) 및 제1 더미 게이트 전극(932)을 포함하는 제1 더미 게이트 구조물(952)이 형성될 수 있고, 기판(900)의 제2 영역(II) 상에는 순차적으로 적층된 제2 저유전막 패턴(924) 및 제2 더미 게이트 전극(934)을 포함하는 제2 더미 게이트 구조물(954)이 형성될 수 있으며, 기판(900)의 제3 영역(III) 상에는 순차적으로 적층된 제3 저유전막 패턴(926) 및 제3 더미 게이트 전극(936)을 포함하는 제3 더미 게이트 구조물(956)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물(952)은 기판(900) 상면에 평행한 제1 방향을 따라 연장될 수 있으며, 이에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 마찬가지로, 각 제2 더미 게이트 구조물(954) 및 제3 더미 게이트 구조물(956)도 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 41을 참조하면, 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 내지 제3 더미 게이트 구조물들(952, 954, 956)이 형성된 기판(900) 상에 제1 캐핑막(960)을 형성하고, 제1 및 제3 영역들(I, III)을 커버하는 제1 마스크(970)를 제1 캐핑막(960) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 영역(II)의 제1 캐핑막(960) 부분을 식각함으로써, 제2 영역(II)의 기판(900) 상면을 노출시킨다. 이때, 제2 영역(II)에서는 제1 캐핑막(960)이 제2 더미 게이트 구조물(954) 측벽에만 잔류하여 제2 게이트 스페이서(964)로 변환되며, 제1 및 제3 영역들(I, III)에서는 제1 캐핑막(960)이 여전히 잔류할 수 있다. 이후, 제2 영역(II)의 노출된 기판(900) 상부를 제거하여 제1 리세스(980)를 형성한다.
도 42를 참조하면, 도 32를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제1 마스크(970)를 제거한 후, 제1 SEG 공정을 수행하여 제1 리세스(980)를 채우는 제2 불순물 영역(990)을 형성하고, 제2 및 제3 SEG 공정들을 순차적으로 수행하여 제2 불순물 영역(990) 상에 페르미 준위 고정막(1000) 및 제2 실리콘 막(1014)을 순차적으로 형성한다.
도 43을 참조하면, 도 33을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 더미 게이트 구조물(954), 제2 게이트 스페이서(964), 제2 실리콘 막(1014), 소자 분리막(910) 및 제1 캐핑막(960) 상에 제2 캐핑막(1020)을 형성하고, 제2 영역(II)을 커버하는 제2 마스크(1025)를 형성한 후, 이를 식각 마스크로 사용하여 제1 및 제3 영역들(I, III)의 제2 캐핑막(1020) 부분 및 제1 캐핑막(960)을 식각함으로써, 제1 및 제3 영역들(I, III)의 기판(900) 상면을 노출시킨다. 이때, 제1 영역(I)에서는 제1 게이트 구조물(952) 측벽에 제1 게이트 스페이서(962)가 형성되고, 제3 영역(III)에서는 제3 게이트 구조물(956) 측벽에 제3 게이트 스페이서(966)가 형성되며, 제2 영역(II)에서는 제2 캐핑막(1020)이 기판(900) 상에 여전히 잔류할 수 있다.
이후, 제1 및 제3 영역들(I, III)의 노출된 기판(900) 상부를 제거하여 제2 내지 제4 리세스들(1040, 1045, 1047)을 형성한다. 이때, 제2 리세스(1040)는 제1 영역(I)에 형성될 수 있고, 제3 및 제4 리세스들(1045, 1047)은 제3 영역(III)에 형성될 수 있다.
도 44를 참조하면, 도 34를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 제2 마스크(1025)를 제거한 후, 제4 SEG 공정을 수행하여 제2 내지 제4 리세스들(1040, 1045, 1047)을 각각 채우는 제1, 제3 및 제4 불순물 영역들(1050, 1055, 1057)을 형성한다.
이후, 제5 SEG 공정을 수행하여 제1, 제3 및 제4 불순물 영역들(1050, 1055, 1057) 상에 제1, 제3 및 제4 실리콘 막들(1012, 1016, 1018)을 각각 형성한다.
도 45를 참조하면, 이방성 식각 공정을 통해 제2 영역(II)에서 잔류하는 제2 캐핑막(1020)을 제거한 후, 제1 내지 제3 더미 게이트 구조물들(952, 954, 956) 및 제1 내지 제3 게이트 스페이서들(962, 964, 966)을 덮는 절연막(1030)을 기판(900), 소자 분리막(910) 및 제1 내지 제4 실리콘 막들(1012, 1014, 1016, 1018) 상에 형성한다. 절연막(1030)은 예를 들어 실리콘 산화물을 포함하도록 형성할 수 있다. 이후, 제1 내지 제3 더미 게이트 전극들(932, 934, 936)의 상면이 노출될 때까지 절연막(1030)의 상부를 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 수행될 수 있다.
이후, 노출된 제1 내지 제3 더미 게이트 전극들(932, 934, 936)을 제거하여 각각 제1 내지 제3 트렌치들(1032, 1034, 1036)을 형성하며, 이에 따라 제1 내지 제3 저유전막 패턴들(922, 924, 926)이 각각 노출될 수 있다. 이때, 제1 내지 제3 저유전막 패턴들(922, 924, 926)은 제1 내지 제3 더미 게이트 전극들(932, 934, 936)과 함께 제거될 수도 있다. 제1 내지 제3 더미 게이트 전극들(932, 934, 936)은 습식 식각 공정 혹은 건식 식각 공정에 의해 제거될 수 있다.
도 46을 참조하면, 제1 내지 제3 트렌치들(1032, 1034, 1036)의 내벽에 각각 제1 내지 제3 고유전막 패턴들(1042, 1044, 1046)을 형성하고, 제1 내지 제3 트렌치들(1032, 1034, 1036)의 나머지 부분을 채우는 제1 내지 제3 게이트 전극들(1052, 1054, 1056)을 형성한다.
구체적으로, 제1 내지 제3 트렌치들(1032, 1034, 1036) 내벽 및 절연막(1030)의 상면에 고유전막을 형성하고, 제1 내지 제3 트렌치들(1032, 1034, 1036)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등의 금속 산화물을 포함하도록 형성할 수 있으며, 상기 게이트 전극막은 알루미늄(Al), 구리(Cu) 등과 같은 저 저항 금속을 사용하여 형성할 수 있다.
이후, 절연막(1030)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하여, 제1 내지 제3 트렌치들(1032, 1034, 1036) 내벽 상에 각각 제1 내지 제3 고유전막 패턴들(1042, 1044, 1046)을 형성하고, 제1 내지 제3 고유전막 패턴들(1042, 1044, 1046) 상에 제1 내지 제3 트렌치들(1032, 1034, 1036)의 나머지 부분을 각각 채우는 제1 내지 제3 게이트 전극들(1052, 1054, 1056)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
이에 따라, 기판(900)의 제1 영역(I) 상에는 제1 저유전막 패턴(922), 제1 고유전막 패턴(1042) 및 제1 게이트 전극(1052)을 갖는 제1 게이트 구조물(1062)이 형성될 수 있으며, 제1 게이트 구조물(1062)의 측벽에는 제1 게이트 스페이서(962)가 형성될 수 있다. 이때, 제1 저유전막 패턴(922), 제1 고유전막 패턴(1042)은 제1 게이트 절연막 패턴의 역할을 할 수 있다. 또한, 기판(900)의 제2 영역(II) 상에는 제2 저유전막 패턴(924), 제2 고유전막 패턴(1044) 및 제2 게이트 전극(1054)을 갖는 제2 게이트 구조물(1064)이 형성될 수 있으며, 제2 게이트 구조물(1064)의 측벽에는 제2 게이트 스페이서(964)가 형성될 수 있다. 이때, 제2 저유전막 패턴(924), 제2 고유전막 패턴(1044)은 제2 게이트 절연막 패턴의 역할을 할 수 있다. 마찬가지로, 기판(900)의 제3 영역(III) 상에는 제3 저유전막 패턴(926), 제3 고유전막 패턴(1046) 및 제3 게이트 전극(1056)을 갖는 제3 게이트 구조물(1066)이 형성될 수 있으며, 제3 게이트 구조물(1066)의 측벽에는 제3 게이트 스페이서(966)가 형성될 수 있다. 이때, 제3 저유전막 패턴(926), 제3 고유전막 패턴(1046)은 제3 게이트 절연막 패턴의 역할을 할 수 있다.
도 47을 참조하면, 게이트 구조물들(1062, 1064, 1066)을 커버하는 제3 캐핑막 패턴(1070)을 형성하고, 제3 캐핑막 패턴(1070)을 식각 마스크로 사용하여 절연막(1030)을 제거함으로써 제1 내지 제4 실리콘 막들(1012, 1014, 1016, 1018)을 각각 노출시키는 제1 내지 제4 개구들(1082, 1084, 1086, 1088)을 형성한다. 이때, 소자 분리막(910)도 함께 노출될 수 있다.
제3 캐핑막 패턴(1070)은 제1 내지 제3 게이트 구조물들(1062, 1064, 1066) 및 절연막(1030) 상에 제3 캐핑막을 형성하고, 사진 식각 공정을 통해 상기 제3 캐핑막을 패터닝함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 캐핑막은 절연막(1030)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
도 48을 참조하면, 도 35를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
즉, 제1 내지 제3 게이트 구조물들(1062, 1064, 1066), 제1 내지 제3 게이트 스페이서들(962, 964, 966), 제3 캐핑막 패턴(1070), 페르미 준위 고정막(1000), 제1 내지 제4 실리콘 막들(1012, 1014, 1016, 1018), 제1 내지 제4 불순물 영역들(1050, 990, 1055, 1057) 및 소자 분리막(910)이 형성된 기판(900) 상에 금속막을 형성하고 어닐링(anneal) 공정을 수행하여, 제1 내지 제4 실리콘 막들(1012, 1014, 1016, 1018)과 상기 금속막을 반응시켜 각각 제1 내지 제4 금속 실리사이드 막들(1092, 1094, 1096, 1098)을 형성한다.
도 49를 참조하면, 제1 내지 제3 게이트 구조물들(1062, 1064, 1066), 제1 내지 제3 게이트 스페이서들(962, 964, 966), 제3 캐핑막 패턴(1070), 페르미 준위 고정막(1000), 제1 내지 제4 금속 실리사이드 막들(1092, 1094, 1096, 1098), 제1 내지 제4 불순물 영역들(1050, 990, 1055, 1057) 및 소자 분리막(910)이 형성된 기판(900) 상에 제1 층간 절연막(1110)을 형성하고, 제3 캐핑막 패턴(1070) 상면이 노출될 때까지 제1 층간 절연막(1110) 상부를 평탄화한다. 제1 층간 절연막(1110)은 예를 들어 실리콘 산화물을 포함하도록 형성할 수 있다.
도 50을 참조하면, 도 36 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 층간 절연막(1110)을 관통하여 제3 및 제4 금속 실리사이드 막들(1096, 1098)에 각각 접촉하는 제3 및 제4 콘택 플러그들(1125, 1127)을 형성한다. 이후, 제1 층간 절연막(1110) 및 제3 및 제4 콘택 플러그들(1125, 1127) 상에 제2 층간 절연막(1130)을 형성하고, 제2 층간 절연막(1130)을 관통하여 제3 콘택 플러그(1125)에 접촉하는 제5 콘택 플러그(1140)를 형성하며, 또한 제1 및 제2 층간 절연막들(1110, 1130)을 관통하여 제1 및 제2 금속 실리사이드 막들(1092, 1094)에 각각 접촉하는 제1 및 제2 콘택 플러그들(1145, 1147)을 형성한다.
이후, 제5 콘택 플러그(1140)에 접촉하는 비트 라인(1150)과 제1 및 제2 콘택 플러그들(1145, 1147)에 각각 접촉하는 제1 및 제2 배선들(1155, 1157)을 제2 층간 절연막(1130) 상에 형성한 후, 이들을 커버하는 제3 층간 절연막(1160)을 제2 층간 절연막(1130) 상에 형성한다.
다시 도 39를 참조하면, 도 37 및 도 38을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제3 층간 절연막(1160)을 관통하는 제6 콘택 플러그(1170)를 형성하고, 제6 콘택 플러그(1170)에 전기적으로 연결되고 하부 전극(1190), 유전막(1200) 및 상부 전극(1210)을 포함하는 커패시터(1220)를 형성한다. 이때, 유전막(1200)은 하부 전극(1190) 및 식각 저지막(1180) 상에 형성될 수 있다.
이후, 커패시터(1220)를 커버하는 제4 층간 절연막(1230)을 제3 층간 절연막(1160) 상에 형성하고, 제3 및 제4 층간 절연막들(1160, 1230)을 관통하면서 제1 및 제2 배선들(1155, 1157)에 각각 전기적으로 연결되는 제7 및 제8 콘택 플러그들(1245, 1247)을 형성한다. 이후, 제7 및 제8 콘택 플러그들(1245, 1247)에 각각 전기적으로 연결되는 제3 및 제4 배선들(1255, 1257)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치 및 그 제조 방법은 CMOS 트랜지스터를 가지며 반도체 막과 금속 (실리사이드) 막이 접촉하는 모든 반도체 장치에 적용될 수 있다. 예를 들어, 본 발명의 개념은 디램(DRAM) 장치뿐만 아니라, 에스램(SRAM) 장치 등의 휘발성 메모리 장치와, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등 불휘발성 메모리 장치 등에서도 사용될 수 있으며, 특히 기판과 콘택 플러그 사이에 낮은 접촉 저항 구현이 필요한 각 메모리 장치의 주변 회로 회로 영역 혹은 로직 영역에 적용될 수 있다.
100, 500, 900: 기판 110, 510, 910: 소자 분리막
122, 522: 제1 게이트 절연막 패턴 124, 524; 제2 게이트 절연막 패턴
526; 제3 게이트 절연막 패턴 132, 532, 1052: 제1 게이트 전극
134, 534, 1054: 제2 게이트 전극 536, 1056: 제3 게이트 전극
932, 934, 936: 제1, 제2, 제3 더미 게이트 전극
142, 542: 제1 게이트 마스크 144, 544: 제2 게이트 마스크
546: 제3 게이트 마스크 152, 552, 1062: 제1 게이트 구조물
154, 554, 1064: 제2 게이트 구조물 556, 1066: 제3 게이트 구조물
952, 954, 956: 제1, 제2, 제3 더미 게이트 구조물
162, 562, 962: 제1 게이트 스페이서
164, 564, 964; 제2 게이트 스페이서
566, 966: 제3 게이트 스페이서 160, 560, 960: 제1 캐핑막
220, 620, 1020: 제2 캐핑막 1030: 제3 캐핑막 패턴
170, 570, 970: 제1 마스크 230, 630, 1025: 제2 마스크
180, 580, 980: 제1 리세스 240, 640, 1040: 제2 리세스
645, 1045: 제3 리세스 647, 1047: 제4 리세스
250, 650, 1050: 제1 불순물 영역 190, 590, 990: 제2 불순물 영역
300, 655, 1055: 제3 불순물 영역 195, 657, 1057: 제4 불순물 영역
330: 제5 불순물 영역 200, 600, 1000: 페르미 준위 고정막
212, 612, 1012: 제1 실리콘 막 214, 614, 1014: 제2 실리콘 막
616, 1016: 제3 실리콘 막 618, 1018: 제4 실리콘 막
260: 금속막
272, 672, 1092: 제1 금속 실리사이드 막
274, 674, 1094: 제2 금속 실리사이드 막
312, 676, 1096: 제3 금속 실리사이드 막
678, 1098: 제4 금속 실리사이드 막
280: 층간 절연막 680, 1110: 제1 층간 절연막
700, 1130: 제2 층간 절연막 730, 1160: 제3 층간 절연막
800, 1230: 제4 층간 절연막 292, 715, 1145: 제1 콘택 플러그
294, 717, 1147: 제2 콘택 플러그 690, 1125: 제3 콘택 플러그
695, 1127: 제4 콘택 플러그 710, 1140: 제5 콘택 플러그
740, 1170: 제6 콘택 플러그 815, 1245: 제7 콘택 플러그
817, 1247: 제8 콘택 플러그 725, 1155: 제1 배선
727, 1157: 제2 배선 825, 1255: 제3 배선
827, 1257: 제4 배선 720, 1150: 비트 라인
790, 1220: 커패시터 760, 1190: 하부 전극
770, 1200: 유전막
922, 924, 926: 제1, 제2, 제3 저유전막 패턴
1042, 1044, 1046: 제1, 제2, 제3 고유전막 패턴
750, 1180: 식각 저지막

Claims (10)

  1. 기판의 제1 및 제2 영역들 상에 각각 형성된 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 게이트 구조물들에 인접한 상기 기판 상부에 각각 형성된 제1 및 제2 불순물 영역들;
    상기 제2 불순물 영역 상에 형성된 페르미(Fermi) 준위 고정막;
    상기 제1 불순물 영역 및 상기 페르미 준위 고정막 상에 각각 형성된 제1 및 제2 금속 실리사이드 막들; 및
    상기 제1 및 제2 금속 실리사이드 막들 상에 각각 형성된 제1 및 제2 콘택 플러그들을 포함하며,
    상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시키는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 불순물 영역은 n형 불순물을 포함하고, 상기 제2 불순물 영역은 p형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 상기 제2 금속 실리사이드 막과의 접촉면에서의 상기 페르미 준위 고정막의 가전자대의 에지 근처로 고정시키는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 페르미 준위 고정막은 게르마늄 막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제1 및 제2 금속 실리사이드 막들은 모두 희토류 금속(rare earth metal)을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제2 불순물 영역은 실리콘-게르마늄 층을 포함하며, 상기 실리콘-게르마늄 층은 상부로 갈수록 점차 높아지는 게르마늄 농도 구배(gradient)를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 제2 불순물 영역은 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
    상기 제2 게이트 구조물에 인접한 상기 기판 상부에 제2 불순물 영역을 형성하는 단계;
    상기 제2 불순물 영역 상에 페르미 준위 고정막을 형성하는 단계;
    상기 제1 게이트 구조물에 인접한 상기 기판 상부에 제1 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역 및 상기 페르미 준위 고정막 상에 각각 제1 및 제2 금속 실리사이드 막들을 형성하는 단계; 및
    상기 제1 및 제2 금속 실리사이드 막들 상에 제1 및 제2 콘택 플러그들을 형성하는 단계를 포함하며,
    상기 페르미 준위 고정막은 상기 제2 금속 실리사이드 막의 페르미 준위를 특정 에너지 준위로 고정시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 제2 불순물 영역을 형성하는 단계는 p형 불순물을 포함하는 실리콘-게르마늄 층을 형성하는 단계를 포함하고,
    상기 페르미 준위 고정막을 형성하는 단계는 게르마늄 막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 제2 불순물 영역을 형성하는 단계와 상기 페르미 준위 고정막을 형성하는 단계는 인-시튜(in-situ)로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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