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KR20210104294A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20210104294A
KR20210104294A KR1020200018853A KR20200018853A KR20210104294A KR 20210104294 A KR20210104294 A KR 20210104294A KR 1020200018853 A KR1020200018853 A KR 1020200018853A KR 20200018853 A KR20200018853 A KR 20200018853A KR 20210104294 A KR20210104294 A KR 20210104294A
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KR
South Korea
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substrate
epitaxial layer
sidewalls
layer
gate structure
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KR1020200018853A
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English (en)
Inventor
신우철
허성기
백상원
이정한
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물, 및 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며, 제2 불순물 농도를 갖는 제2 에피택시얼 층 및 상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들의 일부는 상기 채널들의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출되어 상기 제1 에피택시얼 층의 일부를 관통하되 상기 제2 에피택시얼 층과는 접촉하지 않을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 엠비씨펫(MBCFET)을 형성할 때, 희생막 및 채널막을 교대로 반복적으로 적층하고, 이들의 양 측벽들에 각각 소스/드레인 층을 형성하며, 상기 희생막들을 제거하여 갭들을 형성한 후, 상기 갭들을 채우도록 게이트 구조물을 형성한다. 상기 희생막들을 제거할 때, 상기 소스/드레인 층의 표면에 상기 희생막 잔류물이 남는 경우 그 계면 특성을 열화시킬 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물, 및 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며, 제2 불순물 농도를 갖는 제2 에피택시얼 층 및 상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들의 일부는 상기 채널들의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출되어 상기 제1 에피택시얼 층의 일부를 관통하되 상기 제2 에피택시얼 층과는 접촉하지 않을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며 각각이 상기 기판 상면에 평행한 수평 방향으로 연장된 채널들, 상기 기판 상에 형성되어 상기 각 채널들을 부분적으로 커버하는 게이트 구조물, 및 상기 기판 상에 형성되어 상기 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며, 제2 불순물 농도를 갖는 제2 에피택시얼 층 및 상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 수직 방향으로 서로 이웃하는 상기 채널들 사이에 형성된 상기 게이트 구조물 부분의 상기 수평 방향으로의 길이는 상기 수직 방향으로 이에 인접하는 상기 채널들의 상기 수평 방향으로의 길이보다 크되 상기 게이트 구조물 부분의 상기 수평 방향으로의 각 양 측벽들은 상기 제2 에피택시얼 층과 접촉하지 않을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에서 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며 각각이 상기 기판 상면에 평행한 수평 방향으로 연장된 제1 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들을 부분적으로 커버하는 제1 게이트 구조물, 및 상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고 제1 도전형의 불순물이 도핑된 반도체 물질을 포함하며, 제2 불순물 농도를 갖는 제2 에피택시얼 층 및 상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며 상기 제2 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 제1 소스/드레인 층을 가질 수 있다. 상기 제2 트랜지스터는 상기 기판의 제2 영역 상에서 상기 수직 방향을 따라 서로 이격되며 각각이 상기 제1 방향으로 연장된 제2 채널들, 상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들을 부분적으로 커버하는 제2 게이트 구조물, 및 상기 기판의 제2 영역 상에 형성되어 상기 제2 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하며, 제4 불순물 농도를 갖는 제4 에피택시얼 층 및 상기 제4 불순물 농도보다 낮은 제3 불순물 농도를 가지며, 상기 제4 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제3 에피택시얼 층을 포함하는 제2 소스/드레인 층을 가질 수 있다. 상기 제1 및 제2 게이트 구조물들의 상기 수평 방향으로의 각 양 측벽들의 일부들은 각각 상기 제1 및 제2 채널들의 상기 수평 방향으로의 각 양 측벽들보다 상기 수평 방향으로 더 돌출되어, 상기 제1 및 제3 에피택시얼 층들의 일부를 각각 관통하되 상기 제2 및 제4 에피택시얼 층들과는 각각 접촉하지 않을 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성할 수 있다. 상기 기판 상에 상기 핀 구조물의 일부를 커버하는 더미 게이트 구조물을 형성할 수 있다. 상기 더미 게이트 구조물의 각 양 측들의 상기 핀 구조물 부분을 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 제1 개구를 채우는 소스/드레인 층을 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 소스/드레인 층을 커버하는 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 희생 라인들을 제거하여 각각 제2 및 제3 개구들을 형성하되, 상기 제3 개구는 상기 소스/드레인 층의 일부 측벽을 노출시킬 수 있다. 상기 제3 개구에 의해 노출된 상기 소스/드레인 층의 일부 측벽을 산화시켜 산화막을 형성할 수 있다. 상기 산화막을 제거하여 상기 제3 개구보다 상기 기판 상면에 평행한 수평 방향으로 확장된 폭을 갖는 제4 개구를 형성할 수 있다. 상기 제2 및 제4 개구들을 채우는 게이트 구조물을 형성할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 희생 패턴들 및 반도체 패턴들을 포함하는 구조물을 형성할 수 있다. 상기 구조물의 각 양 측들에 소스/드레인 층을 형성할 수 있다. 상기 희생 패턴들을 제거하여 상기 소스/드레인 층의 일부 측벽을 노출시키는 제1 개구를 형성할 수 있다. 상기 제1 개구에 의해 노출된 상기 소스/드레인 층의 일부 측벽을 산화시켜 산화막을 형성할 수 있다. 상기 산화막을 제거하여 상기 기판 상면에 평행한 수평 방향으로 상기 제1 개구보다 확장된 폭을 갖는 제2 개구를 형성할 수 있다. 상기 제2 개구를 채우는 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 소스/드레인 층에 접촉하는 게이트 구조물의 길이가 증가됨에 따라서, 누설 전류가 감소되고 상기 게이트 구조물의 채널에 대한 제어력이 향상될 수 있다. 또한, 상기 소스/드레인 층 계면에 잔류물이 제거되어 계면 특성이 개선될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 17 내지 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 21 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 게이트 구조물(330), 반도체 패턴(124), 및 소스/드레인 층(220)을 포함할 수 있다. 또한, 상기 반도체 장치는 게이트 스페이서(185), 소자 분리 패턴(130), 금속 실리사이드 패턴(350), 콘택 플러그(360), 및 제1 및 제2 층간 절연막들(230, 340)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
액티브 패턴(105)은 기판(100) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 2개의 액티브 패턴들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에 3개 이상의 복수의 액티브 패턴들(105)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다. 액티브 패턴(105)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 패턴(105)의 상기 제2 방향으로의 측벽은 소자 분리 패턴(130)에 의해 커버될 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 패턴(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 또한, 도면 상에서는 상기 제1 방향으로 연장되는 액티브 패턴(105) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(124)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
게이트 구조물(330)은 기판(100) 상에 형성되어, 각 반도체 패턴들(124)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 이에 따라, 게이트 구조물(330)은 각 반도체 패턴들(124)의 상기 중앙부의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다. 도면 상에서는 게이트 구조물(330)이 2개의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(330)은 소자 분리 패턴(130)이 형성된 기판(100) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버할 수도 있다.
또한, 도면 상에서는 기판(100) 상에 2개의 게이트 구조물들(330)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 게이트 구조물들(330)이 형성될 수도 있다.
게이트 구조물(330)은 각 반도체 패턴들(124)의 표면 혹은 액티브 패턴(105)의 상면으로부터 순차적으로 적층된 인터페이스 패턴(290), 게이트 절연 패턴(300), 일함수 조절 패턴(310), 및 게이트 전극(320)을 포함할 수 있다.
인터페이스 패턴(290)은 액티브 패턴(105) 상면 및 각 반도체 패턴들(124)의 표면에 형성될 수 있고, 게이트 절연 패턴(300)은 인터페이스 패턴(290)의 표면 및 게이트 스페이서(185)의 내측벽 상에 형성될 수 있으며, 일함수 조절 패턴(310)은 게이트 절연 패턴(300) 상에 형성될 수 있고, 게이트 전극(320)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 게이트 스페이서(185)의 내부로 정의되는 공간을 채울 수 있다.
인터페이스 패턴(290)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(300)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 일함수 조절 패턴(310)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 산화물 등을 포함할 수 있다. 게이트 전극(320)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
게이트 스페이서(185)는 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(330) 상부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다.
소스/드레인 층(220)은 기판(100)의 액티브 패턴(105) 상에서 게이트 구조물들(330) 사이에 형성될 수 있으며, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 각 양 측벽들에 공통적으로 접촉하여 이들에 연결될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(220)은 제1 및 제2 에피택시얼 층들(200, 210)을 포함할 수 있다. 제1 에피택시얼 층(200)은 적어도 제2 에피택시얼 층(210)의 저면 및 상기 제1 방향으로의 양 측벽들을 커버할 수 있다. 이때, 제2 에피택시얼 층(210)의 상면은 제1 에피택시얼 층(200)의 상면보다 상기 제3 방향으로 더 돌출되어 그 최상면의 높이가 제1 에피택시얼 층(200)의 최상면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 층들(200, 210)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄을 포함할 수 있다. 이때, 제1 및 제2 에피택시얼 층들(210, 220)은 각각 제1 및 제2 불순물 농도들을 가질 수 있으며, 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다. 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 대략 10배 이상, 더 구체적으로 대략 40배 이상의 값을 가질 수 있다. 또한, 제2 에피택시얼 층(210)의 게르마늄 농도는 제1 에피택시얼 층(200)의 게르마늄 농도보다 높을 수 있다.
한편 도시하지는 않았으나, 소스/드레인 층(220)의 상면에 얇게 형성되어 이를 커버하며, 불순물이 도핑되지 않은 실리콘을 포함하는 제3 에피택시얼 층이 더 형성될 수도 있다.
소스/드레인 층(220)이 p형 불순물을 포함함에 따라서, 게이트 구조물(330), 소스/드레인 층(220), 및 채널 역할을 수행하는 각 반도체 패턴들(124)은 함께 피모스 트랜지스터를 형성할 수 있다. 또한, 복수의 반도체 패턴들(124)이 상기 제3 방향을 따라 복수 개로 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
다른 실시예들에 있어서, 각 제1 및 제2 에피택시얼 층들(200, 210)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 이때, 제1 및 제2 에피택시얼 층들(200, 210)은 각각 제3 및 제4 불순물 농도들을 가질 수 있으며, 상기 제4 불순물 농도는 상기 제3 불순물 농도보다 높을 수 있다. 상기 제4 불순물 농도는 상기 제3 불순물 농도보다 대략 2배 이상, 더 구체적으로 대략 3.5배 이상의 값을 가질 수 있다.
소스/드레인 층(220)이 n형 불순물을 포함함에 따라서, 게이트 구조물(330), 소스/드레인 층(220), 및 채널 역할을 수행하는 각 반도체 패턴들(124)은 함께 엔모스 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(220)은 상기 제3 방향으로 연장되되, 상기 제1 방향으로의 측벽이 가운데가 볼록한 곡면 형상을 가질 수 있다. 이에 따라, 소스/드레인 층(220)은 확장된 부피를 가질 수 있으며, 채널에 전류를 인가하거나 스트레스를 인가하는 기능이 향상될 수 있다.
제1 층간 절연막(230)은 게이트 스페이서(185)의 측벽을 둘러싸면서 소스/드레인 층(220)을 커버할 수 있으며, 제2 층간 절연막(340)은 제1 층간 절연막(230) 상에 형성될 수 있다. 제1 및 제2 층간 절연막들(230, 340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
콘택 플러그(360)는 제1 및 제2 층간 절연막들(230, 340)을 관통하여 소스/드레인 층(220)에 접촉할 수 있으며, 콘택 플러그(360)와 소스/드레인 층(220) 사이에는 금속 실리사이드 패턴(350)이 형성될 수 있다. 콘택 플러그(360)는 소스/드레인 층(220)의 상면에 접촉하거나, 혹은 상부를 관통하여 이에 접촉할 수도 있다. 콘택 플러그(360)는 금속 및/또는 금속 질화물을 포함할 수 있으며, 금속 실리사이드 패턴(350)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(330)은 반도체 패턴들(124) 중 최상층 반도체 패턴(124)을 기준으로 그 위와 아래에 각각 형성된 상부와 하부를 포함할 수 있다. 게이트 구조물(330) 하부에서 상기 제3 방향으로 서로 이웃하는 반도체 패턴들(124) 사이에 형성된 각 부분들의 상기 제1 방향으로의 각 양 측벽들은 상기 제3 방향으로 이에 인접한 반도체 패턴들(124)의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출되어 소스/드레인 층(220)의 제1 에피택시얼 층(200)의 일부를 관통할 수 있다.
즉, 상기 제3 방향으로 서로 이웃하는 반도체 패턴들(124) 사이에 형성된 게이트 구조물(330)의 상기 각 부분들의 상기 제1 방향으로의 길이는 상기 제3 방향으로 이에 인접하는 반도체 패턴들(124)의 상기 제1 방향으로의 길이보다 더 클 수 있다. 소스/드레인 층(220)에 접촉하는 게이트 구조물(330) 하부의 상기 제1 방향으로의 길이가 증가됨에 따라서, 누설 전류가 감소되고 게이트 구조물(330)의 채널에 대한 제어력이 향상될 수 있다.
다만, 게이트 구조물(330) 하부의 상기 각 부분들의 상기 제1 방향으로의 각 양 측벽들은 소스/드레인 층(220)의 제2 에피택시얼 층(210)까지는 연장되지 않을 수 있으며, 이에 접촉하지 않을 수 있다. 이에 따라, 소스/드레인 층(220)에서 상대적으로 높은 불순물 농도 및 게르마늄 농도를 가짐에 따라 채널에 전류 및 스트레스 인가 역할이 큰 제2 에피택시얼 층(210)은 게이트 구조물(330)의 길이 연장에 의해 영향을 받지 않을 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(330) 상부의 상기 제1 방향으로의 길이는 게이트 구조물(330) 하부의 상기 제1 방향으로의 길이보다 작거나 같을 수 있다. 일 실시예에 있어서, 게이트 구조물(330) 하부의 상기 부분들 중 적어도 일부는 게이트 구조물(330) 상부의 측벽을 커버하는 게이트 스페이서(185)의 외측벽보다 상기 제1 방향으로 더 돌출될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(330) 하부의 상기 제1 방향으로의 최대 길이는 반도체 패턴들(124)의 상기 제1 방향으로의 최대 길이보다 클 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴들(124) 사이에 형성된 게이트 구조물(330)의 상기 부분들의 상기 제1 방향으로의 길이는 상기 제3 방향을 따라 일정하지 않고 변동할 수 있다. 예를 들어, 기판(100)의 액티브 패턴(105) 상면으로부터 상기 제3 방향을 따라 아래에서 위로 순차적으로 배치된 반도체 패턴들(124)을 각각 제1 내지 제3 채널들로 지칭하면, 액티브 패턴(105) 상면과 상기 제1 채널 사이 및 상기 제2 및 제3 채널들 사이에 형성된 게이트 구조물(330) 부분들의 상기 제1 방향으로의 길이는 상기 제1 및 제2 채널들 사이에 형성된 게이트 구조물(330) 부분의 상기 제1 방향으로의 길이보다 클 수 있다.
도 4 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 9 및 15는 평면도들이고, 도 5, 7-8, 10-14 및 16은 단면도들이다.
이때, 도 5 및 7은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 8, 10-14 및 16은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 및 5를 참조하면, 기판(100) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 상기 제1 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들, 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 상기 제1 방향으로 연장되는 액티브 패턴(105)이 형성될 수 있으며, 액티브 패턴(105) 상에 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생 라인들(112) 및 반도체 라인들(122)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 희생 라인들(112)은 기판(100) 및 반도체 라인들(122)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(100) 상에 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(175)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(165)를 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 더미 게이트 마스크(165)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100) 상에 더미 게이트 전극(155) 및 더미 게이트 절연 패턴(145)을 각각 형성할 수 있다.
액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(145), 더미 게이트 전극(155), 및 더미 게이트 마스크(165)는 더미 게이트 구조물(175)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(175)은 상기 핀 구조물 및 소자 분리 패턴(130) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도 9 및 10을 참조하면, 더미 게이트 구조물(175)의 측벽 상에 게이트 스페이서(185)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130), 및 더미 게이트 구조물(175)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(175)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서(185)를 형성할 수 있다.
이후, 더미 게이트 구조물(175) 및 게이트 스페이서(185)를 식각 마스크로 사용하여 노출된 상기 핀 구조물 및 그 하부의 액티브 패턴(105) 상부를 식각함으로써 제1 개구(190)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(175) 및 게이트 스페이서(185) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(175), 이의 각 양 측벽들에 형성된 게이트 스페이서(185), 및 그 하부의 상기 핀 구조물을 제1 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정을 통해 형성되는 제1 개구(190)는 가능한 한 큰 부피를 갖도록 형성될 수 있다. 이에 따라, 제1 개구(190)의 측벽은 전체적으로 볼록한 곡선 형상을 가질 수 있다. 이때, 반도체 패턴들(124)은 상기 제1 방향으로의 측벽이 기판(100)의 상면에 수직하지 않고 그 기울기가 변동할 수 있으며, 이들의 상기 제1 방향으로의 길이가 상기 제3 방향을 따라 일정하지 않을 수 있다.
도 11을 참조하면, 제1 개구(190)에 의해 노출된 반도체 패턴들(124) 및 희생 패턴들(114)의 측벽 및 액티브 패턴(105)의 상면을 시드로 사용하는 제1 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제1 개구(190)의 내벽 상에 제1 에피택시얼 층(200)을 형성할 수 있다.
상기 제1 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스, 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 제1 에피택시얼 층(200)은 제1 불순물 농도를 가질 수 있다.
이후, 상기 실리콘 소스 가스, 상기 실리콘-게르마늄 소스 가스, 및 상기 p형 불순물 소스 가스를 사용하는 제2 SEG 공정을 수행하여 제1 개구(190)의 나머지 부분을 채우는 제2 에피택시얼 층(210)을 형성할 수 있으며, 제2 에피택시얼 층(210)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층일 수 있다. 이때, 제2 에피택시얼 층(210)은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. 또한, 제2 에피택시얼 층(210)의 게르마늄 농도는 제1 에피택시얼 층(200)의 게르마늄 농도보다 높을 수 있다.
일 실시예에 있어서, 제2 에피택시얼 층(210)의 최상면은 제1 에피택시얼 층(200)의 최상면보다 더 높도록 형성될 수 있다.
제1 및 제2 에피택시얼 층들(200, 210)은 함께 소스/드레인 층(220)을 형성할 수 있다. 한편 도시하지는 않았으나, 상기 실리콘 소스 가스만을 사용하는 제3 SEG 공정을 수행하여 제3 에피택시얼 층을 더 형성할 수도 있다. 이때, 상기 제3 에피택시얼 층은 소스/드레인 층(220)의 상면에 얇게 형성되어 이를 커버할 수 있으며, 이에 따라 캐핑층으로 지칭될 수도 있다.
지금까지는 p형 불순물이 도핑된 소스/드레인 층(220)을 형성하는 것에 대해 설명했으나, 본 발명의 개념은 이에 한정되지는 않으며, n형 불순물이 도핑된 소스/드레인 층(220)을 형성할 수도 있다.
구체적으로, 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 PH3, POCl3, P2O5 등과 같은 n형 불순물 소스 가스를 함께 사용하는 제4 SEG 공정을 수행하여 제1 개구(190)의 내벽 상에 제1 에피택시얼 층(200)을 형성할 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 이때, 제1 에피택시얼 층(200)은 제3 불순물 농도를 가질 수 있다.
이후, 상기 실리콘 소스 가스 및 상기 n형 불순물 소스 가스를 사용하는 제5 SEG 공정을 수행하여 제1 개구(190)의 나머지 부분을 채우는 제2 에피택시얼 층(210)을 형성할 수 있으며, 제2 에피택시얼 층(210)은 n형 불순물이 도핑된 단결정 실리콘 층일 수 있다. 이때, 제2 에피택시얼 층(210)은 상기 제3 불순물 농도보다 높은 제4 불순물 농도를 가질 수 있다.
도 12를 참조하면, 상기 제1 구조물 및 소스/드레인 층(220)을 덮는 제1 층간 절연막(230)을 기판(100) 상에 형성한 후, 상기 제1 구조물에 포함된 더미 게이트 전극(155)의 상면이 노출될 때까지 제1 층간 절연막(230)을 평탄화할 수 있다. 이때, 더미 게이트 마스크(165)도 함께 제거될 수 있으며, 게이트 스페이서(185)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(155), 그 하부의 더미 게이트 절연 패턴(145), 및 희생 패턴들(114)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거하여, 게이트 스페이서(185)의 내측벽 및 최상층 반도체 패턴(124)의 상면을 노출시키는 제2 개구(240)를 형성하고, 소스/드레인 층(220)의 일부 측벽, 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면을 노출시키는 제3 개구(250)를 형성할 수 있다.
도 13을 참조하면, 제2 및 제3 개구들(240, 250)에 의해 노출되며 실리콘 성분을 포함하는 반도체 패턴들(124)의 표면, 액티브 패턴(105)의 상면 및 소스/드레인 층(220)의 상기 측벽에 산화 공정을 수행하여 실리콘 산화물 혹은 게르마늄 산화물을 포함하는 산화막(260)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 산화 공정에 의해 형성되는 산화막(260)은 실리콘을 포함하는 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면에서보다 실리콘-게르마늄을 포함하거나 혹은 불순물이 도핑된 반도체 물질을 포함하는 소스/드레인 층(220)의 측벽에서 좀더 큰 두께를 갖도록 형성될 수 있다.
도 14를 참조하면, 산화막(260)을 제거함으로써, 제3 개구(250)가 확장되어 제4 개구(270)가 형성될 수 있다.
예시적인 실시예들에 있어서, 산화막(260)은 불산(HF)을 사용하는 식각 공정을 통해 제거될 수 있다. 상기 식각 공정을 수행함에 따라서, 상기 산화 공정을 통해 형성된 산화막(260)이 제거될 수 있으며, 나아가 이전에 실리콘-게르마늄을 포함하는 희생 패턴들(114)을 제거하는 공정에서 이의 잔류물이 존재할 경우 이것도 함께 제거될 수 있다. 이에 따라, 소스/드레인 층(220)의 계면 특성이 향상될 수 있다.
예시적인 실시예들에 있어서, 제4 개구(270)는 제3 개구(250)에 비해 전체적으로 더 큰 부피를 가질 수 있으며, 특히 상기 제1 방향으로의 폭이 확장될 수 있다. 이는 상기 식각 공정에서 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면에 형성된 산화막(260) 부분보다 소스/드레인 층(220)의 측벽에 형성된 산화막(260) 부분의 두께가 더 크기 때문이다. 또한, 상기 식각 공정에서 실리콘-게르마늄을 포함하는 소스/드레인 층(220)의 측벽이 부분적으로 더 제거될 수 있기 때문이다.
다만 예시적인 실시예들에 있어서, 제4 개구(270)의 측벽은 소스/드레인 층(220)을 구성하는 제1 에피택시얼 층(200) 내에서만 형성될 수 있으며, 제2 에피택시얼 층(210) 내부로까지 확장되지는 않도록 조절될 수 있다.
도 15 및 16을 참조하면, 제2 및 제4 개구들(240, 270)을 채우는 게이트 구조물(330)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 및 제4 개구들(240, 270)에 의해 노출된 액티브 패턴(105) 상면, 반도체 패턴들(124)의 표면 및 소스/드레인 층(220)의 측벽에 대한 열산화 공정을 수행하여 인터페이스 패턴(290)을 형성한 후, 인터페이스 패턴(290)의 표면, 게이트 스페이서(185)의 내측벽 및 상면, 및 제1 층간 절연막(230) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제2 및 제4 개구들(240, 270)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 인터페이스 패턴(290) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 인터페이스 패턴(290)은 게이트 스페이서(185) 내측벽 및 상면, 및 제1 층간 절연막(230) 상면에도 형성될 수 있다.
이후, 제1 층간 절연막(230)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(320), 일함수 조절 패턴(310), 및 게이트 절연 패턴(300)을 형성할 수 있다. 인터페이스 패턴(290), 게이트 절연 패턴(300), 일함수 조절 패턴(310), 및 게이트 전극(320)은 게이트 구조물(330)을 형성할 수 있다.
다시 도 1 내지 도 3을 참조하면, 게이트 구조물(330), 게이트 스페이서(185), 및 제1 층간 절연막(230) 상에 제2 층간 절연막(340)을 형성하고, 제1 및 제2 층간 절연막들(230, 340) 및 소스/드레인 층(220)의 상부를 관통하는 홀을 형성한 후, 이를 채우는 콘택 플러그(360)를 형성할 수 있다.
콘택 플러그(360)를 형성하기 이전에, 상기 홀의 내벽에 금속막을 형성하고 실리사이드 공정을 수행하여, 상기 홀에 의해 노출된 소스/드레인 층(220)의 상부에 금속 실리사이드 패턴(350)을 더 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(360)는 소스/드레인 층(220)의 상부를 관통하여 그 저면의 높이가 상부로부터 2번째 층에 형성된 반도체 패턴(124)의 높이와 유사할 수 있다.
전술한 공정들을 통해 상기 반도체 장치가 완성될 수 있다.
전술한 바와 같이, 희생 패턴들(114)을 제거하여 제3 개구(250)를 형성한 후, 산화 공정을 통해 산화막(260)을 형성하고 식각 공정을 통해 산화막(260)을 제거함으로써, 제3 개구(250)보다 상기 제1 방향으로 확장된 폭을 갖는 제4 개구(270)를 형성할 수 있다. 이에 따라, 제4 개구(270)를 채우도록 형성되는 게이트 구조물(330)의 상기 제1 방향으로의 길이가 증가될 수 있다. 이때, 산화막(260) 형성을 위한 산화 공정 및 이를 제거하기 위한 식각 공정을 조절함으로써, 제4 개구(270)의 상기 제1 방향으로의 폭을 조절할 수 있으며, 이에 따라 제4 개구(270) 내에 형성되는 게이트 구조물(330)의 상기 제1 방향으로의 길이도 용이하게 조절할 수 있다.
또한, 산화막(260) 형성 및 제거 과정에서, 이전 식각 공정을 통해 제거되지 못한 희생 패턴들(114)의 잔류물이 추가적으로 제거되어 소스/드레인 층(220)의 계면 특성이 향상될 수 있다.
도 17 내지 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 17은 평면도이고, 도 18은 도 17의 A-A'선을 따라 절단한 단면도이며, 도 19는 도 17의 B-B'선을 따라 절단한 단면도이고, 도 20은 도 17의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 도 1 내지 도 3을 참조로 설명한 본 발명의 개념이 PMOS 및 NMOS 트랜지스터들을 함께 포함하는 씨모스(CMOS) 트랜지스터에 적용한 것이다.
도 17 내지 20을 참조하면, 상기 반도체 장치는 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 MBCFET들을 포함할 수 있다.
기판(400)의 제1 및 제2 영역들(I, II)은 각각 PMOS 및 NMOS 영역들일 수 있으며, 이에 따라 상기 제1 MBCFET은 PMOS 트랜지스터들을 포함할 수 있고, 상기 제2 MBCFET은 NMOS 트랜지스터들을 포함할 수 있다.
상기 제1 MBCFET은 기판(400)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(402) 상에 형성될 수 있으며, 제1 게이트 구조물(632), 제1 반도체 패턴들(426), 제1 소스/드레인 층(840), 및 제1 게이트 스페이서 구조물(902)을 포함할 수 있다.
제1 액티브 패턴(402)의 측벽은 제1 소자 분리 패턴(432)에 의해 커버될 수 있다.
제1 반도체 패턴들(426)은 제1 액티브 패턴(402)의 상면으로부터 상기 제3 방향으로 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 각각이 상기 제1 방향으로 연장되어 제1 게이트 구조물(632)에 의해 적어도 일부의 상하면 및 상기 제2 방향으로의 양 측벽들이 감싸질 수 있다. 각 제1 반도체 패턴들(426)은 상기 PMOS 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제1 채널로 지칭될 수도 있다.
제1 게이트 구조물(632)은 제1 액티브 패턴(402), 및 상기 제2 방향으로 이에 인접한 제1 소자 분리 패턴(432) 부분 상에 형성되어, 각 제1 반도체 패턴들(426)을 감쌀 수 있다.
제1 게이트 구조물(632)은 각 제1 반도체 패턴들(426)의 표면 혹은 제1 액티브 패턴(402)의 상면으로부터 순차적으로 적층된 제1 인터페이스 패턴(592), 제1 게이트 절연 패턴(602), 제1 일함수 조절 패턴(612), 및 제1 게이트 전극(622)을 포함할 수 있다.
제1 게이트 스페이서 구조물(902)은 제1 게이트 구조물(632) 상부 측벽을 커버하는 제1 게이트 스페이서(482), 및 제1 게이트 스페이서(482)의 외측벽에 형성된 제2 게이트 스페이서(872)를 포함할 수 있다. 설명의 편의 상, 제1 게이트 구조물(632), 이의 각 양 측벽들에 형성된 제1 게이트 스페이서(482), 및 제1 반도체 패턴들(426)을 함께 제3 구조물로 지칭하기로 한다.
제1 소스/드레인 층(840)은 제1 액티브 패턴(402) 상면으로부터 상기 제3 방향으로 연장되어, 제1 반도체 패턴들(426)의 상기 제1 방향으로의 각 양측들에 공통적으로 접촉하여 이들에 연결될 수 있다.
제1 소스/드레인 층(840)은 제1 및 제2 에피택시얼 층들(820, 830)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제2 에피택시얼 층들(820, 830)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄을 포함할 수 있으며, 제2 에피택시얼 층(830)의 불순물 농도 및 게르마늄 농도는 각각 제1 에피택시얼 층(820)의 불순물 농도 및 게르마늄 농도보다 클 수 있다. 한편, 제1 소스/드레인 층(840) 상에는 불순물이 도핑되지 않은 실리콘을 포함하는 제3 에피택시얼 층(850)이 더 형성될 수 있다.
상기 제2 MBCFET은 기판(400)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(404) 상에 형성될 수 있으며, 제2 게이트 구조물(634), 제2 반도체 패턴들(428), 제2 소스/드레인 층(930), 및 제2 게이트 스페이서 구조물(904)을 포함할 수 있다.
제2 액티브 패턴(404)의 측벽은 제2 소자 분리 패턴(434)에 의해 커버될 수 있다.
제2 반도체 패턴들(428)은 제2 액티브 패턴(404)의 상면으로부터 상기 제3 방향으로 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 각각이 상기 제1 방향으로 연장되어 제2 게이트 구조물(634)에 의해 적어도 일부의 상하면 및 상기 제2 방향으로의 양 측벽들이 감싸질 수 있다. 각 제2 반도체 패턴들(428)은 상기 NMOS 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제2 채널로 지칭될 수도 있다.
제2 게이트 구조물(634)은 제2 액티브 패턴(404), 및 상기 제2 방향으로 이에 인접한 제2 소자 분리 패턴(434) 부분 상에 형성되어, 각 제2 반도체 패턴들(428)을 감쌀 수 있다.
제2 게이트 구조물(634)은 각 제2 반도체 패턴들(428)의 표면 혹은 제2 액티브 패턴(404)의 상면으로부터 순차적으로 적층된 제2 인터페이스 패턴(594), 제2 게이트 절연 패턴(604), 제2 일함수 조절 패턴(614), 및 제2 게이트 전극(624)을 포함할 수 있다.
제2 게이트 스페이서 구조물(904)은 제2 게이트 구조물(634) 상부 측벽을 커버하며 상기 제1 방향으로 “L”자 형상의 단면을 갖는 제3 게이트 스페이서(484), 및 제3 게이트 스페이서(484)의 외측벽에 형성된 제4 게이트 스페이서(874)를 포함할 수 있다.
설명의 편의 상, 제2 게이트 구조물(634), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서 구조물(904), 및 제2 반도체 패턴들(428)을 함께 제4 구조물로 지칭하기로 한다.
제2 소스/드레인 층(930)은 제2 액티브 패턴(404) 상면으로부터 상기 제3 방향으로 연장되어, 제2 반도체 패턴들(428)의 상기 제1 방향으로의 각 양측들에 공통적으로 접촉하여 이들에 연결될 수 있다. 제2 소스/드레인 층(930)은 제4 및 제5 에피택시얼 층들(910, 920)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제4 및 제5 에피택시얼 층들(910, 920)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 제5 에피택시얼 층(920)의 불순물 농도는 제4 에피택시얼 층(910)의 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 구조물들(632, 634)의 상기 제1 방향으로의 각 양 측벽들의 일부들은 각각 제1 및 제2 반도체 패턴들(426, 428)의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출되어, 제1 및 제4 에피택시얼 층들(820, 910)의 일부를 각각 관통하되 제2 및 제5 에피택시얼 층들(830, 920)과는 각각 접촉하지 않을 수 있다. 이에 따라, 제1 및 제2 게이트 구조물들(632, 634)의 길이가 연장되어 누설 전류 감소 및 채널에 대한 제어력이 증가하면서도, 제1 및 제2 소스/드레인 층들(840, 930)의 채널에의 전류 및 스트레스 인가 기능은 영향을 받지 않을 수 있다.
도 21 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 21, 23, 26, 30 및 33은 평면도들이고, 도 22, 24-25, 27-29, 31-32 및 34-39는 단면도들이다.
이때, 도 22 및 24는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 25, 27, 29, 31, 34, 36 및 38은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 28, 32, 35, 37 및 39는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 4 내지 도 16 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 21 및 22를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(400) 상에 희생막(410) 및 반도체 막(420)을 교대로 반복적으로 적층할 수 있다.
도 23 내지 도 25를 참조하면, 최상층에 형성된 반도체 막(420) 상에 상기 제1 방향으로 연장되는 각각 연장되는 제1 및 제2 식각 마스크들을 형성하고, 이를 사용하여 하부의 반도체 막들(420), 희생막들(410), 및 기판(400) 상부를 식각함으로써, 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 액티브 패턴들(402, 404)을 형성할 수 있다.
이에 따라, 제1 액티브 패턴(402) 상에는 교대로 반복적으로 적층된 제1 희생 라인들(412) 및 제1 반도체 라인들(422)을 포함하는 제1 핀 구조물이 형성될 수 있으며, 제2 액티브 패턴(404) 상에는 교대로 반복적으로 적층된 제2 희생 라인들(414) 및 제2 반도체 라인들(424)을 포함하는 제2 핀 구조물이 형성될 수 있다.
이후, 기판(400)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 액티브 패턴들(402, 404)의 측벽들을 커버하는 제1 및 제2 소자 분리 패턴들(432, 434)을 각각 형성할 수 있다.
이후, 제1 및 제2 소자 분리 패턴들(432, 434) 상에 상기 제1 및 제2 핀 구조물들을 각각 부분적으로 커버하는 제1 및 제2 더미 게이트 구조물들(472, 474)을 각각 형성할 수 있다.
제1 더미 게이트 구조물(472)은 상기 제1 핀 구조물 및 이에 인접하는 제1 소자 분리 패턴(432)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(442), 제1 더미 게이트 전극(452), 및 제1 더미 게이트 마스크(462)를 포함할 수 있으며, 제2 더미 게이트 구조물(474)은 상기 제2 핀 구조물 및 이에 인접하는 제2 소자 분리 패턴(434)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(444), 제2 더미 게이트 전극(454), 및 제2 더미 게이트 마스크(464)을 포함할 수 있다.
도 41 내지 도 43을 참조하면, 상기 제1 및 제2 핀 구조물들, 제1 및 제2 소자 분리 패턴들(432, 434), 및 제1 및 제2 더미 게이트 구조물들(472, 474)이 형성된 기판(400) 상에 제1 스페이서 막(480)을 형성하고, 기판(400)의 제2 영역(II)을 커버하는 제1 포토레지스트 패턴(800)을 제1 스페이서 막(480) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(400)의 제1 영역(I) 상에 형성된 제1 스페이서 막(480) 부분을 제거할 수 있다.
이에 따라, 제1 더미 게이트 구조물(472)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제1 게이트 스페이서(482)가 형성될 수 있다.
이후, 제1 더미 게이트 구조물(472) 및 제1 게이트 스페이서(482)를 식각 마스크로 사용하여 노출된 상기 제1 핀 구조물 및 그 하부의 제1 액티브 패턴(402) 상부를 제거함으로써 제5 개구(810)를 형성할 수 있다.
이에 따라, 제1 더미 게이트 구조물(472) 및 제1 게이트 스페이서(482) 하부에 형성된 제1 희생 라인들(412) 및 제1 반도체 라인들(422)은 각각 제1 희생 패턴들(416) 및 제1 반도체 패턴들(426)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제1 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(472) 및 이의 각 양 측벽들에 형성된 제1 게이트 스페이서(482), 및 상기 제1 핀 구조물을 함께 제1 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 제5 개구(810)의 측벽은 전체적으로 볼록한 곡선 형상을 가질 수 있다. 이때, 제1 반도체 패턴들(426)은 상기 제1 방향으로의 측벽이 기판(400)의 상면에 수직하지 않고 그 기울기가 변동할 수 있으며, 이들의 상기 제1 방향으로의 길이가 상기 제3 방향을 따라 일정하지 않을 수 있다.
도 29를 참조하면, 제1 포토레지스트 패턴(800)을 제거한 후, 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제5 개구(810)를 채우는 제1 소스/드레인 층(840)이 형성될 수 있다.
구체적으로, 제5 개구(810)에 의해 노출된 제1 반도체 패턴들(426) 및 제1 희생 패턴들(416)의 측벽들 및 제1 액티브 패턴(402)의 상면을 시드로 사용하는 제6 SEG 공정을 수행하여, 제5 개구(810)의 내벽 상에 제1 에피택시얼 층(820)을 형성할 수 있다. 제1 에피택시얼 층(820)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층일 수 있으며, 제1 불순물 농도를 가질 수 있다.
이후, 제7 SEG 공정을 수행하여 제5 개구(810)의 나머지 부분을 채우는 제2 에피택시얼 층(830)을 형성할 수 있다. 제2 에피택시얼 층(830)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층일 수 있으며, 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있고 제1 에피택시얼 층(820)의 게르마늄 농도보다 높은 게르마늄 농도를 가질 수 있다.
제1 및 제2 에피택시얼 층들(820, 830)은 함께 제1 소스/드레인 층(840)을 형성할 수 있으며, p형 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
이후, 제8 SEG 공정을 수행하여 제3 에피택시얼 층(850)을 형성할 수도 있다. 제3 에피택시얼 층(850)은 불순물이 도핑되지 않은 실리콘 층일 수 있으며, 제1 소스/드레인 층(840) 상에 얇게 형성되어 이를 커버할 수 있다.
도 30 내지 도 32를 참조하면, 상기 제1 구조물, 제1 소스/드레인 층(840), 제1 소자 분리 패턴(432), 및 제1 스페이서 막(480)이 형성된 기판(400) 상에 제2 스페이서 막(870)을 형성하고, 기판(400)의 제1 영역(I)을 커버하는 제2 포토레지스트 패턴(880)을 제2 스페이서 막(870) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(400)의 제2 영역(II) 상에 형성된 제2 스페이서 막(870) 부분을 제거할 수 있다.
이에 따라, 제2 더미 게이트 구조물(474) 및 그 표면에 형성된 제1 스페이서 막(480)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제4 게이트 스페이서(874)가 형성될 수 있다.
이후, 제1 스페이서 막(480)을 이방성 식각하여, 제2 더미 게이트 구조물(474)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제3 게이트 스페서(484)를 형성할 수 있다. 이때, 제3 게이트 스페이서(484)는 제4 게이트 스페이서(874) 하부에 형성된 부분이 잔류할 수 있으며, 이에 따라 상기 제1 방향으로의 단면이 “L”자 형상을 가질 수 있다. 순차적으로 적층된 제3 및 제4 게이트 스페이서들(484, 874)은 제2 게이트 스페이서 구조물(904)을 형성할 수 있다.
이후, 제2 더미 게이트 구조물(474) 및 제2 게이트 스페이서 구조물(904)을 식각 마스크로 사용하여 노출된 상기 제2 핀 구조물 및 그 하부의 제2 액티브 패턴(404) 상부를 식각하여 제6 개구(890)를 형성할 수 있다.
이에 따라, 제2 더미 게이트 구조물(474) 및 제2 게이트 스페이서 구조물(904) 하부에 형성된 제2 희생 라인들(414) 및 제2 반도체 라인들(424)은 각각 제2 희생 패턴들(418) 및 제2 반도체 패턴들(428)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제2 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 이하에서는 설명의 편의 상, 제2 더미 게이트 구조물(474), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서 구조물(904), 및 상기 제2 핀 구조물을 함께 제2 구조물로 지칭하기로 한다.
도 33 내지 도 35를 참조하면, 제2 포토레지스트 패턴(880)을 제거한 후, 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제6 개구(890)를 채우는 제2 소스/드레인 층(930)이 형성될 수 있다.
구체적으로, 제6 개구(890)에 의해 노출된 제2 반도체 패턴들(428) 및 제2 희생 패턴들(418)의 측벽들 및 제2 액티브 패턴(404)의 상면을 시드로 사용하는 제9 SEG 공정을 수행하여, 제6 개구(890)의 내벽 상에 제4 에피택시얼 층(910)을 형성할 수 있다. 제4 에피택시얼 층(910)은 n형 불순물이 도핑된 단결정 실리콘 층일 수 있으며, 제3 불순물 농도를 가질 수 있다.
이후, 제10 SEG 공정을 수행하여 제6 개구(890)의 나머지 부분을 채우는 제5 에피택시얼 층(920)을 형성할 수 있다. 제5 에피택시얼 층(920)은 n형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층일 수 있으며, 상기 제3 불순물 농도보다 높은 제4 불순물 농도를 가질 수 있다.
제4 및 제5 에피택시얼 층들(910, 920)은 함께 제2 소스/드레인 층(930)을 형성할 수 있으며, n형 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
도 36 및 37을 참조하면, 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 제1 및 제2 구조물들, 제2 스페이서 막(870), 및 제1 및 제2 소스/드레인 층들(840, 930)을 덮는 층간 절연막(500)을 제2 소자 분리 패턴(434) 상에 형성한 후, 상기 제1 및 제2 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(452, 454)의 상면이 노출될 때까지 층간 절연막(500)을 평탄화할 수 있다.
이때, 제1 및 제2 더미 게이트 마스크들(462, 464)도 함께 제거될 수 있으며, 제2 게이트 스페이서 구조물(904)의 상부도 부분적으로 제거될 수 있다. 한편, 제2 스페이서 막(870)의 상부가 제거되어 제1 게이트 스페이서(482)의 외측벽 상에 형성된 제2 게이트 스페이서(872)를 형성할 수 있으며, 이들은 함께 제1 게이트 스페이서 구조물(902)을 형성할 수 있다.
이후, 노출된 제1 더미 게이트 전극(452), 그 하부의 제1 더미 게이트 절연 패턴(442), 및 제1 희생 패턴들(416)을 제거하여 기판(400)의 제1 영역(I) 상에서 제7 및 제8 개구들(510, 520)을 형성할 수 있으며, 또한 노출된 제2 더미 게이트 전극(454), 그 하부의 제2 더미 게이트 절연 패턴(444), 및 제2 희생 패턴들(418)을 제거하여 기판(400)의 제2 영역(II) 상에서 제9 및 제10 개구들(515, 525)을 형성할 수 있다.
도 38 및 39를 참조하면, 도 13 및 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 제7 내지 제10 개구들(510, 520, 515, 525)에 의해 노출되며 실리콘 성분을 포함하는 제1 및 제2 반도체 패턴들(426, 428)의 표면, 제1 및 제2 액티브 패턴들(402, 404)의 상면 및 제1 및 제2 소스/드레인 층들(840, 930)의 측벽에 산화 공정을 수행하여 실리콘 산화물 혹은 게르마늄 산화물을 포함하는 산화막을 형성한 후, 식각 공정을 통해 이를 제거할 수 있다.
이에 따라, 제8 개구(520)의 상기 제1 방향으로의 폭이 확장되어 제11 개구(530)가 형성될 수 있으며, 제10 개구(525)의 상기 제1 방향으로의 폭이 확장되어 제12 개구(535)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제11 개구(530)의 측벽은 제1 소스/드레인 층(840)을 구성하는 제1 에피택시얼 층(820) 내에서만 형성될 수 있으며, 제2 에피택시얼 층(830) 내부로까지 확장되지는 않도록 조절될 수 있다. 또한, 제12 개구(535)의 측벽은 제2 소스/드레인 층(930)을 구성하는 제4 에피택시얼 층(910) 내에서만 형성될 수 있으며, 제5 에피택시얼 층(920) 내부로까지 확장되지는 않도록 조절될 수 있다.
다시 도 17 내지 도 20을 참조하면, 도 15 및 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제11 및 제12 개구들(530, 535) 내에 각각 제1 및 제2 게이트 구조물들(632, 634)이 형성될 수 있다.
제1 게이트 구조물(632)은 제1 인터페이스 패턴(592), 제1 게이트 절연 패턴(602), 제1 일함수 조절 패턴(612), 및 제1 게이트 전극(622)을 포함할 수 있으며 제2 게이트 구조물(634)은 제2 인터페이스 패턴(594), 제2 게이트 절연 패턴(604), 제2 일함수 조절 패턴(614), 및 제2 게이트 전극(624)을 포함할 수 있다.
이후, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 추가 층간 절연막(도시되지 않음) 및 콘택 플러그들(도시되지 않음)을 형성할 수 있으며, 이에 따라 상기 반도체 장치가 완성될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 105: 액티브 패턴
112: 희생 라인 114: 희생 패턴
122: 반도체 라인 124: 반도체 패턴
130: 소자 분리 패턴
145: 더미 게이트 절연 패턴 155: 더미 게이트 전극
165: 더미 게이트 마스크 175: 더미 게이트 구조물
185: 게이트 스페이서 200, 210: 제1 및 제2 에피택시얼 층
220: 소스/드레인 층 230, 340: 제1, 제2 층간 절연막
190, 240, 250, 270, 810, 890, 510, 520, 515, 525, 530, 535: 제1 내지 제12 개구 290: 인터페이스 패턴
300: 게이트 절연 패턴 310: 일함수 조절 패턴
320: 게이트 전극 330: 게이트 구조물
350: 금속 실리사이드 패턴 360: 콘택 플러그
402, 404: 제1, 제2 액티브 패턴 410: 희생막
412, 414: 제1, 제2 희생 라인 416, 418: 제1, 제2 희생 패턴
420: 반도체 막 422, 424: 제1, 제2 반도체 라인
426, 428: 제1, 제2 반도체 패턴 432, 434: 제1, 제2 소자 분리 패턴
442, 444: 제1, 제2 더미 게이트 절연 패턴
452, 454: 제1, 제2 더미 게이트 전극
462, 464: 제1, 제2 더미 게이트 마스크
472, 474: 제1, 제2 더미 게이트 구조물
480, 870: 제1, 제2 스페이서 막
482, 872, 484, 874: 제1 내지 제4 게이트 스페이서
500: 층간 절연막 592, 594: 제1, 제2 인터페이스 패턴
602, 604: 제1, 제2 게이트 절연 패턴
612, 614: 제1, 제2 일함수 조절 패턴
622, 624: 제1, 제2 게이트 전극 632, 634: 제1, 제2 게이트 구조물
820, 830, 850, 910, 920: 제1 내지 제5 에피택시얼 층
840, 930: 제1, 제2 소스/드레인 층
902, 904: 제1, 제2 게이트 스페이서 구조물

Claims (20)

  1. 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들;
    상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물; 및
    상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며,
    제2 불순물 농도를 갖는 제2 에피택시얼 층; 및
    상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비하고,
    상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들의 일부는 상기 채널들의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출되어, 상기 제1 에피택시얼 층의 일부를 관통하되 상기 제2 에피택시얼 층과는 접촉하지 않는 반도체 장치.
  2. 제 1 항에 있어서, 상기 소스/드레인 층은 p형 불순물이 도핑된 실리콘-게르마늄을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제2 에피택시얼 층의 불순물 농도는 상기 제1 에피택시얼 층의 불순물 농도의 10배 이상인 반도체 장치.
  4. 제 2 항에 있어서, 상기 제1 에피택시얼 층의 게르마늄 농도는 상기 제2 에피택시얼 층의 게르마늄 농도보다 낮은 반도체 장치.
  5. 제 2 항에 있어서, 상기 소스/드레인 층의 상면을 커버하며 불순물이 도핑되지 않은 실리콘을 포함하는 제3 에피택시얼 층을 더 구비하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 소스/드레인 층은 n형 불순물이 도핑된 실리콘을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2 에피택시얼 층의 불순물 농도는 상기 제1 에피택시얼 층의 불순물 농도의 2배 이상인 반도체 장치.
  8. 제 1 항에 있어서, 상기 제2 에피택시얼 층의 상면은 상기 제1 에피택시얼 층의 상면보다 상기 수직 방향으로 더 돌출되어 그 최상면의 높이가 상기 제1 에피택시얼 층의 최상면의 높이보다 높은 반도체 장치.
  9. 제 1 항에 있어서, 상기 채널들 사이에 형성된 상기 게이트 구조물 부분들의 상기 제1 방향으로의 길이는 상기 수직 방향을 따라 일정하지 않고 변동하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 채널들은 상기 기판 상면으로부터 상기 수직 방향을 따라 아래에서 위로 순차적으로 배치된 제1 내지 제3 채널들을 포함하며,
    상기 기판 상면과 상기 제1 채널 사이 및 상기 제2 및 제3 채널들 사이에 형성된 상기 게이트 구조물 부분들의 상기 제1 방향으로의 길이는 상기 제1 및 제2 채널들 사이에 형성된 상기 게이트 구조물 부분의 상기 제1 방향으로의 길이보다 큰 반도체 장치.
  11. 제 10 항에 있어서, 상기 제3 채널 상에 형성된 상기 게이트 구조물 부분의 상기 제1 방향으로의 길이는 상기 제3 채널 아래에 형성된 상기 게이트 구조물 부분들의 상기 제1 방향으로의 길이보다 작거나 같은 반도체 장치.
  12. 제 1 항에 있어서, 상기 게이트 구조물의 상기 제1 방향으로의 최대 길이는 상기 채널들의 상기 제1 방향으로의 최대 길이보다 큰 반도체 장치.
  13. 제 1 항에 있어서, 상기 채널들의 상기 제1 방향으로의 각 양 측벽들보다 상기 제1 방향으로 더 돌출된 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들의 일부는 상기 채널들 중에서 최상층 채널의 아래에 형성된 상기 게이트 구조물 부분들의 상기 제1 방향으로의 각 양 측벽들인 반도체 장치.
  14. 제 1 항에 있어서, 상기 채널들 중에서 최상층 채널 상에 형성된 상기 게이트 구조물 부분의 상기 제1 방향으로의 각 양 측벽들에 형성된 게이트 스페이서를 더 포함하며,
    상기 최상층 채널 아래에 형성된 상기 게이트 구조물 부분들 중 적어도 일부는 상기 게이트 스페이서의 외측벽보다 상기 제1 방향으로 더 돌출된 반도체 장치.
  15. 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 수평 방향으로 연장된 채널들;
    상기 기판 상에 형성되어 상기 각 채널들을 부분적으로 커버하는 게이트 구조물; 및
    상기 기판 상에 형성되어 상기 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며,
    제2 불순물 농도를 갖는 제2 에피택시얼 층; 및
    상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비하고,
    상기 수직 방향으로 서로 이웃하는 상기 채널들 사이에 형성된 상기 게이트 구조물 부분의 상기 수평 방향으로의 길이는 상기 수직 방향으로 이에 인접하는 상기 채널들의 상기 수평 방향으로의 길이보다 크되, 상기 게이트 구조물 부분의 상기 수평 방향으로의 각 양 측벽들은 상기 제2 에피택시얼 층과 접촉하지 않는 반도체 장치.
  16. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에서 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 수평 방향으로 연장된 제1 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 각 제1 채널들을 부분적으로 커버하는 제1 게이트 구조물; 및
    상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고, 제1 도전형의 불순물이 도핑된 반도체 물질을 포함하며,
    제2 불순물 농도를 갖는 제2 에피택시얼 층; 및
    상기 제2 불순물 농도보다 낮은 제1 불순물 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 제1 소스/드레인 층을 갖는 제1 트랜지스터; 및
    상기 기판의 제2 영역 상에서 상기 수직 방향을 따라 서로 이격되며, 각각이 상기 제1 방향으로 연장된 제2 채널들;
    상기 기판의 제2 영역 상에 형성되어 상기 각 제2 채널들을 부분적으로 커버하는 제2 게이트 구조물; 및
    상기 기판의 제2 영역 상에 형성되어 상기 제2 채널들의 상기 수평 방향으로의 각 양 측벽들과 연결되고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하며,
    제4 불순물 농도를 갖는 제4 에피택시얼 층; 및
    상기 제4 불순물 농도보다 낮은 제3 불순물 농도를 가지며, 상기 제4 에피택시얼 층의 저면 및 상기 수평 방향으로의 양 측벽들을 커버하는 제3 에피택시얼 층을 포함하는 제2 소스/드레인 층을 갖는 제2 트랜지스터를 포함하며,
    상기 제1 및 제2 게이트 구조물들의 상기 수평 방향으로의 각 양 측벽들의 일부들은 각각 상기 제1 및 제2 채널들의 상기 수평 방향으로의 각 양 측벽들보다 상기 수평 방향으로 더 돌출되어, 상기 제1 및 제3 에피택시얼 층들의 일부를 각각 관통하되 상기 제2 및 제4 에피택시얼 층들과는 각각 접촉하지 않는 반도체 장치.
  17. 기판의 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성하고;
    상기 기판 상에 상기 핀 구조물의 일부를 커버하는 더미 게이트 구조물을 형성하고;
    상기 더미 게이트 구조물의 각 양 측들의 상기 핀 구조물 부분을 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고;
    상기 제1 개구를 채우는 소스/드레인 층을 형성하고;
    상기 더미 게이트 구조물 및 상기 소스/드레인 층을 커버하는 층간 절연막을 상기 기판 상에 형성하고;
    상기 더미 게이트 구조물 및 상기 희생 라인들을 제거하여 각각 제2 및 제3 개구들을 형성하되, 상기 제3 개구는 상기 소스/드레인 층의 일부 측벽을 노출시키고;
    상기 제3 개구에 의해 노출된 상기 소스/드레인 층의 일부 측벽을 산화시켜 산화막을 형성하고;
    상기 산화막을 제거하여 상기 제3 개구보다 상기 기판 상면에 평행한 수평 방향으로 확장된 폭을 갖는 제4 개구를 형성하고; 그리고
    상기 제2 및 제4 개구들을 채우는 게이트 구조물을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  18. 제 17 항에 있어서, 상기 소스/드레인 층을 형성하는 것은
    상기 제1 개구에 의해 노출되는 상기 핀 구조물의 측벽 및 상기 기판 상면을 시드로 사용하는 제1 선택적 에피택시얼 성장(SEG) 공정을 수행하여 불순물이 도핑된 반도체 물질을 포함하는 제1 에피택시얼 층을 상기 제1 개구의 내벽에 형성하고; 그리고
    제2 SEG 공정을 수행하여 불순물이 도핑된 반도체 물질을 포함하는 제2 에피택시얼 층을 상기 제1 개구의 나머지 부분에 형성하는 것을 포함하는 반도체 장치 제조 방법.
  19. 제 17 항에 있어서, 상기 희생 라인들 및 상기 소스/드레인 층은 실리콘-게르마늄을 포함하며,
    상기 희생 라인들을 제거하여 상기 제3 개구를 형성할 때 일부 잔류하는 상기 희생 라인들 부분은 상기 산화막을 제거하여 상기 제4 개구를 형성할 때 함께 제거되는 반도체 장치 제조 방법.
  20. 기판의 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 희생 패턴들 및 반도체 패턴들을 포함하는 구조물을 형성하고;
    상기 구조물의 각 양 측들에 소스/드레인 층을 형성하고;
    상기 희생 패턴들을 제거하여 상기 소스/드레인 층의 일부 측벽을 노출시키는 제1 개구를 형성하고;
    상기 제1 개구에 의해 노출된 상기 소스/드레인 층의 일부 측벽을 산화시켜 산화막을 형성하고;
    상기 산화막을 제거하여 상기 기판 상면에 평행한 수평 방향으로 상기 제1 개구보다 확장된 폭을 갖는 제2 개구를 형성하고; 그리고
    상기 제2 개구를 채우는 게이트 구조물을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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