KR20140005900A - 무선 주파수 또는 전력 응용들을 위한 전자 장치 및 그와 같은 장치를 제조하는 프로세스 - Google Patents
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Abstract
본 발명은, 지지 기판 상의 전자 컴포넌트들을 지지하는 반도체층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 전자 장치에 관한 것으로서, 지지 기판(1)은 적어도 30 W/m K의 열전도율을 가지는 베이스층(12) 및 적어도 5 ㎛의 두께를 가지는 표면층(13, 4)을 포함하고, 상기 표면층(13, 14)은 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가진다. 본 발명은 또한 이와 같은 장치를 제조하는 2개의 프로세스들에 관한 것이다.
Description
본 발명은 지지 기판 상의 전자 컴포넌트들을 지지하는 반도체층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 전자 장치 및 그와 같은 장치를 제조하는 프로세스들에 관한 것이다.
특히, 무선 주파수 또는 전력 분야에 적용하기 위한 마이크로전자 장치들의 제조는 높은 전기 저항율 및 양호한 열전도율을 가지는 지지 기판 상에 컴포넌트들을 배치하는 것을 요구한다.
게다가, 높은 저항율은 트랜지스터들(기생 효과들(parasitic effects)을 일으키는 기판에서의 필드 라인 관통(field line penetration)) 사이에서 고주파수 상호작용들을 제한하는 것을 가능하게 한다.
양호한 열전도율은 고주파수 또는 고전력 장치 동작에 의해 발생되는 열을 방출하는 데 필요하다.
알려진 해결 방법에 따르면, 이들 장치들은 SOI(용어 "실리콘 온 절연체"의 두문자어)형 기판들 상에 제조될 수 있고, 여기서, 실리콘 지지 기판(또는 그것의 일부)은 높은 저항을 갖는다.
이러한 방식에서, 문헌 US 2009/321,873은, 컴포넌트들이 형성되는, 실리콘 지지 기판, 고저항율 실리콘의 층, 실리콘 산화물의 층 및 실리콘의 얇은 층을 연속적으로 포함하는 구조를 기재한다.
문헌 US 2007/032,040은 컴포넌트들이 형성되는, 3000 Ohm.cm보다 높은 전기 저항율을 가지는 실리콘 지지 기판, 실리콘 산화물의 층 및 실리콘의 얇은 층을 포함하는 SOI 기판을 기재한다.
그러나, 이들 기판들은, 불량한 열 전도체인, 특히 실리콘 산화물(Si02)의 상대적으로 두꺼운 층의 존재로 인해, 낮은 열전도율을 가지는 문제를 수반한다.
이와 같은 SOI 기판들의 열전도율은, 산화물 두께가 약 50 nm를 초과하므로, 의도된 응용들에 불충분한, 1 내지 2 W/m K 정도의, 이 실리콘 산화물의 전도도에 의해 제한될 수 있다.
제 2의 알려진 해결 방법에 따르면, 컴포넌트들은 제 1 기판, 예를 들어 실리콘 기판 상에 제조될 수 있고, 그것의 제조 후 상기 컴포넌트들은 1014 Ohm.cm 정도의 전기 저항율을 가지는 재료인 사파이어로 만들어진 최종 지지 기판 위에 전사될 수 있다.
이와 같은 접근방법은 예를 들어 문헌 US 6,944,375에 제시되어 있다.
그러나, 사파이어는 의도된 응용들을 위해 향상 범위를 가지도록 고려되는, 30 내지 40 W/m K의 열전도율을 가진다.
산화물 층은 컴포넌트들을 지지하는 층과 사파이어 기판 사이에 삽입된다.
그러나, 위에서 설명한 것과 같이, 이러한 산화물 층은 사파이어 기판 내에서 열소산을 방해하는 서멀 배리어를 형성할 수 있다.
게다가, 사파이어 기판들은 특히 150 mm보다 큰 직경들에 대해, 비교적 고가이다.
따라서, 본 발명의 하나의 목적은 무선 주파수 또는 전력 응용들을 위한 장치를 위한 지지 기판을 제공하는 것이다.
더욱 상세하게는, 이러한 지지 기판은 3000 Ohm.cm보다 큰 높은 전기 저항율, 및 적어도 동일하게 사파이어보다 덜 비싸면서, 실리콘(바람직하게는 30 W/m K보다 큰)의 것만큼 양호한 열전도율 둘다를 가질 수 있다.
이 기판은, 전형적으로 150 mm보다 큰 직경을 가지는 대형 웨이퍼들을 형성하기 위한 제조에 적합해야 한다.
이러한 지지 기판은 또한 장치의 제조 프로세스에 적합해야 하고, 특히 규정된 프로세스에 따라, 요구되는 열특성들(thermal properties)(특히, 열팽창 계수 및 온도 저항의 면에서)을 가져야 한다.
본 발명은, 지지 기판 상의 전자 컴포넌트들을 지지하는 반도체층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 전자 장치에 있어서, 상기 지지 기판은 적어도 30 W/m K의 열전도율을 가지는 베이스층 및 적어도 5 ㎛의 두께를 가지는 표면층을 포함하고, 상기 표면층은 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 것을 특징으로 하는, 전자 장치에 관한 것이다.
상기 표면층은 상기 베이스층과 상기 반도체층 사이에 있다.
본 발명의 실시예에 따르면, 상기 지지 기판은 실리콘 베이스 기판 상에 5 ㎛보다 큰 두께를 가지는, AIN, 알루미나 또는 비정질 다이아몬드형 탄소(amorphous diamond-like carbon)의 표면층을 포함하는 이중층 기판이다.
본 발명의 실시예에 따르면, 상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역을 포함하는 실리콘 기판이다.
본 발명의 실시예에 따르면, 상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 AIN 또는 알루미나 코팅으로 둘러싸인 알루미늄 기판이다.
본 발명의 실시예에 따르면, 상기 지지 기판은 1015 at/cm3보다 큰 농도로 금에 의해 도핑되고 5 ㎛보다 큰 두께를 가지는 표면 영역을 포함하는 실리콘 기판이다.
상기 컴포넌트들을 지지하는 상기 층은 바람직하게는 실리콘, 게르마늄 또는 III-V족 합금으로 만들어진다.
선택적으로, 50 nm보다 작은 두께를 가지는 실리콘 산화물층이 상기 지지 기판과 상기 컴포넌트들을 지지하는 상기 층 사이에 삽입된다.
대안으로, 알루미나, 비정질 다이아몬드형 탄소 또는 고저항율 다결정 실리콘의 층이 상기 지지 기판과 상기 컴포넌트들을 지지하는 상기 층 사이에 삽입된다.
상기 장치는 150 mm보다 크거나 같은 직경을 가지는 웨이퍼이다.
대안으로, 상기 전자 장치는 칩일 수 있다.
본 발명의 다른 대상은, 지지 기판 상의 전자 컴포넌트들을 지지하는 층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법으로서, 이하의 연속 단계들:
(a) 상기 지지 기판 상에 반도체층을 포함하는 구조를 형성하는 단계,
(b) 상기 반도체층에 상기 컴포넌트들을 제조하는 단계,
를 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법에 있어서,
단계 (a)에서, 지지 기판은 적어도 30 W/m K의 열전도율을 가지는 베이스층 및 적어도 5 ㎛의 두께를 가지는 표면층을 포함하고, 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 상기 표면층이 이용되는 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법이다.
실시예에 따르면, 상기 지지 기판은 실리콘 베이스 기판 상에 5 ㎛보다 큰 두께를 가지는 AIN, 알루미나 또는 비정질 다이아몬드형 탄소의 층을 포함하는 이중층 기판이다.
실시예에 따르면, 상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역을 포함하는 실리콘 기판이다.
실시예에 따르면, 지지 기판 상의 전자 컴포넌트들을 지지하는 층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 프로세스로서, 이하의 연속 단계들:
(a) 도너 기판의 반도체층에 컴포넌트들을 제조하는 단계,
(b) 중간 기판 상에 상기 컴포넌트들을 지지하는 상기 반도체층을 접합하는 단계,
(c) 상기 컴포넌트들을 지지하는 상기 층을 상기 중간 층 위에 전사하기 위해 상기 도너 기판의 나머지를 제거하는 단계,
(d) 상기 지지 기판 상에 상기 컴포넌트들을 지지하는 상기 층을 접합하는 단계,
(e) 상기 중간 기판을 제거하는 단계,
를 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 프로세스에 있어서,
단계 (d)에서, 지지 기판은 적어도 30 W/m K의 열전도율을 가지는 베이스층 및 적어도 5 ㎛의 두께를 가지는 표면층을 포함하고, 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 상기 표면층이 이용되는 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법이다.
실시예에 따르면, 상기 지지 기판은 실리콘 베이스 기판 상에 5 ㎛보다 큰 두께를 가지는 AIN, 알루미나 또는 비정질 다이아몬드형 탄소의 층을 포함하는 이중층 기판이다.
실시예에 따르면, 상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역을 포함하는 실리콘 기판이다.
실시예에 따르면, 상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 AIN 또는 알루미나 코팅으로 둘러싸인 알루미늄 기판이다.
실시예에 따르면, 상기 지지 기판은, 1015 at/cm3보다 큰 농도로 금에 의해 도핑되고 5 ㎛보다 큰 두께를 가지는 표면 영역을 포함하는 실리콘 기판이다.
특히 바람직하게는, 상기 도너 기판은 연속적으로 제 1 기판, 50 nm보다 작은 두께를 가지는 실리콘 산화물층 및 상기 반도체층을 포함하고, 단계 (c) 동안, 상기 실리콘 산화물층은 상기 컴포넌트들을 지지하는 상기 층 상에 남는다.
본 발명의 다른 특징들 및 이점들은 첨부 도면들을 참조한, 이하의 상세한 설명으로부터 나올 것이다.
도 1a 내지 도 1e는 본 발명에 따른 장치를 제조하기 위한 제 1 프로세스의 주요 단계들을 개략적으로 도시하고,
도 2는 본 발명에 따른 장치의 실시예의 개략도이고,
도 3은 본 발명에 따른 장치의 다른 실시예의 개략도이고,
도 4a 내지 도 4f는 본 발명에 따른 장치를 제조하기 위한 제 2 프로세스의 주요 단계들을 개략적으로 도시한다.
장치들의 설명을 용이하게 하기 위해, 다양한 층들의 두께들의 비들이 반드시 관찰되는 것은 아니라는 것이 특정된다.
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도 3은 본 발명에 따른 장치의 다른 실시예의 개략도이고,
도 4a 내지 도 4f는 본 발명에 따른 장치를 제조하기 위한 제 2 프로세스의 주요 단계들을 개략적으로 도시한다.
장치들의 설명을 용이하게 하기 위해, 다양한 층들의 두께들의 비들이 반드시 관찰되는 것은 아니라는 것이 특정된다.
장치는 도 1a 내지 도 1e 및 도 4a 내지 도 4f를 각각 참조하여 이하에 기재되는, 2개의 주요 프로세스들에 따라 제조될 수 있다.
제 1 프로세스: 지지
기판 상에
반도체층의
컴포넌트들의 제조
제 1 프로세스는, 먼저, 지지 기판 및 컴포넌트들을 수용하는 얇은 반도체층을 포함하는 구조를 제조하는 것, 및 상기 반도체층에 컴포넌트들을 제조하는 것으로 구성된다.
컴포넌트들을 제조하는 기술들은 고온들, 즉 전형적으로 1000℃보다 높은 고온들을 포함한다.
그러므로, 이것은 지지 기판이 이와 같은 온도들을 견딜 수 있을 필요가 있다는 것을 의미한다.
게다가, 지지 기판은 그것의 제조 중 구조에서의 응력 발생을 방지하기 위해, 컴포넌트들을 지지하는 반도체층의 재료의 것과 같은 정도의, 문제의 온도에서 열팽창 계수를 가져야 한다.
이러한 방식에서, 실리콘을 만들어지는 컴포넌트들을 지지하는 반도체층 및 800℃에서 노광을 필요로 하는 구조를 제조하는 프로세스에 대해, 지지 기판의 열팽창 계수는 1과 5x10-6K-1 사이에 있다.
도 1a를 참조하면, 이하에 상세히 기재되는 기판들로부터 선택된 지지 기판(1)이 제공된다.
도 1b를 참조하면, 반도체층(2)을 포함하는 도너 기판(20)이 제공된다.
반도체층(2)의 두께는 전형적으로 10 nm와 10 ㎛ 사이에 있다.
반도체층(2)은 바람직하게는, 실리콘, 게르마늄 또는 III족 원소들 중 하나 또는 복수개의 질화물(예를 들어, 갈륨 질화물) 또는 예컨대 InP 또는 AsGa과 같은 III-V족 합금을 포함한다.
층(2)은 특히 벌크 기판의 경우에, 도너 기판의 일체 부분일 수 있다.
대안의 실시예에 있어서, 층(2)은 에피택시(이 경우 층(2)의 재료의 에피택셜 성장에 적합한 기판(22)의 재료)에 의해 기판(22) 상에 형성되거나 또는 기판(22) 위에 접합될 수 있다.
도 1c를 참조하면, 반도체층(2)은 지지 기판(1) 상에 접합된다.
선택적으로, 층(여기서는 도시되지 않음)은 접합을 용이하게 하기 위해 상기 반도체층(2) 상에 형성될 수 있다.
이러한 접합 층은 의도된 응용과 호환성이 있고 접합을 가능하게 하는 호환하는 전기적 및/또는 열적 특성들을 가지는 재료로 생성될 수 있다. 예를 들어, 그것은, 두께가 50 nm를 초과하지 않는다면, 알루미나, AIN, 높은 전기 저항율 다결정 실리콘, 또는 실리콘 산화물로 구성될 수 있다.
도 1d를 참조하면, 도너 기판(20)의 부분(22)은 지지 기판(1) 상에 반도체층(2)을 단지 고정하기 위해 제거된다.
이러한 전사는 전형적으로 Smart-Cut(TM) 프로세스에 의해 수행될 수 있고, 그럼으로써(도 1b에 도시된 것과 같이) 도너 기판(20)은, 취성 영역(21)을 형성하도록, 전사될 층(2)의 두께에 대응하는 깊이에 원자종들의 주입을 미리 행할 수 있다. 접합 후, 취성 영역에의 열 및/또는 기계적 응력의 적용은 구조의 나머지로부터 그것의 분리 목적으로, 도너 기판의 클리비지(cleavage)를 가능하게 한다.
대안으로, 도너 기판은 화학적 및/또는 물리적 에칭에 의해, 그것의 후면을 통해 시닝하여 제거될 수 있다.
도 1e를 참조하면, 컴포넌트들은 이 기술분야에서 숙련된 사람에게 알려진 기술에 의해 반도체층(2)에 형성된다.
이 프로세스의 구현하는 데 적합하고 양호한 전기 저항율 및 양호한 열전도율 둘다를 가지는 지지 기판들이 도 1 및 도 3을 참조하여 기재될 것이다.
지지 기판(1)은 유리하게는 전자 장치를 위한 기계적 지지체를 구성하는 베이스층 및 높은 열전도율 및 높은 전기 비저항 둘다를 가지도록 선택되는 표면층을 포함한다.
"표면(superficial)"은 층이 반도체층(2)에 가장 근접한 베이스층 측 상에 위치된 것을 의미한다.
그러나, 일부 실시예들에 있어서, 표면층을 형성하는 방법에 따라, 베이스층은 표면층에 의해 캡슐화(encapsulated)될 수 있다. 대안으로, 표면층은 베이스층의 양측 상에 증착될 수 있다.
표면층은 적어도 5 ㎛의 두께를 가진다.
표면층은 높은 열전도율 및 높은 전기 비저항 둘다를 가진다.
바람직하게는, 표면층의 열전도율은 적어도 30 W/m K로 되어 있고 그것의 전기 저항율은 적어도 3000 Ohm.cm로 되어 있다.
베이스층은 전자 장치에 충분한 강성을 제공하도록 선택되는 두께를 가진다.
베이스층은 바람직하게는 전체 지지 기판을 통한 열소산을 허용하기 위해 높은 열전도율(즉 적어도 30 W/m K)을 가진다.
그러나, 베이스층은 반도체층으로부터 상당히 떨어져 있으므로(표면층으로부터 적어도 5 ㎛만큼 떨어져 있음), 그것은 어떤 특별한 전기 저항율을 부여할 필요가 없다.
특히, 베이스층은 표면층의 전기 저항율보다 작은 전기 저항율을 가질 수 있다.
이 점에서, 베이스층은, 높은 열전도율을 제공하면서, 큰 직경들에서 이용 가능하고 사파이어보다 비싸지 않은 재료로 만들어질 수 있다.
열전도율 및 전기 저항율의 요건들을 분리(uncoupling)함으로써, 컴포넌트들에 가장 가까운 5 ㎛의 두꺼운 층에 높은 전기 저항율 및 높은 열전도율을 제공하는 지지 기판을 규정하는 것이 가능하다.
그러므로, 전기 저항율을 제공하는 층 및 열전도율을 제공하는 층을 독립적으로 선택하는 것이 가능하다.
지지 기판의 수개의 실시예들이 이하에 기재된다.
이중층
지지 기판
"이중층(bilayer)"은 본원에서 지지 기판이 상이한 열전도율 및 전기 저항율을 가지는 적어도 2개의 층들을 포함하는 것을 의미한다.
상기 적어도 2개의 층들은 상이한 재료들로 만들어질 수 있다.
도 2를 참조하면, 지지 기판(1)은, 높은 열전도율, 특히 높은 전기 비저항을 가지는 제 2 재료로 만들어지는 표면층(3)에 의해 코팅되는, 높은 열전도율을 가지는 제 1 재료로 만들어지는 베이스 기판(12)을 포함한다.
제 2 재료는 바람직하게는 또한 얇은 층(2)의 반도체 재료에 대해 양호한 부착성(good adherence)을 가진다.
이것이 안되면, 위에서 언급한 접합층은 그것의 표면 상에 제공될 수 있다.
이 기판(1)은 제 1 재료의 기판(12) 상에 제 2 재료의 두꺼운 층(13)(즉 전형적으로 10 ㎛보다 큰 두께를 가지며, 여하튼 5 ㎛보다 큰 두께를 가짐)을 증착하여 제조된다.
하나의 바람직한 실시예에 따르면, 제 1 재료는 실리콘이고 제 2 재료는 AIN 또는 비정질 다이아몬드형 탄소(DLC로서도 알려짐)이다.
이들 재료들을 증착하기 위한 기술들이 이 기술분야에서 숙련된 사람에게 알려져 있다.
AIN 증착은 화학적 기상 증착(chemical vapour depositon; CVD) 및 특히 고온 화학적 기상 증착(HTCVD) 프로세스를 포함할 수 있다.
AIN 증착에 적합한 다른 프로세스는 펄스 DC 스퍼터링(pulsed DC sputtering)이다.
비정질 다이아몬드형 탄소 증착을 위해, 다음과 같은 기술들이 언급될 수 있다: 플라즈마 증강 화학적 기상 증착(plasma-enhanced chemical vapour deposition; PECVD), 여과 음극 진공 아크 증착 기술(filtered cathodic vacuum arc; FCVA) 기술, 펄스 레이저 증착(pulsed laser deposition; PLD).
선택적으로, 기판(1)의 두꺼운 층(13) 상에의 층(2)의 접합을 고려하여, 미세 실리콘 산화물층(3)이 층(2) 상에 형성될 수 있다.
앞의 경우에서 언급한 것과 같이, 산화물 층은 50 nm보다 작은 두께를 가진다.
변형된 표면 영역을 가진 지지 기판
본 발명에 따른 지지 기판을 얻기 위한 대안의 실시예는, 열전도율 및/또는 전기 저항율의 면에서 기판 증강 특성들의 표면 영역을 주는 표면 처리의 - 벌크 기판에 대한 - 적용을 포함한다.
이 점에서, 베이스층 및 표면층은 동일한 재료로 만들어 질 수 있지만, 표면층의 재료는 구조적으로 및/또는 화학적으로 및/또는 물리적으로 변형되어, 상기 층의 전기 저항율 및/또는 열전도율은 베이스층의 전기 저항율 및/또는 열전도율과 다르다.
더욱 상세하게는, 벌크 실리콘 기판의 표면은 - 표면 상에 - 5 ㎛ 정도의 두께를 가지는, 두꺼운 다공성의 표면층을 형성하기 위해 다공성화될(porosified) 수 있다.
다공성 표면층은 예를 들어 HF형 전해질에서 전기화학 반응에 의해 형성된다.
다공성화 영역에서 높은 저항율을 얻는 것은 이 영역의 모폴로지(morphology)와 관련이 있다.
그러므로, 매우 높은 전기 저항율을 가지는 기판의 표면 영역이 형성되는 것을 보장하는 것이 가능하다.
도 3은 이와 같은 지지 기판(1) 상에 컴포넌트들의 층(2')포함하는 장치를 도시하고, 여기서 층(2') 아래에 위치된 기판(1)의 영역(14)은 매우 높은 저항율을 가진다.
게다가, 기판은 실리콘으로 만들어지므로, 그것은 의도된 응용들을 위해 만족스러운 열전도율을 가진다.
제 2 프로세스: 지지 기판 위로의 컴포넌트들을 지지하는 층의 전사
제 2 프로세스는 일반적으로 도너 기판으로 불리는 기판의 반도체층에 컴포넌트들을 제조하는 것, 및 컴포넌트들을 포함하는 층을 최종 지지 기판 위로 전사하기 위해 이중 전사를 실행하는 것으로 구성된다.
도 4a에 도시된 것과 같이, 반도체층(2)을 포함하는 도너 기판(20)이 제공된다.
반도체층(2)의 두께는 전형적으로 10 nm와 10 ㎛ 사이에 있다.
반도체층(2)은 바람직하게는 실리콘, 게르마늄 또는 III족 원소들 중 하나 또는 복수개의 질화물(예를 들어, 갈륨 질화물) 또는 AsGa와 같은 III-V족 합금을 포함한다.
층(2)은 특히 벌크 기판의 경우에 도너 기판의 일체 부분일 수 있다.
대안의 실시예에 있어서, 층(2)은 에피택시(기판(22)의 재료는 이 경우에 층(2)의 재료의 에피택셜 성장에 적합함)에 의해 기판(22) 상에 형성될 수 있고 또는 도너 기판(20)을 형성하기 위해 기판(22) 위에 접합될 수 있다.
도너 기판의 재료는 컴포넌트들의 제조를 위해 사용되는 고온들을 견디는 데 적합하다.
또한, 프로세스의 다양한 단계들 동안 전체가 취급하기 위한 충분한 강성을 갖도록 제공할 수 있다.
본 발명의 바람직한 실시예에 따르면, 도너 기판은, 기계적 기판으로서 작용하는 제 1 기판(22), 50 nm보다 작은 두께를 가지는 실리콘 산화물의 층 또는 AIN, 알루미나 또는 고저항율 다결정 실리콘의 층일 수 있는 매립층(23), 및 컴포넌트들이 제조될 수 있는 층(2)을 연속해서 포함하는 반도체 온 절연체(semiconductor on insulator; SOI)형 기판이다.
이 실시예는 도 4a 내지 도 4f에 도시되어 있다.
도 4b를 참조하면, 필요한 컴포넌트들은, 이 기술분야에서 숙련된 사람에게 알려진 프로세스들을 이용하여, 반도체층(2)에 및/또는 반도체층(2) 상에 제조된다.
도 4c를 참조하면, 컴포넌트들을 포함하는 반도체층(2')은 중간 기판(4) 위에 접합된다.
이 경우에, 반도체층(2')의 컴포넌트들은 이들이 제조되는 구성에 대해 역전된 위치에 있는 것을 알 수 있다.
도 4d를 참조하면, 도너 기판(22)의 나머지는, 중간 기판(4) 상에서, 층(23)으로 코팅되는 컴포넌트들을 지지하는 층(2')만을 남기도록 제거된다.
전형적으로 기계적 에칭을 하고 나서 화학적 에칭이 행해지는, 이러한 도너 기판 제거 단계에 있어서, 층(23)은 에칭제(etching agent)에 대해 배리어 층으로서 작용하고 층(2')을 보호하는 것을 가능하게 한다.
도 4e를 참조하면, 이전 단계에서 얻어진 구조는, 장치의 최종 지지 기판인 지지 기판(1) 위에 접합되고, 층(23)은 경계에 위치되어 있다.
상기 지지 기판(1)은 본 발명에 따른, 즉 높은 전기 저항율, 적어도 5 ㎛의 두꺼운 표면층, 및 높은 열전도율을 모두를 가지는 기판이다.
도너 기판 접합 및 시닝 처리들이 컴포넌트들의 제조보다 낮은 온도들에서 실시된다고 가정하면, 지지 기판에 가해지는 열응력은 제 1 프로세스에 대해서보다 낮다.
이러한 방식에서, 지지 기판은 400와 600℃ 사이의 온도들을 견뎌야 하고, 이들의 열팽창 계수의 영향 또한 제 1 프로세스의 경우에서보다 낮다.
이 프로세스의 구현에 적합한 지지 기판들이 이하에 기재될 것이다.
당연히, 제 1 프로세스의 구현을 위해 생각해 낸 지지 기판들 또한 제 2 프로세스에 사용하기 적합한 데, 그 이유는 가해진 열응력이 낮기 때문이다.
이러한 접합 단계에 있어서, 층(23)은 지지 기판(1) 상에의 층(2')의 접착을 용이하게 하기 위한 접합층으로서 작용한다.
도 4f를 참조하면, 중간 기판(4)은, 지지 기판(1) 상에, 다시 매립되는 층(23) 및 컴포넌트들을 포함하는 반도체층(2')만을 남기도록 제거된다.
따라서, 컴포넌트들은 이들이 제조된 구성으로 복원된다.
이러한 제거 단계는 이 기술분야에서 숙련된 사람에게 알려진 임의의 기술을 이용하여 실시될 수 있다.
예를 들어, 도너 기판은 화학적 및/또는 물리적 에칭(polishing)에 의한 재료 제거를 포함해서, 이들의 후면을 통해 시닝될 수 있다.
컴포넌트들을 지지하는 층의 이러한 전사 프로세스의 구현을 위해, 이들의 구현의 예를 기술하는 문헌 US 6,911,375이 또한 참조될 수 있다.
만약 층(23)이 실리콘 산화물의 층이면, 그것은 장치에서 서멀 배리어(thermal barrier)를 형성하지 않도록 충분히 얇다는 점을 주목해야 한다.
이 프로세스에 사용하기 적합한, 높은 전기 저항율 및 높은 열전도율 둘다를 가지는 복수의 지지 기판들이 기재될 것이다.
변형된 표면층
을
가진 지지 기판
도 3에 도시된 다른 실시예는 열전도율 및/또는 전기 저항율에 관해 기판 증강 특성들(substrate enhanced properties)의 표면층을 부여하는 표면 처리를 받는 벌크 기판의 사용을 포함한다.
이 점에서, 다공성 표면층을 가지는 실리콘 지지 기판이 이러한 제 2 프로세스의 구현을 위해 적합하다.
하나의 대안에 따르면, 알루미늄 기판은 양극산화처리(anodised) 또는 질화처리된다(nitrided).
양극산화 처리를 하면 기판에 대한 수십 ㎛ 두께까지의 알루미나 코팅(14)이 형성된다.
게다가, 층이 두꺼우면 두꺼울수록, 이들의 다공도가 높아진다.
알루미늄 기판의 질화 처리는 기판에 대해 AIN 코팅(14)을 형성시킨다.
이와 같은 AIN 층을 얻는 추가의 수단은 기판의 알루미나 층 코팅의 탄소환원(carboreduction)으로 구성된다.
이러한 AIN 층의 두께는 두꺼운 데, 즉 전형적으로 5 ㎛보다 큰 두께를 가진다.
추가의 선택은, 이러한 층에서 1015 at/cm3보다 큰 금 농도를 얻도록, 실리콘 기판의 상면의 비교적 중요한 두께(즉 적어도 5 μ 및 바람직하게는 수십 ㎛)에 걸쳐 금을 확산시키는 것이다.
이와 같은 지지 기판은 예를 들어 실리콘 기판의 상면 위에 금 층을 증착하고, 실리콘 기판의 두께에 금 원자들의 확산을 일으키는 열처리를 가하여 얻어진다.
열처리 조건들, 특히 그것의 지속시간은 금만이, 기판의 두께 전체가 아닌, 대략 5 ㎛의 두께에 걸쳐, 기판의 표면층에서 확산하도록 결정된다.
논문 "마이크로파 장치들용의 반절연 실리콘(Semi-insulating silicon for microwave devices)"(디.엠. 조단(D.M. Jordan) 등, 고체 현상(Solid State Phenomena) Vols 156-158(2010) pp 101-106)는 기판 전체에 걸쳐 금을 확산시켜 실리콘 기판을 도핑하는 프로세스를 개시하지만, SOI형 구조의 형성을 위해, 캡슐화층(encapsulation layer)의 이용을 요구한다.
얻어진 장치
도 1e 및 도 4f에 개략적으로 도시된 것과 같이, 컴포넌트들을 지지하는 반도체층에 가장 가까운 층에 대해 높은 전기 저항율 및 높은 열전도율 둘다를 가지는 지지 기판(1) 상에, 컴포넌트들을 지지하는 얇은 층(2')을 포함하는 웨이퍼가 이렇게 얻어진다.
특히, 상기 웨이퍼는, 그것의 구조에, 서멀 배리어를 포함하지 않는 데, 그 이유는 컴포넌트들을 지지하는 층과 지지 기판 사이에 배열된 선택 접합층이 열 절연체(예를 들어 Al, AIN 또는 고저항율 다결정 실리콘)로서 작용하지 않는 재료, 또는 충분한 미세한 실리콘 산화물(즉, 50 nm보다 작은 두께를 가짐) 중 어느 하나로 만들어져서, 그것의 열절연 속성이 지지 기판의 연소산을 손상시키지 않기 때문이다.
도 2 및 도 3은 지지 기판의 속성에 따른, 웨이퍼의 여러 실시예들을 도시한다.
상기 웨이퍼는 유리하게는 150 mm보다 큰, 바람직하게는 200 mm보다 큰 직경을 가진다.
이후, 웨이퍼는 개개의 칩들로 분리하기 위해, 그것의 두께를 따라 절단될 수 있고, 절단 기술은 이 기술분야에서 숙련된 사람에게 알려져 있다.
칩들의 형성은 지지 기판의 시닝을 포함할 수도 있다.
게다가, 프로세스를 실시하는 단계들 동안 충분한 강성을 나타내도록 상기 기판에는 비교적 중요한 두께(전형적으로 1 mm 정도의)가 제공되지만, 칩들은 얇은 지지 기판(전형으로 50 또는 20 ㎛ 정도의)으로 기능할 수 있다.
끝으로, 위에 주어진 예들은 단지 본 발명의 응용 분야들에 관하여 결코 제한적이지 않은 단지 특성 예시들이라는 것이 명백하다.
Claims (20)
- 지지 기판(1) 상의 전자 컴포넌트들을 지지하는 반도체층(2')을 포함하는, 무선 주파수 또는 전력 응용들을 위한 전자 장치에 있어서,
상기 지지 기판(1)은 적어도 30 W/m K의 열전도율을 가지는 베이스층(12) 및 적어도 5 ㎛의 두께를 가지는 표면층(superficial layer; 13, 14)을 포함하고, 상기 표면층은 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 것을 특징으로 하는, 전자 장치. - 제 1 항에 있어서,
상기 지지 기판(1)은 실리콘 베이스 기판(12) 상에 5 ㎛보다 큰 두께를 가지는, AIN, 알루미나 또는 비정질 다이아몬드형 탄소(amorphous diamond-like carbon)의 표면층(13)을 포함하는 이중층 기판인 것을 특징으로 하는, 전자 장치. - 제 1 항에 있어서,
상기 지지 기판(1)은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역(14)을 포함하는 실리콘 기판인 것을 특징으로 하는, 전자 장치. - 제 1 항에 있어서,
상기 지지 기판(1)은 5 ㎛보다 큰 두께를 가지는 AIN 또는 알루미나 코팅으로 둘러싸인(encased) 알루미늄 기판인 것을 특징으로 하는, 전자 장치. - 제 1 항에 있어서,
상기 지지 기판(1)은 1015 at/cm3보다 큰 농도로 금에 의해 도핑되고 5 ㎛보다 큰 두께를 가지는 표면 영역을 포함하는 실리콘 기판인 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 컴포넌트들을 지지하는 상기 층(2')은 실리콘, 게르마늄 또는 III-V족 합금으로 만들어지는 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
50 nm보다 작은 두께를 가지는 실리콘 산화물층이 상기 지지 기판(1)과 상기 컴포넌트들을 지지하는 상기 층(2') 사이에 삽입되는 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
알루미나, 비정질 다이아몬드형 탄소 또는 고저항율 다결정 실리콘의 층이 상기 지지 기판(1)과 상기 컴포넌트들을 지지하는 상기 층(2') 사이에 삽입되는 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 전자 장치는 150 mm보다 크거나 같은 직경을 가지는 웨이퍼인 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 전자 장치는 칩(chip)인 것을 특징으로 하는, 전자 장치. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 표면층은 상기 베이스층과 상기 반도체층 사이에 있는 것을 특징으로 하는, 전자 장치. - 지지 기판(1) 상의 전자 컴포넌트들을 지지하는 층(2')을 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법으로서, 이하의 연속 단계들:
(a) 상기 지지 기판(1) 상에 반도체층(2)을 포함하는 구조를 형성하는 단계,
(b) 상기 반도체층(2)에 상기 컴포넌트들을 제조하는 단계,
를 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법에 있어서,
단계 (a)에서, 지지 기판(1)은 적어도 30 W/m K의 열전도율을 가지는 베이스층(12) 및 적어도 5 ㎛의 두께를 가지는 표면층(13, 14)을 포함하고, 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 상기 표면층이 이용되는 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 12 항에 있어서,
상기 지지 기판(1)은 실리콘 베이스 기판(12) 상에 5 ㎛보다 큰 두께를 가지는 AIN, 알루미나 또는 비정질 다이아몬드형 탄소의 층(13)을 포함하는 이중층 기판인 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 12 항에 있어서,
상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역을 포함하는 실리콘 기판인, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 지지 기판(1) 상의 전자 컴포넌트들을 지지하는 층(2')을 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 프로세스로서, 이하의 연속 단계들:
(a) 도너 기판(20)의 반도체층(2)에 상기 컴포넌트들을 제조하는 단계,
(b) 중간 기판(4) 상에 상기 컴포넌트들을 지지하는 상기 반도체층(2')을 접합하는 단계,
(c) 상기 컴포넌트들을 지지하는 상기 층(2')을 상기 중간 층(4) 위에 전사하기 위해 상기 도너 기판(20)의 나머지(22)를 제거하는 단계,
(d) 상기 지지 기판(1) 상에 상기 컴포넌트들을 지지하는 상기 층(2')을 접합하는 단계,
(e) 상기 중간 기판(4)을 제거하는 단계,
를 포함하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 프로세스에 있어서,
단계 (d)에서, 지지 기판(1)은 적어도 30 W/m K의 열전도율을 가지는 베이스층(12) 및 적어도 5 ㎛의 두께를 가지는 표면층(13, 14)을 포함하고, 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가지는 상기 표면층이 이용되는 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 15 항에 있어서,
상기 지지 기판은 실리콘 베이스 기판(12) 상에 5 ㎛보다 큰 두께를 가지는 AIN, 알루미나 또는 비정질 다이아몬드형 탄소의 층(13)을 포함하는 이중층 기판인 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 15 항에 있어서,
상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 다공성 표면 영역을 포함하는 실리콘 기판인 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 15 항에 있어서,
상기 지지 기판은 5 ㎛보다 큰 두께를 가지는 AIN 또는 알루미나 코팅으로 둘러싸인 알루미늄 기판인 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 15 항에 있어서,
상기 지지 기판은, 1015 at/cm3보다 큰 농도로 금에 의해 도핑되고 5 ㎛보다 큰 두께를 가지는 표면 영역을 포함하는 실리콘 기판인 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법. - 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
상기 도너 기판(20)은 연속적으로 제 1 기판(22), 50 nm보다 작은 두께를 가지는 실리콘 산화물층(23) 및 상기 반도체층(2)을 포함하고, 단계 (c) 동안, 상기 실리콘 산화물층(23)은 상기 컴포넌트들을 지지하는 상기 층(2') 상에 남는 것을 특징으로 하는, 무선 주파수 또는 전력 응용들을 위한 장치를 제조하는 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104094399A (zh) * | 2011-11-04 | 2014-10-08 | 斯兰纳私人集团有限公司 | 绝缘体上硅制品的制造方法 |
| CN103703542B (zh) * | 2012-07-18 | 2016-06-08 | 日本碍子株式会社 | 复合晶片及其制造方法 |
| FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
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| WO2014206737A1 (en) * | 2013-06-27 | 2014-12-31 | Soitec | Methods of fabricating semiconductor structures including cavities filled with a sacrifical material |
| FI130149B (en) * | 2013-11-26 | 2023-03-15 | Okmetic Oyj | High-resistive silicon substrate with a reduced radio frequency loss for a radio-frequency integrated passive device |
| US10079170B2 (en) | 2014-01-23 | 2018-09-18 | Globalwafers Co., Ltd. | High resistivity SOI wafers and a method of manufacturing thereof |
| US20150371905A1 (en) * | 2014-06-20 | 2015-12-24 | Rf Micro Devices, Inc. | Soi with gold-doped handle wafer |
| US9899499B2 (en) | 2014-09-04 | 2018-02-20 | Sunedison Semiconductor Limited (Uen201334164H) | High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss |
| US9853133B2 (en) * | 2014-09-04 | 2017-12-26 | Sunedison Semiconductor Limited (Uen201334164H) | Method of manufacturing high resistivity silicon-on-insulator substrate |
| US10224233B2 (en) | 2014-11-18 | 2019-03-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation |
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| JP6345107B2 (ja) * | 2014-12-25 | 2018-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6517360B2 (ja) | 2015-03-03 | 2019-05-22 | サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ | 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法 |
| US10032870B2 (en) * | 2015-03-12 | 2018-07-24 | Globalfoundries Inc. | Low defect III-V semiconductor template on porous silicon |
| WO2016149113A1 (en) | 2015-03-17 | 2016-09-22 | Sunedison Semiconductor Limited | Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures |
| US9881832B2 (en) | 2015-03-17 | 2018-01-30 | Sunedison Semiconductor Limited (Uen201334164H) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof |
| US10304722B2 (en) | 2015-06-01 | 2019-05-28 | Globalwafers Co., Ltd. | Method of manufacturing semiconductor-on-insulator |
| CN107873106B (zh) | 2015-06-01 | 2022-03-18 | 环球晶圆股份有限公司 | 制造绝缘体上硅锗的方法 |
| FR3037443B1 (fr) | 2015-06-12 | 2018-07-13 | Soitec | Heterostructure et methode de fabrication |
| US10529616B2 (en) | 2015-11-20 | 2020-01-07 | Globalwafers Co., Ltd. | Manufacturing method of smoothing a semiconductor surface |
| US10468294B2 (en) | 2016-02-19 | 2019-11-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface |
| US10622247B2 (en) | 2016-02-19 | 2020-04-14 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a buried high resistivity layer |
| US9831115B2 (en) | 2016-02-19 | 2017-11-28 | Sunedison Semiconductor Limited (Uen201334164H) | Process flow for manufacturing semiconductor on insulator structures in parallel |
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| US10573550B2 (en) | 2016-03-07 | 2020-02-25 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof |
| US10354910B2 (en) | 2016-05-27 | 2019-07-16 | Raytheon Company | Foundry-agnostic post-processing method for a wafer |
| EP3995608A1 (en) | 2016-06-08 | 2022-05-11 | GlobalWafers Co., Ltd. | High resistivity single crystal silicon ingot and wafer having improved mechanical strength |
| US10269617B2 (en) | 2016-06-22 | 2019-04-23 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising an isolation region |
| EP4456146A2 (en) | 2016-10-26 | 2024-10-30 | GlobalWafers Co., Ltd. | High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency |
| JP6715345B2 (ja) * | 2016-11-01 | 2020-07-01 | 信越化学工業株式会社 | デバイス層を転写基板に転写する方法 |
| WO2018106535A1 (en) | 2016-12-05 | 2018-06-14 | Sunedison Semiconductor Limited | High resistivity silicon-on-insulator structure and method of manufacture thereof |
| CN110799678B (zh) | 2016-12-28 | 2021-11-26 | 太阳能爱迪生半导体有限公司 | 处理硅晶片以具有内部去疵与栅极氧化物完整性良率的方法 |
| CN108695341B (zh) * | 2017-03-31 | 2021-01-26 | 环球晶圆股份有限公司 | 外延基板及其制造方法 |
| WO2018182680A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Thermally resistive intercalation layers in a resistive switch device |
| EP3993018B1 (en) | 2017-07-14 | 2024-09-11 | Sunedison Semiconductor Limited | Method of manufacture of a semiconductor on insulator structure |
| EP3785293B1 (en) | 2018-04-27 | 2023-06-07 | GlobalWafers Co., Ltd. | Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate |
| CN112262467B (zh) | 2018-06-08 | 2024-08-09 | 环球晶圆股份有限公司 | 将硅薄层移转的方法 |
| TWI698029B (zh) * | 2018-11-28 | 2020-07-01 | 財團法人金屬工業研究發展中心 | 形成半導體結構之方法 |
| WO2021015816A1 (en) * | 2019-07-19 | 2021-01-28 | Iqe Plc | Semiconductor material having tunable permittivity and tunable thermal conductivity |
| JP7192757B2 (ja) * | 2019-12-19 | 2022-12-20 | 株式会社Sumco | エピタキシャルシリコンウェーハ及びその製造方法並びにｘ線検出センサ |
| CN112113449B (zh) * | 2020-09-04 | 2022-05-20 | Oppo广东移动通信有限公司 | 均热板、均热板的制作方法、电子器件和电子装置 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624163U (ko) * | 1979-08-01 | 1981-03-04 | ||
| US5053283A (en) * | 1988-12-23 | 1991-10-01 | Spectrol Electronics Corporation | Thick film ink composition |
| IT1268123B1 (it) * | 1994-10-13 | 1997-02-20 | Sgs Thomson Microelectronics | Fetta di materiale semiconduttore per la fabbricazione di dispositivi integrati e procedimento per la sua fabbricazione. |
| US5773151A (en) * | 1995-06-30 | 1998-06-30 | Harris Corporation | Semi-insulating wafer |
| JPH10335615A (ja) * | 1997-05-22 | 1998-12-18 | Harris Corp | 半導体デバイスに関する改良 |
| JP3809733B2 (ja) * | 1998-02-25 | 2006-08-16 | セイコーエプソン株式会社 | 薄膜トランジスタの剥離方法 |
| FR2781082B1 (fr) * | 1998-07-10 | 2002-09-20 | Commissariat Energie Atomique | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
| US20020089016A1 (en) * | 1998-07-10 | 2002-07-11 | Jean-Pierre Joly | Thin layer semi-conductor structure comprising a heat distribution layer |
| JP4556255B2 (ja) * | 1998-12-07 | 2010-10-06 | 株式会社デンソー | 半導体装置の製造方法 |
| US6328796B1 (en) * | 1999-02-01 | 2001-12-11 | The United States Of America As Represented By The Secretary Of The Navy | Single-crystal material on non-single-crystalline substrate |
| US6323108B1 (en) * | 1999-07-27 | 2001-11-27 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication ultra-thin bonded semiconductor layers |
| JP2002299263A (ja) * | 2001-04-03 | 2002-10-11 | Matsushita Electric Ind Co Ltd | 半導体装置の作製方法 |
| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| US7148079B1 (en) * | 2002-11-01 | 2006-12-12 | Advanced Micro Devices, Inc. | Diamond like carbon silicon on insulator substrates and methods of fabrication thereof |
| JP3551187B2 (ja) | 2002-11-28 | 2004-08-04 | セイコーエプソン株式会社 | 光学素子及び照明装置並びに投射型表示装置 |
| FR2851079B1 (fr) * | 2003-02-12 | 2005-08-26 | Soitec Silicon On Insulator | Structure semi-conductrice sur substrat a forte rugosite |
| US6911375B2 (en) | 2003-06-02 | 2005-06-28 | International Business Machines Corporation | Method of fabricating silicon devices on sapphire with wafer bonding at low temperature |
| DE10326578B4 (de) * | 2003-06-12 | 2006-01-19 | Siltronic Ag | Verfahren zur Herstellung einer SOI-Scheibe |
| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| KR20060118437A (ko) | 2003-09-26 | 2006-11-23 | 위니베르시트카솔리끄드루뱅 | 저항손을 감소시키는 다층 반도체 구조의 제조 방법 |
| US9813152B2 (en) * | 2004-01-14 | 2017-11-07 | Luxtera, Inc. | Method and system for optoelectronics transceivers integrated on a CMOS chip |
| FR2871172B1 (fr) * | 2004-06-03 | 2006-09-22 | Soitec Silicon On Insulator | Support d'epitaxie hybride et son procede de fabrication |
| JP4559839B2 (ja) * | 2004-12-13 | 2010-10-13 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP2007012897A (ja) * | 2005-06-30 | 2007-01-18 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2008078132A1 (en) * | 2006-12-26 | 2008-07-03 | S.O.I.Tec Silicon On Insulator Technologies | Method for producing a semiconductor-on-insulator structure |
| JP4380709B2 (ja) * | 2007-01-31 | 2009-12-09 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2009027604A (ja) | 2007-07-23 | 2009-02-05 | Elmo Co Ltd | ノイズ低減装置およびノイズ低減方法 |
| US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| FR2933233B1 (fr) | 2008-06-30 | 2010-11-26 | Soitec Silicon On Insulator | Substrat de haute resistivite bon marche et procede de fabrication associe |
| US8367520B2 (en) * | 2008-09-22 | 2013-02-05 | Soitec | Methods and structures for altering strain in III-nitride materials |
| FR2947380B1 (fr) * | 2009-06-26 | 2012-12-14 | Soitec Silicon Insulator Technologies | Procede de collage par adhesion moleculaire. |
| FR2950734B1 (fr) * | 2009-09-28 | 2011-12-09 | Soitec Silicon On Insulator | Procede de collage et de transfert d'une couche |
| TWM389354U (en) * | 2010-05-05 | 2010-09-21 | Paragon Technologies Co Ltd | Substrate with metallized surface |
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Cited By (1)
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|---|---|---|---|---|
| KR20170038819A (ko) * | 2014-08-01 | 2017-04-07 | 소이텍 | 무선-주파수 애플리케이션들을 위한 구조 |
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