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KR101720533B1 - 다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치 - Google Patents

다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치 Download PDF

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KR101720533B1
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이탁영
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Abstract

본 발명의 일 측면에 따르면, (a) 기판 상에 버퍼층을 형성하는 단계; (b) 상기 버퍼층을 수소 플라즈마 처리하는 단계; (c) 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계; (d) 상기 비정질 실리콘층 상에 결정화를 위한 금속 촉매층을 형성하는 단계; 및 (e) 열처리로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;를 포함하는 다결정 실리콘층의 제조 방법을 제공한다.

Description

다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치{Manufacturing method of poly-crystal1ation silicon layer, the manufacturing method of thin film transistor comprising the same, the thin film transistor manufactured by the same, and the organic light emitting apparatus comprising the same}
본 발명은 금속 촉매를 이용한 다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치에 관한 것이다.
일반적으로 다결정 실리콘층을 포함하는 박막 트랜지스터는 전자 이동도가 높고 CMOS 회로 구성이 가능한 장점이 있어서 고해상도 디스플레이 패널의 스위칭 소자나 빛의 양을 많이 필요로 하는 프로젝션 패널 등에 많이 이용된다.
비정질 실리콘을 다결정 실리콘으로 결정화하는 방법으로는, 비정질 실리콘층을 박막 트랜지스터가 사용된 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 고상 결정화법(solid phase crystallization; SPC), 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도를 가열하여 결정화하는 엑시머 레이저 어닐링법(eximer laser annealing; ELA), 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정실 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 금속 유도 결정화(metal induced crystallization; MIC)법, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(metal induced lateral crystallization; MILC)법 등이 있다.
그러나, 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉬운 문제가 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면에 돌기가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 금속 유도화 결정법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막 트랜지스터의 누설 전류를 증가시키는 단점이 있다.
특히 금속 유도화 결정법에서 금속 촉매의 오염 문제를 해결하기 위하여 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여, 금속 시드(seed)를 중심으로 한 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화 방법인 SGS(super grain silicon) 결정화법이 개발되었다.
그러나 SGS 결정화법의 경우, 금속 시드를 중심으로 결정이 방사상으로 성장하여 인접한 결정립 간의 결정 성장 방향이 무질서(random)하게 형성된다. 이와 같은 다결정 실리콘층의 결정 성장 방향의 차이로 인하여 SGS 결정화법에 의해 결정화된 다결정 실리콘층을 포함하는 박막 트랜지스터는 특정한 특성에 있어서 결정 방향의 차이에 의한 산포를 가지는 문제가 있다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 인접한 결정립 간의 결정의 방향이 적어도 하나는 동일한 다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층 제조 방법을 포함하는 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 및 상기 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, (a) 기판 상에 버퍼층을 형성하는 단계; (b) 상기 버퍼층을 수소 플라즈마 처리하는 단계; (c) 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계; (d) 상기 비정질 실리콘층 상에 결정화를 위한 금속 촉매층을 형성하는 단계; 및 (e) 열처리로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;를 포함하는 다결정 실리콘층의 제조 방법을 제공한다.
본 발명의 다른 특징에 의하면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매층의 금속 촉매의 표면 농도는 1011 내지 1015 atoms/cm2 일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정 실리콘층은 금속 촉매를 시드(seed)로 한 복수의 결정립을 포함하고, 인접하는 상기 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성될 수 있다.
본 발명의 다른 측면에 따르면, 기판; 상기 기판 상에 수소를 포함하는 버퍼층; 상기 버퍼층 상에 배치되고, 채널 영역과 상기 채널 영역 외곽에 형성된 소스 영역 및 드레인 영역을 포함하고, 금속 촉매를 시드(seed)로 하여 비정질 실리콘이 결정화된 복수의 결정립을 포함하고, 인접한 상기 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성된 반도체층; 상기 반도체층을 덮도록 상기 버퍼층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상의 상기 채널 영역에 대응되도록 형성된 게이트 전극; 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 배치되고, 상기 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터를 제공한다.
본 발명의 다른 특징에 의하면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나일 수 있다.
본 발명의 또 다른 특징에 의하면, (a) 기판 상에 버퍼층을 형성하는 단계; (b) 상기 버퍼층을 수소 플라즈마 처리하는 단계; (c) 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계; (d) 상기 비정질 실리콘층 상에 결정화를 위한 금속 촉매층을 형성하는 단계; (e) 열처리로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계; (f) 상기 덮개층을 제거하고, 상기 다결정 실리콘층을 소정 형상의 반도체층으로 패터닝하는 단계; (g) 상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계; (h) 상기 게이트 절연막 상에 상기 반도체층의 채널 영역에 대응되도록 형성된 게이트 전극을 형성하는 단계; (i) 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계; 및 (j) 상기 층간 절연막 상에 배치되고, 상기 반도체층의 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
본 발명의 다른 특징에 의하면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매층의 금속 촉매의 표면 농도는 1011 내지 1015 atoms/cm2 일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 다결정 실리콘층은 금속 촉매를 시드(seed)로 한 복수의 결정립을 포함하고, 인접한 상기 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성될 수 있다.
본 발명의 또 다른 측면에 따르면, 기판; 상기 기판 상에 수소를 포함하는 버퍼층; 상기 버퍼층 상에 배치되고, 채널 영역과 상기 채널 영역 외곽에 형성된 소스 영역 및 드레인 영역을 포함하고, 금속 촉매를 시드(seed)로 하여 비정질 실리콘이 결정화된 복수의 결정립을 포함하고, 인접한 상기 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성된 반도체층; 상기 반도체층을 덮도록 상기 버퍼층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상의 상기 채널 영역에 대응되도록 형성된 게이트 전극; 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 형성된 층간 절연막; 상기 층간 절연막 상에 배치되고, 상기 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극을 덮도록 상기 게이트 절연막 상에 형성된 패시베이션막; 상기 페시베이션막 상에 비아홀을 통하여 상기 소스 전극 또는 드레인 전극과 전기적으로 접속하는 화소 전극; 상기 화소 전극 상에 배치되고 발광층을 포함하는 유기막; 및 상기 중간층 상에 배치된 대향 전극;을 포함하는 유기 발광 디스플레이 장치를 제공할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나일 수 있다.
이상과 같은 다결정 실리콘층 내의 인접한 결정립 간의 결정 방향이 동일한 다결정 실리콘층 및 박막 트랜지스터의 제조 방법은, 박막 트랜지스터의 DR RANGE 산포를 줄여 박막 트랜지스터의 전기적 특성을 향상시키고, 디스플레이 장치의 표시 품질을 향상시킬 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 SGS 결정화법으로 다결정 실리콘층을 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 7은 버퍼층에 수소 플라즈마 처리를 하지 않았을 경우의 다결정 실리콘층의 EBSD 분석 도면이다.
도 8은 버퍼층에 수소 플라즈마 처리를 한 경우의 다결정 실리콘층의 EBSD 분석 도면이다.
도 9는 도 7 및 도 8의 A 및 B 영역을 개략적으로 확대 도시한 도면이다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 SGS 결정화법을 이용하여 박막 트랜지스터를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 제조된 박막 트랜지스터의 DR RANGE 특성을 나타낸 그래프이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 SGS 결정화법으로 다결정 실리콘층을 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110)을 수소 플라즈마 처리한다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있으나, 이에 한정되지 않는다.
버퍼층(110)은 기판(100)으로부터 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 것으로, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있다.
본 실시예에서 버퍼층(110)으로 실리콘 옥사이드를 사용하였으며, 비정질 실리콘층(120)을 형성하기 전에 수소 플라즈마 처리를 하여 고밀도의 수소를 버퍼층(110)에 주입한다. 그 결과 수소 밀도가 높은 버퍼층(110a)이 형성된다.
도 3 및 도 4를 참조하면, 수소 밀도가 높은 버퍼층(110a) 상에 비정질 실리콘층(120)을 형성하고, 비정질 실리콘층(120) 상에 열산화막(130)을 형성한 후, 열산화막(130) 상에 금속 촉매(141)가 포함된 금속 촉매층(140)을 형성한다.
비정질 실리콘층(120)은 일반적으로 화학적 기상 증착법(chemical vapor deposition: CVD)에 의해 형성하게 되는데, 화학적 기상 증착법에 의해 형성된 비정질 실리콘층(120)은 수소와 같은 가스를 함유하게 된다. 이 가스는 전자 이동도를 감소시키는 등의 문제를 발생시킬 수 있으므로 상기 비정질 실리콘층(120) 내에 수소가 잔류하지 않도록 탈수소 공정을 진행할 수 있다. 그러나 이와 같은 탈수소 공정은 필수적인 공정은 아니므로 생략할 수 있음은 물론이다.
다음으로, 산소 가스나 수증기, 및 아르곤과 같은 불활성 가스를 포함하는 분위기에서 상기 비정질 실리콘층(120)을 열산화시켜 열산화막(130)을 형성한다. 이와 같은 열산화막(130)은 후술할 비정질 실리콘층(120)으로 확산되는 금속 촉매의 농도를 제어하는 것으로 캡핑층 할 수 있다. 그러나, 열산화막(130)은 캡핑층보다 두께를 얇게 형성할 수 있기 때문에 캡핑층에 비하여 막질이 균질하여 금속 촉매(141)의 확산을 균일하게 할 수 있다.
본 실시예에서는 열산화막(130)을 이용하여 금속 촉매의 농도를 제어하였지만 본 발명은 이에 한정되지 않는다. 즉, 열산화막(130) 대신에 종래의 실리콘 나이트라이드로 형성되는 캡핑층을 사용하여도 무방하다.
뿐만 아니라, 원하는 범위의 금속 촉매(141)의 농도를 제어할 수 있는 것이라면, 상기와 같은 열산화막(130)이나 캡핑층을 형성할 필요 없이 비정질 실리콘층(120) 상에 직접 금속 촉매(141)를 원하는 농도로 형성할 수 있음은 물론이다. 예를 들어, 금속 촉매(141)를 비정질 실리콘층(120) 상에 원자 수준의 두께로 일정하게 증착할 수 있는 원자층 증착법(atomic layer deposition: ALD)을 이용하거나, 금속 촉매(141)를 타겟으로 스퍼터링 함으로써 비정질 실리콘층(120) 상에 직접 금속 촉매(141)를 주입할 수 있다
상기와 같은 금속 촉매(141)의 표면 농도는 1011 내지 1015 atoms/cm2 로 형성하는 것이 바람직하다. 금속 촉매(141)의 표면 농도가 1011 atoms/cm2 보다 작을 경우 결정화의 핵인 시드(seed)의 양이 적어 결정화가 어렵고, 금속 촉매(141)의 표면 농도가 1015 atoms/cm2 보다 많을 경우 비정질 실리콘층(120)으로 확산되는 금속 촉매(141)의 양이 많아 MIC 결정화법에 의한 결정화가 일어나고, 잔류하는 금속 촉매(141)의 양이 많아지는 문제가 있기 때문이다.
또한, 금속 촉매(141)로는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 본 실시예에서는 금속 촉매(141)로 니켈을 사용하였다.
도 5 및 도 6을 참조하면, 상기와 같이 형성된 금속 촉매층(140)에 열처리하여 비정질 실리콘층(120)을 다결정 실리콘층(220)으로 결정화한다.
이와 같은 열처리 시, 일부의 금속 촉매(141a)는 상기 열산화막(130)을 통과하여 비정질 실리콘층(120)까지 확산되고, 일부의 금속 촉매(141b)는 열산화막(130)을 통과하지 못하게 된다. 물론 상기 도면에는 도시되지 않았으나 일부의 금속 촉매(141)는 금속 촉매층(140)에 그대로 잔류할 수 있다.
이때, 열산화막(130)을 통과하여 비정질 실리콘층(120)에 도달한 금속 촉매(141a)들에 의해 비정질 실리콘층(120)이 다결정 실리콘층(220)으로 결정화된다. 즉, 금속 촉매(141a)가 비정실 실리콘층(120)의 실리콘과 결합하여 금속 실리사이드를 형성하고, 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층(120)이 다결정 실리콘층(220)으로 결정화된다.
이때, 열처리 공정은 로(furnace) 공정, RTA(rapid thermal annealing) 공정, UV 공정 또는 레이저 공정 중 어느 하나의 공정을 이용할 수 있다.
한편, 상기 열처리 공정은 두 번에 걸쳐 실시할 수 있는데, 제 1 열처리 공정은 금속 촉매층(140)의 금속 촉매가 열산화막(130)과 비정질 실리콘층(120)의 계면으로 이동하여 시드(seed)를 형성하는 공정이고, 제 2 열처리 공정은 상기 시드에 의해 비정질 실리콘층(120)이 다결정 실리콘층(220)으로 결정화되는 공정이다. 이때, 제 1 열처리 공정은 200℃ 내지 800℃에서 수행되고, 제 2 열처리 공정은 400℃ 내지 1300℃에서 수행될 수 있다.
한편, 결정화 이후에는 열산화막(130)과 금속 촉매층(140)을 제거한다.
도 7은 버퍼층에 수소 플라즈마 처리를 하지 않고 제조한 다결정 실리콘층의 EBSD(electron back scatter diffraction) 분석 도면이고, 도 8은 버퍼층에 수소 플라즈마 처리를 하여 제조한 다결정 실리콘층의 EBSD 분석 도면이며, 도 9는 도 7의 A 영역 및 도 8의 B 영역을 개략적으로 확대 도시한 도면이다.
도 7 및 도 8의 오른쪽 도면은 다결정 실리콘층에 형성된 복수의 결정립들을 결정 방향에 따라 색깔 별로 다르게 도시한 것으로, 버퍼층에 수소 플라즈마 처리를 하지 않았을 경우에 비하여 버퍼층에 수소 플라즈마 처리를 한 경우가 다결정 실리콘층에 형성된 결정립들의 결정 방향이 넓은 영역에 걸쳐 동일하게 형성된 것을 알 수 있다. 즉, 도 7 및 도 8의 오른쪽 도면을 비교하면, 도 7에 비하여 도 8의 인접한 결정립들은 계조차가 크지 않은 유사한 색을 가진 넓은 영역이 몇 개의 그룹으로 분포하는 것을 알 수 있다.
EBSD 분석에 의하면, 결정립들의 결정 방향인 (1,0,0), (1,1,0), (1,1,1)을 각각 R(255,0,0), G(0,255,0), B(0,0,255) 값에 대응되도록 나타낼 수 있다. EBSD 분석계의 인접한 픽셀간의 R,G,B 값을 측정하여, R,G,B 각각의 계조차 중 최대값을 선택한다. 다음으로 상기 최대값이 결정방향의 변환여부를 판단하는 결정방향 기준 팩터(S)인 150 이상인 경우, 인접한 픽셀간 결정 방향이 다른 것으로 판단하여 그 개수(N)를 카운팅한다. 이때, N이 크면 인접한 픽셀간 결정방향이 많이 바뀌는 것을 의미하고, N이 작으면 인접한 픽셀간 결정방향이 유사함을 의미한다.
위와 같이 카운팅 된 개수(N)를 총조사 픽셀수(n)로 나누고, 상기 값(N/n)에 1000을 곱해준 값을 결정방향 이질성 팩터(D)로 정의할 때, 도 7의 오른쪽 시편은 D=20, 도 8의 오른쪽 시편은 D=12로 계산되었다. 즉, 버퍼층에 플라즈마 처리를 한 경우가 그렇지 않은 경우보다 반도체층의 결정방향 이질성이 낮음, 즉, 결정방향이 유사한 것을 의미한다.
따라서, 본 실시예에 따라 버퍼층에 수소 플라즈마 처리를 하여 반도체를 결정화하면, 상기 EBSD 분석에 따른 결정방향 이질성 팩터(D)의 값은 20보다 작은 값을 가진다.
한편, 도 9를 참조하면, 다결정 실리콘층의 동일 면적의 영역(A', B')에서, 버퍼층에 수소 플라즈마 처리를 하지 않은 경우(도 9(a) 참조)에는 결정립들의 결정 방향이 네 개의 방향(d1, d2, d3, d4)으로 형성되지만, 버퍼층에 수소 플라즈마 처리를 한 경우(도 9(b) 참조)에는 결정립들의 결정 방향(d5)이 동일하게 형성된 것을 알 수 있다(한편, 상기 도 9(a)는 A' 영역에서 네 개의 결정 방향(d1, d2, d3, d4)이 존재하는 것으로 도시되어 있지만 이는 설명의 편의를 위하여 매우 개략적으로 도시된 것이며, 도 7의 A 영역에서도 알 수 있듯이 실제로는 더 많은 결정 방향이 존재한다.)
이는 수소 플라즈마 처리에 의해 수소 함유량이 높아진 버퍼층(110a)의 SiO2 내에 존재하거나 Si- 또는 O-와 결합하고 있던 수소 원자 또는 수소 분자들이 해리되면서 비정질 실리콘층(120) 내부로 확산한 된 데서 기인하는 것으로 보여진다.
결과적으로 상기와 같이 버퍼층(110)에 수소 플라즈마 처리를 한 후 금속 촉매(141)를 이용하여 비정질 실리콘층(120)을 다결정 실리콘층(220)으로 결정화하는 본 실시예에 따른 다결정 실리콘층 제조 방법에 따르면, 결정화된 다결정 실리콘층(220) 내의 인접하는 결정립들의 결정 방향이 적어도 하나 이상은 동일하게 형성할 수 있다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 SGS 결정화법을 이용하여 박막 트랜지스터(TR)를 제조하는 방법을 개략적으로 도시한 단면도들이고, 도 13은 도 10 내지 도 12에 따른 박막 트랜지스터를 포함하는 유기 발광 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 10을 참조하면, 전술한 버퍼층(110)에 수소 플라즈마 처리를 한 후 금속 촉매(141)를 이용하여 결정화된 다결정 실리콘층(220)을 소정 형상으로 패터닝한 반도체층(221)이 구비된다. 따라서, 상기 반도체층(221) 내의 인접한 결정립들 간의 결정 방향은 유사하게 형성된다.
상기 반도체층(221)을 덮도록 상기 버퍼층(110a) 상에 게이트 절연막(222)이 형성된다. 게이트 절연막(222)으로는 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 무기 절연막이 단층 또는 복수층으로 형성될 수 있다.
도 11을 참조하면, 게이트 절연막(222) 상에는 반도체층(221)의 채널 영역(221a)에 대응되도록 게이트 전극(223)이 형성되고, 상기 게이트 전극(223)을 덮도록 층간 절연막(224)이 형성된다.
한편, 반도체층(221)은 채널 영역(221a)과 소스 및 드레인 영역(221b, 221c)으로 구획되는데, 이는 게이트 전극(223) 형성 후, 게이트 전극(223)을 셀프 얼라인(self align) 마스크로 하여 소스 및 드레인 영역((221b, 221c)에 N 또는 P 타입 불순물을 도핑하여 형성할 수도 있고, 전술한 도 10에서 반도체층(221)을 형성한 직후에 불순물을 도핑하여 형성할 수도 있다.
도 12를 참조하면, 상기 층간 절연막(224) 상에는 소스 전극(225a) 및 드레인 전극(225b)이 콘택홀(contact hole)을 통해 상기 소스 영역(221b) 및 드레인 영역(221c)에 콘택된다.
도 13을 참조하면, 상기 층간 절연막(224) 상에 상기 박막 트랜지스터(TR)를 덮도록 패시베이션막(227)이 형성된다. 상기 패시베이션막(227)은 상면이 평탄화된 단일 또는 복수층의 절연막이 될 수 있다. 이 패시베이션막(227)은 무기물 및/또는 유기물로 형성될 수 있다.
상기 패시베이션막(227)을 관통하여 박막 트랜지스터(TR)의 드레인 전극(225b)을 노출시키도록 비아홀(via-hole)이 형성된다. 이 비아홀을 통하여 패시베이션막(227) 상에 소정 패턴으로 형성된 화소 전극(310)과 박막 트랜지스터(TR)가 전기적으로 연결된다.
패시베이션막(227) 상에는 화소 전극(310)의 가장자리를 덮도록 화소 정의막(pixel define layer: PDL)(320)이 형성된다. 이러한 화소 정의막(320)은 화소 전극(310)의 가장자리를 소정 두께로 덮으면서 화소를 정의하는 역할을 한다. 또한, 화소 전극(310)의 단부와 후술할 대향 전극(340) 사이의 거리를 증가시킴으로써 화소 전극(310)의 단부에서의 아크 발생을 방지하는 역할을 하기도 한다.
화소 전극(310) 상에는 발광층(331)을 포함하는 유기막(330)과 대향 전극(340)이 순차로 형성된다.
상기 유기막(330)은 저분자 또는 고분자 유기막이 사용될 수 있다. 저분자 유기막을 사용할 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer)(331), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다.
한편, 고분자 유기막을 사용할 경우, 발광층(331)을 중심으로 화소 전극(310) 방향으로 홀 수송층(HTL)만이 포함될 수 있다. 홀 수송층(HTL)은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 상기 발광층은 적, 녹, 청색의 화소마다 독립되게 형성되고, 홀 주입층, 홀 수송층, 전자 수송층, 및 전자 주입층 등은 공통층으로서, 적, 녹, 청색의 화소에 공통으로 적용될 수 있다.
봉지 기판(400)은 발광층(331)을 포함한 유기막(330)으로 외기 및 수분이 침투하는 것을 차단한다. 기판(100)과 봉지 기판(400)은 그 가장자리가 밀봉재(미도시)에 의해 결합될 수 있다.
상기와 같이 버퍼층(110)에 수소 플라즈마 처리를 한 후 금속 촉매(141)를 이용하여 비정질 실리콘층(120)을 다결정 실리콘층(220)으로 결정화하여 형성한 반도체층(221)을 포함하는 박막 트랜지스터는 인접하는 결정립 간의 결정 방향이 동일하다. 반면, 버퍼층에 수소 플라즈마 처리를 하지 않고 금속 촉매를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 형성한 반도체층을 포함하는 박막 트랜지스터는 인접하는 결정립들이 금속 시드를 핵으로 랜덤하게 방사상으로 결정 성장이 되기 때문에 인접한 결정립 간의 결정 방향이 다르다.
이와 같이 인접하는 결정립 간의 결정 방향은 반도체 소자의 특성에 영향을 줄 수 있다. 예를 들어 반도체층을 구성하고 있는 결정립들의 결정 방향이 상이함에 따라 박막 트랜지스터의 전기적 특성이 달라질 수 있다.
도 14는 박막 트랜지스터의 DR RANGE 특성을 나타낸 것으로, 샘플 1(S1)은 본 실시예와 같이 버퍼층에 수소 플라즈마 처리를 한 후 금속 촉매를 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화한 반도체층을 구비한 박막 트랜지스터의 DR RANGE를 도시한 것이고, 샘플 2(S1)는 기준 시료로서 버퍼층에 수소 플라즈마 처리를 하지 않고 금속 촉매를 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화한 반도체층을 구비한 박막 트랜지스터의 DR RANGE를 도시한 것이다.
DR RANGE는 드레인 전류(Id) 1 nÅ와 100nÅ에 걸리는 게이트 전압(Vg)의 차이로서, 기준 시료인 샘플 2(S2)의 DR RABGE가 1.040임에 비하여 본 실시예에 따른 샘플 1(S1)의 DR RANGE 값은 0.034로, 샘플 2(S2)보다 DR RANGE의 산포가 줄어들었음을 알 수 있다.
상기와 같은 결과는 결정화된 반도체층 내의 인접한 결정립들 간의 결정 방향에 기인하는 것으로, 샘플 2(S2)는 인접하는 결정립간의 결정 방향이 상이한 것에 비하여, 샘플 1(S1)은 인접하는 결정립간의 결정 방향이 동일한 것에 기인한다.
이와 같은 특성이 디스플레이 장치에 적용될 경우, 이웃하는 픽셀의 휘도에 영향을 미칠 수 있는데, 샘플 2(S2)의 인접하는 결정립간의 결정 방향이 상이한 반도체층을 포함하는 박막 트랜지스터를 구비한 디스플레이 장치에 비하여, 샘플 1(S1)의 인접하는 결정립간의 결정 방향이 동일한 반도체층을 포함하는 박막 트랜지스터를 구비한 디스플레이 장치의 휘도가 더 안정적인 것을 예상할 수 있다.
한편, 상기 실시예에서는 본 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이 장치로서 유기 발광 디스플레이 장치를 설명하였지만, 본 발명은 이에 한정되지 않으며 액정 디스플레이 장치를 포함하여 모든 디스플레이 장치에 적용될 수 있음은 물론이다.
한편, 상기 도면들에 도시된 구성 요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110, 110a: 버퍼층
120: 비정질 실리콘층 130: 열산화막
140: 금속 촉매층 141: 금속 촉매
220: 다결정 실리콘층 221: 반도체층
222: 게이트 절연막 223: 게이트 전극
224: 층간 절연막 225a, 225b: 소스 전극, 드레인 전극
227: 패시베이션막 310: 화소 전극
320: 화소 정의막 331: 발광층
330: 유기막 340: 대향 전극
400: 봉지 기판

Claims (17)

  1. (a) 기판 상에 버퍼층을 형성하는 단계;
    (b) 상기 버퍼층을 수소 플라즈마 처리하는 단계;
    (c) 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
    (d) 상기 비정질 실리콘층 상에 결정화를 위한 금속 촉매층을 형성하는 단계;
    (e) 열처리로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;를 포함하는 다결정 실리콘층의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계에서 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 다결정 실리콘층의 제조 방법.
  3. 제 1 항에 있어서,
    상기 (d) 단계에서 상기 금속 촉매층의 표면 농도를 1011 내지 1015 atoms/cm2 가 되도록 형성하는 다결정 실리콘층의 제조 방법.
  4. 제 1 항에 있어서,
    상기 (d) 단계에서 상기 금속 촉매층은 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나 이상의 물질로 형성하는 다결정 실리콘층의 제조 방법.
  5. 기판;
    상기 기판 상에 수소를 포함하는 버퍼층;
    상기 버퍼층 상에 배치되고, 채널 영역과 상기 채널 영역 외곽에 형성된 소스 영역 및 드레인 영역을 포함하고, 금속 촉매를 시드(seed)로 하여 비정질 실리콘이 결정화된 복수의 결정립을 포함하고, 인접한 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성된 반도체층;
    상기 반도체층을 덮도록 상기 버퍼층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상의 상기 채널 영역에 대응되도록 형성된 게이트 전극;
    상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 형성된 층간 절연막; 및
    상기 층간 절연막 상에 배치되고, 상기 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 5 항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나인 것을 특징으로 하는 박막 트랜지스터.
  8. 제 5 항에 있어서,
    상기 반도체층의 인접한 결정립 간의 결정 방향은, {EBSD 분석계의 총조사픽셀수(n)에 대한, 인접한 픽셀간의 R,G,B 계조차 중 최대값이 결정방향 기준 팩터 150 이상인 개수(N)}×1000으로 나타나는 결정방향 이질성 팩터(D)가 20보다 작은 박막 트랜지스터.
  9. (a) 기판 상에 버퍼층을 형성하는 단계;
    (b) 상기 버퍼층을 수소 플라즈마 처리하는 단계;
    (c) 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
    (d) 상기 비정질 실리콘층 상에 결정화를 위한 금속 촉매층을 형성하는 단계;
    (e) 열처리로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
    (f) 상기 금속 촉매층을 제거하고, 상기 다결정 실리콘층을 소정 형상의 반도체층으로 패터닝하는 단계;
    (g) 상기 반도체층을 덮도록 게이트 절연막을 형성하는 단계;
    (h) 상기 게이트 절연막 상에 상기 반도체층의 채널 영역에 대응되도록 형성된 게이트 전극을 형성하는 단계;
    (i) 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계; 및
    (j) 상기 층간 절연막 상에 배치되고, 상기 반도체층의 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 (a) 단계에서 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 박막 트랜지스터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 (d) 단계에서 상기 금속 촉매층의 표면 농도를 1011 내지 1015 atoms/cm2 가 되도록 형성하는 박막 트랜지스터의 제조 방법.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 (d) 단계에서 상기 금속 촉매층은 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나 이상의 물질로 형성하는 박막 트랜지스터의 제조 방법.
  14. 기판;
    상기 기판 상에 수소를 포함하는 버퍼층;
    상기 버퍼층 상에 배치되고, 채널 영역과 상기 채널 영역 외곽에 형성된 소스 영역 및 드레인 영역을 포함하고, 금속 촉매를 시드(seed)로 하여 비정질 실리콘이 결정화된 복수의 결정립을 포함하고, 인접한 상기 결정립 간의 결정 방향이 적어도 하나는 동일하게 형성된 반도체층;
    상기 반도체층을 덮도록 상기 버퍼층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상의 상기 채널 영역에 대응되도록 형성된 게이트 전극;
    상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 형성된 층간 절연막;
    상기 층간 절연막 상에 배치되고, 상기 소스 영역 및 드레인 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극을 덮도록 상기 게이트 절연막 상에 형성된 패시베이션막;
    상기 패시베이션막 상에 비아홀을 통하여 상기 소스 전극 또는 드레인 전극과 전기적으로 접속하는 화소 전극;
    상기 화소 전극 상에 배치되고 발광층을 포함하는 유기막; 및
    상기 유기막 상에 배치된 대향 전극;을 포함하는 유기 발광 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함하는 것을 특징으로 하는 유기 발광 디스플레이 장치.
  16. 제 14 항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나인 것을 특징으로 하는 유기 발광 디스플레이 장치.
  17. 제 14 항에 있어서,
    상기 반도체층의 인접한 결정립 간의 결정 방향은, {EBSD 분석계의 총조사픽셀수(n)에 대한, 인접한 픽셀간의 R,G,B 계조차 중 최대값이 결정방향 기준 팩터 150 이상인 개수(N)}×1000으로 나타나는 결정방향 이질성 팩터(D)가 20보다 작은 유기 발광 디스플레이 장치.
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