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KR100864883B1 - 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치. - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치. Download PDF

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KR100864883B1
KR100864883B1 KR1020060136779A KR20060136779A KR100864883B1 KR 100864883 B1 KR100864883 B1 KR 100864883B1 KR 1020060136779 A KR1020060136779 A KR 1020060136779A KR 20060136779 A KR20060136779 A KR 20060136779A KR 100864883 B1 KR100864883 B1 KR 100864883B1
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Abstract

본 발명은 캡핑층을 형성한 후 금속 촉매층을 형성하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 SGS 결정화법에 있어서, 다결정 실리콘층이 특정한 라만 스펙트럼의 피크(peak)의 값을 가지게 되는 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판상에 위치하며, 소스/드레인 영역 및 채널 영역으로 되어 있고, 다결정 실리콘층으로 형성된 반도체층; 상기 반도체층의 채널 영역에 대응되게 위치한 게이트 전극; 상기 반도체층과 게이트 전극 사이에 위치한 게이트 절연막; 및 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되어 있는 소스/드레인 전극을 포함하고, 상기 다결정 실리콘층은 서로 다른 라만 스펙트럼의 피크치를 갖는 복수개의 영역을 포함하는 것을 특징으로 한다.
라만 스펙트럼, SGS 결정화법

Description

박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치.{Thin film transistor, fabricating for the same and organic light emitting diode device display comprising the same}
도 1a 내지 도 1d는 본 발명에 의한 결정화 공정의 단면도이다.
도 2a는 본 발명의 SGS 결정화법으로 형성된 다결정 실리콘층의 결정립을 보여주는 SEM 사진이다.
도 2b 내지 도 2d는 상기 도 2a에서 도시한 결정립의 내부의 위치에 따른 결정성의 차이를 나타내는 라만 스펙트럼의 그래프이다.
도 3a 내지 도 3d는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 4는 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판 102 : 버퍼층
103 : 비정질 실리콘층 105 : 캡핑층
106 : 금속 촉매층 107 : 열처리
108 : 다결정 실리콘층 110 : 반도체층
120 : 게이트 절연막 130 : 게이트 전극
A : 시드 영역 B : 결정 성장 영역
C : 결정립 경계 영역 140 : 층간 절연막
본 발명은 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것으로, 보다 상세하게는 캡핑층을 형성한 후 금속 촉매층을 형성하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 SGS 결정화법에 있어서, 다결정 실리콘층이 특정한 라만 스펙트럼의 피크(peak)의 값을 가지게 되는 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도로 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자 등에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층은 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계 효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(SPC, Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점이 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속을 이용한 상기 방법의 경우에도 금속 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
한편, 금속의 양을 줄이고 양질의 다결정 실리콘층을 형성시키기 위해서, 이온 주입기를 통해서 금속의 이온 농도를 조절하여 고온처리, 급속열처리 또는 레이저 조사로 양질의 다결정 실리콘층을 형성시키는 기술이 있다. 또한, 금속 유도 결정화 방법으로 다결정 실리콘층의 표면을 평탄하게 하기 위해 점성이 있는 유기막과 액상의 금속을 혼합하여 스핀 코팅 방법으로 박막을 증착한 다음 열처리 공정으로 결정화하는 방법이 개발되어 있다.
그러나, 상기 결정화 방법의 경우에도 다결정 실리콘층에서 가장 중요시되는 그레인(grain) 크기의 대형화 및 균일도 측면에서 문제가 있다. 상기 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(한국공개특허번호 2003-0060403)이 개발되었다. 상기 방법은 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 덮개층을 형성시킨 다음, 상기 덮 개층 상에 금속 촉매층을 형성하여 열처리하거나 혹은 레이저를 이용해서 금속 촉매를 덮개층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성하여 다결정 실리콘층을 얻어내는 방법이다.
그러나, 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요 이상의 금속 오염을 막을 수 있다는 장점이 있으나, 여전히 다결정 실리콘층 내부에 금속 촉매들이 다량 존재하는 문제점이 있다. 또한, 비정질 실리콘층이 박막트랜지스터 형성을 위한 다결정 실리콘층으로 결정화되기 위한 충분한 금속 촉매가 사용되고 적정한 양의 시드가 형성되었는지 여부 및 결정화되기에 충분한 시간 동안 열처리 공정 등이 진행되었는지 쉽게 알 수 없었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, SGS 결정화법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법에 있어서, 상기 다결정 실리콘층의 결정립을 시드 영역, 결정립 경계 영역 및 상기 시드 영역과 결정립 경계 영역 사이에 위치하는 결정 성장 영역을 특정한 범위의 라만 스펙트럼의 피크(peak)로 정의하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은,
기판;
상기 기판상에 위치하며, 소스/드레인 영역 및 채널 영역으로 되어 있고, 다결정 실리콘층으로 형성된 반도체층;
상기 반도체층의 채널 영역에 대응되게 위치한 게이트 전극;
상기 반도체층과 게이트 전극 사이에 위치한 게이트 절연막; 및
상기 반도체층의 소스/드레인 영역과 전기적으로 연결되어 있는 소스/드레인 전극을 포함하고,
상기 다결정 실리콘층은 서로 다른 라만 스펙트럼의 피크치를 갖는 복수개의 영역을 포함하는 것을 특징으로 하는 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은,
기판을 준비하고,
상기 기판상에 비정질 실리콘층을 형성하며,
상기 비정질 실리콘 상에 캡핑층을 형성하고,
상기 캡핑층 상에 금속 촉매층을 형성하며,
상기 기판을 열처리하여 금속 촉매를 상기 캡핑층을 통해 비정질 실리콘층 상으로 확산시켜 상기 비정질 실리콘층을 서로 다른 라만 스펙트럼의 피크치를 갖는 복수개의 영역으로 이루어진 다결정 실리콘층으로 결정화하고,
상기 캡핑층과 금속 촉매층을 제거하며,
상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
상기 반도체층 상에 게이트 절연막을 형성하며,
상기 게이트 절연막 상에 게이트 전극을 형성하고,
상기 게이트 전극 상에 층간 절연막을 형성하며,
상기 층간 절연막 및 게이트 절연막을 식각하여 반도체층의 일정 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 박막트랜지스터의 제조방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은,
기판;
상기 기판 상에 위치하며, 소스/드레인 영역 및 채널 영역으로 되어 있고, 다결정 실리콘층으로 형성된 반도체층;
상기 반도체층의 채널 영역에 대응되게 위치한 게이트 전극;
상기 반도체층과 게이트 전극 사이에 위치한 게이트 절연막;
상기 반도체층의 소스/드레인 영역과 전기적으로 연결되어 있는 소스/드레인 전극;
상기 소스/드레인 전극과 연결된 제 1 전극;
상기 제 1 전극 상에 위치하는 유기막층; 및
상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
상기 다결정 실리콘층은 서로 다른 라만 스펙트럼의 피크치를 갖는 복수개의 영역을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 명확하게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어 지는 실 시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 발명의 바람직한 실시 예를 도시하고 있는 도면은 명확한 설명을 위해 과장되게 도시될 수도 있고, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부하는 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다.
<실시 예>
도 1a 내지 도 1d는 본 발명에 의한 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(101)상에 버퍼층(102)을 형성한다. 상기 버퍼층(102)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(102)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 상기 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(102) 상에 비정질 실리콘층(103)을 형성한다. 이때 상 기 비정질 실리콘층(103)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(103)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
도 1b는 상기 비정질 실리콘층 상에 캡핑층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘(103) 상에 캡핑층(105)을 형성한다. 이때, 상기 캡핑층(105)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(105)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(105)의 두께는 1 내지 2000Å으로 형성한다.
이어서, 상기 캡핑층(105) 상에 금속 촉매를 증착하여 금속 촉매층(106)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(106)은 상기 캡핑층(105) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매 가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
이때, 일반적으로 금속 유도 결정화법 또는 금속 유도 측면 결정화법에서 금속 촉매의 두께 또는 밀도를 조심스럽게 조절해야 하는데, 이는 결정화 이후, 상기 금속 촉매가 다결정 실리콘층의 표면에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 문제를 야기하기 때문이다. 그러나, 본 발명에서는 상기 금속 촉매층의 두께 또는 밀도를 정밀하게 제어할 필요없이 두껍게 형성하여도 무방하다. 이는 상기 캡핑층(105)이 확산하는 금속 촉매를 제어하여 미량의 금속 촉매만이 비정질 실리콘층으로 확산하여 결정화에 기여하게 되고, 대부분의 금속 촉매는 상기 캡핑층(105)을 통과하기 어려워 결정화에 기여하지 못하게 된다.
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 버퍼층(102), 비정질 실리콘층(103), 캡핑층(105) 및 금속 촉매층(106)이 형성된 기판(101)을 열처리(107)하여 금속 촉매층(106)의 금속 촉매 중 일부를 비정질 실리콘층(103)의 표면으로 이동시킨다. 즉, 열처리(107)에 의해 캡핑층(105)을 통과하여 확산하는 금속 촉매들(106a, 106b) 중 미량의 금속 촉매(106b)들만이 비정질 실리콘층(103)의 표면으로 확산하게 되고, 대부분의 금속 촉매(106a)들은 상기 비정질 실리콘층(103)에 도달하지도 못하거나 캡핑층(105)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(105)의 확산 저지 능력에 의해 비정질 실리콘층(103)의 표면에 도달하는 금속 촉매의 양이 결정되어 지는데, 상기 캡핑층(105)의 확산 저지 능력은 상기 캡핑층(105)의 두께와 밀접한 관계가 있다. 즉, 캡핑층(105)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(107) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 열처리(107) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(105)을 통과하여 비정질 실리콘층(103)의 표면에 확산한 금속 촉매(106b)들에 의해 상기 비정질 실리콘층이 다결정 실리콘층(109)으로 결정화된다. 즉, 확산한 금속 촉매(106b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
이때, 본 발명에 따른 결정화법은 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킨 후, 상기 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 방법을 이용하는데, 이를 SGS(Super Grain Silicon) 결정화법이라 한다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양, 즉, 상기 결정화에 기여하는 금속 촉매(106b)의 양을 조절함으로써, 다결정 실리콘층(108)의 결정립 크기를 조절할 수 있다.
한편, 도 1d에서는 캡핑층(105)과 금속 촉매층(106)을 제거하지 않고 열처리(107) 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(105)과 금속 촉매층(106)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2a는 본 발명의 SGS 결정화법으로 형성된 다결정 실리콘층의 결정립을 보여주는 SEM 사진이고, 도 2b 내지 도 2d는 상기 도 2a에서 도시한 결정립의 내부의 위치에 따른 결정성의 차이를 나타내는 라만 스펙트럼의 그래프이다.
도 2a를 참조하면, 상기 다결정 실리콘층(108)을 구성하는 결정립은 시드 영역(A)와 결정립 경계 영역(C) 및 상기 시드 영역(A)과 상기 결정립 경계 영역(C) 사이에 위치하는 결정 성장 영역(B)으로 나눌 수 있다.
도 2b 내지 도 2d는 상기 다결정 실리콘층의 결정립의 내부를 일반적인 박막 특성 분석 장치인 라만 스펙트라 분석기를 이용하여 특성을 분석한 것으로, 상기 그래프의 X축은 가해준 파수(Wave number, nm-1)를 나타내며, Y축은 측정된 성분의 빔 강도(Beam Intensity)를 나타낸다. 라만 스펙트럼 측정은 결정화 특성을 알 수 있는 측정 방법으로서 비정질 실리콘층과 다결정 실리콘층의 고유 파장대에서의 피크(peak)치를 비교함으로써 그 결정성을 판단할 수 있고, 이때, 비정질 실리콘층의 피크치와 다결정 실리콘층의 피크치의 비가 크면 클수록 결정화가 잘 이루어졌음을 알 수 있는 것이다. 한편, 도 2b 내지 도 2d의 라만 스펙트럼 그래프에서 원만한 부분은 비정질 성분을 나타내고 피크(peak)를 이루는 부분은 결정 성분을 나타낸다.
도 2b를 참조하면, 상기 도 2b는 결정립 중심 부분인 시드(seed) 영역(A)의 결정성을 나타내는 것으로, 측정 결과 그 상기 시드 영역(A)의 라만 스펙트럼의 피크치는 0.11의 값을 나타낸다.
도 2d를 참조하면, 상기 도 2d는 결정립 경계(Grain Boundary) 영역(C)에서의 결정성을 나타내는 것으로, 측정 결과 상기 결정립 경계 영역(C)의 라만 스펙트럼의 피크치는 0.12의 값을 나타낸다.
도 2c를 참조하며, 상기 도 2c는 결정립 중심 부분인 시드 영역(A)과 결정립 경계 영역(C) 사이에서의 결정성인 결정 성장 영역(B)을 나타내는 것으로, 측정 결과 상기 결정 성장 영역(B)의 라만 스펙트럼의 피크치는 0.20의 값을 나타낸다.
상기 도 2b 내지 도 2d에서의 시드 영역(A)과 결정 성장 영역(B)과 결정립 경계 영역(C)에서의 결정화 분율은 측정에 의하면 각각 0.50, 0.60, 0.49인 것을 확인할 수 있다.
상기와 같이, SGS 결정화법으로 결정화된 다결정 실리콘은 상기 라만 스펙트럼의 피크치가 보여주는 바와 같이, 시드 영역, 결정 성장 영역 및 결정립 경계 영역의 세가지 영역이 나타나는 것을 알 수 있다. 이때, 상기 시드 영역(A)의 라만 스펙트럼 피크치는 0.05 내지 0.11의 값을 갖는 것이 바람직하고, 상기 결정 성장 영역(B)의 라만 스펙트럼 피크치는 0.17 내지 0.24의 값을 갖는 것이 바람직하고, 상기 결정립 경계 영역(C)의 라만 스펙트럼 피크치는 0.12 내지 0.16의 값을 갖는 것이 바람직하다.
따라서, SGS 결정화법에 의해 결정화된 다결정 실리콘은 서로 다른 라만 스펙트럼 피크치는 갖는 세 영역으로 정의할 수 있음을 알 수 있고, 이는 SGS 결정화법만의 고유한 특징임을 확인할 수 있다.
도 3a 내지 도 3d는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 3a를 참조하면, 버퍼층(102)이 형성된 기판(101) 상에 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1d의 108)을 패터닝하여 반도체층(110)을 형성한다. 이때, 상기 반도체층(110)은 캡핑층에 의해 미량의 금속 촉매만이 반도체층(110)에 잔류하여 다른 결정화법에 비해 우수한 누설 전류 특성을 보이게 된다.
이어서, 3b에 도시된 바와 같이, 상기 반도체층(110)이 형성된 기판(101) 상에 게이트 절연막(120)을 형성하는데, 상기 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막을 단층 또는 이들의 복층으로 적층하여 형성한다.
계속해서, 상기 게이트 절연막(120) 상부에 알루미늄(Al) 또는 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중 층으로 게이트 전극용 금속층(도시안됨)을 형성한다. 이어서, 사진 식각 공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(110)과 대응되는 일정 영역에 게이트 전극(130)을 형성한다.
도 3c는 반도체층 상에 불순물을 주입하여 소스/드레인 영역 및 채널 영역을 형성하는 공정을 나타내는 단면도이다.
도 3c를 참조하며, 상기 게이트 전극(130)을 마스크로 사용하여 도전형의 불순물(135) 이온을 일정량 주입하여 소스 영역(112)과 드레인 영역(116)을 형성한다. 상기 불순물(135) 이온으로는 p형 불순물 또는 n형 불순물을 이용하여 박막트랜지스터를 형성할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 상기 게이트 절연막(120) 상의 게이트 전극(130) 상부에 하부 구조를 보호하는 층간 절연막(140)을 형성한다.
이어서, 상기 층간 절연막(140) 및 게이트 절연막(120)의 일정 영역을 식각하여 콘택홀을 형성하고, 상기 콘택홀을 채우는 도전층을 형성한 후 패터닝함으로써 상기 소스/드레인 전극(142,144)과 반도체층(110)의 일정 영역을 전기적으로 연결하여 박막트랜지스터를 완성한다.
이어서, 도 4는 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
도 4를 참조하면, 상기 기판(100) 전면에 절연막(150)을 형성한다. 상기 절 연막(150)은 유기막 또는 무기막으로 형성하거나 이들의 복합막으로 형성할 수 있다. 상기 절연막(150)을 무기막으로 형성하는 경우는 SOG(spin on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다.
이때, 상기 절연막(150)을 식각하여 상기 소스/드레인 전극(142, 144) 중 어느 하나를 노출시키는 비어홀을 형성하고, 상기 소스/드레인 전극(142, 144) 중 어느 하나와 연결되는 제 1 전극(160)을 형성한다. 상기 제 1 전극(160)은 상기 비아홀의 바닥에 위치하여 상기 노출된 소스/드레인 전극(142, 144) 중 어느 하나에 접하고, 상기 절연막(150) 상으로 연장된다. 상기 제 1 전극(160)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있다.
이어서, 상기 제 1 전극(160)을 포함한 기판(101) 전면에 화소정의막(170)을 형성하되, 상기 제 1 전극(160)이 위치한 비아홀을 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 화소정의막(170)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(170)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막(170)은 유동성(flowability)이 뛰어나므로 상기 기판 전체에 평탄하게 형성할 수 있다.
이때, 상기 화소정의막(170)을 식각하여 상기 제 1 전극(160)을 노출시키는 개구부를 형성하고, 상기 개구부를 통해 노출된 제 1 전극(160) 상에 유기막층(180)을 형성한다. 상기 유기막층(180)은 적어도 발광층을 포함하며, 정공주입 층, 정공수송층, 전자수송층 또는 전자주입층중 어느 하나 이상의 층을 추가로 포함할 수 있다.
이어서, 상기 기판(101) 전면에 제 2 전극(190)을 형성한다. 상기 제 2 전극(190)은 투과전극으로 투명하면서 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 사용할 수 있다.
따라서, 상기와 같이 본 발명의 실시 예에 따른 유기전계발광표시장치를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 수정이 가능할 것이다.
상술한 바와 같이 본 발명에 따르면, SGS 결정화법으로 형성된 다결정 실리콘층의 라만 스펙트럼의 피크치를 분석하여 결정화의 정도를 쉽게 알 수 있고, 상기 다결정 실리콘층을 특정한 라만 스펙트럼의 피크로 정의할 수 있다.
또한, 반도체층에 잔류하는 금속 촉매의 양을 미량으로 하여 특성이 우수한 박막트랜지스터를 제조할 수 있다.

Claims (22)

  1. 기판;
    상기 기판상에 위치하며, 소스/드레인 영역 및 채널 영역으로 되어 있고, 다결정 실리콘층으로 형성된 반도체층;
    상기 반도체층의 채널 영역에 대응되게 위치한 게이트 전극;
    상기 반도체층과 게이트 전극 사이에 위치한 게이트 절연막; 및
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되어 있는 소스/드레인 전극을 포함하고,
    상기 다결정 실리콘층은 0.05 내지 0.11의 라만 스펙트럼의 피크치를 갖는 시드 영역, 0.12 내지 0.16의 라만 스펙트럼의 피크치를 갖는 결정립 경계 영역, 및 상기 시드 영역과 결정립 경계 영역 사이에 위치하며, 0.17 내지 0.24의 라만 스펙트럼의 피크치를 갖는 결정 성장 영역을 포함하며,
    상기 시드는 금속 촉매를 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 박막트랜지스터.
  8. 기판을 준비하고,
    상기 기판상에 비정질 실리콘층을 형성하며,
    상기 비정질 실리콘 상에 캡핑층을 형성하고,
    상기 캡핑층 상에 금속 촉매층을 형성하며,
    상기 기판을 열처리하여 금속 촉매를 상기 캡핑층을 통해 비정질 실리콘층 상으로 확산시켜 상기 비정질 실리콘층을 0.05 내지 0.11의 라만 스펙트럼의 피크치를 갖는 시드 영역, 0.12 내지 0.16의 라만 스펙트럼의 피크치를 갖는 결정립 경계 영역, 및 상기 시드 영역과 결정립 경계 영역 사이에 위치하며, 0.17 내지 0.24의 라만 스펙트럼의 피크치를 갖는 결정 성장 영역을 포함하는 다결정 실리콘층으로 결정화하고,
    상기 캡핑층과 금속 촉매층을 제거하며,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하며,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하며,
    상기 층간 절연막 및 게이트 절연막을 식각하여 반도체층의 일정 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 박막트랜지스터의 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 8항에 있어서,
    상기 열처리는 200 내지 900℃의 온도 범위에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 8항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나 이상인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 8항에 있어서,
    상기 금속 촉매는 1011 내지 1015atoms/㎠로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 기판;
    상기 기판 상에 위치하며, 소스/드레인 영역 및 채널 영역으로 되어 있고, 다결정 실리콘층으로 형성된 반도체층;
    상기 반도체층의 채널 영역에 대응되게 위치한 게이트 전극;
    상기 반도체층과 게이트 전극 사이에 위치한 게이트 절연막;
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되어 있는 소스/드레인 전극;
    상기 소스/드레인 전극과 연결된 제 1 전극;
    상기 제 1 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하며,
    상기 다결정 실리콘층은 0.05 내지 0.11의 라만 스펙트럼의 피크치를 갖는 시드 영역, 0.12 내지 0.16의 라만 스펙트럼의 피크치를 갖는 결정립 경계 영역, 및 상기 시드 영역과 결정립 경계 영역 사이에 위치하며, 0.17 내지 0.24의 라만 스펙트럼의 피크치를 갖는 결정 성장 영역을 포함하며,
    상기 시드는 금속 촉매를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 16항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 유기전계발광표시장치.
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