KR20080078409A - 평판 디스플레이 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 동작 속도가 향상된 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 관한 것으로서, 기판;과, 상기 기판상에 배치된 제 1 게이트 전극; 과, 상기 제 1 게이트 전극 상에 형성된 제 1 절연막;과, 상기 제 1 게이트 절연막 상에 형성된 반도체층;과, 상기 반도체층 상에 형성된 제 2 절연막; 및 상기 제 2 절연막 상에 형성된 제 2 게이트 전극을 구비하고, 상기 제 1 게이트 전극은 다결정 실리콘을 포함하고, 상기 제 2 게이트 전극은 금속을 포함하는 박막 트랜지스터 소자를 제공한다.
Description
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 관한 박막 트랜지스터의 변형예를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 관한 유기 발광 디스플레이 장치를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 또 다른 실시예에 간한 유기 발광 디스플레이 장치를 개략적으로 나타낸 단면도이다.
< 도면의 주요부분에 대한 부호의 간략한 설명 >
10, 20: 기판 11, 21: 버퍼층
12, 22: 제 1 게이트 전극 13, 23: 제 1 절연막
14, 24: 반도체층 15, 25: 제 2 절연막
16, 26: 제 2 게이트 전극 17, 27: 제 3 절연막
18, 28: 비어홀 19, 29: 소스/드레인 전극
P: 주변 회로 영역 C: 화소 영역
본 발명은 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 관한 것으로 더 상세하게는 동작 속도가 향상된 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치에 관한 것이다.
액정 표시 소자(liquid crystal display device) 또는 유기 발광 다이오드 표시 장치(organic lightemitting diode display apparatus)와 같은 평판 표시 장치는 고품질의 화면 표시가 가능한 능동 매트릭스형을 주로 채용하고 있다. 이러한 능동 매트릭스형 표시 장치는 단위 화소를 포함하며 화면을 표시하는 화소 영역과 화소 영역에 전기적 신호를 제어하는 구동회로 등을 구비한 주변 회로 영역을 포함한다.
이때, 화소 영역에 포함되는 각 단위 화소는 화소 전극과 이 화소 전극에 전기적으로 연결된 박막 트랜지스터를 구비하며, 주변 회로 영역에 포함되는 구동회로 또한 박막 트랜지스터를 포함한다.
박막 트랜지스터는 반도체층, 게이트 절연막, 그리고 게이트 전극 등을 구비하는데, 빠른 동작 속도는 박막 트랜지스터의 주요한 품질 특성의 척도이며, 특히, 주변 회로 영역에 배치되어 화소 영역에 전기적 신호를 제어하는 구동회로용 박막 트랜지스터는 화소 영역에 배치되는 화소용 박막 트랜지스터에 비하여 빠른 동작 속도가 요구된다.
본 발명은 전기적 특성과 신뢰성이 우수한 이중 게이트 전극을 구비한 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치를 제공한다.
본 발명은 상기와 같은 과제를 해결하기 위하여, 기판;과, 상기 기판상에 배치된 제 1 게이트 전극; 과, 상기 제 1 게이트 전극 상에 형성된 제 1 절연막;과, 상기 제 1 게이트 절연막 상에 형성된 반도체층;과, 상기 반도체층 상에 형성된 제 2 절연막; 및 상기 제 2 절연막 상에 형성된 제 2 게이트 전극을 구비하고, 상기 제 1 게이트 전극은 다결정 실리콘을 포함하고, 상기 제 2 게이트 전극은 금속을 포함하는 박막 트랜지스터 소자를 제공한다.
본 발명의 다른 측면에 따르면, 본 발명은 기판;과, 상기 기판상에 배치된 제 1 게이트 전극;과, 상기 제 1 게이트 전극 상에 형성된 제 1 절연막;과, 상기 제 1 게이트 절연막 상에 형성된 반도체층;과, 상기 반도체층 상에 형성된 제 2 절연막; 및 상기 제 2 절연막 상에 형성된 제 2 게이트 전극을 구비하고, 상기 제 1 게이트 전극은 금속을 포함하고, 상기 제 2 게이트 전극은 다결정 실리콘을 포함하는 박막 트랜지스터 소자를 제공한다.
또한, 상기 기판과 상기 제 1 절연막 사이에 버퍼층을 더 구비할 수 있다.
또한, 상기 제 2 절연막 상에 배치되며, 비어홀을 통하여 상기 반도체층과 연결된 소스 및 드레인 전극을 더 구비하고, 상기 제 2 절연막과 상기 소스 및 드레인 전극 사이에 제 3 절연막을 더 구비할 수 있다.
또한, 상기 제 3 절연막 상에 패시베이션 막을 더 구비할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 복수개의 단위 화소를 갖는 화소 영역과 상기 화소 영역의 주변부에 배치되어 상기 복수개의 단위 화소를 구동하기 위한 구동회로를 갖는 주변 회로 영역을 구비하는 평판 디스플레이 장치에 있어서, 상기 주변 회로 영역에 상술한 박막 트랜지스터 소자를 구비하는 평판 디스플레이 장치를 제공한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 복수개의 단위 화소를 갖는 화소 영역과 상기 화소 영역의 주변부에 배치되어 상기 복수개의 단위 화소를 구동하기 위한 구동회로를 갖는 주변 회로영역을 구비하는 평판 디스플레이 장치에 있어서, 상기 주변 회로 영역 및 상기 화소 영역에 상술한 박막 트랜지스터 소자를 구비하는 평판 디스플레이 장치를 제공하며, 상기 평판 디스플레이 장치는 액정 디스플레이 장치이거나 유기 발광 디스플레이 장치일 수 있다.
또한, 상기 평판 디스플레이 장치는 상기 기판과 상기 제 1 절연막 사이에 버퍼층을 더 구비할 수 있다.
또한, 상기 평판 디스플레이 장치는 상기 제 2 절연막 상에 배치되며, 비어홀을 통하여 상기 반도체층과 연결된 소스 및 드레인 전극을 더 구비하고, 상기 제 2 절연막과 상기 소스 및 드레인 전극 사이에 제 3 절연막을 더 구비할 수 있다.
또한, 상기 평판 디스플레이 장치는 상기 제 3 절연막 상에 패시베이션 막을 더 구비할 수 있다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시예을 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터 소자를 도시한 개략적인 단면도이다.
박막 트랜지스터 소자는 기판(10), 버퍼층(11), 제 1 게이트 전극(12), 제 1 절연막(13), 반도체층(14), 제 2 절연막(15), 제 2 게이트 전극(16), 제 3 절연막(17)과 소스 및 드레인 전극(19)을 구비한다.
기판(10)은 SiO2를 주성분으로 하는 투명한 유리 재질이나 투명한 플라스틱 재로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
기판(10)의 상면에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(11)을 형성할 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등으로 형성할 수 있다.
버퍼층(11) 상에는 제 1 게이트 전극(12)이 형성된다. 제 1 게이트 전극(12)은 비정질 실리콘을 결정화한 다결정 실리콘으로 구성된다.
비정질 실리콘을 다결정 실리콘으로 형성하는 방법으로는 고상 결정화(solid phase crystallinzation; SPC)법, FERTA(Field Enhenced Rapid Thermal Annealing)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속 측면 고상화(sequential lateral solidification; SLS)법, 금속 유도 결정화(metal induced crystallization; MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization; MILC)법, SGS(super grain silicon) 방법 등이 있다. 이러한 다양한 결정화 방법은 다결정 실리콘을 형성함에 있어서, 다결정 실리콘의 결정의 크기 및 균일도를 달리한다. 이러한 다결정 실리콘의 결정 크기 및 균일도는 박막 트랜지스터의 전기적 특성에 중요한 영향을 미친다. 본 실시예에서 제 1 게이트 전극(12)을 구성하는 다결정 실리콘은 SGS(super grain silicon) 방법으로 형성하였다.
이를 상세히 설명하면, 먼저 버퍼층(11) 상에 화학기상증착(chemical vapour deposition: CVD) 방법 등을 사용하여 비정질 실리콘(amorphous silicon)층을 형성한다. 이어서, 비정질 실리콘층 상에 실리콘 질화막이나 실리콘 산화막과 같은 캡핑층(capping layer)을 화학기상증착 방법이나 플라즈마 강화 화학기상증착(PECVD) 등을 이용하여 형성한다. 이 캡핑층은 실리콘 질화막 또는 실리콘 산화막의 두께를 얇게 하거나 밀도를 낮게 조절하여 후술할 금속 촉매가 확산 가능하도록 조절한다.
캡핑층 상에 예를 들어 니켈(Ni)과 같은 금속 촉매 입자를 스퍼터 방식, 이온 주입 방식 또는 플라즈마 방식 등을 이용하여 형성한 후, 열 처리를 통하여 비정질 실리콘을 결정화시킨다. 이러한 열처리는 도가니(furnace)에서 장시간 가열하여 수행할 수도 있고, 급속 열처리(rapid thermal annealing:RTA)에 의해서도 이루어질 수 있다. 상기 열 처리에 의해 금속 촉매는 캡핑층을 통과하여 비정질 실리콘으로 확산되고, 확산된 금속 촉매는 비정질 실리콘층에서 시드를 형성한다. 비정질 실리콘은 이러한 시드로부터 성장하여 이웃하는 결정립(grain)과 만나게 되 어 결정립 경계(grain boundary)를 형성하며 완전히 결정화된다.
위와 같은 SGS방식으로 형성된 다결정 실리콘은 시드 및 결정립 경계의 개수를 조절하여 박막 트랜지스터의 특성을 제어할 수 있으며, 전자이동도가 향상된다.
결정화 이후에는 에칭에 의하여 캡핑층 및 남아있는 금속 촉매가 제거되고, 캡핑층이 제거된 제 1 게이트 전극(12) 상에는 SiO2, SiNx 등으로 형성되는 제 1 절연막(13)이 구비된다. 그리고, 결정화된 다결정 실리콘을 전극으로 사용하기 위하여 N형 또는 P형 불순물을 도핑한다.
제 1 절연막(13) 상에는 소정 패턴의 반도체층(14)이 형성된다. 반도체층(14)은 비정질 실리콘 또는 다결정 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있고 소스 영역, 드레인 영역 및 채널 영역을 포함한다. 다결정 실리콘은 상술한 바와 같이 비정질 실리콘을 전술한 방법으로 결정화함으로써 형성될 수 있다.
반도체층(14)의 상부에는 SiO2, SiNx 등으로 형성되는 제 2 절연막(15)이 형성되고, 제 2 절연막(15) 상부의 소정 영역에는 제 2 게이트 전극(16)이 형성된다.
이때, 제 2 게이트 전극(16)은 MoW, Al/Cu 등과 같은 금속 물질로 이루어진다.
제 2 게이트 전극(16)의 상부로는 제 3 절연막(17)이 형성되고, 비어홀(via hole)(18)을 통해 소스 전극/드레인 전극(19)이 각각 반도체층(14)의 소스 및 드레인 영역에 접하도록 형성된다. 이렇게 형성된 박막 트랜지스터는 패시베이션막(미 도시)으로 덮여 보호된다.
패시베이션막(미도시)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다. 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함되도록 할 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함되도록 할 수 있다. 또한, 패시베이션막(미도시)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
상술한 것과 같이, 본 실시예에 의한 박막 트랜지스터 소자는, 반도체층(14)의 상하에 금속 게이트 전극(16)과 다결정 실리콘으로 구성된 게이트 전극(12)을 구비함으로써, 짧은 시간에 게이트 전류가 증가하여 박막 트랜지스터의 동작 속도를 향상시킨다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 관한 변형예에 관하여 설명한다. 이하에서는 본 발명의 일 실시예와 상이한 점을 중심으로 설명한다.
도 2를 참조하면, 본 변형예에 따른 박막 트랜지스터 소자는 기판(20), 버퍼층(21), 제 1 게이트 전극(22), 제 1 절연막(23), 반도체층(24), 제 2 절연막(25), 제 2 게이트 전극(26), 제 3 절연막(27)과 소스 및 드레인 전극(29)을 구비한다.
본 변형예의 박막 트랜지스터는 전술한 실시예의 박막 트랜지스터와 제 1 게이트 전극(22) 및 제 2 게이트 전극(26)을 구성하는 물질의 순서가 상이하다.
다시 말해, 본 변형예에서는 기판(20)상에 버퍼층(21)이 형성되고, 버퍼층(21) 상에 MoW, Al/Cu 등과 같은 금속 물질로 이루어진 제 1 게이트 전극(22)이 먼저 형성된다.
제 1 게이트 전극(22) 상에는 제 1 절연막(23), 반도체층(24), 제 2 절연막(25)이 순차적으로 형성되고, 제 2 절연막(25) 상에 제 2 게이트 전극(26)을 형성하기 위하여 비정질 실리콘이 적층된다.
이 비정질 실리콘은 고상 결정화(solid phase crystallinzation; SPC)법, FERTA(Field Enhenced Rapid Thermal Annealing)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속 측면 고상화(sequential lateral solidification; SLS)법, 금속 유도 결정화(metal induced crystallization; MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization; MILC)법, SGS(super grain silicon) 방법 등 다양한 방법으로 형성될 수 있으나 본 실시예에서는 SGS 방법에 의하여 비정질 실리콘을 결정화하였다.
SGS 방법에 의하여 비정질 실리콘이 다결정 실리콘으로 결정화되는 과정은 전술한 실시예에 기재된 바와 같다.
위와 같은 SGS방식으로 형성된 다결정 실리콘은 시드 및 결정립 경계의 개수를 조절하여 박막 트랜지스터의 특성을 제어할 수 있으며, 전자이동도가 향상된다. 그리고, 결정화 이후에는 에칭에 의하여 캡핑층 및 남아있는 금속 촉매가 제거되고, 캡핑층이 제거된 제 2 게이트 전극(26) 상에는 제 3 절연막(27)이 형성되고, 비어홀(28)을 통해 소스 전극 및 드레인 전극(29)이 각각 반도체층(24)의 소스 및 드레인 영역에 접하도록 형성된다. 이렇게 형성된 박막 트랜지스터는 패시베이션막(미도시)으로 덮여 보호된다.
상술한 것과 같이, 본 변형예에 의한 박막 트랜지스터 소자는, 반도체층의 상하에 다결정 실리콘으로 구성된 게이트 전극(26)과 금속 게이트 전극(22)을 구비함으로써, 짧은 시간에 게이트 전류가 증가하여 박막 트랜지스터의 동작 속도를 향상시킨다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 관하여 설명한다.
도 3을 참조하면, 본 실시예에 따른 유기 발광 디스플레이 장치는 복수개의 단위 화소를 갖는 화소 영역(P)과 이들 화소를 구동하기 위한 구동회로를 갖는 주변 회로 영역(C)을 구비한다.
주변 회로 영역(C)은 기판(30), 버퍼층(31), 제 1 게이트 전극(32), 제 1 절연막(33), 제 1 반도체층(34), 제 2 절연막(36), 제 2 게이트 전극(37), 제 3 절연막(39) 및 제 1 소스/드레인 전극(41)을 구비한다.
화소 영역(P)은 기판(30), 버퍼층(31), 제 1 절연막(33), 제 2 반도체층(35), 제 2 절연막(36), 제 3 게이트 전극(38), 제 3 절연막(39) 및 제 2 소스/드레인 전극(43), 애노드 전극(45), 화소정의막(46), 유기발광층(47) 및 캐소드 전극(48)을 구비한다.
기판(10)은 화상이 기판으로 구현되는 배면 발광형인 경우에는 투명한 유리 재질이나 투명한 플라스틱 재로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 전면 발광형인 경우에는 기판은 반드시 투명한 재질로 형성할 필요는 없다.
기판(10)의 상면에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(11)을 형성할 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등으로 형성할 수 있다.
버퍼층(11) 상의 주변 회로 영역(C)의 소정 위치에 전술한 도 1에 도시된 것과 같은 박막 트랜지스터가 구비된다. 즉, 버퍼층(11) 상에 제 1 게이트 전극(32)을 화학기상증착(chemical vapour deposition: CVD) 방법 등을 사용하여 비정질 실리콘(amorphous silicon)층을 형성한 후, 전술한 SGS(super grain silicon) 방법으로 다결정 실리콘으로 결정화한다.
위와 같은 SGS방식으로 형성된 다결정 실리콘은 시드 및 결정립 경계의 개수를 조절하여 박막 트랜지스터의 특성을 제어할 수 있으며, 전자이동도가 향상된다.
결정화 이후에는 에칭에 의하여 캡핑층 및 남아있는 금속 촉매가 제거되고, 캡핑층이 제거된 제 1 게이트 전극(32) 상에는 SiO2, SiNx 등으로 형성되는 제 1 절연막(33)이 구비된다. 그리고, 결정화된 다결정 실리콘을 전극으로 사용하기 위하여 N형 또는 P형 불순물을 도핑한다.
제 1 절연막(13) 상의 주변 회로 영역(C)과 화소 영역(P)에는 소정 패턴의 반도체층(34)(35)이 각각 형성된다.
주변 회로 영역(C)에 형성되는 제 1 반도체층(34)은 제 1 게이트 전극(32)에 대응하는 위치에 형성되며, 제 1 게이트 전극(32)보다 넓은 폭으로 형성된다. 한편, 화소 영역(C)의 제 1 절연막(13) 상에는 제 2 반도체층(35)이 형성된다.
제 1 및 제 2 반도체층(34, 35)은 비정질 실리콘 또는 다결정 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있고 소스 영역, 드레인 영역 및 채널 영역을 포함한다.
이들 반도체층들(34, 35)의 상부에는 SiO2, SiNx 등으로 형성되는 제 2 절연막(36)이 형성된다.
주변 회로 영역(C)이 경우 제 2 절연막(36) 상부의 소정 영역으로서, 제 1 반도체층(34)에 대응하는 위치에 제 2 게이트 전극(37)이 형성되고, 화소 영역(P)의 경우에는 제 2 반도체층(35)이 대응하는 위치에 제 3 게이트 전극(38)이 형성된다. 이때, 제 2 및 제 3 게이트 전극(37, 38)은 MoW, Al/Cu 등과 같은 금속 물질로 이루어진다.
물론 본 실시예에서는 주변 회로 영역(C)에 형성되는 제 1 게이트 전극(32)은 다결정 실리콘으로 구성되고 제 2 게이트 전극(37)은 금속으로 구성되지만, 도 2에 도시된 박막 트랜지스터와 같이 제 1 게이트 전극(32)이 금속으로 이루어지고 제 2 게이트 전극(37)은 다결정 실리콘으로 구성되는 경우도 가능함은 물론이다.
제 2 및 제 3 게이트 전극(37, 38)의 상부로는 제 3 절연막(39)이 형성되고, 제 1 비어홀(via hole)(40)을 통하여 제 1 소스 전극/드레인 전극(41)은 각각 제 1 반도체층(34)의 소스 및 드레인 영역에 접하도록 형성되며, 제 2 비어홀(via hole)(42)을 통하여 제 2 소스 전극/드레인 전극(43)은 각각 제 2 반도체층(35)의 소스 및 드레인 영역에 접하도록 형성된다.
위와 같이 형성된 박막 트랜지스터는 패시베이션막(44)으로 덮여 보호되며, 전술한 바와 같이 무기 절연막 및/또는 유기 절연막을 사용하거나 이들의 복합 적층체로 형성될 수 있다.
화소 영역(C)의 패시베이션(44) 상에는 유기 발광 소자의 애노우드 전극이 되는 제 1 전극(45)이 형성되고, 이를 덮도록 절연물로 화소 정의막(46)(pixel define layer)이 형성된다.
이 화소 정의막(46)에 소정의 개구부를 형성한 후, 이 개구부로 한정된 영역 내에 유기 발광 소자의 유기 발광층(47)이 형성된다. 그리고, 전체 화소들을 모두 덮도록 유기 발광 소자의 캐소오드 전극이 되는 제2 전극(48)이 형성된다. 물론 제1 전극(45)과 제2 전극(48)의 극성은 서로 반대로 바뀌어도 무방하다.
유기 발광 소자는 전류의 흐름에 따라 빛을 발광하여 화상을 표시하는 것으로 박막 트랜지스터의 제 2 소스 또는 드레인 전극(43)에 콘택홀을 통하여 전기적으로 연결된 제 1 전극(45), 유기 발광층(47) 및 제 2 전극(48)을 포함한다.
기판(30)의 방향으로 화상이 구현되는 배면 발광형(bottom emission type)일 경우, 제 1 전극(45)은 투명 전극이 되고, 제 2 전극(48)은 반사 전극이 될 수 있다. 이때, 제 1 전극(45)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등으로 형성되고, 제 2 전극(48)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등으로 형성될 수 있다.
제 2 전극(48)의 방향으로 화상을 구현하는 전면 발광형(top emission type)의 유기 발광 소자일 경우, 제 1 전극(45)은 반사 전극으로 구비될 수 있고, 제 2 전극(48)은 투명 전극으로 구비될 수 있다. 이때, 제1 전극(31)이 되는 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 형성하여 이루어질 수 있다. 그리고, 제2 전극(43)이 되는 투명 전극은, 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물을 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.
또한, 양면 발광형의 경우, 제 1 전극(45)과 제 2 전극(48) 모두를 투명 전극으로 형성할 수 있다.
제 1 전극(45)과 제 2 전극(48)의 사이에 개재된 유기 발광층(47)은 제 1 전극(45)과 제 2 전극(48)의 전기적 구동에 의해 발광한다. 유기 발광층(47)은 저분자 또는 고분자 유기물을 사용할 수 있다.
유기 발광층(47)이 저분자 유기물로 형성되는 경우 유기 발광층(47)을 중심으로 제 1 전극(45)의 방향으로 홀 수송층 및 홀 주입층 등이 적층되고, 제 2 전극(48) 방향으로 전자 수송층 및 전자 주입층 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성된 고분자 유기층의 경우에는 유기 발광층(47)을 중심으로 제 1 전극(45)의 방향으로 홀 수송층(Hole Transport Layer: HTL)만이 포함될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 제1 전극(31) 상부에 형성되며, 고분자 유기 발광층(32)은 PPV, Soluble PPV's, Cyano-PPV, 폴리플루오렌(Polyfluorene) 등을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
물론, 도시되어 있지는 않지만, 유기 발광 소자 상에는 유기 발광 소자를 봉지하는 글라스와 같은 밀봉 부재가 형성될 수 있으며, 외부의 수분이나 산소를 흡수하는 흡습제가 더 구비될 수 있다.
상술한 것과 같이, 본 실시예에 의한 유기 발광 디스플레이 장치는 주변 회로 영역(C)에 형성된 박막 트랜지스터 소자가, 제 1 반도체층(34)의 상하에 금속 게이트 전극(32)과 다결정 실리콘으로 구성된 게이트 전극(37)을 구비하기 때문에, 짧은 시간에 게이트 전류가 증가하여 박막 트랜지스터의 동작 속도가 향상되고, 이 박막 트랜지스터 소자에 전기적으로 연결된 화소 영역의 단위 화소에 더욱 빠른 데이터 신호를 공급할 수 있다.
도 4를 참고하여, 본 발명의 또 다른 실시예에 관하여 설명한다. 이하, 전술한 실시예와 상이한 점을 중심으로 설명하며, 동일한 참조 번호는 동일한 부재를 나타내는 것이다.
도 4을 참조하면, 본 실시예에 따른 유기 발광 디스플레이 장치는 주변 회로 영역(C)에 기판(50), 버퍼층(51), 제 1 게이트 전극(52), 제 1 절연막(54), 제 1 반도체층(55), 제 2 절연막(57), 제 2 게이트 전극(58), 제 3 절연막(60) 및 제 1 소스/드레인 전극(62)이 구비되고, 화소 영역(P)에 기판(50), 버퍼층(51), 제 3 게이트 전극(53), 제 1 절연막(54), 제 2 반도체층(56), 제 2 절연막(57), 제 4 게이트 전극(59), 제 3 절연막(60) 및 제 2 소스/드레인 전극(64) 및 유기 발광 소자가 구비된다.
본 실시예에서는 주변 회로 영역(C) 뿐만 아니라 화소 영역(P)에도 이중 게이트 전극을 가지는 박막 트랜지스터 소자가 구비된다.
먼저 기판(50)상에 SiO2 및/또는 SiNx 등으로 버퍼층(51)을 형성한다. 버퍼층(51)을 형성한 후, 주변 회로 영역(C)의 제 1 게이트 전극(52)과 화소 영역(P)의 제 3 게이트 전극(53)을 동시에 형성한다. 이를 상세히 설명하면 버퍼층(51) 상에 먼저 비정질 실리콘층을 화학기상증착(chemical vapour deposition: CVD) 방법 등을 사용하여 적층한다. 이 비정질 실리콘은 전술한 대로 다양한 방법으로 결정화 할 수 있으나, 본 실시예에서는 SGS(super grain silicon) 방법으로 다결정 실리콘으로 결정화한다.
결정화 이후에는 에칭에 의하여 캡핑층 및 남아있는 금속 촉매가 제거되고, 캡핑층이 제거된 제 1 게이트 전극(32) 및 제 2 게이트 전극(53) 상에는 SiO2, SiNx 등으로 형성되는 제 1 절연막(33)이 구비된다. 그리고, 결정화된 다결정 실리콘을 전극으로 사용하기 위하여 N형 또는 P형 불순물을 도핑한다.
제 1 절연막(54) 상의 주변 회로 영역(C)과 화소 영역(P)에는 소정 패턴의 반도체층(55)(56)이 각각 형성된다.
이들 반도체층들(55, 56)은 제 1 게이트 전극(52) 및 제 2 게이트 전극(53)에 대응하는 위치에 형성되며, 각각 이들 게이트 전극들(52, 53)보다 넓은 폭으로 형성된다.
제 1 및 제 2 반도체층(55, 56)은 비정질 실리콘 또는 다결정 실리콘과 같은 무기 반도체나 유기 반도체로 형성될 수 있고 소스 영역, 드레인 영역 및 채널 영역을 포함한다.
이들 반도체층들(55,56)의 상부에는 SiO2, SiNx 등으로 형성되는 제 2 절연막(57)이 형성된다.
제 2 절연막(57) 상에는 제 1 및 제 2 반도체층(55, 56)과, 제 1 및 제 2 게이트 전극(52, 53)에 대응하는 위치에 각각 제 3 게이트 전극(58) 및 제 4 게이트 전극(59)이 형성된다. 이들 제 3 게이트 전극(58) 및 제 4 게이트 전극(59)은 주변 회로 영역(C)과 화소 영역(P)에 동시에 형성된다. 이때, 제 2 및 제 3 게이트 전극(37, 38)은 MoW, Al/Cu 등과 같은 금속 물질로 이루어진다.
물론 본 실시예에서는 박막 트랜지스터의 하부에 형성된 제 1 게이트 전극(52) 및 제 2 게이트 전극(53)은 다결정 실리콘으로 구성되고, 박막 트랜지스터의 상부에 형성된 제 3 게이트 전극(58) 및 제 4 게이트 전극(59)은 금속으로 구성 되지만, 그 반대의 경우도 가능함은 물론이다.
제 3 및 제 4 게이트 전극(58,59)의 상부로는 제 3 절연막(60)이 형성되고, 제 1 비어홀(via hole)(61)을 통하여 제 1 소스 전극/드레인 전극(62)은 각각 제 1 반도체층(55)의 소스 및 드레인 영역에 접하도록 형성되며, 제 2 비어홀(via hole)(63)을 통하여 제 2 소스 전극/드레인 전극(64)은 각각 제 2 반도체층(56)의 소스 및 드레인 영역에 접하도록 형성된다.
위와 같이 형성된 박막 트랜지스터는 패시베이션막(65)으로 덮여 보호되며, 전술한 바와 같이 무기 절연막 및/또는 유기 절연막을 사용하거나 이들의 복합 적층체로 형성될 수 있다.
화소 영역(C)의 패시베이션(44) 상에는 유기 발광 소자의 애노우드 전극이 되는 제 1 전극(45)이 형성되고, 이를 덮도록 절연물로 화소 정의막(46)(pixel define layer)이 형성된다. 이러한 유기 발광 소자는 전술한 실시예와 구조 및 작용이 동일하므로 상세한 설명은 생략한다.
상술한 것과 같이, 본 실시예에 의한 유기 발광 디스플레이 장치는 주변 회로 영역(C) 및 화소 영역(P)에 형성된 박막 트랜지스터 소자가, 제 1 및 제 2 반도체층(55, 56)의 상하에 금속 게이트 전극(58, 59)과 다결정 실리콘으로 구성된 게이트 전극(52, 53)을 구비하기 때문에, 짧은 시간에 게이트 전류가 증가하여 박막 트랜지스터의 동작 속도가 향상되고, 화소 영역(P)의 단위 화소의 구동뿐만 아니라 이들에 공급하는 데이터 신호를 더욱 빠른 속도로 공급할 수 있다.
본 발명에 의한 박막 트랜지스터 및 이를 포함한 평판 디스플레이 장치는 다음과 같은 효과를 나타낸다.
첫째, 이중 게이트 전극을 구비함으로써 박막 트랜지스터의 동작속도를 향상시킬 수 있다.
둘째, 다결정 실리콘을 게이트 전극으로 사용함으로써 박막 트랜지스터의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
셌째, 상기와 같은 박막 트랜지스터를 평판 디스플레이 장치의 주변회로부에 사용함으로써 평판 디스플레이 장치의 동작속도를 향상시킬 수 있다.
도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (12)
- 기판;상기 기판상에 배치된 제 1 게이트 전극;상기 제 1 게이트 전극 상에 형성된 제 1 절연막;상기 제 1 게이트 절연막 상에 형성된 반도체층;상기 반도체층 상에 형성된 제 2 절연막; 및상기 제 2 절연막 상에 형성된 제 2 게이트 전극을 구비하고,상기 제 1 게이트 전극은 다결정 실리콘을 포함하고, 상기 제 2 게이트 전극은 금속을 포함하는 박막 트랜지스터 소자.
- 기판;상기 기판상에 배치된 제 1 게이트 전극;상기 제 1 게이트 전극 상에 형성된 제 1 절연막;상기 제 1 게이트 절연막 상에 형성된 반도체층;상기 반도체층 상에 형성된 제 2 절연막; 및상기 제 2 절연막 상에 형성된 제 2 게이트 전극을 구비하고,상기 제 1 게이트 전극은 금속을 포함하고, 상기 제 2 게이트 전극은 다결정 실리콘을 포함하는 박막 트랜지스터 소자.
- 제 1항 또는 제 2항에 있어서,상기 기판과 상기 제 1 절연막 사이에 버퍼층을 더 구비하는 박막 트랜지스터 소자.
- 제 1 항 또는 제 2항에 있어서,상기 제 2 절연막 상에 배치되며, 비어홀을 통하여 상기 반도체층과 연결된 소스 및 드레인 전극을 더 구비하고,상기 제 2 절연막과 상기 소스 및 드레인 전극 사이에 제 3 절연막을 더 구비하는 박막 트랜지스터 소자.
- 제 4항에 있어서,상기 제 3 절연막 상에 패시베이션막을 더 구비하는 박막 트랜지스터 소자.
- 복수개의 단위 화소를 갖는 화소 영역과 상기 화소 영역의 주변부에 배치되어 상기 복수개의 단위 화소를 구동하기 위한 구동회로를 갖는 주변 회로 영역을 구비하는 평판 디스플레이 장치에 있어서,상기 주변 회로 영역에 제 1항 또는 제 2항의 박막 트랜지스터 소자를 구비하는 평판 디스플레이 장치.
- 복수개의 단위 화소를 갖는 화소 영역과 상기 화소 영역의 주변부에 배치되 어 상기 복수개의 단위 화소를 구동하기 위한 구동회로를 갖는 주변 회로영역을 구비하는 평판 디스플레이 장치에 있어서,상기 주변 회로 영역 및 상기 화소 영역에 제 1항 또는 2항의 박막 트랜지스터 소자를 구비하는 평판 디스플레이 장치.
- 제 6항 또는 7항에 있어서,상기 기판과 상기 제 1 절연막 사이에 버퍼층이 더 구비된 평판 디스플레이 장치.
- 제 6항 또는 7항에 있어서,상기 제 2 절연막 상에 배치되며, 비어홀을 통하여 상기 반도체층과 연결된 소스 및 드레인 전극을 더 구비하고,상기 제 2 절연막과 상기 소스 및 드레인 전극 사이에 제 3 절연막을 더 구비한 평판 디스플레이 장치.
- 제 9항에 있어서,상기 제 3 절연막 상에 패시베이션막을 더 구비하는 평판 디스플레이 장치.
- 제 7 항 또는 8항에 있어서,상기 평판 디스플레이 장치는 액정 디스플레이 장치인 평판 디스플레이 장 치.
- 제 7항 또는 8항에 있어서,상기 평판 디스플레이 장치는 유기 발광 디스플레이 장치인 평판 디스플레이 장치.
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2007
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