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KR100864884B1 - 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 Download PDF

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KR100864884B1
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Abstract

본 발명은 반도체층에 잔존하는 금속 촉매의 양을 감소시켜 누설 전류 특성 및 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하는 제 1 반도체층; 상기 제 1 반도체층의 일정 영역을 개구시키는 제 2 반도체층; 상기 제1 및 제2반도체층과 연결되는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 기판 상에 위치하는 게이트 절연막; 및 상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층의 개구된 일정 영역에 대응되게 위치하는 게이트 전극을 포함하는 것을 특징으로 한다.
Figure R1020060136781
금속 촉매, SGS 결정화법

Description

박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치{Thin film transistor, fabricating for the same and organic light emitting diode device display comprising the same}
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 결정화 공정의 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 박막트랜지스터의 제조공정을 나타낸 단면도이다.
도 3은 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 버퍼층
190 : 제 1 반도체층 200 : 제 2 반도체층
210a, 210b : 소스/드레인 전극
220 : 게이트 절연막 230 : 게이트 전극
240 : 평탄화막 250 : 제 1 전극
260 : 화소정의막 270 : 유기막층
280 : 제 2 전극
본 발명은 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것으로, 보다 상세하게는 반도체층에 잔존하는 금속 촉매의 양을 감소시켜 누설 전류 특성 및 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 표시 장치(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization : SPC), 엑시머 레이저 결정화법(Excimer Laser Annealing : ELA), 금속 유도 결정화법(Metal Induced Crystallization : MIC) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization : MILC) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온 도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
상기와 같은 금속 촉매의 오염 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(공개 특허 2003-0060403)이 개발되었다. 상기의 방법은 기판 상에 비정질 실리콘층 및 덮개층을 증착하고 그 위에 금속 촉매층을 형성시킨 다음, 상기 기판을 열처리 혹은 레이저를 이용한 열처리 공정으로 상기 금속 촉매를 덮개층을 통해서 비정질 실리콘층으로 확산시켜 시드(seed)를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요 이상의 금속 오염을 막을 수 있다는 장점이 있으나, 여전히 다결정 실리콘층 내부에 금속 촉매층이 다량 존재하는 문제점이 있다.
따라서 금속 촉매를 이용하여 비정질 실리콘층을 결정화하고 난 후에는 상기 금속 촉매를 제거하기 위한 게터링(gettering) 공정이 행해진다. 일반적인 게터링 공정은 인 또는 희가스(noble gas) 등의 불순물을 이용하거나, 다결정 실리콘층 상에 비정질 실리콘층을 형성하는 방법 등을 이용하여 행하여진다. 그러나 상기 방법들을 이용하는 경우에도 다결정 실리콘층 내부의 금속 촉매의 제거 효과가 크게 개선되지 아니하여 여전히 누설 전류가 큰 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 금속 촉매를 이용하여 결정화된 반도체층에 있어서, 상기 반도체층 내에 잔존하는 금속 촉매를 게터링하여 상기 반도체층에 잔존하는 금속 촉매의 양을 감소시켜 전기적 특성이 우수 한 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명의 상기 목적은,
기판;
상기 기판 상에 위치하는 제 1 반도체층;
상기 제 1 반도체층의 일정 영역을 개구시키는 제 2 반도체층;
상기 제1 및 제2반도체층과 연결되는 소스/드레인 전극;
상기 소스/드레인 전극을 포함하는 기판 상에 위치하는 게이트 절연막; 및
상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층의 개구된 일정 영역에 대응되게 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은,
기판을 준비하고,
상기 기판 상에 제1비정질 실리콘층을 형성하며,
상기 제1비정질 실리콘층을 금속 촉매를 이용하여 제1다결정 실리콘층으로 결정화하고,
상기 제1다결정 실리콘층 상에 제2비정질 실리콘층을 형성하고,
상기 제2비정질 실리콘층에 불순물을 주입하며,
상기 기판을 열처리하여 상기 제1다결정 실리콘층에 잔류하는 금속 촉매를 제거함과 동시에 제2비정질 실리콘층을 제2다결정 실리콘층으로 결정화하고,
상기 제1 및 제2다결정 실리콘층을 패터닝하여 제 1 반도체층 및 제 2 반도체층을 형성하고,
상기 제 1 및 제 2 반도체층과 연결되는 소스/드레인 전극을 형성하고,
상기 기판 전면에 게이트 절연막을 형성하고,
상기 제 1 반도체층의 일정 영역에 대응되게 게이트 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 의해 달성된다.
또한, 본 발명의 상기 목적은,
기판;
상기 기판 상에 위치하는 제 1 반도체층;
상기 제 1 반도체층의 일정 영역을 개구시키는 제 2 반도체층;
상기 제1 및 제2반도체층과 연결되는 소스/드레인 전극;
상기 소스/드레인 전극을 포함하는 기판 상에 위치하는 게이트 절연막; 및
상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층의 개구된 일정 영역에 대응되게 위치하는 게이트 전극;
상기 소스/드레인 전극과 연결되는 제 1 전극; 및
상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의하여 명확하게 이해될 것이다. 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예>
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 상기 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 제1비정질 실리콘층(120)을 형성한다. 이때 상기 제1비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 제1비정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 제1비정질 실리콘층(120)을 제1다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal induced Crystallization)법, MILC(Metal Induced lateral Crystallization)법 또는 SGS(Super Grained Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 제1비정질 실리콘층을 제1다결정 실리콘층으로 결정화한다.
상기 MIC법은 니켈(Ni), 팔라듐(Pd), 알루미늄(Al) 등의 금속 촉매를 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 상기 MILC 법은 금속 촉매와 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 실리콘의 결정화를 유도하는 방법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 방법이다.
본 발명의 실시 예에서는 SGS 결정화법으로 다결정 실리콘층을 형성하는 것을 하기에서 설명한다.
도 1b는 상기 제1비정질 실리콘층 상에 캡핑층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 제1비정질 실리콘(120) 상에 캡핑층(130)을 형성한다. 이때, 상기 캡핑층(130)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(130)의 두께는 1 내지 2000Å으로 형성한다.
이어서, 상기 캡핑층(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 캡핑층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
이때, 일반적으로 금속 유도 결정화법 또는 금속 유도 측면 결정화법에서 금속 촉매의 두께 또는 밀도를 조심스럽게 조절해야 하는데, 이는 결정화 이후, 상기 금속 촉매가 다결정 실리콘층의 표면에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 문제를 야기하기 때문이다. 그러나, 본 발명에서는 상기 금속 촉매층의 두께 또는 밀도를 정밀하게 제어할 필요없이 두껍게 형성하여도 무방하다. 이는 상기 캡핑층(130)이 확산하는 금속 촉매를 제어하여 미량의 금속 촉매만이 비정질 실리콘층으로 확산하여 결정화에 기여하게 되고, 대부분의 금속 촉매는 상기 캡핑층(130)을 통과하기 어려워 결정화에 기여하지 못하게 된다.
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 제1비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 버퍼층(110), 제1비정질 실리콘층(120), 캡핑층(130) 및 금속 촉매층(140)이 형성된 기판(100)을 열처리(150)하여 금속 촉매층(140)의 금속 촉매 중 일부를 제1비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 열처리(150)에 의해 캡핑층(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 제1비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 캡핑층(130)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(130)의 확산 저지 능력에 의해 제1비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정되어 지는데, 상기 캡핑층(130)의 확산 저지 능력은 상기 캡핑층(130)의 두께와 밀접한 관계가 있다. 즉, 캡핑층(130)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(150) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 제1비정질 실리콘층이 제1다결정 실리콘층 으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(130)을 통과하여 제1비정질 실리콘층(120)의 표면에 확산한 금속 촉매(140b)들에 의해 상기 제1비정질 실리콘층(120)이 제1다결정 실리콘층(160)으로 결정화된다. 즉, 확산한 금속 촉매(140b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
이때, 본 발명에 따른 결정화법은 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킨 후, 상기 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 방법을 이용하는데, 이를 SGS(Super Grained Silicon) 결정화법이라 한다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양, 즉, 상기 결정화에 기여하는 금속 촉매(106b)의 양을 조절함으로써, 다결정 실리콘층(160)의 결정립 크기를 조절할 수 있다.
한편, 도 1d에서는 캡핑층(130)과 금속 촉매층(140)을 제거하지 않고 열처리(150) 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(130)과 금속 촉매층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
다음, 도 2a 내지 도 2e는 본 발명의 실시 예에 따른 박막트랜지스터의 제조공정을 나타낸 단면도이다.
도 2a를 참조하면, 상기 제1다결정 실리콘층(160) 상에 제2비정질 실리콘층(170)을 형성한다. 상기 제2비정질 실리콘층(170)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다.
이어, 상기 제2비정질 실리콘층(170)에 불순물(175) 이온을 주입한다. 상기 불순물(175) 이온으로는 p형 불순물 또는 n형 불순물을 이용하여 박막트랜지스터를 형성할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 군에서 선택할 수 있다.
다음, 도 2b를 참조하면, 상기 제1다결정 실리콘층(160)에 잔류하고 있는 금속 촉매(Ni 등)를 제거하기 위하여 열처리(180) 공정을 수행한다. 상기 열처리(180)는 500 내지 993℃의 온도 범위에서 실시하고, 30초 이상 10시간 이하의 시간 동안 가열하는 것이 바람직하다. 이는 상기 열처리(180) 온도를 500℃ 이하로 하는 경우에는 상기 제1다결정 실리콘층(160)의 금속 촉매(Ni 등)의 확산이 일어나지 않아 금속 촉매가 제거되기 어렵고, 상기 열처리(180) 온도를 993℃ 이상으로 하는 경우에는 니켈의 공융점(eutectic point)이 993℃ 이므로 993℃ 이하에서 니켈이 고체 상태로 존재할 수 있기 때문이고, 또한 고온으로 인해 기판(100)이 변형되는 것을 방지하기 위함이다.
또한, 상기 열처리(180) 시간을 30초 미만으로 하는 경우에는 제1다결정 실리콘층(160)의 금속 촉매(Ni 등)가 충분히 제거되기 어렵고, 상기 열처리(180) 시 간이 10시간을 초과로 하는 경우에는 장시간의 열처리에 따른 기판(100)의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다.
따라서, 상기 열처리(180) 공정에 의해 상기 제1다결정 실리콘층(160)에 잔류하는 금속 촉매(Ni 등)(140b)가 상기 제2비정질 실리콘층(170)이 형성된 부분으로 확산될 경우 침전되어 더 이상 확산되지 않는다. 이것은 금속 촉매(Ni 등)는 다결정 실리콘 내에 존재하는 것보다 비정질 실리콘 내에 존재하는 것이 안정하므로, 다결정 실리콘 내의 금속 촉매(Ni 등)는 비정질 실리콘으로 쉽게 이동하기 때문이다.
여기서, 상기 열처리(180) 공정에 따라 금속 촉매(Ni 등)는 상기 제2비정질 실리콘층(170)으로 확산되면서, 상기 금속 촉매에 의해 상기 제2비정질 실리콘층(170)은 제2다결정 실리콘층으로 결정화되게 된다.
따라서, 이러한 원리로 추후 제 1 반도체층의 채널 영역으로 작용하게 될 제1다결정 실리콘층(160)에 잔류하는 금속 촉매를 제거하여 제 1 반도체층의 채널 영역에 잔류하는 금속 촉매는 0 초과 내지 1*e15/㎤ 미만으로 전기적 특성이 우수한 박막트랜지스터를 형성할 수 있다.
이어서, 도 2c를 참조하면, 상기 제1다결정 실리콘층(160) 및 제2다결정 실리콘층을 패터닝하여, 제 1 반도체층(190) 및 제 2 반도체층(200)을 형성한다.
이어, 도 2d를 참조하면, 상기 기판(100) 전면에 소스/드레인 전극 물질을 증착하고 이를 패터닝하여 소스/드레인 전극(210a, 210b)을 형성한다. 따라서, 상기 소스/드레인 전극(210a, 210b)는 제 1 반도체층(190) 및 제 2 반도체층(200)과 전기적으로 연결되게 된다.
여기서, 상기 소스/드레인 전극(210a, 210b)은 몰리브덴(Mo), 텅스텐(W), 몰리브덴-텅스텐(MoW) 및 알루미늄(Al)으로 이루어진 군에서 선택된 어느 하나로 형성될 수 있다.
다음, 도 2e를 참조하면, 상기 기판(100) 전면에 하부 구조물들을 절연시키는 게이트 절연막(220)을 형성한다. 상기 게이트 절연막(220)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성될 수 있다.
이어, 상기 기판(100) 전면에 게이트 전극 물질을 증착하고, 이를 패터닝하여 게이트 전극(230)을 형성한다. 상기 게이트 전극(230)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다. 따라서, 상기 제 2 반도체층(200) 및 상기 제 2 반도체층(200) 하부에 위치한 제 1 반도체층(190) 영역은 소스/드레인 영역(191,193)이고, 상기 게이트 전극(230) 하부의 제 1 반도체층(190) 영역은 채널 영역(192)으로 작용할 수 있게 된다.
본 발명의 일 실시 예에서는 반도체층 상에 소스/드레인 전극이 위치하고, 소스/드레인 전극 상에 게이트 절연막 및 게이트 전극이 위치하는 구조의 박막트랜지스터를 예로 들었지만, 이와는 달리, 반도체층 상에 게이트 절연막, 게이트 전극, 층간 절연막 및 소스/드레인 전극이 순차적으로 형성되어 있는 구조의 박막트 랜지스터 또는 본 발명이 기술적 사상이 저해되지 않는 범위 내에서의 박막트랜지스터의 구조들에서도 적용가능하다.
따라서, 상기와 같이, 본 발명의 일 실시 예에 따른 박막트랜지스터를 완성한다.
상기와 같이, 금속 촉매를 이용하여 결정화 공정을 거친 다결정 실리콘층 상에 비정질 실리콘층을 형성하여 상기 다결정 실리콘층 내에 잔류하는 금속 촉매를 제거함으로써, 반도체층의 누설 전류 특성 및 박막트랜지스터의 전기적 특성을 향상시킬 수 있는 박막트랜지스터를 제공할 수 있는 이점이 있다.
이어서, 도 3은 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
도 3을 참조하면, 상기 기판(100) 전면에 평탄화막(240)을 형성한다. 상기 평탄화막(240)은 유기막 또는 무기막으로 형성하거나 이들의 복합막으로 형성할 수 있다. 상기 평탄화막(240)을 무기막으로 형성하는 경우는 SOG(spin on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다.
이때, 상기 평탄화막(240)을 식각하여 상기 소오스/드레인 전극(210a, 210b) 중 어느 하나를 노출시키는 비어홀을 형성하고, 상기 소오스/드레인 전극(210a, 210b) 중 어느 하나와 연결되는 제 1 전극(250)을 형성한다. 상기 제 1 전극(250)은 상기 비아홀의 바닥에 위치하여 상기 노출된 소오스/드레인 전극(210a, 210b) 중 어느 하나에 접하고, 상기 평탄화막(240) 상으로 연장된다. 상기 제 1 전 극(250)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있다.
이어서, 상기 제 1 전극(250)을 포함한 기판(100) 전면에 화소정의막(260)을 형성하되, 상기 제 1 전극(250)이 위치한 비아홀을 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 화소정의막(260)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(260)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막(260)은 유동성(flowability)이 뛰어나므로 상기 기판 전체에 평탄하게 형성할 수 있다.
이때, 상기 화소정의막(260)을 식각하여 상기 제 1 전극(250)을 노출시키는 개구부를 형성하고, 상기 개구부를 통해 노출된 제 1 전극(250) 상에 유기막층(270)을 형성한다. 상기 유기막층(270)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층중 어느 하나 이상의 층을 추가로 포함할 수 있다.
이어서, 상기 기판(100) 전면에 제 2 전극(280)을 형성한다. 상기 제 2 전극(280)은 투과전극으로 투명하면서 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 사용할 수 있다.
따라서, 상기와 같이 본 발명의 실시 예에 따른 유기전계발광표시장치를 완성한다.
상기와 같이, 니켈을 금속 촉매로 이용하여 결정화된 다결정 실리콘층으로 형성된 반도체층에 있어서, 상기 다결정 실리콘층 상에 비정질 실리콘층을 형성하 고 열처리함으로써, 상기 금속 촉매인 니켈을 게터링(gettering)하여, 추후 반도체층의 채널 영역이 되는 다결정 실리콘층에 남아 있는 금속 촉매의 잔류량을 최소화하고, 누설 전류를 현저히 감소시켜 전기적 특성이 우수한 박막트랜지스터 및 이를 구비한 유기전계발광표시장치를 제공할 수 있는 이점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
상기한 바와 같이 본 발명에 따르면, 반도체층의 채널 영역에 잔류하는 금속 촉매를 제거하여 누설 전류를 감소시키고 전기적 특성이 우수한 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 얻을 수 있다.

Claims (23)

  1. 기판;
    상기 기판 상에 위치하며, 제 1 다결정 실리콘층으로 이루어진 제 1 반도체층;
    상기 제 1 반도체층의 일정 영역을 개구시키며, 제 2 다결정 실리콘층으로 이루어진 제 2 반도체층;
    상기 제1 및 제2반도체층과 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극을 포함하는 상기 기판 상에 위치하는 게이트 절연막; 및
    상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층의 개구된 일정 영역에 대응되게 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 제 2 반도체층은 불순물이 주입된 것을 특징으로 하는 박막트랜지스터.
  3. 제 2항에 있어서,
    상기 불순물은 인(P) 또는 붕소(B)인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1항에 있어서,
    상기 제 1 및 제 2 반도체층은 금속 촉매가 포함되어 있는 것을 특징으로 하는 박막트랜지스터.
  5. 제 4항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 박막트랜지스터.
  6. 제 4항에 있어서,
    상기 제 1 반도체층의 금속 촉매의 농도는 0 초과 내지 1*e15/㎤ 미만인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1항에 있어서,
    상기 제 2 반도체층 및 상기 제 2 반도체층 하부에 위치한 제 1 반도체층 영역은 소스/드레인 영역인 것을 특징으로 하는 박막트랜지스터.
  8. 제 1항에 있어서,
    상기 게이트 전극 하부의 제 1 반도체층 영역은 채널 영역인 것을 특징으로 하는 박막트랜지스터.
  9. 기판을 준비하고,
    상기 기판 상에 제1비정질 실리콘층을 형성하며,
    상기 제1비정질 실리콘층을 금속 촉매를 이용하여 제1다결정 실리콘층으로 결정화하고,
    상기 제1다결정 실리콘층 상에 제2비정질 실리콘층을 형성하고,
    상기 제2비정질 실리콘층에 불순물을 주입하며,
    상기 기판을 열처리하여 상기 제1다결정 실리콘층에 잔류하는 금속 촉매를 제거함과 동시에 상기 제2비정질 실리콘층을 제2다결정 실리콘층으로 결정화하고,
    상기 제1 및 제2다결정 실리콘층을 패터닝하여 제 1 반도체층 및 제 2 반도체층을 형성하고,
    상기 제 1 및 제 2 반도체층과 연결되는 소스/드레인 전극을 형성하고,
    상기 기판 전면에 게이트 절연막을 형성하고,
    상기 제 1 반도체층의 일정 영역에 대응되게 게이트 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 9항에 있어서,
    상기 제1비정질 실리콘층을 제1다결정 실리콘층으로 결정화하는 것은 MIC 법, MILC 법 및 SGS 결정화법으로 이루어진 군에서 선택되는 어느 하나를 이용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 10항에 있어서,
    상기 SGS 결정화법은 비정질 실리콘층상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 다결정 실리콘층으로 형성하는 것임을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 9항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 9항에 있어서,
    상기 불순물은 인(P) 또는 붕소(B)인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 9항에 있어서,
    상기 열처리는 500 내지 993℃의 온도 범위에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 9항에 있어서,
    상기 열처리는 30초 내지 10시간 내에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 기판;
    상기 기판 상에 위치하며, 제 1 다결정 실리콘층으로 이루어진 제 1 반도체층;
    상기 제 1 반도체층의 일정 영역을 개구시키며, 제 2 다결정 실리콘층으로 이루어진 제 2 반도체층;
    상기 제1 및 제2반도체층과 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극을 포함하는 상기 기판 상에 위치하는 게이트 절연막; 및
    상기 게이트 절연막 상에 위치하며, 상기 제 1 반도체층의 개구된 일정 영역에 대응되게 위치하는 게이트 전극;
    상기 소스/드레인 전극과 연결되는 제 1 전극; 및
    상기 제 1 전극 상에 위치하는 유기막층 및 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 16항에 있어서,
    상기 제 2 반도체층은 불순물이 주입된 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 17항에 있어서,
    상기 불순물은 인(P) 또는 붕소(B)인 것을 특징으로 하는 유기전계발광표시장치.
  19. 제 16항에 있어서,
    상기 제 1 및 제 2 반도체층은 금속 촉매가 포함되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  20. 제 19항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 유기전계발광표시장치.
  21. 제 16항에 있어서,
    상기 제 1 반도체층의 금속 촉매의 농도는 0 초과 내지 1*e15/㎤ 미만인 것을 특징으로 하는 유기전계발광표시장치.
  22. 제 16항에 있어서,
    상기 제 2 반도체층 및 상기 제 2 반도체층 하부에 위치한 제 1 반도체층 영역은 소스/드레인 영역인 것을 특징으로 하는 유기전계발광표시장치.
  23. 제 16항에 있어서,
    상기 게이트 전극 하부의 제 1 반도체층 영역은 채널 영역인 것을 특징으로 하는 유기전계발광표시장치.
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