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KR101116354B1 - 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법 - Google Patents

단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법 Download PDF

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KR101116354B1
KR101116354B1 KR1020090093499A KR20090093499A KR101116354B1 KR 101116354 B1 KR101116354 B1 KR 101116354B1 KR 1020090093499 A KR1020090093499 A KR 1020090093499A KR 20090093499 A KR20090093499 A KR 20090093499A KR 101116354 B1 KR101116354 B1 KR 101116354B1
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Abstract

본 발명은 매립비트라인의 저항을 감소시켜 고속 동작에 유리한 반도체장치 및 그 제조 방법을 제공하기 위한 것으로서, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 갭필된 희생막을 형성하는 단계; 상기 돌출부를 포함한 전면에 절연막을 형성하는 단계; 틸트 이온주입을 통해 상기 절연막에 도펀트를 주입하는 단계; 상기 절연막 중 도펀트가 주입된 부분을 선택적으로 제거하여 절연막패턴을 형성하는 단계; 상기 절연막패턴을 식각장벽으로 상기 희생막을 식각하는 단계; 상기 활성영역의 일측 측벽을 라인 형태로 개방시키는 콘택영역을 형성하는 단계; 상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
수직채널, 매립비트라인, 측벽콘택, 워드라인, 금속비트라인

Description

단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE INTERCONNECTED ONE SIDE CONTACT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 단일측벽콘택(One side contact)에 연결된 매립비트라인을 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
전통적인 평판구조의 MOSFET 소자로는 소자의 극미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 일반적인 수평채널(planar channel)에서 수직 채널(Vertical channel)을 사용하는 반도체장치가 활발히 연구되고 있다.
수직채널을 갖는 반도체장치는 반도체 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트전극(이를 '수직 게이트'라 일컬음)을 형성하고, 게이트 전극을 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직방향으로 형성되는 반도체장치이다.
도 1은 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 수직방향으로 연장된 활성필라(12)와 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성필라(12)의 외벽을 게이트절연막(14)과 수직게이트(15)가 에워싸고 있으며, 기판(11) 내에는 불순물의 이온주입에 의한 매립비트라인(Buried Bit Line, 16)이 형성되어 있다. 이웃하는 매립비트라인(16)을 분리시키는 트렌치(17) 내부에 층간절연막(18)이 매립되어 있다. 그리고, 워드라인(19)은 이웃하는 수직게이트(15)들을 서로 연결시키면서 매립비트라인(16)과 교차하는 방향으로 형성되어 있다.
그러나, 종래기술은 수직게이트(15) 하부에 매립된 매립비트라인(Buried Bit Line, 16)을 형성하기 위해서 이온주입공정(Implant)을 진행하여 도펀트(Dopant)를 주입하고 있으나, 이러한 경우 장치가 소형화 될 경우 도펀트 주입만으로는 매립비트라인(16)의 저항을 감소시키는데 한계가 있어 장치 특성 저하를 가져오게 된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 감소시켜 고속 동작에 유리한 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 일측 측벽에 라인형태의 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되면서 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 갭필된 희생막을 형성하는 단계; 상기 돌출부의 일측 측벽에 접하는 절연막패턴을 형성하는 단계; 상기 절연막패턴을 식각장벽으로 상기 희생막을 식각하는 단계; 상기 활성영역의 일측 측벽을 라인 형태로 개방시키는 콘택영역을 형성하는 단계; 상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계; 상기 활성영역의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 갭필된 희생막을 형성하는 단계; 상기 돌출부를 포함한 전면에 절연막을 형성하는 단계; 틸트 이온주입을 통해 상기 절연막에 도펀트를 주입하는 단계; 상기 절연막 중 도펀트가 주입된 부분을 선택적으로 제거하여 절연막패턴을 형성하는 단계; 상기 절연막패턴을 식각장벽으로 상기 희생막을 식각하는 단계; 상기 활성영역의 일측 측벽을 라인 형태로 개방시키는 콘택영역을 형성하는 단계; 상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는반도체기판; 상기 반도체기판 표면으로부터 연장되며 서로 분리된 복수의 활성영역; 상기 활성영역 표면으로부터 연장되며 서로 분리된 복수의 활성필라; 상기 활성영역의 일측 측벽에 접하는 측벽콘택; 상기 측벽콘택에 연결되며 상기 활성영역 사이를 일부 매립하는 금속비트라인; 및 상기 활성필라의 양쪽 측벽에 형성된 워드라인을 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
또한, 본 발명은 금속막으로 형성된 매립비트라인과 활성필라가 접촉하는 콘택영역에서 단일측벽콘택(One side contact)을 적용하므로써 오믹성콘택(ohmic-like contact)을 형성할 수 있다.
또한, 단일측벽콘택을 형성하기 위해 활성필라의 일측 측벽을 노출시키는 라이너산화막을 식각장벽으로 이용하므로 반도체장치의 소형화에 대응하여 공간확보차원에서 유리하다.
또한, 절연막(산화막 또는 질화막)의 도펀트 주입에 따른 식각률 차이를 이용하기 때문에 다른 물질 대비 세정공정의 마진 확보에도 유리하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 활성필라(Active pillar) 아래의 반도체기판에 매립되는 매립비트라인(Buried Bitline; BBL)을 금속막으로 형성한다. 아울러, 매립비트라인과 활성영역간의 오믹성콘택을 위해 금속실리사이드를 이용하여 단일측벽콘택(one side contact)을 형성한다.
그리고, 본 발명은 단일측벽콘택을 이용하여 매립비트라인을 콘택시키므로써 1셀 1비트라인(1 Cell 1 Bitline) 구조가 가능하여 고집적화에 유리하다.
도 2는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 반도체기판(31A) 표면으로부터 연장되며 서로 분리된 복수의 활성영역(101A), 각각의 활성영역(101A) 표면으로부터 연장되며 서로 분리된 복수의 활성필라(101B), 활성영역(101A)의 일측 측벽에 접하는 측벽콘택(102), 측벽콘택(102)에 연결되며 활성영역(101A) 사이를 일부 매립하는 금속비트라인(103), 및 활성필라(101B)의 양쪽 측벽에 형성된 워드라인(104)을 포함한다. 활성필라(101B)의 상부영역과 연결되는 스토리지노드(105)를 더 포함한다.
활성영역(101A)은 라인 형태이며, 활성필라(101B)는 활성영역(101A)의 표면으로부터 수직방향으로 연장된 형태이다. 측벽콘택(102)과 금속비트라인(103)은 활성영역(101A)의 방향과 나란한 방향으로 형성된 라인 형태이다. 측벽콘택(102)은 금속실리사이드를 포함한다. 워드라인(104)은 금속비트라인(103)과 교차하는 방향의 라인 형태이다.
활성영역(101A)과 활성필라(101B)는 실리콘을 포함하며, 활성필라(101B)는 그 형태가 사각모양(square-shaped)의 기둥을 포함한다.
금속비트라인(103)은 메모리셀의 비트라인을 포함하고, 워드라인(104)은 메모리셀의 워드라인을 포함하며, 스토리지노드(105)는 메모리셀의 캐패시터의 스토리지노드가 된다. 활성필라(101B)는 메모리셀트랜지스터의 채널영역을 포함한다. 워드라인(104)이 수직(Vertical) 구조를 가지므로 그에 따라 활성필라(101B)에서 형성되는 채널이 수직방향으로 형성된다. 위와 같이, 워드라인(104)은 게이트전극을 겸하게 되고, 이에 따라 하나의 금속비트라인(103), 하나의 활성필라(101B) 및 하나의 워드라인(104)은 단위 수직셀(Unit Vertical cell) 구조가 된다.
도 2에 따르면, 금속비트라인(103)이 금속막으로 형성되므로 저항이 낮고, 또한 활성영역(101A) 사이를 일부 매립하는 형태가 되므로 매립비트라인(Buried bitline)이 된다. 활성영역(101A)과 금속비트라인(103)은 측벽콘택(102)을 통해 전기적으로 연결되며, 측벽콘택(102)이 금속실리사이드를 포함하므로 금속비트라인(103)과 활성영역(101A)간의 오믹성콘택이 형성된다. 워드라인(104)이 수직 구조를 가지므로 그에 따라 활성필라(101B)에서 형성되는 채널이 수직방향으로 형성된다.
도 3a 내지 도 3p는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31) 상에 패드막(32)을 형성한다. 여기서, 패드막은 산화막을 포함할 수 있다.
패드막(32) 상에 다층 구조를 갖는 제1하드마스크막을 형성한다. 여기서, 다층의 제1하드마스크막은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크질화막(HM Nitride, 33)과 하드마스크산화막(HM Oxide, 34)의 순서로 적층될 수 있다. 또한, 하드마스크산화막(34) 상에 하드마스크실리콘산화질화막(HM SiON)과 하드마스크카본막(HM Carbon)이 더 적층될 수도 있다.
하드마스크산화막(34) 상에 제1감광막패턴(35)을 형성한다. 제1감광막패턴(35)은 라인-스페이스 형태(Line-Space type)로 패터닝되어 있고, BBL 마스크(Buried BitLine Mask)라고도 일컫는다.
제1감광막패턴(35)을 식각장벽으로 하여 하드마스크산화막(34)과 하드마스크 질화막(33)을 식각한 후, 패드막(32)을 식각한다. 여기서, 하드마스크산화막(34)과 하드마스크질화막(33) 식각시 제1감광막패턴(35)의 형태가 전사되므로, 라인-스페이스 형태로 패터닝된다.
도 3b에 도시된 바와 같이, 감광막스트립 공정을 통해 제1감광막패턴(35)을 제거한다.
이어서, 다층의 제1하드마스크막을 식각장벽으로 하여 트렌치 식각(Trench etch)을 진행한다. 즉, 하드마스크산화막(34)을 식각장벽으로 반도체기판(31)을 일정 깊이 식각하여 제1트렌치(36)를 형성한다. 제1트렌치(36)에 의해 서로 분리되는 복수의 활성영역(101)이 형성된다.
이와 같은 트렌치 식각 공정을 'BBL(Buried BitLine) 트렌치 식각'이라고 약칭한다. BBL 트렌치 식각 후에 잔류하는 하드마스크막은 하드마스크질화막(33)과 하드마스크산화막(34)을 포함한다.
활성영역(101)또한 제1감광막패턴의 형태가 전사된 하드마스크산화막(34)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 활성영역(101)은 라인 형태이며, 이웃하는 활성영역들은 라인형태의 제1트렌치(36)에 의해 분리된다.
BBL 트렌치 식각은 비등방성식각(Anisotropic)을 이용한다. 반도체기판(31)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용 할 수 있다.
상술한 BBL 트렌치 식각 공정에 의해 제1트렌치(36)에 의해 서로 분리되며 제1방향으로 연장되는 복수의 활성영역(101)이 반도체기판(31A) 상에 구축된다.
도 3c에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 통해 활성영역(101) 및 반도체기판(31A)의 표면 상에 측벽산화막(Wall oxide, 37)을 형성한다. 측벽산화막(37)을 형성하기 위한 측벽산화 공정은 O2 또는 O2/H2 분위기에서 700～900℃의 온도하에서 진행한다.
이어서, 측벽산화막(37)이 형성된 구조의 전면에 제1라이너질화막(Liner nitride, 38)을 증착한다. 제1라이너질화막(38)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성할 수 있다.
이어서, 제1라이너질화막(38) 상에 활성영역(101) 사이의 제1트렌치(36)를 갭필하도록 제1희생막(39)을 형성한다. 여기서, 제1희생막(39)은 후속 공정이 진행된 후에 제거되는 물질로서, 예를 들어, 비정질실리콘막(Amorphous silicon)을 포함할 수 있다. 비정질실리콘막은 SiH4 분위기에서 400～600℃의 온도와 0.3～2Torr의 압력하에서 증착한다.
도 3d에 도시된 바와 같이, 하드마스크질화막(33)의 표면이 드러날때까지 제1희생막을 CMP(Chmiecal Mechanical Polishing) 방법으로 평탄화한 후에 추가로 에치백을 진행하여 일정 높이를 갖도록 잔류시킨다. 이때, 잔류하는 제1희생막(39A)의 높이는 패드막(32)과 활성영역(101)의 접촉면보다 더 높을 수도 있다.
위와 같이, 에치백까지 진행하여 제1희생막(39A)을 형성하면, 돌출부의 형태로 하드마스크질화막(33)이 돌출(Protrude)된다. 하드마스크산화막(34)은 CMP 공정시에 제거되고, 하드마스크산화막의 상부면 및 측벽의 제1라이너질화막도 연마된다. 이에 따라, 잔류하는 제1라이너질화막(38A)은 하드마스크질화막(33)의 측벽을 덮는 높이를 갖는다.
도 3e에 도시된 바와 같이, 하드마스크질화막(33)의 돌출부를 덮도록 전면에 라이너산화막(Liner oxide, 40)을 형성한다. 여기서, 라이너산화막(40)은 단차피복성(Step coverage)이 좋은 모든 산화막을 포함한다. 단차피복성이 좋은 산화막이란 돌출부의 상부 및 돌출부 사이의 표면에서 형성되는 두께와 돌출부의 측벽에서 형성되는 두께가 거의 동일한 즉, 컨포멀(Conformal)하게 증착되는 산화막을 일컫는다. 이와 같이, 컨포멀하게 라이너산화막을 증착하면 후속의 틸트이온주입공정시 이온주입 균일도를 확보할 수 있다. 컨포멀하게 증착하기 위해 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 적용할 수 있다.
상술한 라이너산화막(40)은 하드마스크질화막(33)의 돌출부를 덮는 형태가 된다. 라이너산화막(40)은 도펀트가 전혀 함유되지 않은 언도우프드 산화막일 수 있다.
도 3f에 도시된 바와 같이, 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입(Tilt ion implantation process)한다. 라이너산화막 중에서 일부에 도펀트가 주입된다.
틸트이온주입(41) 공정은 반도체기판의 표면(41A)에 대해 소정각도(α)를 갖 고 진행된다. 소정각도는 약 5～30°를 포함할 수 있다. 이온빔(Ion beam)은 하드마스크질화막(33)의 돌출부에 의해 일부가 새도우(Shadow)된다. 따라서, 라이너산화막의 일부(40A)는 도핑되지만 나머지(40B)는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 라이너산화막의 일부(40B)는 언도우프드로 잔류하는데, 이 부분은 하드마스크질화막(33)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(41)에 의해 라이너산화막 중 하드마스크질화막(33)의 상부면에 형성된 부분과 하드마스크질화막(33)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 라이너산화막(Doped liner oxide, 40A)이 된다. 도펀트가 주입되지 않은 라이너산화막은 언도우프드 라이너산화막(Undoped liner oxide, 40B)이 된다.
도 3g에 도시된 바와 같이, 도우프드 라이너산화막(40A)과 언도우프드 라이너산화막(40B)간의 선택비 차이를 이용한 세정(Wet cleaning)을 진행하여 도우프드 라이너산화막(40A)을 제거한다. 여기서, 라이너산화막은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 보론 등의 도펀트가 주입된 도우프드 라이너산화막은 도펀트가 주입되지 않은 언도우프드 라이너산화막보다 식각 속도가 더 빠르다. 세정공정은 HF, BOE(Buffered Oxide Etchant) 등의 습식세정 방식을 적용하거나 또는 HF 가스를 이용한 건식세정방식을 적용한다.
따라서, 습식식각에 의해 언도우프드 라이너산화막(40B)만 잔류하고, 도우프드 라이너산화막(40A)은 제거된다.
도 3h에 도시된 바와 같이, 잔류하는 언도우프드 라이너산화막(40B)을 식각장벽으로 활성영역(101)의 일측 측벽에 인접하는 제1희생막(39A)을 일정 깊이 식각한다. 이때, 제1희생막(39A)의 식각깊이는 후속의 측벽콘택이 형성될 위치까지 조절한다.
위와 같이 제1희생막을 식각하면 이웃하는 활성영역(101)의 일측 측벽을 노출시키는 제1희생막(39B)만 잔류한다.
위와 같이, 본 발명은 측벽콘택이 형성될 공간을 확보하기 위한 식각장벽막으로서 라이너산화막, 특히 언도우프드 라이너산화막(40B)의 단일층을 이용하므로 공간마진(Space margin)을 확보할 수 있어 반도체장치의 소형화에 유리하다.
또한, 틸트이온주입이 진행된 도우프드 라이너산화막을 제거하여 하드마스크질화막(33) 상부의 라이너산화막을 모두 제거하므로 제1희생막(39A) 식각시 측벽에 잔류물(Residue)이 없이 깨끗한 프로파일을 얻을 수 있다.
또한, 라이너산화막 증착, 틸트이온주입, 이온주입된 라이너산화막 제거 및 제1희생막 식각의 순서로 진행하므로 공정이 단순해진다.
도 3i에 도시된 바와 같이, 언도우프드 라이너산화막(40B)을 제거한 후 제1라이너질화막을 세정공정을 통해 제거한다. 이에 따라, 하드마스크질화막(33)의 양쪽 측벽과 상부면, 즉 하드마스크질화막(33)의 돌출부에 인접하는 제1라이너질화막이 모두 제거된다. 아울러, 잔류하는 제1라이너질화막(38B)은 제1희생막(39B)과 접 촉하는 형태로 잔류한다. 활성영역(101)의 측벽에 측벽산화막(37)을 잔류시키기 위해 제1라이너질화막을 제거할 때 습식세정을 적용하거나 산화막에 대해 선택비를 갖는 건식세정을 적용할 수 있다.
도 3j에 도시된 바와 같이, 제1희생막을 제거한 이후에, 전면에 제2희생막(42)을 갭필한다. 여기서, 제2희생막(42)은 비정질실리콘막을 포함할 수 있다.
도 3k에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 하드마스크질화막(33)의 표면이 노출될때까지 제2희생막(42)을 평탄화하고, 연속해서 일정 높이가 잔류하도록 에치백한다. 그 결과, 제2희생막(42A)이 일정 높이를 갖고 잔류하며, 특히 제2희생막(42A)의 잔류 높이는 후속의 측벽콘택이 형성될 공간을 한정하는 높이가 된다. 즉, 제2희생막을 에치백하면, 하드마스크질화막(33)과 활성영역(101)의 양쪽 측벽 부분이 노출된다. 물론, 활성영역(101)의 측벽에는 여전히 측벽산화막(37)이 잔류한다. 한편, 제2희생막(42)의 평탄화를 위한 CMP 공정시 폴리실리콘용 슬러리를 사용하면 하드마스크질화막의 손실을 방지할 수 있다.
도 3l에 도시된 바와 같이, 전면에 제2라이너질화막(43)을 형성한 후, 제2희생막(42A)의 표면이 노출되도록 선택적으로 식각한다. 이에 따라, 활성영역(101)의 측벽에는 측벽산화막(37)과 제2라이너질화막(43)의 이중 절연막 구조가 형성된다. 제2희생막(42A)이 위치하는 측벽콘택 예정지역에서는 활성영역(101)과 제2희생막(42A) 사이에 측벽산화막(37)만 존재한다. 하드마스크질화막(33)의 측벽에서는 제2라이너질화막(43)의 단일 절연막 구조가 형성된다. 제2라이너질화막(43)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600～800℃의 온도와 0.1～6Torr의 압력하에서 형성한다.
도 3m에 도시된 바와 같이, 제2희생막을 제거한다. 이에 따라, 활성영역(101)의 일측 측벽(One side)의 일부에 라인형태의 오프닝(Line type opening, 44)이 개방된다.
여기서, 오프닝(44)은 제1라이너질화막(38B)과 제2라이너질화막(43) 사이의 제2희생막이 제거된 공간이다.
도 3n에 도시된 바와 같이, 오프닝에 의해 노출되어 있는 측벽산화막(37)을 선택적으로 제거한다. 이에 따라, 활성영역(101)의 일측 측벽 일부를 라인형태로 노출시키는 콘택영역(45)이 형성된다. 콘택영역(45)을 형성하기 위해 측벽산화막은 세정을 통해 제거될 수 있다. 예를 들어, HF, BOE 등을 이용하여 습식세정하면 주변의 라이너질화막들을 손상시키지 않고 측벽산화막을 선택적으로 제거할 수 있다. 측벽산화막은 도면부호 '37A'와 같이 잔류한다.
도 3o에 도시된 바와 같이, 콘택영역(45)에 측벽콘택(102)을 형성한다. 여기서, 측벽콘택(102)은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.
코발트실리사이드는 코발트막을 전면에 증착한 후에, 열처리를 실시하여 형 성한다. 코발트실리사이드를 형성하기 위해 열처리는 적어도 2회 실시할 수 있다. 먼저, 500℃ 정도의 급속열처리(rapid thermal anneal; RTA) 공정을 진행하여 콘택영역의 노출 부위에 'CoSi' 상의 코발트실리사이드를 형성시킨다. 이어서, 700℃ 정도의 급속열처리를 진행하여 'CoSi'를 'CoSi2' 상으로 변환시킨다. 이어서, 미반응 코발트막을 제거한다. 미반응 코발트막은 2차 급속열처리 이전에 제거할 수도 있다.
상술한 바에 따르면, 측벽콘택(102)은 활성영역(101)의 일측 측벽에서만 형성되는 단일 측벽콘택(One side contact) 구조이다.
도 3p에 도시된 바와 같이, 측벽콘택(102)이 형성된 구조의 전면에 비트라인도전막을 증착한다. 이때, 비트라인도전막은 활성영역(101) 사이의 제1트렌치를 갭필하도록 전면에 증착한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
이어서, 측벽콘택(102)에 접하는 높이까지 비트라인도전막을 제거한다. 이에 따라, 측벽콘택(102)에 접촉하는 금속비트라인(103)이 형성된다. 여기서, 금속비트라인(103)은 활성영역(101)과 나란히 배열되며, 활성영역(101)과 금속비트라인(103)은 측벽콘택(102)을 통해 전기적으로 연결된다. 활성영역(101)과 금속비트라인(103)은 제1방향(first direction)으로 연장(extend)된다고 가정한다.
위와 같이, 금속비트라인(103)이 금속막으로 형성되므로 저항이 낮고, 또한 활성영역(101) 사이의 제1트렌치(36) 내부를 일부 매립하는 형태가 되므로 매립비트라인이 된다. 그리고, 본 발명은 종래기술과 다르게 금속비트라인을 분리시키기 위한 트렌치 공정이 필요없다.
이하, 금속비트라인(103) 상부에 형성되는 워드라인의 형성 방법을 살펴보기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체장치의 워드라인 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 비트라인(103)과 제2방향에 형성될 워드라인 사이를 절연하기 위해 층간절연막(46)을 형성한다. 층간절연막(46)을 형성하기 전에 제3라이너질화막(도시 생략)을 미리 형성할 수 있다. 층간절연막(46)은 BPSG 또는 폴리실라잔(PSZ)을 포함할 수 있다.
층간절연막(46)을 평탄화한다. 이때, 층간절연막(46)의 평탄화 공정은 패드산화막(32)이 잔류할때까지 진행할 수 있다. 이에 따라 높이가 낮아진 제2라이너질화막(43A)이 잔류한다.
도 4b에 도시된 바와 같이, 제2하드마스크막(47)을 형성한 후, 제2하드마스크막(47) 상에 제2방향의 라인형태로 패터닝된 제2감광막패턴(48)을 형성한다. 여기서, 제2하드마스크막(47)은 질화막을 포함하며, 제2방향은 제1방향과 수직으로 교차하는 방향이라 한다.
도 4c에 도시된 바와 같이, 제2감광막패턴을 식각장벽으로 하여 제2하드마스크막(47)을 식각하고, 연속해서 제2하드마스크막(47)을 식각장벽으로 활성영 역(101)과 층간절연막(46)을 일정 깊이 식각한다. 여기서, 제2감광막패턴을 제거한 후에 식각 공정을 진행할 수 있다. 활성영역(101)과 층간절연막(46) 식각시 패드막(32), 제1라이너질화막 및 제2라이너질화막도 식각될 수 있다. 이에 따라 제1라이너질화막은 도면부호 '38C'가 되고, 제2라이너질화막은 도면부호 '43B'가 된다.
이에 따라 각각의 활성영역(101A) 상에 복수개의 활성필라(101B)가 서로 분리되어 형성되며, 활성필라(101B) 사이는 제2트렌치(49)가 된다. 여기서, 제2트렌치(49)는 다마신패턴(Damascene pattern)이라고도 일컫는다. 제2트렌치(49)의 바닥면에는 층간절연막(46A)이 일부 두께를 갖고 잔류할 수 있다. 이에 따라, 후속의 워드라인과 비트라인간의 절연이 확보된다.
도 4d에 도시된 바와 같이, 활성필라(101B)의 측벽 표면 상에 게이트절연막(50)을 형성한 후에 워드라인으로 사용될 워드라인도전막(51)을 증착한 후 워드라인이 형성될 일정두께만 남기고 에치백을 실시한다. 여기서, 워드라인도전막(51)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
도 4e에 도시된 바와 같이, 에치백된 워드라인도전막의 상부면과 제2하드마스크막(47)의 측벽에 스페이서(52)를 형성한 후, 스페이서(52)의 에지에 정렬되도록 워드라인도전막을 식각하여 워드라인(104)을 형성한다. 워드라인도전막을 식각할 때, 이웃하는 워드라인(104)이 충분히 분리되도록 워드라인도전막 아래의 층간절연막(46B)까지 식각하여 제3트렌치(53)를 형성할 수 있다.
도 5는 도 4e의 A-A'선에 따른 단면도이다.
후속하여 워드라인 사이를 절연시키도록 층간절연막을 형성할 수 있고, 활성 필라(101B)의 상부영역에 연결되는 스토리지노드(Stroage node)를 포함하는 캐패시터를 형성할 수 있다.
도 6a는 매립비트라인이 형성된 이후의 결과를 도시한 평면도이다. 도 6a를 참조하면, 활성영역(101)의 일측측벽에 나란한 방향으로 금속비트라인(103)이 형성되며, 금속비트라인(103)과 활성영역(101)의 일측측벽은 측벽콘택(102)을 통해 전기적으로 연결된다.
도 6b는 워드라인까지 형성된 이후의 결과를 도시한 평면도이다. 도 6b를 참조하면, 복수의 활성필라(101B)가 제3트렌치(53)에 의해 분리되어 형성되고, 활성필라(101B)의 양쪽 측면에 게이트절연막(50A)을 사이에 두고 워드라인(104)이 위치한다. 금속비트라인(103)은 제1방향으로 연장된 형태이고, 워드라인(104)은 제2방향으로 연장된 형태이다. 따라서, 워드라인(104)과 금속비트라인(103)은 교차하는 방향으로 배열된다. 금속비트라인(103)의 일측측벽에는 측벽콘택(102)이 형성되어 있다.
상술한 실시예에서는 활성영역의 일측 측벽을 노출시키기 위한 제1희생막 식각시의 식각장벽으로서 언도우프드 라이너산화막을 이용하였으나, 다른 실시예에서는 라이너질화막(liner nitride)을 이용할 수도 있다. 즉, 라이너질화막을 증착한 후 틸트이온주입을 통해 도펀트(예, 보론)가 주입된 도우프드 부분과 도펀트가 주입되지 않은 언도우프드 부분을 분리하고, 이후 도펀트 주입에 따른 식각률 차이를 이용하여 어느 한쪽면의 라이너질화막을 제거한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면.
도 2는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3p는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체장치의 워드라인 형성 방법을 도시한 도면.
도 5는 도 4e의 A-A'선에 따른 단면도이다.
도 6a는 금속비트라인이 형성된 이후의 결과를 도시한 평면도.
도 6b는 워드라인까지 형성된 이후의 결과를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31A : 반도체기판 36 : 제1트렌치
37 : 측벽산화막 38A, 38B, 38C : 제1라이너질화막
43, 43A, 43B : 제2라이너질화막 50, 50A : 게이트절연막
51 : 워드라인도전막 52 : 스페이서
53 : 제2트렌치
101A : 활성영역 101B : 활성필라
102 : 측벽콘택 103 : 금속비트라인
104 : 워드라인

Claims (48)

  1. 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 일측 측벽에 라인형태의 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되면서 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 활성영역은 라인 형태로 형성하며, 상기 측벽콘택과 금속비트라인은 상기 활성영역의 방향과 나란한 방향으로 형성되는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 금속비트라인은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 금속비트라인을 형성하는 단계 이후에,
    상기 활성영역을 식각하여 복수의 활성필라를 형성하는 단계; 및
    상기 금속비트라인과 교차하는 방향으로 연장되어 상기 활성필라의 측벽에 위치하는 워드라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 워드라인을 형성하는 단계 이후에,
    상기 활성필라의 상부영역과 연결되는 스토리지노드를 구비하는 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  7. 제5항에 있어서,
    상기 활성필라를 형성하는 단계에서,
    상기 활성필라는 각각 상기 활성영역 상에서 다마신패턴에 의해 서로 분리되어 복수개가 형성되는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 활성필라의 측벽 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 다마신패턴을 매립하는 도전막을 형성하는 단계;
    상기 도전막을 에치백하는 단계;
    상기 에치백된 도전막 상부의 상기 다마신패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서의 에지에 정렬되도록 상기 에치백된 도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 갭필된 희생막을 형성하는 단계;
    상기 돌출부의 일측 측벽에 접하는 절연막패턴을 형성하는 단계;
    상기 절연막패턴을 식각장벽으로 상기 희생막을 식각하는 단계;
    상기 활성영역의 일측 측벽을 라인 형태로 개방시키는 콘택영역을 형성하는 단계;
    상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 절연막패턴은 언도우프드 산화막(Undoped oxide) 또는 언도우프드 질화막(Undoped nitride)을 포함하는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 트렌치는 하드마스크막을 이용하여 상기 반도체기판을 식각하므로써 형성되고, 상기 돌출부는 상기 하드마스크막에 의해 형성되는 반도체장치 제조 방법.
  12. 제9항에 있어서,
    상기 금속비트라인은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치 제조 방법.
  14. 제9항에 있어서,
    상기 활성영역은 라인 형태로 형성하며, 상기 측벽콘택과 금속비트라인은 상기 활성영역의 방향과 나란한 방향으로 형성되는 반도체장치 제조 방법.
  15. 제9항에 있어서,
    상기 금속비트라인을 형성하는 단계 이후에,
    상기 활성영역을 식각하여 복수의 활성필라를 형성하는 단계; 및
    상기 금속비트라인과 교차하는 방향으로 연장되어 상기 활성필라의 측벽에 위치하는 워드라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 워드라인을 형성하는 단계 이후에,
    상기 활성필라의 상부영역과 연결되는 스토리지노드를 구비하는 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  17. 제15항에 있어서,
    상기 활성필라를 형성하는 단계에서,
    상기 활성필라는 각각 상기 활성영역 상에서 다마신패턴에 의해 서로 분리되어 복수개가 형성되는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 활성필라의 측벽 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 다마신패턴을 매립하는 도전막을 형성하는 단계;
    상기 도전막을 에치백하는 단계;
    상기 에치백된 도전막 상부의 상기 다마신패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서의 에지에 정렬되도록 상기 에치백된 도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제9항에 있어서,
    상기 희생막을 형성하기 전에,
    측벽산화를 통해 상기 활성영역의 측벽에 측벽산화막을 형성하는 단계; 및
    상기 활성영역을 포함한 전면을 덮는 제1라이너질화막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 콘택영역을 형성하는 단계는,
    상기 희생막을 제거하는 단계;
    상기 트렌치를 갭필하는 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막을 에치백하는 단계;
    상기 에치백된 비정질실리콘막의 표면이 노출되도록 상기 활성영역의 측벽에 제2라이너질화막을 형성하는 단계;
    상기 비정질실리콘막을 제거하여 라인형태의 오프닝을 형성하는 단계;
    상기 오프닝을 통해 상기 측벽산화막을 선택적으로 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  21. 제20항에 있어서,
    상기 오프닝을 통해 상기 측벽산화막을 선택적으로 식각하는 단계는,
    습식세정을 이용하는 반도체장치 제조 방법.
  22. 반도체기판을 식각하여 트렌치에 의해 분리되는 복수의 활성영역을 형성하는 단계;
    상기 활성영역의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 갭필된 희생막을 형성하는 단계;
    상기 돌출부를 포함한 전면에 절연막을 형성하는 단계;
    틸트 이온주입을 통해 상기 절연막에 도펀트를 주입하는 단계;
    상기 절연막 중 도펀트가 주입된 부분을 선택적으로 제거하여 절연막패턴을 형성하는 단계;
    상기 절연막패턴을 식각장벽으로 상기 희생막을 식각하는 단계;
    상기 활성영역의 일측 측벽을 라인 형태로 개방시키는 콘택영역을 형성하는 단계;
    상기 콘택영역에 매립되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 연결되어 상기 트렌치를 일부 매립하는 금속비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 절연막은 언도우프드 절연막을 포함하는 반도체장치 제조 방법.
  24. 제22항에 있어서,
    상기 도펀트는 보론(Boron)을 포함하는 반도체장치 제조 방법.
  25. 제22항에 있어서,
    상기 절연막 중 도펀트가 주입된 부분을 선택적으로 제거하는 단계는,
    습식세정 또는 건식세정을 이용하는 반도체장치 제조 방법.
  26. 제22항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 반도체장치 제조 방법.
  27. 제22항에 있어서,
    상기 트렌치는 하드마스크막을 이용하여 상기 반도체기판을 식각하므로써 형성되고, 상기 돌출부는 상기 하드마스크막에 의해 형성되는 반도체장치 제조 방법.
  28. 제22항에 있어서,
    상기 금속비트라인은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성하는 반도체장치 제조 방법.
  29. 제22항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치 제조 방법.
  30. 제22항에 있어서,
    상기 활성영역은 라인 형태로 형성하며, 상기 측벽콘택과 금속비트라인은 상기 활성영역의 방향과 나란한 방향으로 형성되는 반도체장치 제조 방법.
  31. 제22항에 있어서,
    상기 금속비트라인을 형성하는 단계 이후에,
    상기 활성영역을 식각하여 복수의 활성필라를 형성하는 단계; 및
    상기 금속비트라인과 교차하는 방향으로 연장되어 상기 활성필라의 측벽에 위치하는 워드라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  32. 제31항에 있어서,
    상기 워드라인을 형성하는 단계 이후에,
    상기 활성필라의 상부영역과 연결되는 스토리지노드를 구비하는 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  33. 제31항에 있어서,
    상기 활성필라를 형성하는 단계에서,
    상기 활성필라는 각각 상기 활성영역 상에서 다마신패턴에 의해 서로 분리되어 복수개가 형성되는 반도체장치 제조 방법.
  34. 제33항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 활성필라의 측벽 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 다마신패턴을 매립하는 도전막을 형성하는 단계;
    상기 도전막을 에치백하는 단계;
    상기 에치백된 도전막 상부의 상기 다마신패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서의 에지에 정렬되도록 상기 에치백된 도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  35. 제22항에 있어서,
    상기 희생막을 형성하기 전에,
    측벽산화를 통해 상기 활성영역의 측벽에 측벽산화막을 형성하는 단계; 및
    상기 활성영역을 포함한 전면을 덮는 제1라이너질화막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  36. 제35항에 있어서,
    상기 콘택영역을 형성하는 단계는,
    상기 희생막을 제거하는 단계;
    상기 트렌치를 갭필하는 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막을 에치백하는 단계;
    상기 에치백된 비정질실리콘막의 표면이 노출되도록 상기 활성영역의 측벽에 제2라이너질화막을 형성하는 단계;
    상기 비정질실리콘막을 제거하여 라인형태의 오프닝을 형성하는 단계;
    상기 오프닝을 통해 상기 측벽산화막을 선택적으로 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  37. 제36항에 있어서,
    상기 오프닝을 통해 상기 측벽산화막을 선택적으로 식각하는 단계는,
    습식세정을 이용하는 반도체장치 제조 방법.
  38. 반도체기판;
    상기 반도체기판 표면으로부터 연장되며 서로 분리된 복수의 활성영역;
    상기 활성영역 표면으로부터 연장되며 서로 분리된 복수의 활성필라;
    상기 활성영역의 일측 측벽에 접하는 측벽콘택;
    상기 측벽콘택에 연결되며 상기 활성영역 사이를 일부 매립하는 금속비트라인; 및
    상기 활성필라의 양쪽 측벽에 형성된 워드라인
    을 포함하는 반도체장치.
  39. 제38항에 있어서,
    상기 활성영역은 라인 형태이며, 상기 측벽콘택과 금속비트라인은 상기 활성영역의 방향과 나란한 방향으로 형성된 라인 형태인 반도체장치.
  40. 제38항에 있어서,
    상기 측벽콘택은 금속실리사이드를 포함하는 반도체장치.
  41. 제38항에 있어서,
    상기 워드라인은 상기 금속비트라인과 교차하는 방향의 라인 형태인 반도체장치.
  42. 제38항에 있어서,
    상기 활성필라의 상부영역과 연결되는 스토리지노드를 더 포함하는 반도체장치.
  43. 제38항에 있어서,
    상기 활성영역과 활성필라는 실리콘을 포함하는 반도체장치.
  44. 제38항에 있어서,
    상기 금속비트라인은 메모리셀의 비트라인을 포함하는 반도체장치.
  45. 제38항에 있어서,
    상기 워드라인은 메모리셀의 워드라인을 포함하는 반도체장치.
  46. 제38항에 있어서,
    상기 활성필라는 각각의 상기 활성영역의 표면으로부터 수직방향으로 연장된 반도체장치.
  47. 제38항에 있어서,
    상기 활성필라의 상부영역(top regtion)에 연결된 메모리셀의 캐패시터를 더 포함하는 반도체장치.
  48. 제38항에 있어서,
    상기 활성필라는 메모리셀트랜지스터의 채널영역을 포함하는 반도체장치.
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