KR20230160525A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예는 전기적 특성이 우수한 반도체 장치 및 그 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판 상부에 서로 이격 배치되고 비트라인 및 비트라인하드마스크의 적층구조를 포함하는 비트라인구조물; 이웃하는 상기 비트라인구조물 사이의 상기 반도체 기판 상부에 배치된 콘택패드; 상기 콘택패드 상에 형성된 제1콘택 및 상기 제1콘택의 선폭보다 큰 선폭을 갖는 제2콘택의 적층구조를 포함하는 콘택구조물; 상기 제1콘택과 상기 비트라인구조물 사이에 개재된 제1스페이서구조물; 및 상기 제2콘택과 상기 비트라인구조물 사이에 개재되고 상기 제1스페이서구조물의 유전율보다 낮은 유전율을 갖는 제2스페이서구조물을 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 상세하게는 스토리지 노드 콘택을 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 높아지고 크기가 축소되면서, 콘택 플러그의 크기가 축소된다. 콘택 플러그의 미세화에 수반하여, 콘택홀의 종횡비가 증가하고 있다.
그러나, 고종횡비의 콘택홀을 형성하기 위한 식각 공정시, 미스얼라인(mis-align), 콘택홀 낫오픈(contact hole not open) 등이 발생하고 있다.
이와 같이, 고종횡비 콘택홀의 불량에 의해 반도체 장치의 전기적 특성이 저하되고, 콘택 플러그를 제조하기 위한 공정이 어려워진다.
본 발명의 실시예는 전기적 특성이 우수한 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판 상부에 서로 이격 배치되고 비트라인 및 비트라인하드마스크의 적층구조를 포함하는 비트라인구조물; 이웃하는 상기 비트라인구조물 사이의 상기 반도체 기판 상부에 배치된 콘택패드; 상기 콘택패드 상에 형성된 제1콘택 및 상기 제1콘택의 선폭보다 큰 선폭을 갖는 제2콘택의 적층구조를 포함하는 콘택구조물; 상기 제1콘택과 상기 비트라인구조물 사이에 개재된 제1스페이서구조물; 및 상기 제2콘택과 상기 비트라인구조물 사이에 개재되고 상기 제1스페이서구조물의 유전율보다 낮은 유전율을 갖는 제2스페이서구조물을 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 반도체 기판을 제공하는 단계; 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 서로 이격 배치되고 비트라인 및 비트라인하드마스크의 적층구조를 포함하는 복수의 비트라인구조물을 형성하는 단계; 이웃하는 상기 비트라인구조물 사이의 상기 반도체 기판 상부에 배치된 콘택패드를 형성하는 단계; 상기 콘택패드 상의 제1콘택 및 상기 제1콘택의 선폭보다 큰 선폭을 갖는 제2콘택의 적층구조를 포함하는 콘택구조물을 형성하는 단계; 상기 제1콘택과 상기 비트라인구조물 사이에 개재된 제1스페이서구조물을 형성하는 단계; 및 상기 제2콘택과 상기 비트라인구조물 사이에 개재되고 상기 제1스페이서구조물의 유전율보다 낮은 유전율을 갖는 제2스페이서구조물을 형성하는 단계를 포함할 수 있다.
본 기술은 콘택패드를 적용하여 기판과 콘택의 오버랩 마진을 확보할 수 있다.
본 기술은 비트라인스페이서의 손실을 방지하고 유전율을 감소시키므로써 기생 캐패시턴스 증가를 방지할 수 있다.
본 기술은 콘택구조물과 랜딩패드 사이의 오버랩 마진(Overlap Margin)을 확보할 수 있다.
본 기술은 반도체 장치의 신뢰성을 개선할 수 있다.
도 1은 본 실시예에 따른 반도체 장치의 평면도이다.
도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 도 20은 반도체 장치 제조 방법을 나타내는 도면들이다.
도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 도 20은 반도체 장치 제조 방법을 나타내는 도면들이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도 1은 본 실시예에 따른 반도체 장치의 평면도이다. 도 2a 및 도 2b는 본 실시예에 따른 반도체 장치의 단면도이다.
도 1, 2a 및 2b에 도시된 바와 같이, 반도체 장치는 복수의 메모리 셀을 포함할 수 있다. 각각의 메모리 셀은 매립워드라인(107)을 포함하는 셀 트랜지스터, 비트라인(122) 및 메모리 요소(137)를 포함할 수 있다.
기판(101)에 소자분리층(102) 및 활성영역(103)이 형성될 수 있다. 소자분리층(102)에 의해 복수의 활성영역(103)이 정의될 수 있다. 각 활성영역(103)은 장축 및 단축을 갖는 바 형상(bar shape)일 수 있다. 복수의 활성영역(103)들은 서로 일정간격으로 이격되어 배치될 수 있다.
기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs와 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(102)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(101)에 제1방향(D1)으로 연장되는 라인 형상(line shaped)의 매립게이트구조물(BG, 도 1 참조)이 형성될 수 있다. 매립게이트구조물은 게이트트렌치(105)의 표면 상에 형성된 게이트절연층(106), 게이트절연층(106) 상에 게이트트렌치(105)를 채우도록 형성된 게이트전극(107) 및 게이트캡핑층(108)을 포함할 수 있다.
자세히 설명하면, 기판(101)에 제1방향(D1)으로 활성영역(103) 및 소자분리층(102)을 가로지르는 라인 형상(line shaped)의 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105)는 기판(101) 표면에 형성된 하드마스크층(104)에 의해 정의된 영역에 일정깊이로 형성될 수 있다. 게이트트렌치(105)의 바닥면은 소자분리층(102)의 바닥면보다 높은 레벨에 위치할 수 있다. 즉, 게이트트렌치(105)는 소자분리층(102)보다 얕은 깊이를 가질 수 있다. 다른 실시예에서, 게이트트렌치(105)의 저부는 곡률을 가질 수 있다. 다른 실시예에서, 게이트트렌치(105)가 연장되는 방향의 소자분리층(102)이 일정 깊이 식각되어 활성영역(103)에 핀(Fin)이 형성될 수 있다.
게이트트렌치(105)의 표면 상에 게이트절연층(106)이 형성될 수 있다. 게이트절연층(106) 상에 게이트트렌치(105)를 부분적으로 채우는 게이트전극(107)이 형성될 수 있다. 게이트전극(107) 상에는 게이트트렌치(105)의 나머지 부분을 채우는 게이트캡핑층(Sealing layer, 108)이 형성될 수 있다. 게이트캡핑층(108)의 상부면은 하드마스크층(104)의 상부면과 동일 레벨일 수 있다. 게이트전극(107)의 상부면은 기판(101)의 상부면보다 낮은 레벨일 수 있다. 게이트전극(107)은 저저항 금속물질일 수 있다. 게이트전극(107)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 게이트전극(107)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(101)에 제1 및 제2불순물영역(109, 110)이 형성될 수 있다. 제1 및 제2불순물영역(109, 110)은 '소스/드레인영역'이라고 지칭될 수 있다. 제1 및 제2불순물영역(109, 110)은 게이트트렌치(105)에 의해 서로 이격될 수 있다. 이로써, 게이트전극(107), 제1 및 제2불순물영역(109, 110)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립게이트 구조를 갖는 게이트전극(107)에 의해 숏채널효과를 개선할 수 있다.
기판(101) 상에 비트라인콘택(121)이 형성될 수 있다. 비트라인콘택(121)은 제1불순물영역(109)에 접속될 수 있다. 비트라인콘택(121)은 비트라인콘택홀 내에 위치할 수 있다. 비트라인콘택홀은 제1불순물영역(109)을 노출시킬 수 있다. 비트라인콘택(121)의 하부면은 기판(101)의 상부면보다 낮을 수 있다. 비트라인콘택(121)은 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택(121)의 일부는 비트라인콘택홀의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택(121) 양측에 각각 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택(121)의 양측에 독립적으로 형성된다. 결국 비트라인콘택홀 내에는 하나의 비트라인콘택(121)과 한쌍의 갭(G)이 위치하며, 한쌍의 갭(G)은 비트라인콘택(121)에 의해 분리될 수 있다. 비트라인콘택(121)과 콘택구조물(SNC) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택(121) 상에 비트라인구조물(BL, 도 1 참조)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인콘택(121)에 의해 활성영역에 접속될 수 있다. 비트라인구조물(BL)은 비트라인(122) 및 비트라인(122) 상의 비트라인하드마스크(123)를 포함할 수 있다. 도 1을 참조하면, 비트라인구조물(BL)은 매립게이트구조물(BG)과 교차하는 방향 즉, 제2방향(D2, 도 1 참조)으로 연장된 라인 형상을 갖는다. 비트라인(122)의 일부는 비트라인콘택(121)과 접속될 수 있다. 도 2a를 참조하면, 비트라인(122)과 비트라인콘택(121)의 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(122)은 비트라인콘택(121)의 상부면을 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(122)은 금속물질을 포함할 수 있다. 비트라인하드마스크(123)는 절연물질을 포함할 수 있다.
비트라인콘택(121) 및 비트라인구조물(BL)의 측벽에 제1 내지 제3스페이서구조물(SP1, SP2, SP3)이 형성될 수 있다. 제1스페이서구조물(SP1)은 비트라인콘택(121)의 측벽에 위치할 수 있다. 제2스페이서구조물(SP2)은 비트라인(122)의 측벽에 위치할 수 있다. 제3스페이서구조물(SP3)은 비트라인하드마스크(123)의 측벽에 위치할 수 있다. 제1 내지 제3스페이서구조물(SP1, SP2, SP3)은 서로 상이한 적층구조를 가질 수 있다.
제1스페이서구조물(SP1)은 비트라인콘택(121)의 양측에 위치한 갭(G)을 채울 수 있다. 제1스페이서구조물(SP1)은 제1스페이서(124) 및 갭필스페이서(125)를 포함할 수 있다. 제1스페이서구조물(SP1)은 갭(G) 표면을 따라 컨포멀하게 형성된 제1스페이서(124) 및 제1스페이서(124) 상에서 갭(G)을 채우는 갭필스페이서(125)의 적층구조를 포함할 수 있다. 예를 들어, 제1스페이서(124)는 실리콘산화물을 포함할 수 있다. 예를 들어, 갭필스페이서(125)는 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 비트라인콘택(121)과 제1스페이서구조물(SP1) 사이에 시드층(seed layer)이 개재될 수 있다. 예를 들어, 시드층은 실리콘질화물일 수 있다. 예를 들어, 시드층은 10Å이하일 수 있다.
제2스페이서구조물(SP2)은 제1 내지 제3스페이서(124, 126, 128)의 적층구조를 포함할 수 있다. 제2스페이서구조물(SP2)은 비트라인(122)의 측벽으로부터 제1 내지 제3스페이서(124, 126, 128)가 차례로 적층된 구조를 포함할 수 있다. 예를 들어, 제1스페이서(124)는 실리콘산화물을 포함할 수 있다. 예를 들어, 제2스페이서(126)는 실리콘산화물을 포함할 수 있다. 예를 들어, 제3스페이서(128)는 저유전율(Low-k)물질을 포함할 수 있다. 즉, 제2스페이서구조물(SP2)은 O/O/K(Oxide/Oxide/Low-k) 구조를 포함할 수 있다. 다른 실시예에서, 비트라인(122)과 제2스페이서구조물(SP2) 사이에 시드층(seed layer)이 개재될 수 있다. 예를 들어, 시드층은 실리콘질화물일 수 있다. 예를 들어, 시드층은 10Å이하일 수 있다. 제2스페이서구조물(SP2)의 시드층(seed layer)은 제1스페이서구조물(SP2)과 동시에 형성된 단일층일 수 있다.
제2스페이서구조물(SP2)의 제1스페이서(124)는 제1스페이서구조물(SP1)의 제1스페이서(124)와 동시에 형성된 단일층일 수 있다. 제2스페이서구조물(SP2)의 제1스페이서(124)는 제1스페이서구조물(SP1)의 제1스페이서(124)와 연속된 동일층일 수 있다. 즉, 제2스페이서구조물(SP2)의 제1스페이서(124)는 제1스페이서구조물(SP1)의 제1스페이서(124)로부터 기판 표면에 수직한 방향으로 연장될 수 있다.
제2스페이서구조물(SP2)의 상부면은 비트라인(122)의 상부면보다 높은 레벨에 위치할 수 있다. 다른 실시예에서, 제2스페이서구조물(SP2)의 상부면은 비트라인(122)의 상부면과 동일레벨에 위치할 수도 있다.
제3스페이서구조물(SP3)은 제4스페이서(133)를 포함할 수 있다. 예를 들어, 제4스페이서(133)는 실리콘질화물을 포함할 수 있다.
제3스페이서구조물(SP3)은 비트라인하드마스크(123)의 측벽에 위치할 수 있다. 제3스페이서구조물(SP3)의 하부면은 비트라인(122)의 상부면보다 높은 레벨에 위치할 수 있다. 제3스페이서구조물(SP3)의 상부면은 비트라인하드마스크(123)의 상부면과 동일레벨에 위치할 수 있다.
도 1을 참조하면, 제2방향(D2)으로 이격 배치된 이웃하는 콘택구조물(SNC)들은 플러그분리층(132)들에 의해 분리될 수 있다. 플러그분리층(132)은 절연물질을 포함할 수 있다. 플러그분리층(132)은 실리콘질화물을 포함할 수 있다.
콘택구조물(SNC)과 제2소스/드레인영역(110) 사이에 콘택패드(127)가 배치될 수 있다. 콘택패드(127)는 콘택구조물(SNC)과 제2소스/드레인영역(110)을 상호 접속시키는 역할을 할 수 있다. 콘택패드(127)는 선택적에피택셜성장(Selective epitaxial growth;SEG)에 의해 형성될 수 있다. 콘택패드(127)는 자기정렬(Self-align)로 형성될 수 있다.
콘택패드(127)는 바텀-업 성장 공정(bottom-up growth process)에 의해 형성될 수 있다. 바텀-업 성장 공정은 에피택셜성장공정(epitaxial growth process)을 포함할 수 있다. 에피택셜성장 공정은 선택적에피택셜성장(selective epitaxial growth)을 포함할 수 있다. 콘택패드(127)는 실리콘함유에피택셜층(silicon containing epitaxial layer)을 포함할 수 있다. 예컨대, 콘택패드(127)는 실리콘에피택셜층(Si epitaxial layer)을 포함할 수 있다. 콘택패드(127)는 SEG Si를 포함할 수 있다.
콘택패드(127)는 도펀트(dopant)를 포함할 수 있다. 따라서, 콘택패드(127)는 도프트 에피택셜층(doped epitaxial layer)일 수 있다. 도펀트는 N형 도펀트를 포함할 수 있다. N형 도펀트는 인(phosporus), 비소(arsenic), 안티몬(antimony) 또는 이들의 조합을 포함할 수 있다. 콘택패드(127)는 선택적에피택셜성장에 의한 인이 도핑된 실리콘에피택셜층, 즉 SEG SiP(heavily doped SEG SiP) 또는 이들의 조합을 포함할 수 있다. 여기서, 저농도 SEG SiP 및 고농도 SEG SiP에서 저농도 및 고농도는 각각 인의 농도를 지칭할 수 있다.
다른 실시예에서, 콘택패드(127)는 N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다.
콘택패드(127) 상부에 콘택구조물(SNC)이 형성될 수 있다. 콘택구조물(SNC)은 이웃하는 비트라인구조물(BL) 사이에 형성될 수 있다. 콘택구조물(SNC)은 콘택패드(127)에 의해 제2소스/드레인영역(110)에 접속될 수 있다. 콘택구조물(SNC)은 제1콘택(129) 및 제2콘택(134)의 적층구조를 포함할 수 있다. 제1콘택(129) 및 제2콘택(134)은 도전물질을 포함할 수 있다. 예를 들어, 제1콘택(129)은 폴리실리콘을 포함할 수 있다. 예를 들어, 제2콘택(134)은 금속물질을 포함할 수 있다.
제1콘택(129)의 상부면은 비트라인(122)의 상부면보다 높은 레벨에 위치할 수 있다. 제1콘택(129)의 상부면은 제2스페이서구조물(SP2)의 상부면과 동일 레벨에 위치할 수 있다. 제2콘택(134)의 상부면은 제3스페이서구조물(SP3)의 상부면과 동일 레벨에 위치할 수 있다. 즉, 제1콘택(129)과 비트라인(122) 사이에는 O/O/K 구조를 갖는 제2스페이서구조물(SP2)이 배치될 수 있다. 따라서, 제1콘택(129)과 비트라인(122) 사이의 기생캐패시턴스를 최소화할 수 있다.
제2콘택(134)과 비트라인하드마스크(123) 사이에는 제3스페이서구조물(SP3)이 배치될 수 있다. 제3스페이서구조물(SP3)은 제4스페이서(133)의 단일층으로 구성되어 제2스페이서구조물(SP3)의 두께보다 얇게 형성될 수 있다. 즉, 제2콘택(134)의 선폭은 제1콘택(129)의 선폭보다 클 수 있다. 따라서, 콘택구조물(SNC)과 랜딩패드(136) 사이의 오버레이 마진을 확보하고, 콘택 저항을 감소시킬 수 있다.
콘택구조물(SNC) 상에는 랜딩패드(136)이 형성될 수 있다. 인접한 랜딩패드(136)는 층간절연층(135)에 의해 분리될 수 있다. 랜딩패드(136)는 콘택구조물(SNC)과 메모리요소(121) 사이의 상호접속을 위한 구조물이다. 랜딩패드(136)는 도전물질을 포함할 수 있다.
랜딩패드(136) 상에 메모리요소(137)가 형성될 수 있다. 메모리요소(137)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 스토리지노드는 랜딩패드(136)를 통해 콘택구조물(SNC)에 접속될 수 있다.
다른 실시예에서, 콘택구조물(SNC) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.
위와 같이, 본 실시예는 비트라인(122)의 측벽에는 O/O/K 구조를 갖는 제2스페이서구조물(SP2)을 배치하여 제1콘택(129)과의 기생캐패시턴스를 최소화시킬 수 있다. 또한, 절연물질로 구성되어 기생캐패시턴스에 영향을 미치지 않는 비트라인하드마스크(123)의 측벽에는 단일층으로 구성된 제3스페이서구조물(SP3)을 배치하여 콘택구조물(SNC)과 랜딩패드(136) 사이의 오버레이 마진을 확보하고, 콘택 저항을 감소시킬 수 있다.
도 3 내지 도 20은 반도체 장치 제조 방법을 나타내는 도면들이다. 각 도의 a는 평면도이다. 각 도의 b는 a의 A-A' 단면도이고, 각 도의 c는 a의 B-B' 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 각 활성영역(13)은 길쭉한 바 형상(bar shape)일 수 있다. 복수의 활성영역(13)들은 서로 일정간격으로 이격되어 배치될 수 있다.
소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD, Chemical Vapor Deposition) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정(Planarization process)이 부가적으로 사용될 수 있다.
이어서, 기판(11)에 매립게이트구조물이 형성될 수 있다. 매립게이트구조물은 매립워드라인구조물이라고 지칭될 수 있다. 매립게이트구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 게이트전극(17) 및 게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립게이트구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)는 분리트렌치보다 얕게 형성될 수 있다. 즉, 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 게이트전극(17)의 평균 단면적으로 크게할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극(17)의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바닥 모서리들은 곡률을 가질 수 있다. 게이트트렌치(15)의 바닥 모서리들이 곡률을 갖도록 형성함으로써, 게이트트렌치(15)의 바닥부에서 요철을 최소화하고, 그에 따라 게이트전극(17)의 채움(filling)을 용이하게 수행할 수 있다.
도시하지 않았으나, 게이트트렌치(15) 형성 이후에, 핀영역(fin region)이 형성될 수 있다. 핀영역은 소자분리층(12)의 일부를 리세스시켜 형성할 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15)의 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있따. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 게이트전극(17)이 형성될 수 있다. 게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백 공정으로 수행하거나 또는 CMP 공정 및 에치백공정을 순차적으로 수행할 수 있다. 게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 게이트전극(17)의 상부 표면은 기판(11)의 상부 표면보다 낮은 레벨일 수 있다. 게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 게이트전극(17)이라고 지칭할 수 있다.
다음으로, 게이트전극(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 게이트전극(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 하드마스크층(14)의 상부면을 식각타겟층(etch stop target)으로 하는 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.
상술한 바와 같은 매립게이트구조물 형성 이후에, 제1소스/드레인영역(19)과 제2소스/드레인영역(20)이 형성될 수 있다. 제1소스/드레인영역(19)과 제2소스/드레인영역(20)은 임플란트(Implant) 등의 도핑 공정에 의해 형성될 수 있다. 제1소스/드레인영역(19)과 제2소스/드레인영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1소스/드레인영역(19)은 제2소스/드레인영역(20)보다 더 깊을 수 있다. 제1소스/드레인영역(19)은 비트라인콘택이 접속될 영역일 수 있다. 제2소스/드레인영역(20)은 스토리지콘택이 접속될 영역일 수 있다.
게이트전극(17), 제1소스/드레인영역(19) 및 제2소스/드레인영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
이어서, 제1소스/드레인영역(19)에 접속하는 비트라인구조물을 형성할 수 있다. 비트라인구조물은 비트라인(22) 및 비트라인하드마스크(23)의 적층구조를 포함할 수 있다.
비트라인구조물을 형성하는 방법은 다음과 같다.
먼저, 하드마스크층(14)을 식각하여 비트라인콘택홀(미도시)을 형성할 수 있다. 비트라인콘택홀(미도시)은 평면상으로 볼 때 써클 형상 도는 타원 형상을 가질 수 있다. 비트라인콘택홀에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 비트라인콘택홀에 의해 제1소스/드레인영역(19)이 노출된다. 비트라인콘택홀은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀을 형성하기 위한 식각 공정에서 제1소스/드레인영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀 아래의 게이트캡핑층(18), 제1소스/드레인영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인콘택홀이 확장됨에 따라, 제1소스/드레인영역(19)이 리세스될 수 있고, 제1소스/드레인영역(19)의 상부면은 제2소스/드레인영역(20)의 상부면보다 낮은 레벨이 될 수 있다.
다음으로, 비트라인콘택홀(미도시)을 갭필하는 예비 플러그(미도시)를 형성할 수 있다. 예비 플러그는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그는 SEG SiP를 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그를 형성할 수 있다. 다른 실시예에서, 예비 플러그는 폴리실리콘 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그는 비트라인콘택홀을 채울 수 있다. 예비 플러그의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
다음으로, 예비 플러그를 포함하는 하드마스크층(14) 상에 도전층(미도시) 및 하드마스크물질층(미도시)이 적층될 수 있다. 예비 플러그 및 하드마스크층(14) 상에 도전층과 하드마스크물질층을 순차적으로 적층할 수 있다. 도전층은 금속함유물질을 포함한다. 도전층은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 도전층은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 하드마스크물질층은 도전층 및 예비 플러그에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 하드마스크물질층은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
다음으로, 하드마스크물질층 상에 비트라인마스크층(미도시)이 형성될 수 있다. 비트라인마스크층은 도전층 및 하드마스크물질층에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 비트라인마스크층은 감광막패턴을 포함할 수 있다. 비트라인마스크층은 SPT, DPT와 같은 패터닝방법에 의해 형성될 수 있다. 평면상으로 볼 때, 비트라인마스크층은 D2 방향으로 연장되는 라인 형상일 수 있다.
다음으로, 하드마스크물질층, 도전층 및 예비 플러그를 차례로 식각할 수 있다. 따라서, 비트라인콘택(21), 비트라인(22) 및 비트라인하드마스크(23)가 형성된다. 비트라인(22) 및 비트라인하드마스크(23)의 적층구조는 '비트라인구조물'이라고 지칭될 수 있다.
비트라인구조물의 선폭은 비트라인콘택홀(미도시)의 직경보다 작다. 따라서, 비트라인콘택(21) 주변에 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택(21)을 에워싸는 서라운딩 형상이 아니라, 비트라인콘택(21)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀 내에는 하나의 비트라인콘택(21)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택(21)에 의해 분리된다. 갭(G)의 저면은 제1소스/드레인영역(19)의 리세스된 상부 표면과 동일 레벨일 수 있다. 다른 실시예로, 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1소스/드레인영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수도 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 제1스페이서층(24A)이 형성될 수 있다. 제1스페이서층(24A)은 비트라인구조물을 포함하는 전체 표면을 따라 컨포멀하게 형성될 수 있다. 제1스페이서층(24A)은 절연물질을 포함할 수 있다. 제1스페이서층(24A)은 저유전물질(Low-k material)을 포함할 수 있다. 여기서, 저유전물질은 실리콘산화물보다 유전율이 높고 실리콘질화물보다 유전율이 낮은 물질을 가리킬 수 있다. 저유전물질은 실리콘산화물보다 습식케미컬에 대해 손실이 적은 물질을 포함할 수 있다. 예를 들어, 제1스페이서층(24A)은 SiCO를 포함할 수 있다.
다른 실시예에서, 제1스페이서층(24A)을 형성하기 전에 비트라인구조물을 포함하는 전체 표면을 따라 시드층(seed layer)을 형성할 수 있다. 시드층은 비트라인(22)의 산화를 방지하기 위해 적용될 수 있다. 예를 들어, 시드층은 실리콘질화물을 포함할 수 있다. 예를 들어, 시드층은 10Å이하의 두께로 형성될 수 있다.
도 5a 내지 도 5c에 도시된 바와 같이, 제1스페이서층(24A) 상에 갭필스페이서층(25A)을 형성할 수 있다. 갭필스페이서층(25A)은 비트라인콘택(21) 양측의 갭(G)을 채우는 두께로 형성될 수 있다. 갭필스페이서층(25A)은 절연물질을 포함할 수 있다. 예를 들어, 갭필스페이서층(25A)은 실리콘질화물을 포함할 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 갭(G)을 채우는 갭필스페이서(25)를 형성할 수 있다. 이를 위해, 갭필스페이서층(25A)에 트리밍(trimming) 공정을 진행할 수 있다. 따라서, 갭(G)을 제외한 제1스페이서층(24A) 상의 갭필스페이서층(25A)이 모두 제거될 수 있다.
이어서, 클리닝(cleaning) 공정을 진행할 수 있다. 클리닝 공정시 실리콘산화물 대비 습식케미컬에 대해 손실이 적은 저유전물질로 제1스페이서(24A)를 형성하므로써, 스페이서 두께를 유지할 수 있다.
이어서, 산소 플라즈마 스트립(O2 plasma strip) 공정을 진행할 수 있다. 산소 플라즈마 스트립 공정에 의해 저유전물질의 제1스페이서층(24A, 도 5b)이 실리콘산화물의 제1스페이서층(24B)으로 치환될 수 있다. 따라서, 스페이서 두께를 유지하면서 스페이서의 유전율을 더 감소시킬 수 있다.
도 7a 내지 도 7c에 도시된 바와 같이, 제1스페이서층(24B) 및 갭필스페이서(25) 상에 제2스페이서층(26A)을 형성할 수 있다. 제2스페이서층(26A)은 제1스페이서층(24B)을 포함하는 전체 표면을 따라 컨포멀하게 형성될 수 있다. 제2스페이서층(26A)은 절연물질을 포함할 수 있다. 제2스페이서층(26A)은 저유전물질을 포함할 수 있다. 여기서, 저유전물질은 실리콘산화물보다 유전율이 높고 실리콘질화물보다 유전율이 낮은 물질을 가리킬 수 있다. 저유전물질은 실리콘산화물보다 습식케미컬에 대해 손실이 적은 물질을 포함할 수 있다. 예를 들어, 제2스페이서층(26A)은 SiCO를 포함할 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 제1 및 제2스페이서(24, 26)를 형성할 수 있다. 이를 위해, 제1 및 제2스페이서층(24B, 26A)을 식각할 수 있다. 이에 따라, 비트라인하드마스크(23) 및 하드마스크층(14)이 노출될 수 있다.
다음으로, 노출된 하드마스크층(14)을 식각하여 활성영역(13)의 일부를 노출시키는 리세스(R)를 형성할 수 있다. 리세스(R)를 형성하기 위해, 하드마스크층(14), 소자분리층(12) 및 제2소스/드레인영역(20)이 일정 깊이 식각될 수 있다. 리세스(R)는 기판(11) 내부로 확장될 수 있다. 리세스(R)의 바닥면은 비트라인콘택(22)의 상부표면보다 낮은 레벨일 수 있다. 리세스(R)의 바닥면은 비트라인콘택(22)의 바닥면보다 높은 레벨일 수 있다.
제1 및 제2스페이서(24, 26)와 리세스(R)를 형성함에 따라 스토리지콘택 영역이 노출될 수 있다. 제1 및 제2스페이서(24, 26)는 D2 방향으로 연장되는 라인타입의 비트라인구조물의 측벽에 형성될 수 있다. 따라서, 제1 및 제2스페이서(24, 26)와 리세스(R)에 의해 노출되는 영역은 비트라인구조물에 의해 이격되고 D2 방향으로 연장되는 라인타입일 수 있다.
도 9a 내지 도 9c에 도시된 바와 같이, 리세스(R)를 부분적으로 채우는 콘택패드(27)가 형성될 수 있다. 콘택패드(27)는 바텀-업(bottom up) 성장 공정에 의해 형성될 수 있다. 콘택패드(27)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 콘택패드(27)는 제2소스/드레인영역(20)을 시드(Seed)로 하여 성장될 수 있다. 즉, 콘택패드(27)는 자기정렬(Self-align) SEG 일 수 있다. 콘택패드(27)는 실리콘함유물질을 포함할 수 있다. 콘택패드(27)는 에피택셜층일 수 있다. 패드(27)는 실리콘함유 에피택셜층일 수 있다. 콘택패드(27)는 SEG Si, SEG SiGe 또는 SEG SiC를 포함할 수 있다. 다른 실시예에서, 콘택패드(27)는 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiG를포함할 수 있다. 예컨대, 콘택패드(27)는 SEG SiP를 포함할 수 있다. 콘택패드(27)는 실리콘소스가스 및 첨가가스를 이용하여 형성할 수 있다. 실리콘소스가스는 실레인(SiH4), 디클로로실레인(SiH2Cl2, DCS) 또는 이들의 혼합을 포함할 수 있다. 첨가가스는 HCl을 포함할 수 있다.
콘택패드(27)의 상부표면은 비트라인콘택(27)의 상부 표면보다 낮은 레벨일 수 있다.
위와 같이, 콘택패드(27)를 형성하기 위해, 선택적에피택셜성장을 수행하므로, 공정을 단순화시킬 수 있다. 또한, 제2소스/드레인영역(20)을 시드(Seed)로 하여 성장되는 자기정렬(self-align) SEG로 형성함에 따라, 별도의 패터닝 공정을 생략할 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 산소 플라즈마 스트립(O2 plasma strip) 공정을 진행할 수 있다. 산소 플라즈마 스트립 공정에 의해 저유전물질의 제2스페이서(26, 도 9b)가 실리콘산화물의 제2스페이서(26')로 치환될 수 있다.따라서, 스페이서 두께를 유지하면서 스페이서의 유전율을 더 감소시킬 수 있다.
도 11a 내지 도 11c에 도시된 바와 같이, 제2스페이서(26') 및 콘택패드(27) 상에 제3스페이서층(28A)을 형성할 수 있다. 제3스페이서층(28A)은 제2스페이서(26')를 포함하는 전체 표면을 따라 컨포멀하게 형성할 수 있다. 제3스페이서층(28A)은 절연물질을 포함할 수 있다. 제3스페이서층(28A)은 저유전물질을 포함할 수 있다. 여기서, 저유전물질은 실리콘산화물보다 유전율이 높고 실리콘질화물보다 유전율이 낮은 물질을 가리킬 수 있다. 저유전물질은 실리콘산화물보다 습식케미컬에 대해 손실이 적은 물질을 포함할 수 있다. 예를 들어, 제3스페이서층(28A)은 SiCO를 포함할 수 있다.
도 12a 내지 도 12c에 도시된 바와 같이, 콘택패드(27)를 노출시키는 제3스페이서(28)를 형성할 수 있다. 제3스페이서(28)는 콘택패드(27) 상부의 제3스페이서층(28A)을 식각하므로써 형성될 수 있다.
도 13a 내지 도 13c에 도시된 바와 같이, 스토리지콘택 영역을 갭필하는 플러그물질층(29A)을 형성할 수 있다. 플러그물질층(29A)은 비트라인구조물에 의해 노출된 라인타입의 스토리지콘택 영역이 모두 갭필되도록 형성할 수 있다. 플러그물질층(29A)은 도전물질을 포함할 수 있다. 예를 들어, 플러그물질층(29A)은 폴리실리콘을 포함할 수 있다.
도 14a 내지 도 14c에 도시된 바와 같이, 플러그분리부(30)가 형성될 수 있다. 플러그분리부(30)에 의해 제1콘택(29)이 정의될 수 있다. 제1콘택(29)은 콘택패드(27) 상부에 위치할 수 있고, 콘택패드(27)를 통해 제2소스/드레인영역(20)에 전기적으로 접속할 수 있다. 플러그분리부(30)는 제1콘택(29)을 D2 방향으로 분리시킬 수 있다.
도 15a 내지 도 15c에 도시된 바와 같이, 플러그분리부(30)에 제1 및 제2플러그분리층(31, 32)을 차례로 형성할 수 있다. 제1플러그분리층(31)은 플러그분리부(30)의 내벽을 따라 컨포멀하게 형성될 수 있다. 제2플러그분리층(32)은 제1플러그분리층(31) 상에서 플러그분리부(30)를 채우도록 형성할 수 있다.
제1 및 제2플러그분리층(31, 32)은 절연물질을 포함할 수 있다. 제1 및 제2플러그분리층(31, 32)은 서로 상이한 물질로 형성될 수 있다. 제1 및 제2플러그분리층(31, 32)은 습식식각선택비가 서로 상이한 물질로 형성될 수 있다. 제1플러그분리층(31)은 제1 내지 제3스페이서(24, 26', 28)와 습식식각선택비가 유사하거나 동일한 물질로 형성될 수 있다. 예를 들어, 제1플러그분리층(31)은 실리콘산화물을 포함할 수 있다. 제2플러그분리층(32)은 제1 내지 제3스페이서(24, 26', 28)와 습식식각선택비가 상이한 물질로 형성될 수 있다. 예를 들어, 제2플러그분리층(32)은 실리콘질화물을 포함할 수 있다.
도 16a 내지 도 16c에 도시된 바와 같이, 제1콘택(29)을 리세스시킬 수 있다. 제1콘택(29)은 에치백(etch back) 공정을 통해 리세스될 수 있다. 리세스된 제1콘택(29)의 상부표면은 비트라인하드마스크(23)의 바닥면보다 높은 레벨에 위치할 수 있다. 다른 실시예에서, 리세스된 제1콘택(29)의 상부표면은 비트라인(22)의 상부표면과 동일 레벨에 위치할 수도 있다. 즉, 리세스된 제1콘택(29)은 비트라인(22)과 수평 방향으로 오버랩될 수 있다.
도 17a 내지 도 17c에 도시된 바와 같이, 제1콘택(29) 상부로 노출된 제1 내지 제3스페이서(24, 26', 28) 및 제1플러그분리층(31)을 제거할 수 있다. 이를 위해, 산소 플라즈마 스트립 공정을 진행하여 노출된 저유전물질의 제3스페이서(28)를 실리콘산화물로 치환할 수 있다. 이어서, 불산(HF)을 이용한 클리닝 공정을 통해 노출된 실리콘산화물을 제거할 수 있다.
따라서, 제1콘택(29) 상부로 돌출된 비트라인구조물의 측벽은 스페이서가 존제하지 않을 수 있다. 즉, 제1콘택(29) 상부에는 비트라인하드마스크(23)와 제2플러그분리층(32)이 노출될 수 있다.
비트라인구조물과 제1콘택(29) 사이에는 제1 내지 제3스페이서(24, 26', 28)가 개재될 수 있다. 따라서, 비트라인(22)과 제1콘택(29) 사이에는 O/O/K(Oxide/Oxide/Low-k material) 구조의 스페이서구조물을 적용하여 기생캐패시턴스를 개선할 수 있다.
도 18a 내지 도 18c에 도시된 바와 같이, 노출된 비트라인하드마스크(23)의 측벽 및 제2플러그분리층(32)의 측벽에 제4스페이서(33)를 형성할 수 있다. 제4스페이서(33)는 절연물질을 포함할 수 있다. 예를 들어, 제4스페이서(33)는 실리콘질화물을 포함할 수 있다. 제4스페이서(33)의 두께는 제1 내지 제3스페이서(24, 26', 28)의 총 두께보다 얇게 조절될 수 있다.
도 19a 내지 도 19c에 도시된 바와 같이, 제1콘택(29) 상에 제2콘택(34)을 형성할 수 있다. 제2콘택(34)은 금속물질을 포함할 수 있다.
제2콘택(34)의 저면은 비트라인(22)의 상부면보다 높은 레벨에 위치할 수 있다. 제2콘택(34)은 비트라인(22)과 수평적으로 오버랩되지 않는다. 제2콘택(34)은 비트라인하드마스크(23)와 수평적으로 오버랩될 수 있다.
본 실시예에서는, 비트라인(22)과 제1콘택(29) 사이에는 제1 내지 제3스페이서(24, 26', 28)를 개재하여 기생 캐패시턴스를 방지할 수 있다. 또한, 비트라인하드마스크(23)와 제2콘택(34) 사이에는 제1 내지 제3스페이서(24, 26', 28)의 총 두께보다 얇은 제4스페이서(33)만을 개재하여 제2콘택(34)의 선폭을 제1콘택(29)의 선폭보다 넓게 조절할 수 있다. 따라서, 후속 공정을 통해 형성되는 랜딩패드와 제2콘택(34) 사이의 오버랩 마진을 개선할 수 있다.
도 20a 내지 도 20c에 도시된 바와 같이, 제2콘택(34) 상에 랜딩패드(36)를 형성할 수 있다. 랜딩패드(36)는 층간절연층(35)에 의해 이격될 수 있다. 랜딩패드(36)는 평면상으로 볼 때, 섬 타입(Island type)으로 형성될 수 있다.
이어서, 랜딩패드(36) 상에 캐패시터를 포함하는 메모리 요소(37)가 형성될 수 있다.
메모리 요소(37)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판
102 : 소자분리층
103 : 활성영역 107 : 게이트전극
109 : 제1소스/드레인영역 110 : 제2소스/드레인영역
121 : 비트라인콘택 122 : 비트라인
123 : 비트라인하드마스크 124 : 제1스페이서
125 : 갭 126 : 제2스페이서
127 : 콘택패드 128 : 제3스페이서
129 : 제1콘택 133 : 제4스페이서
134 : 제2콘택 135 : 층간절연층
136 : 랜딩패드 137 : 메모리요소
103 : 활성영역 107 : 게이트전극
109 : 제1소스/드레인영역 110 : 제2소스/드레인영역
121 : 비트라인콘택 122 : 비트라인
123 : 비트라인하드마스크 124 : 제1스페이서
125 : 갭 126 : 제2스페이서
127 : 콘택패드 128 : 제3스페이서
129 : 제1콘택 133 : 제4스페이서
134 : 제2콘택 135 : 층간절연층
136 : 랜딩패드 137 : 메모리요소
Claims (21)
- 반도체 기판;
상기 반도체 기판 상부에 서로 이격 배치되고 비트라인 및 비트라인하드마스크의 적층구조를 포함하는 비트라인구조물;
이웃하는 상기 비트라인구조물 사이의 상기 반도체 기판 상부에 배치된 콘택패드;
상기 콘택패드 상에 형성된 제1콘택 및 상기 제1콘택의 선폭보다 큰 선폭을 갖는 제2콘택의 적층구조를 포함하는 콘택구조물;
상기 제1콘택과 상기 비트라인구조물 사이에 개재된 제1스페이서구조물; 및
상기 제2콘택과 상기 비트라인구조물 사이에 개재되고 상기 제1스페이서구조물의 유전율보다 낮은 유전율을 갖는 제2스페이서구조물
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1스페이서구조물의 두께는 상기 제2스페이서구조물의 두께보다 두꺼운 반도체 장치.
- 제1항에 있어서,
상기 제1스페이서구조물은 다층 구조를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1스페이서구조물은 O/O/K (Oxide/Oxide/Low-k material) 구조를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1콘택의 상부면은 상기 비트라인의 상부면보다 높은 레벨에 위치하는 반도체 장치.
- 제1항에 있어서,
상기 제1스페이서구조물은 상기 제1콘택의 상부면과 동일 레벨에 위치하는 반도체 장치.
- 제1항에 있어서,
상기 제1콘택 및 제1스페이서구조물은 상기 비트라인과 수평방향으로 오버랩되는 반도체 장치.
- 제1항에 있어서,
상기 제2스페이서구조물은 단층 구조를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2스페이서구조물은 실리콘질화물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제2콘택과 제2스페이서구조물은 상기 비트라인하드마스크와 수평방향으로 오버랩되는 반도체 장치.
- 제1항에 있어서,
상기 콘택패드는 에피택셜층을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 반도체 기판 내에 매립된 워드라인; 및
상기 워드라인 양측의 상기 반도체 기판에 형성된 제1 및 제2소스/드레인영역을 더 포함하고,
상기 콘택패드는 상기 제2소스/드레인영역에 접속되는 반도체 장치.
- 제1항에 있어서,
상기 반도체 기판과 비트라인구조물 사이를 연결하기 위한 비트라인콘택을 더 포함하는 반도체 장치.
- 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 서로 이격 배치되고 비트라인 및 비트라인하드마스크의 적층구조를 포함하는 복수의 비트라인구조물을 형성하는 단계;
이웃하는 상기 비트라인구조물 사이의 상기 반도체 기판 상부에 배치된 콘택패드를 형성하는 단계;
상기 콘택패드 상의 제1콘택 및 상기 제1콘택의 선폭보다 큰 선폭을 갖는 제2콘택의 적층구조를 포함하는 콘택구조물을 형성하는 단계;
상기 제1콘택과 상기 비트라인구조물 사이에 개재된 제1스페이서구조물을 형성하는 단계; 및
상기 제2콘택과 상기 비트라인구조물 사이에 개재되고 상기 제1스페이서구조물의 유전율보다 낮은 유전율을 갖는 제2스페이서구조물을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 콘택패드를 형성하는 단계는,
상기 반도체 기판으로부터 선택적 에피택셜 성장을 수행하는 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 콘택패드는 실리콘함유 에피택셜층을 포함하는 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 제1스페이서구조물의 두께는 상기 제2스페이서구조물의 두께보다 두꺼운 반도체 장치 제조 방법.
- 제14항에 있어서,
상기 제1스페이서구조물을 형성하는 단계는,
상기 비트라인구조물의 측벽에 저유전율물질의 제1스페이서층을 형성하는 단계;
상기 저유전율물질의 제1스페이서층을 실리콘산화물의 제1스페이서층으로 치환시키는 단계;
상기 제1스페이서층 상에 저유전율물질의 제2스페이서층을 형성하는 단계;
상기 저유전율물질의 제2스페이서층을 실리콘산화물의 제2스페이서층으로 치환시키는 단계;
상기 제2스페이서층 상에 저유전율물질의 제3스페이서층을 형성하는 단계; 및
상기 비트라인하드마스크의 측벽이 노출되도록 상기 제1 내지 제3스페이서층을 리세스 시키는 단계
를 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 제1 및 제2스페이서층을 치환시키는 단계는,
산소 플라즈마 스트립 공정으로 진행하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 제2스페이서구조물을 형성하는 단계는,
노출된 상기 비트라인하드마스크의 측벽에 제4스페이서를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제20항에 있어서,
상기 제4스페이서는 실리콘질화물을 포함하는 반도체 장치 제조 방법.
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