JP2001250385A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 広いデータＩ／Ｏ幅を有する半導体記憶装置
のデータ入出力の高速化および低消費電力化を図る。 【解決手段】 メモリセルアレイ４０は、メモリブロッ
ク４０−Ｎ，４０−Ｆに分割される。メモリセルアレイ
４０全体に共通に設けられるグローバルデータＩ／Ｏ線
対は、スイッチ群ＳＷＩによって、メモリブロック４０
−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割さ
れる。データ入出力回路５０から遠い側のメモリブロッ
クにおける列選択動作は、スイッチ群ＳＷＩをオフした
状態の下でメモリブロックの選択を待たずに実行され、
メモリブロックの選択が確定した後に、スイッチ群ＳＷ
Ｉのオンおよび他方のメモリブロックにおける列選択の
いずれか一方が実行される。
のデータ入出力の高速化および低消費電力化を図る。 【解決手段】 メモリセルアレイ４０は、メモリブロッ
ク４０−Ｎ，４０−Ｆに分割される。メモリセルアレイ
４０全体に共通に設けられるグローバルデータＩ／Ｏ線
対は、スイッチ群ＳＷＩによって、メモリブロック４０
−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割さ
れる。データ入出力回路５０から遠い側のメモリブロッ
クにおける列選択動作は、スイッチ群ＳＷＩをオフした
状態の下でメモリブロックの選択を待たずに実行され、
メモリブロックの選択が確定した後に、スイッチ群ＳＷ
Ｉのオンおよび他方のメモリブロックにおける列選択の
いずれか一方が実行される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的には、広いデータＩ／Ｏ幅を有すると
ともに、データ入出力の高速化および低消費電力化が可
能なダイナミック型半導体記憶装置に関する。
関し、より特定的には、広いデータＩ／Ｏ幅を有すると
ともに、データ入出力の高速化および低消費電力化が可
能なダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】高いメモリバンド幅を要求する画像処理
等の一部のアプリケーションに対応して、広いデータＩ
／Ｏ幅を実現するためのメモリセルアレイ構成が半導体
記憶装置に採用されるようになっている。
等の一部のアプリケーションに対応して、広いデータＩ
／Ｏ幅を実現するためのメモリセルアレイ構成が半導体
記憶装置に採用されるようになっている。
【０００３】代表的には、ロジック回路とＤＲＡＭ（Dy
namic Random Access Memory）を同一チップ上に搭載し
たＤＲＡＭ／ロジック混載メモリが開発されている。Ｄ
ＲＡＭ／ロジック混載メモリにおいては、従来のプロセ
ッサとＤＲＡＭとの間に存在したＩ／Ｏピンおよび外部
バスを省略して自由度の高いデータ転送を実行可能な構
成するとともに、ＤＲＡＭアレイ部に同時にデータ入出
力可能な多数のデータＩ／Ｏ線を設けて広いデータＩ／
Ｏ幅を実現している。
namic Random Access Memory）を同一チップ上に搭載し
たＤＲＡＭ／ロジック混載メモリが開発されている。Ｄ
ＲＡＭ／ロジック混載メモリにおいては、従来のプロセ
ッサとＤＲＡＭとの間に存在したＩ／Ｏピンおよび外部
バスを省略して自由度の高いデータ転送を実行可能な構
成するとともに、ＤＲＡＭアレイ部に同時にデータ入出
力可能な多数のデータＩ／Ｏ線を設けて広いデータＩ／
Ｏ幅を実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな広いデータＩ／Ｏ幅を実現するためのメモリセルア
レイ構成には、以下のような問題点もある。
うな広いデータＩ／Ｏ幅を実現するためのメモリセルア
レイ構成には、以下のような問題点もある。
【０００５】すなわち、メモリの高集積化が進むとこれ
に伴ってメモリセルアレイのサイズも増加し、読出／書
込データを伝達するためのデータＩ／Ｏ線も長配線化し
て寄生容量が増大する。また、一度に入出力するデータ
数を多くする必要があるため、同時に動作するデータＩ
／Ｏ線数も増加していく。これにより、下記の問題点が
顕著となる。
に伴ってメモリセルアレイのサイズも増加し、読出／書
込データを伝達するためのデータＩ／Ｏ線も長配線化し
て寄生容量が増大する。また、一度に入出力するデータ
数を多くする必要があるため、同時に動作するデータＩ
／Ｏ線数も増加していく。これにより、下記の問題点が
顕著となる。
【０００６】（１） データＩ／Ｏ線における読出／書
込データの伝搬遅延が無視できないほど大きくなり、ア
クセスタイムの遅延などを引起こす。
込データの伝搬遅延が無視できないほど大きくなり、ア
クセスタイムの遅延などを引起こす。
【０００７】（２） 多数のデータＩ／Ｏ線について、
同時にデータ書込あるいは読出動作を実行するために、
データＩ／Ｏ線における消費電流が増大する。
同時にデータ書込あるいは読出動作を実行するために、
データＩ／Ｏ線における消費電流が増大する。
【０００８】この発明は、これらの問題点を解決するた
めになされたものであって、その目的は、広いデータＩ
／Ｏ幅を有しつつ、データ入出力の高速化および低消費
電力化が可能な半導体記憶装置を提供することである。
めになされたものであって、その目的は、広いデータＩ
／Ｏ幅を有しつつ、データ入出力の高速化および低消費
電力化が可能な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、アドレス信号に応じてデータ入出力を行なう
半導体記憶装置であって、行列状に配置された複数のメ
モリセルを有するメモリセルアレイを備え、メモリセル
アレイは行方向に沿って複数のメモリブロックに分割さ
れ、複数のメモリブロックのうちのいずれか１個は、ア
ドレス信号に応じて選択されてデータ入出力の対象とな
り、複数のメモリブロックのうちの１個と列方向に隣接
して配置され、メモリセルアレイとの間でデータの読出
および書込を実行するデータ入出力回路と、列方向に沿
って複数のメモリブロックに共通に設けられ、メモリセ
ルアレイとの間で入出力されるデータを伝達するための
複数のデータ入出力線と、各データ入出力線ごとに隣接
するメモリブロック間に配置され、アドレス信号に応じ
て対応するデータ入出力線を分割／接続する複数のデー
タ線接続回路と、複数のメモリブロックに対応してそれ
ぞれ設けられ、複数のデータ入出力線のそれぞれとの間
でデータ授受を行なうメモリセルをアドレス信号に応じ
て選択するための行選択および列選択を実行する複数の
デコード回路と、各デコード回路に対して行選択および
列選択の実行タイミングを指示するとともに、アドレス
信号に応じて各データ線接続回路のオン／オフを制御し
て分割／接続を指示する制御回路とをさらに備え、制御
回路は、複数のメモリブロックの選択が確定する前にお
いては、各データ線接続回路をオフ状態とした上で、複
数のメモリブロックのうちの少なくとも１個において列
選択を実行し、複数のメモリブロックの選択が確定した
後においては、選択されたメモリブロックにおいて列選
択が未実行であるときに列選択を実行するとともに、選
択されたメモリブロックとデータ入出力回路との間でデ
ータ伝達が実行できるように各データ線接続回路のうち
の少なくとも１個をオンする。
憶装置は、アドレス信号に応じてデータ入出力を行なう
半導体記憶装置であって、行列状に配置された複数のメ
モリセルを有するメモリセルアレイを備え、メモリセル
アレイは行方向に沿って複数のメモリブロックに分割さ
れ、複数のメモリブロックのうちのいずれか１個は、ア
ドレス信号に応じて選択されてデータ入出力の対象とな
り、複数のメモリブロックのうちの１個と列方向に隣接
して配置され、メモリセルアレイとの間でデータの読出
および書込を実行するデータ入出力回路と、列方向に沿
って複数のメモリブロックに共通に設けられ、メモリセ
ルアレイとの間で入出力されるデータを伝達するための
複数のデータ入出力線と、各データ入出力線ごとに隣接
するメモリブロック間に配置され、アドレス信号に応じ
て対応するデータ入出力線を分割／接続する複数のデー
タ線接続回路と、複数のメモリブロックに対応してそれ
ぞれ設けられ、複数のデータ入出力線のそれぞれとの間
でデータ授受を行なうメモリセルをアドレス信号に応じ
て選択するための行選択および列選択を実行する複数の
デコード回路と、各デコード回路に対して行選択および
列選択の実行タイミングを指示するとともに、アドレス
信号に応じて各データ線接続回路のオン／オフを制御し
て分割／接続を指示する制御回路とをさらに備え、制御
回路は、複数のメモリブロックの選択が確定する前にお
いては、各データ線接続回路をオフ状態とした上で、複
数のメモリブロックのうちの少なくとも１個において列
選択を実行し、複数のメモリブロックの選択が確定した
後においては、選択されたメモリブロックにおいて列選
択が未実行であるときに列選択を実行するとともに、選
択されたメモリブロックとデータ入出力回路との間でデ
ータ伝達が実行できるように各データ線接続回路のうち
の少なくとも１個をオンする。
【００１０】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、制御回路は、複数の
メモリブロックの選択が確定する前においては、複数の
メモリブロックのうちデータ入出力線上におけるデータ
入出力回路からの距離が最遠のメモリブロックにおいて
列選択を実行する。
１記載の半導体記憶装置であって、制御回路は、複数の
メモリブロックの選択が確定する前においては、複数の
メモリブロックのうちデータ入出力線上におけるデータ
入出力回路からの距離が最遠のメモリブロックにおいて
列選択を実行する。
【００１１】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、半導体記憶装置は、
第１の状態と第２の状態との間の遷移を一定周期で繰り
返すクロック信号に応答して同期動作し、アドレス信号
は、複数のメモリブロックの選択するためのブロック選
択信号と、行選択を実行するための行アドレス信号と、
列選択を実行するための列アドレス信号とを含み、行ア
ドレス信号はクロック信号の第１の遷移エッジで入力さ
れ、ブロック選択信号は、第１の遷移エッジより後のク
ロック信号の第２の遷移エッジで入力され、列アドレス
信号は、第２の遷移エッジよりも早いタイミングで入力
される。
２記載の半導体記憶装置であって、半導体記憶装置は、
第１の状態と第２の状態との間の遷移を一定周期で繰り
返すクロック信号に応答して同期動作し、アドレス信号
は、複数のメモリブロックの選択するためのブロック選
択信号と、行選択を実行するための行アドレス信号と、
列選択を実行するための列アドレス信号とを含み、行ア
ドレス信号はクロック信号の第１の遷移エッジで入力さ
れ、ブロック選択信号は、第１の遷移エッジより後のク
ロック信号の第２の遷移エッジで入力され、列アドレス
信号は、第２の遷移エッジよりも早いタイミングで入力
される。
【００１２】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各複数のデータ入出
力線は、互いに相補のデータを伝達する２本のデータ線
を含み、各複数のデータ入出力線は、データ線接続回路
が配置される領域のうちの少なくとも１つにおいて、複
数のデータ入出力線のうちの他の少なくとも１つと交差
するように配置される。
２記載の半導体記憶装置であって、各複数のデータ入出
力線は、互いに相補のデータを伝達する２本のデータ線
を含み、各複数のデータ入出力線は、データ線接続回路
が配置される領域のうちの少なくとも１つにおいて、複
数のデータ入出力線のうちの他の少なくとも１つと交差
するように配置される。
【００１３】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各複数のデータ入出
力線に対応して列方向に沿って配置される複数の信号伝
達線をさらに備え、各複数のデータ入出力線は、互いに
相補のデータを伝達する２本のデータ線を含み、２本の
データ線は、データ線接続回路が配置される領域のうち
の少なくとも１つにおいて、互いに交差するように配置
される。
２記載の半導体記憶装置であって、各複数のデータ入出
力線に対応して列方向に沿って配置される複数の信号伝
達線をさらに備え、各複数のデータ入出力線は、互いに
相補のデータを伝達する２本のデータ線を含み、２本の
データ線は、データ線接続回路が配置される領域のうち
の少なくとも１つにおいて、互いに交差するように配置
される。
【００１４】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各複数のデータ入出
力線に対応して列方向に沿って配置される複数の信号伝
達線をさらに備え、複数の信号伝達線は、データ線接続
回路が配置される領域のうちの少なくとも１つにおい
て、複数のデータ入出力線のうちの対応する１つを横断
するように配置される。
２記載の半導体記憶装置であって、各複数のデータ入出
力線に対応して列方向に沿って配置される複数の信号伝
達線をさらに備え、複数の信号伝達線は、データ線接続
回路が配置される領域のうちの少なくとも１つにおい
て、複数のデータ入出力線のうちの対応する１つを横断
するように配置される。
【００１５】請求項７記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各複数のデータ入出
力線は、メモリセルアレイへの入力データを伝達する書
込データ線と、メモリセルアレイからの出力データを伝
達する読出データ線とを含む。
２記載の半導体記憶装置であって、各複数のデータ入出
力線は、メモリセルアレイへの入力データを伝達する書
込データ線と、メモリセルアレイからの出力データを伝
達する読出データ線とを含む。
【００１６】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、各複数のデータ線接
続回路は、対応する書込データ線および読出データ線の
いずれか一方のみに対応して設けられる。
７記載の半導体記憶装置であって、各複数のデータ線接
続回路は、対応する書込データ線および読出データ線の
いずれか一方のみに対応して設けられる。
【００１７】請求項９記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、書込データ線および
読出データ線は、互いに相補のデータを伝達する２本の
データ線を含み、各書込データ線および読出データ線
は、データ線接続回路が配置される領域のうちの少なく
とも１つにおいて、お互いに交差するように配置され
る。
７記載の半導体記憶装置であって、書込データ線および
読出データ線は、互いに相補のデータを伝達する２本の
データ線を含み、各書込データ線および読出データ線
は、データ線接続回路が配置される領域のうちの少なく
とも１つにおいて、お互いに交差するように配置され
る。
【００１８】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、書込データ線およ
び読出データ線は、互いに相補のデータを伝達する２本
のデータ線を含み、各書込データ線および読出データ線
は、データ線接続回路が配置される領域のうちの少なく
とも１つにおいて、隣接する書込データ線同士および読
出データ線同士の少なくとも一方がお互いに交差するよ
うに配置される。
項７記載の半導体記憶装置であって、書込データ線およ
び読出データ線は、互いに相補のデータを伝達する２本
のデータ線を含み、各書込データ線および読出データ線
は、データ線接続回路が配置される領域のうちの少なく
とも１つにおいて、隣接する書込データ線同士および読
出データ線同士の少なくとも一方がお互いに交差するよ
うに配置される。
【００１９】請求項１１記載の半導体記憶装置は、請求
項２記載の半導体記憶装置であって、各複数のデータ線
接続回路は、データ入出力回路に近い側から遠い側に向
かう方向に、選択されたメモリブロックへの入力データ
を増幅して伝達する第１のリピータ回路と、データ入出
力回路に遠い側から近い側に向かう方向に、選択された
メモリブロックからの出力データを増幅して伝達する第
２のリピータ回路とを含む。
項２記載の半導体記憶装置であって、各複数のデータ線
接続回路は、データ入出力回路に近い側から遠い側に向
かう方向に、選択されたメモリブロックへの入力データ
を増幅して伝達する第１のリピータ回路と、データ入出
力回路に遠い側から近い側に向かう方向に、選択された
メモリブロックからの出力データを増幅して伝達する第
２のリピータ回路とを含む。
【００２０】請求項１２記載の半導体記憶装置は、アド
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って複数のメモリブロックに等分割され、複数のメ
モリブロックのうちのいずれか１個は、アドレス信号に
応じて選択されてデータ入出力の対象となり、複数のメ
モリブロックのうちの１個と列方向に隣接して配置さ
れ、メモリセルアレイとの間でデータの読出および書込
を実行するデータ入出力回路と、列方向に沿って複数の
メモリブロックに共通に設けられ、メモリセルアレイと
の間で入出力されるデータを伝達するための複数のデー
タ入出力線と、各データ入出力線ごとに隣接するメモリ
ブロック間に配置され、アドレス信号に応じて対応する
データ入出力線を分割／接続する複数のデータ線接続回
路と、複数のメモリブロックに対応してそれぞれ設けら
れ、複数のデータ入出力線のそれぞれとの間でデータ授
受を行なうメモリセルをアドレス信号に応じて選択する
ための行選択および列選択を実行する複数のデコード回
路と、各デコード回路に対して行選択および列選択の実
行タイミングを指示するとともに、アドレス信号に応じ
て各データ線接続回路のオン／オフを制御して分割／接
続を指示する制御回路とをさらに備え、制御回路は、選
択されたメモリブロックにおける列選択の実行を指示す
るとともに、選択されたメモリブロックとデータ入出力
回路との間でデータ伝達が実行できるように各データ線
接続回路のうちの少なくとも１個をオンする。
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って複数のメモリブロックに等分割され、複数のメ
モリブロックのうちのいずれか１個は、アドレス信号に
応じて選択されてデータ入出力の対象となり、複数のメ
モリブロックのうちの１個と列方向に隣接して配置さ
れ、メモリセルアレイとの間でデータの読出および書込
を実行するデータ入出力回路と、列方向に沿って複数の
メモリブロックに共通に設けられ、メモリセルアレイと
の間で入出力されるデータを伝達するための複数のデー
タ入出力線と、各データ入出力線ごとに隣接するメモリ
ブロック間に配置され、アドレス信号に応じて対応する
データ入出力線を分割／接続する複数のデータ線接続回
路と、複数のメモリブロックに対応してそれぞれ設けら
れ、複数のデータ入出力線のそれぞれとの間でデータ授
受を行なうメモリセルをアドレス信号に応じて選択する
ための行選択および列選択を実行する複数のデコード回
路と、各デコード回路に対して行選択および列選択の実
行タイミングを指示するとともに、アドレス信号に応じ
て各データ線接続回路のオン／オフを制御して分割／接
続を指示する制御回路とをさらに備え、制御回路は、選
択されたメモリブロックにおける列選択の実行を指示す
るとともに、選択されたメモリブロックとデータ入出力
回路との間でデータ伝達が実行できるように各データ線
接続回路のうちの少なくとも１個をオンする。
【００２１】請求項１３記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、メモリセルアレ
イは複数のバンクから構成され、各バンクは、同数のメ
モリブロックを有し、いずれのバンクが選択された場合
においても、複数のデータ線接続回路によって複数のメ
モリブロックにそれぞれ対応して分割される各データ入
出力線の複数のブロックのうち、実際に入出力データを
伝達するブロックの個数は等しくなるように、各バンク
と各メモリブロックとは対応付けられる。
項１２記載の半導体記憶装置であって、メモリセルアレ
イは複数のバンクから構成され、各バンクは、同数のメ
モリブロックを有し、いずれのバンクが選択された場合
においても、複数のデータ線接続回路によって複数のメ
モリブロックにそれぞれ対応して分割される各データ入
出力線の複数のブロックのうち、実際に入出力データを
伝達するブロックの個数は等しくなるように、各バンク
と各メモリブロックとは対応付けられる。
【００２２】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置であって、メモリブロック
は、さらに列方向に沿っても分割される。
項１３記載の半導体記憶装置であって、メモリブロック
は、さらに列方向に沿っても分割される。
【００２３】請求項１５記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置であって、データ入出力線
は、バンクごとに配置され、複数のバンクのうちの一つ
に対応するデータ入出力線は、複数のバンクのうちの一
つに対応するメモリセルブロックとの間においてのみデ
ータ授受を行なう。
項１２記載の半導体記憶装置であって、データ入出力線
は、バンクごとに配置され、複数のバンクのうちの一つ
に対応するデータ入出力線は、複数のバンクのうちの一
つに対応するメモリセルブロックとの間においてのみデ
ータ授受を行なう。
【００２４】請求項１６記載の半導体記憶装置は、アド
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って第１および第２のメモリブロックに分割され、
第１および第２のメモリブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、第２のメモリブロックと列方向に隣接して配
置され、メモリセルアレイとの間でデータの読出および
書込を実行するデータ入出力回路と、第１のメモリブロ
ックに対応して列方向に沿ってＭ本設けられ、Ｎ本
（Ｎ：Ｍより小さい自然数）ごとの複数のグループに分
割される第１のデータ入出力線と、複数のグループに対
応してそれぞれ設けられる複数の中間ノードと、第２の
メモリブロックに対応して列方向に沿ってＭ本設けら
れ、Ｎ本（Ｎ：Ｍより小さい自然数）ごとの複数のグル
ープに分割される第２のデータ入出力線とを備え、第２
のデータ入出力線のうちの各グループごとの１本は、複
数の中間ノードのうちの対応する１つと接続され、各グ
ループごとに、第１のメモリブロックのＮ本のデータ入
出力線と対応する中間ノードとの間に各々設けられる第
１のデータ線接続回路と、各グループごとに、第２のメ
モリブロックのＮ本のデータ入出力線とデータ入出力回
路との間に各々設けられる第２のデータ線接続回路と、
第１および第２のメモリブロックに対応してそれぞれ設
けられ、複数のデータ入出力線のそれぞれとの間でデー
タ授受を行なうメモリセルをアドレス信号に応じて選択
するための行選択および列選択を実行する第１および第
２のデコード回路と、各デコード回路に対して行選択お
よび列選択の実行タイミングを指示するとともに、第１
および第２のデータ線選択回路のオン／オフを制御する
制御回路とをさらに備え、制御回路は、メモリブロック
の選択が確定する前においては、各第２のデータ線接続
回路をオフ状態とした上で、第１のメモリブロックにお
いて列選択を実行するとともに各グループごとに第１の
データ線接続回路を選択的にオンし、複数のメモリブロ
ックの選択が確定した後においては、第１のメモリブロ
ックが選択された場合においては、中間ノードと接続さ
れる第２のデータ入出力線のうちの１本に対応する第２
のデータ線接続回路をオンし、第２のメモリブロックが
選択された場合においては、各第１のデータ線接続回路
をオフするとともに、第２のメモリブロックにおいて列
選択を実行するとともに、各グループごとに第２のデー
タ線接続回路を選択的にオンする。
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って第１および第２のメモリブロックに分割され、
第１および第２のメモリブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、第２のメモリブロックと列方向に隣接して配
置され、メモリセルアレイとの間でデータの読出および
書込を実行するデータ入出力回路と、第１のメモリブロ
ックに対応して列方向に沿ってＭ本設けられ、Ｎ本
（Ｎ：Ｍより小さい自然数）ごとの複数のグループに分
割される第１のデータ入出力線と、複数のグループに対
応してそれぞれ設けられる複数の中間ノードと、第２の
メモリブロックに対応して列方向に沿ってＭ本設けら
れ、Ｎ本（Ｎ：Ｍより小さい自然数）ごとの複数のグル
ープに分割される第２のデータ入出力線とを備え、第２
のデータ入出力線のうちの各グループごとの１本は、複
数の中間ノードのうちの対応する１つと接続され、各グ
ループごとに、第１のメモリブロックのＮ本のデータ入
出力線と対応する中間ノードとの間に各々設けられる第
１のデータ線接続回路と、各グループごとに、第２のメ
モリブロックのＮ本のデータ入出力線とデータ入出力回
路との間に各々設けられる第２のデータ線接続回路と、
第１および第２のメモリブロックに対応してそれぞれ設
けられ、複数のデータ入出力線のそれぞれとの間でデー
タ授受を行なうメモリセルをアドレス信号に応じて選択
するための行選択および列選択を実行する第１および第
２のデコード回路と、各デコード回路に対して行選択お
よび列選択の実行タイミングを指示するとともに、第１
および第２のデータ線選択回路のオン／オフを制御する
制御回路とをさらに備え、制御回路は、メモリブロック
の選択が確定する前においては、各第２のデータ線接続
回路をオフ状態とした上で、第１のメモリブロックにお
いて列選択を実行するとともに各グループごとに第１の
データ線接続回路を選択的にオンし、複数のメモリブロ
ックの選択が確定した後においては、第１のメモリブロ
ックが選択された場合においては、中間ノードと接続さ
れる第２のデータ入出力線のうちの１本に対応する第２
のデータ線接続回路をオンし、第２のメモリブロックが
選択された場合においては、各第１のデータ線接続回路
をオフするとともに、第２のメモリブロックにおいて列
選択を実行するとともに、各グループごとに第２のデー
タ線接続回路を選択的にオンする。
【００２５】請求項１７記載の半導体記憶装置は、アド
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って第１および第２のメモリブロックに分割され、
第１および第２のメモリブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、第２のメモリブロックと列方向に隣接して配
置され、メモリセルアレイとの間でデータの読出および
書込を実行するデータ入出力回路と、第１のメモリブロ
ックに対応して列方向に沿ってＭ本設けられ、Ｎ本
（Ｎ：Ｍより小さい自然数）ごとの複数のグループに分
割される第１のデータ入出力線と、記複数のグループに
対応してそれぞれ設けられる複数の中間ノードと、第２
のメモリブロックに対応して列方向に沿ってＭ本設けら
れ、Ｎ本（Ｎ：Ｍより小さい自然数）ごとの複数のグル
ープに分割される第２のデータ入出力線とを備え、第２
のデータ入出力線のうちの各グループごとの１本は、複
数の中間ノードのうちの対応する１つと接続されるとと
もに、第２のメモリブロックとは非接続であり、各グル
ープごとに、第１のメモリブロックのＮ本のデータ入出
力線と対応する中間ノードとの間に各々設けられる第１
のデータ線接続回路と、各グループごとに、第２のメモ
リブロックのＮ本のデータ入出力線とデータ入出力回路
との間に各々設けられる第２のデータ線接続回路と、第
１および第２のメモリブロックに対応してそれぞれ設け
られ、複数のデータ入出力線のそれぞれとの間でデータ
授受を行なうメモリセルをアドレス信号に応じて選択す
るための行選択および列選択を実行する第１および第２
のデコード回路と、各デコード回路に対して行選択およ
び列選択の実行タイミングを指示するとともに、第１お
よび第２のデータ線選択回路のオン／オフを制御する制
御回路とをさらに備え、制御回路は、メモリブロックの
選択が確定する前において、第１および第２のメモリブ
ロックの両方において列選択を実行するとともに、各グ
ループごとに第１のデータ線接続回路を選択的にオン
し、メモリブロックの選択が確定した後においては、各
グループごとに第２のデータ線接続回路を選択的にオン
する。
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って第１および第２のメモリブロックに分割され、
第１および第２のメモリブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、第２のメモリブロックと列方向に隣接して配
置され、メモリセルアレイとの間でデータの読出および
書込を実行するデータ入出力回路と、第１のメモリブロ
ックに対応して列方向に沿ってＭ本設けられ、Ｎ本
（Ｎ：Ｍより小さい自然数）ごとの複数のグループに分
割される第１のデータ入出力線と、記複数のグループに
対応してそれぞれ設けられる複数の中間ノードと、第２
のメモリブロックに対応して列方向に沿ってＭ本設けら
れ、Ｎ本（Ｎ：Ｍより小さい自然数）ごとの複数のグル
ープに分割される第２のデータ入出力線とを備え、第２
のデータ入出力線のうちの各グループごとの１本は、複
数の中間ノードのうちの対応する１つと接続されるとと
もに、第２のメモリブロックとは非接続であり、各グル
ープごとに、第１のメモリブロックのＮ本のデータ入出
力線と対応する中間ノードとの間に各々設けられる第１
のデータ線接続回路と、各グループごとに、第２のメモ
リブロックのＮ本のデータ入出力線とデータ入出力回路
との間に各々設けられる第２のデータ線接続回路と、第
１および第２のメモリブロックに対応してそれぞれ設け
られ、複数のデータ入出力線のそれぞれとの間でデータ
授受を行なうメモリセルをアドレス信号に応じて選択す
るための行選択および列選択を実行する第１および第２
のデコード回路と、各デコード回路に対して行選択およ
び列選択の実行タイミングを指示するとともに、第１お
よび第２のデータ線選択回路のオン／オフを制御する制
御回路とをさらに備え、制御回路は、メモリブロックの
選択が確定する前において、第１および第２のメモリブ
ロックの両方において列選択を実行するとともに、各グ
ループごとに第１のデータ線接続回路を選択的にオン
し、メモリブロックの選択が確定した後においては、各
グループごとに第２のデータ線接続回路を選択的にオン
する。
【００２６】請求項１８記載の半導体記憶装置は、アド
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って複数のセンスアンプブロックに分割され、各セ
ンスアンプブロックは、行方向に沿って複数の行ブロッ
クに分割され、複数の行ブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、列方向に沿って複数の行ブロックに共通に設
けられ、メモリセルとの間で入出力されるデータを伝達
するための複数のビット線と、行ブロックのうちの１個
と列方向に隣接して配置され、ビット線上のデータを増
幅するためのセンスアンプ回路と、各ビット線ごとに隣
接する行ブロック間に配置され、アドレス信号に応じて
対応するビット線を分割／接続する複数のビット線接続
回路と、複数の行ブロックに対応してそれぞれ設けら
れ、複数のビット線のそれぞれとの間でデータ授受を行
なうメモリセルをアドレス信号に応じて選択するための
行選択および列選択を実行する複数のデコード回路と、
選択された行ブロックにおける列選択の実行を指示する
とともに、選択された行ブロックからセンスアンプ回路
に対してデータ伝達が実行できるように各ビット線接続
回路のうちの少なくとも１個をオンする。
レス信号に応じてデータ入出力を行なう半導体記憶装置
であって、行列状に配置された複数のメモリセルを有す
るメモリセルアレイを備え、メモリセルアレイは行方向
に沿って複数のセンスアンプブロックに分割され、各セ
ンスアンプブロックは、行方向に沿って複数の行ブロッ
クに分割され、複数の行ブロックのうちのいずれか１個
は、アドレス信号に応じて選択されてデータ入出力の対
象となり、列方向に沿って複数の行ブロックに共通に設
けられ、メモリセルとの間で入出力されるデータを伝達
するための複数のビット線と、行ブロックのうちの１個
と列方向に隣接して配置され、ビット線上のデータを増
幅するためのセンスアンプ回路と、各ビット線ごとに隣
接する行ブロック間に配置され、アドレス信号に応じて
対応するビット線を分割／接続する複数のビット線接続
回路と、複数の行ブロックに対応してそれぞれ設けら
れ、複数のビット線のそれぞれとの間でデータ授受を行
なうメモリセルをアドレス信号に応じて選択するための
行選択および列選択を実行する複数のデコード回路と、
選択された行ブロックにおける列選択の実行を指示する
とともに、選択された行ブロックからセンスアンプ回路
に対してデータ伝達が実行できるように各ビット線接続
回路のうちの少なくとも１個をオンする。
【００２７】請求項１９記載の半導体記憶装置は、請求
項１８記載の半導体記憶装置であって、各メモリセル
は、Ｋ個（Ｋ：２以上の自然数）のポートを有し、複数
のビット線は、メモリセルの各列ごとにＫ本設けられ、
各複数のビット線は、ビット線接続回路が配置される領
域のうちの少なくとも１つにおいて、同一のメモリセル
列に対応して設けられるビット線のうちの他の少なくと
も１本と交差するように配置される。
項１８記載の半導体記憶装置であって、各メモリセル
は、Ｋ個（Ｋ：２以上の自然数）のポートを有し、複数
のビット線は、メモリセルの各列ごとにＫ本設けられ、
各複数のビット線は、ビット線接続回路が配置される領
域のうちの少なくとも１つにおいて、同一のメモリセル
列に対応して設けられるビット線のうちの他の少なくと
も１本と交差するように配置される。
【００２８】請求項２０記載の半導体記憶装置は、請求
項１８記載の半導体記憶装置であって、各メモリセル
は、Ｋ個（Ｋ：２以上の自然数）のポートを有し、複数
のビット線は、メモリセルの各列ごとにＫ組設けられ、
各複数のビット線は、ビット線接続回路が配置される領
域のうちの少なくとも１つにおいて、隣接するメモリセ
ル列に対応して設けられるビット線のうちの他の少なく
とも１本と交差するように配置される。
項１８記載の半導体記憶装置であって、各メモリセル
は、Ｋ個（Ｋ：２以上の自然数）のポートを有し、複数
のビット線は、メモリセルの各列ごとにＫ組設けられ、
各複数のビット線は、ビット線接続回路が配置される領
域のうちの少なくとも１つにおいて、隣接するメモリセ
ル列に対応して設けられるビット線のうちの他の少なく
とも１本と交差するように配置される。
【００２９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。
態について図面を参照して詳しく説明する。
【００３０】［実施の形態１］図１は、本発明の実施の
形態に従う半導体記憶装置１の全体構成を説明するため
の概略メモリブロック図である。
形態に従う半導体記憶装置１の全体構成を説明するため
の概略メモリブロック図である。
【００３１】図１を参照して、半導体記憶装置１は、Ｄ
ＲＡＭ／ロジック混載メモリに適用され、半導体記憶装
置１と同一基板上に搭載されるロジック部（図示せず）
と内部バス８０を介してデータ授受を行なう。
ＲＡＭ／ロジック混載メモリに適用され、半導体記憶装
置１と同一基板上に搭載されるロジック部（図示せず）
と内部バス８０を介してデータ授受を行なう。
【００３２】半導体記憶装置１は、外部クロック信号Ｅ
ｘｔ．ＣＬＫを受けるクロック端子１０と、行アドレス
ストローブ信号／ＲＡＳ、列アドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥ等のコマンド
制御信号を受ける制御信号端子１１と、アドレス信号の
各ビットＡ０〜Ａｉ（ｉ：自然数）およびバンクアドレ
ス信号を受けるアドレス端子１２とを備える。制御信号
端子１１およびアドレス端子１２は、表記上単一の端子
として記載されているが、実際には複数個あるいは複数
ビットの信号を受けている。
ｘｔ．ＣＬＫを受けるクロック端子１０と、行アドレス
ストローブ信号／ＲＡＳ、列アドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥ等のコマンド
制御信号を受ける制御信号端子１１と、アドレス信号の
各ビットＡ０〜Ａｉ（ｉ：自然数）およびバンクアドレ
ス信号を受けるアドレス端子１２とを備える。制御信号
端子１１およびアドレス端子１２は、表記上単一の端子
として記載されているが、実際には複数個あるいは複数
ビットの信号を受けている。
【００３３】クロック端子１０、制御信号端子１１およ
びアドレス端子１２に与えられる外部クロック信号、コ
マンド制御信号およびアドレス信号は、ＤＲＡＭ／ロジ
ック混載メモリにおいては、ロジック部より与えられ
る。
びアドレス端子１２に与えられる外部クロック信号、コ
マンド制御信号およびアドレス信号は、ＤＲＡＭ／ロジ
ック混載メモリにおいては、ロジック部より与えられ
る。
【００３４】半導体記憶装置１は、さらに、クロック信
号およびコマンド制御信号をクロック端子および制御信
号端子から受けて、Ｅｘｔ．ＣＬＫの立上がり時点にお
けるコマンド制御信号の状態の組合せに応じて、各種コ
マンドを生成するコントロール回路２０と、アドレス端
子１２に入力されたアドレス信号およびバンクアドレス
信号から行アドレス信号ＲＡ、列アドレス信号ＣＡおよ
びバンクアドレス信号ＢＡを生成するアドレスバッファ
２５とを備える。
号およびコマンド制御信号をクロック端子および制御信
号端子から受けて、Ｅｘｔ．ＣＬＫの立上がり時点にお
けるコマンド制御信号の状態の組合せに応じて、各種コ
マンドを生成するコントロール回路２０と、アドレス端
子１２に入力されたアドレス信号およびバンクアドレス
信号から行アドレス信号ＲＡ、列アドレス信号ＣＡおよ
びバンクアドレス信号ＢＡを生成するアドレスバッファ
２５とを備える。
【００３５】コントロール回路２０は、さらに半導体記
憶装置１内部で共通に使用される内部クロック信号ｉｎ
ｔ．ＣＬＫを生成する。また、アドレスビットのうちの
１ビット（図１においてはＡ１０）は、プリチャージ動
作を自動的に開始させるための信号としても使用され、
コントロール回路２０は、アドレスビットＡ１０がディ
セーブル(Disable)状態であるサイクルにおいては、メ
モリセルアレイに対してオートプリチャージを実行す
る。
憶装置１内部で共通に使用される内部クロック信号ｉｎ
ｔ．ＣＬＫを生成する。また、アドレスビットのうちの
１ビット（図１においてはＡ１０）は、プリチャージ動
作を自動的に開始させるための信号としても使用され、
コントロール回路２０は、アドレスビットＡ１０がディ
セーブル(Disable)状態であるサイクルにおいては、メ
モリセルアレイに対してオートプリチャージを実行す
る。
【００３６】半導体記憶装置１は、さらに、行列状に配
列された複数のメモリセルを有するメモリセルアレイ４
０を備える。メモリセルアレイ４０は、メモリセルアレ
イを構成するメモリセルの一部に欠陥が生じた場合に、
これらを冗長救済するために設けられる冗長メモリセル
アレイ４５を含む。
列された複数のメモリセルを有するメモリセルアレイ４
０を備える。メモリセルアレイ４０は、メモリセルアレ
イを構成するメモリセルの一部に欠陥が生じた場合に、
これらを冗長救済するために設けられる冗長メモリセル
アレイ４５を含む。
【００３７】メモリセルアレイ４０は、行方向に沿っ
て、複数のセンスアンプブロック４４に分割される。各
センスアンプブロックにおいて、メモリセルの各行ごと
にワード線ＷＬが設けられ、メモリセルの列ごとにセン
スアンプＳＡおよびビット線対をなすＢＬ，／ＢＬが設
けられる。図１においては、センスアンプブロック４４
内における一つのメモリセルＭＣに対応するワード線Ｗ
Ｌ、ビット線対ＢＬ，／ＢＬおよびセンスアンプＳＡの
配置が例示的に示されている。
て、複数のセンスアンプブロック４４に分割される。各
センスアンプブロックにおいて、メモリセルの各行ごと
にワード線ＷＬが設けられ、メモリセルの列ごとにセン
スアンプＳＡおよびビット線対をなすＢＬ，／ＢＬが設
けられる。図１においては、センスアンプブロック４４
内における一つのメモリセルＭＣに対応するワード線Ｗ
Ｌ、ビット線対ＢＬ，／ＢＬおよびセンスアンプＳＡの
配置が例示的に示されている。
【００３８】メモリセルアレイ４０の構成については後
ほど詳細に説明するが、メモリセルアレイ４０には、各
センスアンプブロック４４に対して共通に設けられるｎ
個の（ｎ：自然数）のグローバルデータＩ／Ｏ線対ＧＩ
ＯＰ１〜ＧＩＯＰｎが設けられる。冗長メモリセルアレ
イに対しては、スペアのグローバルデータＩ／Ｏ線対Ｇ
ＩＯＰｓが設けられる。グローバルデータＩ／Ｏ線対Ｇ
ＩＯＰ１〜ＧＩＯＰｎおよびＧＩＯＰｓは、データ線シ
フト回路５２に入力される。
ほど詳細に説明するが、メモリセルアレイ４０には、各
センスアンプブロック４４に対して共通に設けられるｎ
個の（ｎ：自然数）のグローバルデータＩ／Ｏ線対ＧＩ
ＯＰ１〜ＧＩＯＰｎが設けられる。冗長メモリセルアレ
イに対しては、スペアのグローバルデータＩ／Ｏ線対Ｇ
ＩＯＰｓが設けられる。グローバルデータＩ／Ｏ線対Ｇ
ＩＯＰ１〜ＧＩＯＰｎおよびＧＩＯＰｓは、データ線シ
フト回路５２に入力される。
【００３９】データ線シフト回路５２は、冗長メモリセ
ルアレイによる冗長救済の必要有無の判定に応じて、必
要に応じてデータ線にシフトリダンダンシを適用し、こ
れらの（ｎ＋１）本のグローバルデータＩ／Ｏ線対のう
ちのｎ本を選択して読出／書込回路５５と接続する。
ルアレイによる冗長救済の必要有無の判定に応じて、必
要に応じてデータ線にシフトリダンダンシを適用し、こ
れらの（ｎ＋１）本のグローバルデータＩ／Ｏ線対のう
ちのｎ本を選択して読出／書込回路５５と接続する。
【００４０】本願発明においては、メモリセルアレイ４
０を、複数のセンスアンプブロック４４から構成される
複数のメモリブロックに分割し、データＩ／Ｏ線をメモ
リブロックに対応する領域ごとに分割して、当該分割点
に接続スイッチ群を設けることを特徴とする。これらの
接続スイッチ群は、アドレス信号に応じたメモリブロッ
クの選択結果に基づいた、コントロール回路２０が生成
する制御信号ＣＳＩに応答してオン／オフされる。
０を、複数のセンスアンプブロック４４から構成される
複数のメモリブロックに分割し、データＩ／Ｏ線をメモ
リブロックに対応する領域ごとに分割して、当該分割点
に接続スイッチ群を設けることを特徴とする。これらの
接続スイッチ群は、アドレス信号に応じたメモリブロッ
クの選択結果に基づいた、コントロール回路２０が生成
する制御信号ＣＳＩに応答してオン／オフされる。
【００４１】この複数のメモリブロックの各々を独立し
たバンクとして取扱うこともできる。この場合には、こ
れらのメモリブロックのうちのいずれが指定されるか
は、アドレス端子１２に入力されるバンクアドレス信号
によって決定される。一方、これらの複数メモリブロッ
クを、バンクとして動作させずに、アドレス信号の各ア
ドレスビットＡ０〜Ａｉのうちの一部ビットによって各
メモリブロックを選択する構成とすることも可能であ
る。この場合には、バンクアドレス信号の入力は必要が
ない。
たバンクとして取扱うこともできる。この場合には、こ
れらのメモリブロックのうちのいずれが指定されるか
は、アドレス端子１２に入力されるバンクアドレス信号
によって決定される。一方、これらの複数メモリブロッ
クを、バンクとして動作させずに、アドレス信号の各ア
ドレスビットＡ０〜Ａｉのうちの一部ビットによって各
メモリブロックを選択する構成とすることも可能であ
る。この場合には、バンクアドレス信号の入力は必要が
ない。
【００４２】読出／書込回路５５は、グローバルデータ
Ｉ／Ｏ線対にデータを書込むためのライトドライバおよ
びグローバルデータＩ／Ｏ線対に読出されたデータを増
幅するためのリードアンプを含む。以下においては、デ
ータ線シフト回路５２および読出／書込回路５５を総称
してデータ入出力回路５０とも総称する。
Ｉ／Ｏ線対にデータを書込むためのライトドライバおよ
びグローバルデータＩ／Ｏ線対に読出されたデータを増
幅するためのリードアンプを含む。以下においては、デ
ータ線シフト回路５２および読出／書込回路５５を総称
してデータ入出力回路５０とも総称する。
【００４３】なお、本願発明においては、冗長救済に関
連する動作については、特徴点を特に有しないので、以
下においては、この点については説明を省略する場合も
ある。この場合には、メモリセルアレイ４０にデータを
伝達するためのｎ本のグローバルデータＩ／Ｏ線対ＧＩ
ＯＰ１〜ＧＩＯＰｎと、読出／書込回路の機能が具備さ
れるデータ入出力回路５０との接続が示される。
連する動作については、特徴点を特に有しないので、以
下においては、この点については説明を省略する場合も
ある。この場合には、メモリセルアレイ４０にデータを
伝達するためのｎ本のグローバルデータＩ／Ｏ線対ＧＩ
ＯＰ１〜ＧＩＯＰｎと、読出／書込回路の機能が具備さ
れるデータ入出力回路５０との接続が示される。
【００４４】読出／書込回路５５は、入出力バッファ６
０との間でｎビットのデータの授受を実行する。入出力
バッファ６０は、内部バス８０との間で読出／書込回路
によって取扱われるｎビットの入出力データを授受す
る。具体的には、書込データは、ロジック部から内部バ
ス８０を介して入出力バッファ６０に入力される。読出
／書込回路５５は、グローバルデータＩ／Ｏ線対を介し
て、メモリセルアレイ４０に入力されたデータを書込
む。
０との間でｎビットのデータの授受を実行する。入出力
バッファ６０は、内部バス８０との間で読出／書込回路
によって取扱われるｎビットの入出力データを授受す
る。具体的には、書込データは、ロジック部から内部バ
ス８０を介して入出力バッファ６０に入力される。読出
／書込回路５５は、グローバルデータＩ／Ｏ線対を介し
て、メモリセルアレイ４０に入力されたデータを書込
む。
【００４５】一方、メモリセルアレイ４０から読出され
たデータは、グローバルデータＩ／Ｏ線対を介して読出
／書込回路中のリードアンプによって増幅され、入出力
バッファ６０によって内部バス８０を介してロジック部
に出力される。
たデータは、グローバルデータＩ／Ｏ線対を介して読出
／書込回路中のリードアンプによって増幅され、入出力
バッファ６０によって内部バス８０を介してロジック部
に出力される。
【００４６】なお、入出力バッファ６０から内部バス８
０に対して直接データ入出力を実行する構成でなく、外
部との間でデータ授受が可能なデータ入出力端子を別に
設け、当該データ入出力端子と入出力バッファ６０との
間で入出力データの授受を行なわせる構成とすれば、本
発明に従う半導体記憶装置１を、ＤＲＡＭ／ロジック混
載メモリに対してのみ適用されるものに限定することな
く、独立のメモリ装置としても取扱うことが可能とな
る。
０に対して直接データ入出力を実行する構成でなく、外
部との間でデータ授受が可能なデータ入出力端子を別に
設け、当該データ入出力端子と入出力バッファ６０との
間で入出力データの授受を行なわせる構成とすれば、本
発明に従う半導体記憶装置１を、ＤＲＡＭ／ロジック混
載メモリに対してのみ適用されるものに限定することな
く、独立のメモリ装置としても取扱うことが可能とな
る。
【００４７】図２は、メモリセルアレイ４０の構成を詳
細に説明するための図である。図２を参照して、メモリ
セルアレイ４０は、行方向に沿ってＮ個（Ｎ：自然数）
のセンスアンプブロック４２−１〜４２−Ｎに分割され
る。各センスアンプブロックにおいて、メモリセル列ご
とにビット線対ＢＬＰが設けられる。なお、このビット
線対ＢＬＰは、ビット線対を構成する図１において示し
た信号線ＢＬおよび／ＢＬを総括的に表わしたものであ
る。メモリセルアレイ４０においては、各センスアンプ
ブロックに共通のデータＩ／Ｏ線として、グローバルデ
ータＩ／Ｏ線対ＧＩＯＰ１〜ＧＩＯＰｎが設けられる。
本発明の実施の形態においては、一例として、４個のメ
モリセル列ごとに１個のグローバルデータＩ／Ｏ線対が
配置される構成を示している。
細に説明するための図である。図２を参照して、メモリ
セルアレイ４０は、行方向に沿ってＮ個（Ｎ：自然数）
のセンスアンプブロック４２−１〜４２−Ｎに分割され
る。各センスアンプブロックにおいて、メモリセル列ご
とにビット線対ＢＬＰが設けられる。なお、このビット
線対ＢＬＰは、ビット線対を構成する図１において示し
た信号線ＢＬおよび／ＢＬを総括的に表わしたものであ
る。メモリセルアレイ４０においては、各センスアンプ
ブロックに共通のデータＩ／Ｏ線として、グローバルデ
ータＩ／Ｏ線対ＧＩＯＰ１〜ＧＩＯＰｎが設けられる。
本発明の実施の形態においては、一例として、４個のメ
モリセル列ごとに１個のグローバルデータＩ／Ｏ線対が
配置される構成を示している。
【００４８】各グローバルデータＩ／Ｏ線対に対するメ
モリセル列の選択は、各センスアンプブロックごとに生
成される列選択信号によって実行される。たとえば、セ
ンスアンプブロック４４−１においては、列選択信号Ｙ
１１〜Ｙ１４によって、各グローバルデータＩ／Ｏ線対
と対応する４本のビット線対ＢＬＰのうちの１本とが対
応づけられる。
モリセル列の選択は、各センスアンプブロックごとに生
成される列選択信号によって実行される。たとえば、セ
ンスアンプブロック４４−１においては、列選択信号Ｙ
１１〜Ｙ１４によって、各グローバルデータＩ／Ｏ線対
と対応する４本のビット線対ＢＬＰのうちの１本とが対
応づけられる。
【００４９】グローバルデータＩ／Ｏ線対は、各センス
アンプブロックにおいて、列選択ゲート７０によってロ
ーカルデータＩ／Ｏ線対ＬＩＯＰを介して列選択信号に
よって選択されたメモリセル列に対応するビット線対Ｂ
ＬＰと接続される。列選択ゲート７０の構成については
後ほど詳細に説明する。
アンプブロックにおいて、列選択ゲート７０によってロ
ーカルデータＩ／Ｏ線対ＬＩＯＰを介して列選択信号に
よって選択されたメモリセル列に対応するビット線対Ｂ
ＬＰと接続される。列選択ゲート７０の構成については
後ほど詳細に説明する。
【００５０】メモリセルアレイ４０中に設けられた冗長
メモリセルアレイ４５に対しては、スペアグローバルデ
ータＩ／Ｏ線対であるＧＩＯＰｓが配置される。メモリ
セルアレイ４０における冗長救済はグローバルデータＩ
／Ｏ線対単位で実行され、冗長救済の必要がある場合に
は、図１で示したデータ線シフト回路５２によってグロ
ーバルデータＩ／Ｏ線対単位での切換えを行なうことに
よって、欠陥メモリセルの救済が実行される。
メモリセルアレイ４５に対しては、スペアグローバルデ
ータＩ／Ｏ線対であるＧＩＯＰｓが配置される。メモリ
セルアレイ４０における冗長救済はグローバルデータＩ
／Ｏ線対単位で実行され、冗長救済の必要がある場合に
は、図１で示したデータ線シフト回路５２によってグロ
ーバルデータＩ／Ｏ線対単位での切換えを行なうことに
よって、欠陥メモリセルの救済が実行される。
【００５１】図３は、列選択ゲート７０の構成を説明す
るための回路図である。図２で説明したように、列選択
ゲート７０は、各センスアンプブロックにおいてグロー
バルデータＩ／Ｏ線対ごとに設けられる。すなわち、図
３は、ある１つのセンスアンプブロックにおける１個の
グローバルデータＩ／Ｏ線対ＧＩＯＰ（ＧＩＯ，／ＧＩ
Ｏ）と４個のメモリセル列との間の関係を示すものであ
る。
るための回路図である。図２で説明したように、列選択
ゲート７０は、各センスアンプブロックにおいてグロー
バルデータＩ／Ｏ線対ごとに設けられる。すなわち、図
３は、ある１つのセンスアンプブロックにおける１個の
グローバルデータＩ／Ｏ線対ＧＩＯＰ（ＧＩＯ，／ＧＩ
Ｏ）と４個のメモリセル列との間の関係を示すものであ
る。
【００５２】図３を参照して、センスアンプＳＡ１〜Ｓ
Ａ４は、各センスアンプブロックにおいてメモリセル列
すなわちビット線対に対応してそれぞれ配置される。列
選択ゲート７０は、センスアンプＳＡ１〜ＳＡ４によっ
て増幅された電圧信号をそれぞれ伝達する４個のビット
線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４のうちの１個
をローカルデータＩ／Ｏ線ＬＩＯ，／ＬＩＯを介してグ
ローバルデータＩ／Ｏ線対ＧＩＯ，／ＧＩＯと接続す
る。
Ａ４は、各センスアンプブロックにおいてメモリセル列
すなわちビット線対に対応してそれぞれ配置される。列
選択ゲート７０は、センスアンプＳＡ１〜ＳＡ４によっ
て増幅された電圧信号をそれぞれ伝達する４個のビット
線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４のうちの１個
をローカルデータＩ／Ｏ線ＬＩＯ，／ＬＩＯを介してグ
ローバルデータＩ／Ｏ線対ＧＩＯ，／ＧＩＯと接続す
る。
【００５３】列選択ゲート７０は、ビット線対の一方Ｂ
Ｌ１とローカルデータＩ／Ｏ線対の一方ＬＩＯとの間に
結合されるトランジスタＱＡ１と、ＢＬ１の相補線であ
る／ＢＬ１とＬＩＯの相補線である／ＬＩＯとの間に結
合されるトランジスタＱＡ２とを含む。
Ｌ１とローカルデータＩ／Ｏ線対の一方ＬＩＯとの間に
結合されるトランジスタＱＡ１と、ＢＬ１の相補線であ
る／ＢＬ１とＬＩＯの相補線である／ＬＩＯとの間に結
合されるトランジスタＱＡ２とを含む。
【００５４】トランジスタＱＡ１およびＱＡ２は、ゲー
トに列選択信号Ｙｉ１を受ける。列選択信号Ｙｉ１は、
第ｉ番目のセンスアンプブロックに対する列選択信号を
示し（ｉ：１〜Ｎの自然数）、Ｙｉ１〜Ｙｉ４のうちの
いずれか１個が選択的に活性化（Ｈレベル）される。列
選択信号Ｙｉ１が活性化されると、トランジスタＱＡ１
およびＱＡ２がオンし、ビット線対ＢＬ１，／ＢＬ１
は、ローカルデータＩ／Ｏ線対ＬＩＯ，／ＬＩＯを介し
てグローバルデータＩ／Ｏ線対ＧＩＯ，／ＧＩＯとそれ
ぞれ接続される。
トに列選択信号Ｙｉ１を受ける。列選択信号Ｙｉ１は、
第ｉ番目のセンスアンプブロックに対する列選択信号を
示し（ｉ：１〜Ｎの自然数）、Ｙｉ１〜Ｙｉ４のうちの
いずれか１個が選択的に活性化（Ｈレベル）される。列
選択信号Ｙｉ１が活性化されると、トランジスタＱＡ１
およびＱＡ２がオンし、ビット線対ＢＬ１，／ＢＬ１
は、ローカルデータＩ／Ｏ線対ＬＩＯ，／ＬＩＯを介し
てグローバルデータＩ／Ｏ線対ＧＩＯ，／ＧＩＯとそれ
ぞれ接続される。
【００５５】図４は、列選択信号を生成するコラムデコ
ーダの構成を説明する回路図である。
ーダの構成を説明する回路図である。
【００５６】図４を参照して、コラムデコーダ３２は、
図１で示したデコーダ回路３０中に内包されている。コ
ラムデコーダ３２は、第ｉ番目のセンスアンプブロック
に対する列選択信号Ｙｉ１〜Ｙｉ４を生成する。実際に
は、各センスアンプブロックに対応して、同様の構成の
コラムデコーダが設けられる。
図１で示したデコーダ回路３０中に内包されている。コ
ラムデコーダ３２は、第ｉ番目のセンスアンプブロック
に対する列選択信号Ｙｉ１〜Ｙｉ４を生成する。実際に
は、各センスアンプブロックに対応して、同様の構成の
コラムデコーダが設けられる。
【００５７】本発明の実施の形態においては、４個のメ
モリセル列ごとに１個のグローバルデータＩ／Ｏ線対を
配置する構成としているので、２ビットの列アドレスに
よって、列選択を実行することができる。コラムデコー
ダ３２は、列アドレスビットＣＡ０，ＣＡ１およびそれ
らの相補信号である／ＣＡ０，／ＣＡ１およびセンスア
ンプブロック選択信号Ｂｌｏｃｋ（ｉ）を受ける。Ｂｌ
ｏｃｋ（ｉ）は、第ｉ番目のセンスアンプブロックの活
性／非活性を指定する信号であり、各センスアンプブロ
ックごとに生成される。Ｂｌｏｃｋ（ｉ）は、バンクア
ドレスＢＡや行アドレスＲＡ等をデコードして発生され
る。
モリセル列ごとに１個のグローバルデータＩ／Ｏ線対を
配置する構成としているので、２ビットの列アドレスに
よって、列選択を実行することができる。コラムデコー
ダ３２は、列アドレスビットＣＡ０，ＣＡ１およびそれ
らの相補信号である／ＣＡ０，／ＣＡ１およびセンスア
ンプブロック選択信号Ｂｌｏｃｋ（ｉ）を受ける。Ｂｌ
ｏｃｋ（ｉ）は、第ｉ番目のセンスアンプブロックの活
性／非活性を指定する信号であり、各センスアンプブロ
ックごとに生成される。Ｂｌｏｃｋ（ｉ）は、バンクア
ドレスＢＡや行アドレスＲＡ等をデコードして発生され
る。
【００５８】コラムデコーダ３２は、列アドレスビット
／ＣＡ０，／ＣＡ１およびＢｌｏｃｋ（ｉ）のＮＡＮＤ
演算結果を出力する論理ゲートＬＧ１０と、列アドレス
ビットＣＡ０，／ＣＡ１およびＢｌｏｃｋ（ｉ）のＮＡ
ＮＤ演算結果を出力する論理ゲートＬＧ１２と、列アド
レスビット／ＣＡ０，ＣＡ１およびＢｌｏｃｋ（ｉ）を
入力とするＮＡＮＤ演算結果を出力する論理ゲートＬＧ
１４と、列アドレスビットＣＡ０，ＣＡ１およびＢｌｏ
ｃｋ（ｉ）のＮＡＮＤ演算結果を出力する論理ゲートＬ
Ｇ１６とを含む。
／ＣＡ０，／ＣＡ１およびＢｌｏｃｋ（ｉ）のＮＡＮＤ
演算結果を出力する論理ゲートＬＧ１０と、列アドレス
ビットＣＡ０，／ＣＡ１およびＢｌｏｃｋ（ｉ）のＮＡ
ＮＤ演算結果を出力する論理ゲートＬＧ１２と、列アド
レスビット／ＣＡ０，ＣＡ１およびＢｌｏｃｋ（ｉ）を
入力とするＮＡＮＤ演算結果を出力する論理ゲートＬＧ
１４と、列アドレスビットＣＡ０，ＣＡ１およびＢｌｏ
ｃｋ（ｉ）のＮＡＮＤ演算結果を出力する論理ゲートＬ
Ｇ１６とを含む。
【００５９】論理ゲートＬＧ１０〜ＬＧ１６の出力は、
インバータＩＶ１０〜ＩＶ１６でそれぞれ反転されて、
列選択信号Ｙｉ１〜Ｙｉ４として出力される。列選択信
号Ｙｉ１〜Ｙｉ４は、図３に示した列選択線ＣＳＬによ
って各列選択ゲート７０に伝達される。このような構成
とすることにより、列アドレスビットＣＡ０およびＣＡ
１の組合せに応答して、活性化が指示されたセンスアン
プブロックにおいて４個の列選択信号のうちの１個を選
択的に活性化（Ｈレベル）することができる。
インバータＩＶ１０〜ＩＶ１６でそれぞれ反転されて、
列選択信号Ｙｉ１〜Ｙｉ４として出力される。列選択信
号Ｙｉ１〜Ｙｉ４は、図３に示した列選択線ＣＳＬによ
って各列選択ゲート７０に伝達される。このような構成
とすることにより、列アドレスビットＣＡ０およびＣＡ
１の組合せに応答して、活性化が指示されたセンスアン
プブロックにおいて４個の列選択信号のうちの１個を選
択的に活性化（Ｈレベル）することができる。
【００６０】再び図３を参照して、ビット線対ＢＬ２，
／ＢＬ２〜ＢＬ４，／ＢＬ４に対しても同様の構成が適
用され、各ビット線対は、列選択信号の活性化に応じ
て、選択的にグローバルデータＩ／Ｏ線対と接続され
る。
／ＢＬ２〜ＢＬ４，／ＢＬ４に対しても同様の構成が適
用され、各ビット線対は、列選択信号の活性化に応じ
て、選択的にグローバルデータＩ／Ｏ線対と接続され
る。
【００６１】図５は、メモリセルアレイ４０における実
施の形態１に従うグローバルデータＩ／Ｏ線対の配置を
説明する概念図である。
施の形態１に従うグローバルデータＩ／Ｏ線対の配置を
説明する概念図である。
【００６２】図５を参照して、メモリセルアレイ４０
は、データ入出力回路５０に近い側のメモリブロック４
０−Ｎとデータ入出力回路５０から遠い側のメモリブロ
ック４０−Ｆに分割される。
は、データ入出力回路５０に近い側のメモリブロック４
０−Ｎとデータ入出力回路５０から遠い側のメモリブロ
ック４０−Ｆに分割される。
【００６３】メモリセルアレイ４０全体に対して設けら
れるグローバルデータＩ／Ｏ線対ＧＩＯ１，／ＧＩＯ１
〜ＧＩＯｎ，／ＧＩＯｎは、メモリブロック４０−Ｆお
よび４０−Ｎの間に設けられたスイッチ群ＳＷＩによっ
て分割される。以下、分割されたグローバルデータＩ／
Ｏ線対のうちメモリブロック４０−Ｆに対応するものを
総称的にＧＩＯＦとも称し、メモリブロック４０−Ｎに
対応するものを総括的にＧＩＯＮとも称する。
れるグローバルデータＩ／Ｏ線対ＧＩＯ１，／ＧＩＯ１
〜ＧＩＯｎ，／ＧＩＯｎは、メモリブロック４０−Ｆお
よび４０−Ｎの間に設けられたスイッチ群ＳＷＩによっ
て分割される。以下、分割されたグローバルデータＩ／
Ｏ線対のうちメモリブロック４０−Ｆに対応するものを
総称的にＧＩＯＦとも称し、メモリブロック４０−Ｎに
対応するものを総括的にＧＩＯＮとも称する。
【００６４】スイッチ群ＳＷＩは、グローバルデータＩ
／Ｏ線対を構成する各データ線に対応してそれぞれ設け
られるスイッチ群ＳＷ１，／ＳＷ１〜ＳＷｎ，／ＳＷｎ
を含む。これらのスイッチ群ＳＷ１，／ＳＷ１〜ＳＷ
ｎ，／ＳＷｎは、コントロール回路２０によって生成さ
れる制御信号ＣＳＩに応じて共通にオン／オフされる。
／Ｏ線対を構成する各データ線に対応してそれぞれ設け
られるスイッチ群ＳＷ１，／ＳＷ１〜ＳＷｎ，／ＳＷｎ
を含む。これらのスイッチ群ＳＷ１，／ＳＷ１〜ＳＷ
ｎ，／ＳＷｎは、コントロール回路２０によって生成さ
れる制御信号ＣＳＩに応じて共通にオン／オフされる。
【００６５】メモリブロック４０−Ｆおよび４０−Ｎ
は、内部に少なくとも１個のセンスアンプブロック４４
を内包している。以下実施の形態１においては、メモリ
ブロック４０−Ｆおよび４０−Ｎを、異なるバンクとし
て動作させる場合、すなわち、これらのメモリブロック
の選択をバンクアドレスによって行なう場合、およびこ
れらのメモリブロックを独立のバンクとしては動作させ
ず、アドレスビットの任意の一部ビットによってこれら
のメモリブロックの選択する場合の２つについて説明す
る。
は、内部に少なくとも１個のセンスアンプブロック４４
を内包している。以下実施の形態１においては、メモリ
ブロック４０−Ｆおよび４０−Ｎを、異なるバンクとし
て動作させる場合、すなわち、これらのメモリブロック
の選択をバンクアドレスによって行なう場合、およびこ
れらのメモリブロックを独立のバンクとしては動作させ
ず、アドレスビットの任意の一部ビットによってこれら
のメモリブロックの選択する場合の２つについて説明す
る。
【００６６】デコーダ回路３０は、メモリブロック４０
−Ｆおよび４０−Ｎにそれぞれ対応する３０−Ｆと３０
−Ｎとに分割される。列選択信号は、メモリブロック４
０−Ｆおよび４０−Ｎにおいて、列選択線ＣＳＬＦおよ
びＣＳＬＮによってそれぞれ伝達される。
−Ｆおよび４０−Ｎにそれぞれ対応する３０−Ｆと３０
−Ｎとに分割される。列選択信号は、メモリブロック４
０−Ｆおよび４０−Ｎにおいて、列選択線ＣＳＬＦおよ
びＣＳＬＮによってそれぞれ伝達される。
【００６７】メモリブロック４０−Ｆおよび４０−Ｎに
おける行系の選択は、デコーダ回路３０−Ｆおよび３０
−Ｎによってそれぞれ実行される。したがって、メモリ
ブロック４０−Ｆおよび４０−Ｎを独立したバンクとし
て動作させる場合においても、これらのメモリブロック
の両方において、同時に行系の選択を実行することが可
能となる。このように、行系の選択動作が実行された後
に列選択動作が開始され、アドレス信号に応じて選択さ
れたｎ個のメモリセルに対してｎ個のデータの入出力が
それぞれ実行される。
おける行系の選択は、デコーダ回路３０−Ｆおよび３０
−Ｎによってそれぞれ実行される。したがって、メモリ
ブロック４０−Ｆおよび４０−Ｎを独立したバンクとし
て動作させる場合においても、これらのメモリブロック
の両方において、同時に行系の選択を実行することが可
能となる。このように、行系の選択動作が実行された後
に列選択動作が開始され、アドレス信号に応じて選択さ
れたｎ個のメモリセルに対してｎ個のデータの入出力が
それぞれ実行される。
【００６８】スイッチ群ＳＷＩは、メモリブロック４０
−Ｆが読出対象となった場合には、読出データをデータ
入出力回路５０に伝達するためにオン状態とする必要が
ある。一方、メモリブロック４０−Ｎが読出の対象とな
った場合には、スイッチ群ＳＷＩはオフ状態としてもデ
ータをデータ入出力回路５０に伝達することができる。
−Ｆが読出対象となった場合には、読出データをデータ
入出力回路５０に伝達するためにオン状態とする必要が
ある。一方、メモリブロック４０−Ｎが読出の対象とな
った場合には、スイッチ群ＳＷＩはオフ状態としてもデ
ータをデータ入出力回路５０に伝達することができる。
【００６９】実施の形態１においては、スイッチ群ＳＷ
Ｉをオフした状態でデータ入出力回路５０から遠い側の
メモリブロック４０−Ｆにおける列選択を、データ入出
力回路５０に近い側のメモリブロック４０−Ｎよりも先
に開始させることにより、全体的なデータ読出の高速を
図る。
Ｉをオフした状態でデータ入出力回路５０から遠い側の
メモリブロック４０−Ｆにおける列選択を、データ入出
力回路５０に近い側のメモリブロック４０−Ｎよりも先
に開始させることにより、全体的なデータ読出の高速を
図る。
【００７０】まず、スイッチ群ＳＷＩをオフとした状態
で、メモリブロック選択が確定するよりも前のタイミン
グにおいて列選択線ＣＳＬＦによってメモリブロック４
０−Ｆにおける列選択を開始する。メモリブロック４０
−Ｆと４０−Ｎのいずれが読出対象となるかにかかわら
ず、データ入出力回路５０から遠い側のメモリブロック
４０−Ｆの列選択を開始できる点がポイントである。ス
イッチ群ＳＷＩのオフ状態を維持すれば、メモリブロッ
ク４０−Ｎが読出対象となった場合に、当該メモリブロ
ックで列選択を実行しても、メモリブロック４０−Ｆか
らＧＩＯＦに読出されるデータは、メモリブロック４０
−Ｎ上に配置されるグローバルデータＩ／Ｏ線対ＧＩＯ
Ｎに影響を及ぼすことはないからである。
で、メモリブロック選択が確定するよりも前のタイミン
グにおいて列選択線ＣＳＬＦによってメモリブロック４
０−Ｆにおける列選択を開始する。メモリブロック４０
−Ｆと４０−Ｎのいずれが読出対象となるかにかかわら
ず、データ入出力回路５０から遠い側のメモリブロック
４０−Ｆの列選択を開始できる点がポイントである。ス
イッチ群ＳＷＩのオフ状態を維持すれば、メモリブロッ
ク４０−Ｎが読出対象となった場合に、当該メモリブロ
ックで列選択を実行しても、メモリブロック４０−Ｆか
らＧＩＯＦに読出されるデータは、メモリブロック４０
−Ｎ上に配置されるグローバルデータＩ／Ｏ線対ＧＩＯ
Ｎに影響を及ぼすことはないからである。
【００７１】この後、メモリブロック選択が確定したタ
イミングにより、スイッチ群ＳＷＩのオン／オフを制御
信号ＣＳＩによって決定する。
イミングにより、スイッチ群ＳＷＩのオン／オフを制御
信号ＣＳＩによって決定する。
【００７２】データ入出力回路５０に近い側のメモリブ
ロック４０−Ｎが選択される場合には、メモリブロック
選択が確定した後に、列選択ＣＳＬＮによる列選択が開
始される。この場合には、メモリブロック選択が確定し
た後も、スイッチ群ＳＷＩのオフ状態を維持するので、
列選択線ＣＳＬＮを介した列選択動作が実行され、メモ
リブロック４０−Ｎ中で入力されたコラム信号に対応す
るメモリセルからデータがグローバルデータＩ／Ｏ線対
ＧＩＯＮを介してデータ入出力回路５０に伝達される。
ロック４０−Ｎが選択される場合には、メモリブロック
選択が確定した後に、列選択ＣＳＬＮによる列選択が開
始される。この場合には、メモリブロック選択が確定し
た後も、スイッチ群ＳＷＩのオフ状態を維持するので、
列選択線ＣＳＬＮを介した列選択動作が実行され、メモ
リブロック４０−Ｎ中で入力されたコラム信号に対応す
るメモリセルからデータがグローバルデータＩ／Ｏ線対
ＧＩＯＮを介してデータ入出力回路５０に伝達される。
【００７３】このような構成とすることにより、データ
入出力回路５０から遠い側のメモリブロック４０−Ｆに
おける列選択動作を先行的に実行することにより、デー
タ読出時間を短縮することができアクセスの高速化に寄
与できる。なお、データ入出力回路５０に近い側のメモ
リブロック４０−Ｎにおける列選択開始タイミングを相
対的に遅くしても、グローバルデータＩ／Ｏ線対ＧＩＯ
Ｎによるデータ伝搬時間は短くてすむので、結果的にい
ずれのメモリブロックが選択されても、データ読出時間
を均等にすることができ、データ入出力回路５０から遠
い側のメモリブロック４０−Ｆからのデータ読出速度が
改善される分だけ、アクセスの高速化に寄与することが
できる。以上は、各メモリブロックからのデータ読出動
作について説明したが、データ書込動作時においても、
スイッチ群ＳＷＩのオン／オフ制御および各メモリブロ
ックにおける列選択タイミングは同様であるので、説明
は繰り返さない。
入出力回路５０から遠い側のメモリブロック４０−Ｆに
おける列選択動作を先行的に実行することにより、デー
タ読出時間を短縮することができアクセスの高速化に寄
与できる。なお、データ入出力回路５０に近い側のメモ
リブロック４０−Ｎにおける列選択開始タイミングを相
対的に遅くしても、グローバルデータＩ／Ｏ線対ＧＩＯ
Ｎによるデータ伝搬時間は短くてすむので、結果的にい
ずれのメモリブロックが選択されても、データ読出時間
を均等にすることができ、データ入出力回路５０から遠
い側のメモリブロック４０−Ｆからのデータ読出速度が
改善される分だけ、アクセスの高速化に寄与することが
できる。以上は、各メモリブロックからのデータ読出動
作について説明したが、データ書込動作時においても、
スイッチ群ＳＷＩのオン／オフ制御および各メモリブロ
ックにおける列選択タイミングは同様であるので、説明
は繰り返さない。
【００７４】図６は、実施の形態１に従う半導体記憶装
置１の全体動作を説明するタイミングチャートである。
置１の全体動作を説明するタイミングチャートである。
【００７５】図６においては、メモリブロック４０−Ｆ
および４０−Ｎが独立したバンクとして動作する場合に
ついて説明する。この場合に、２つのバンクのいずれを
選択するかについては、入力されたバンクアドレス信号
によって指定される。バンクアドレス信号がＢ１を指定
した場合にはメモリブロック４０−Ｆが選択され、バン
クアドレス信号がＢ２を指定した場合にはメモリブロッ
ク４０−Ｎが選択されるものとする。
および４０−Ｎが独立したバンクとして動作する場合に
ついて説明する。この場合に、２つのバンクのいずれを
選択するかについては、入力されたバンクアドレス信号
によって指定される。バンクアドレス信号がＢ１を指定
した場合にはメモリブロック４０−Ｆが選択され、バン
クアドレス信号がＢ２を指定した場合にはメモリブロッ
ク４０−Ｎが選択されるものとする。
【００７６】図６を参照して、外部クロック信号Ｅｘ
ｔ．ＣＬＫは、一定周期で活性状態と非活性状態を繰返
す。Ｅｘｔ．ＣＬＫの各立上がりエッジ（以下、クロッ
クエッジとも称する）タイミングＴ１〜Ｔ１３におい
て、コントロール回路２０は、コマンド制御信号の信号
レベルの組合せに応じたコマンドを生成する。図中にお
けるコマンドに関する記載について、「Ａ」はアクティ
ベートコマンドを示し、「Ｎ」はノーオペレーションを
示し、「Ｒ」はリードコマンドを示す。
ｔ．ＣＬＫは、一定周期で活性状態と非活性状態を繰返
す。Ｅｘｔ．ＣＬＫの各立上がりエッジ（以下、クロッ
クエッジとも称する）タイミングＴ１〜Ｔ１３におい
て、コントロール回路２０は、コマンド制御信号の信号
レベルの組合せに応じたコマンドを生成する。図中にお
けるコマンドに関する記載について、「Ａ」はアクティ
ベートコマンドを示し、「Ｎ」はノーオペレーションを
示し、「Ｒ」はリードコマンドを示す。
【００７７】アクティベートコマンドでは、バンクアド
レス信号によって指定されたバンク内において、行アド
レスに対応する行が活性化される。ノーオペレーション
状態では、特にコマンドは生成されない。リードコマン
ドでは、入力されたアドレス信号に応答するメモリセル
からのデータ読出が実行される。
レス信号によって指定されたバンク内において、行アド
レスに対応する行が活性化される。ノーオペレーション
状態では、特にコマンドは生成されない。リードコマン
ドでは、入力されたアドレス信号に応答するメモリセル
からのデータ読出が実行される。
【００７８】時刻Ｔ１のクロックエッジにおいては、Ａ
１０を含むアドレス信号によって指定される行アドレス
Ｒ１とバンクアドレス信号とが入力され、アクティベー
トコマンドが生成される。これにより、バンクＢ１にお
いて、行アドレスＲ１に対応する行の活性化が実行され
る。
１０を含むアドレス信号によって指定される行アドレス
Ｒ１とバンクアドレス信号とが入力され、アクティベー
トコマンドが生成される。これにより、バンクＢ１にお
いて、行アドレスＲ１に対応する行の活性化が実行され
る。
【００７９】時刻Ｔ２のクロックエッジにおいては特に
コマンドは生成されない。次のクロックエッジＴ３を迎
える前に、列アドレスＣ１の取込が実行される。ＤＲＡ
Ｍ／ロジック混載メモリにおいては、クロックエッジに
先行した列アドレスの読込が一般的に実行される。特に
リードコマンド時においては、メモリセルにおけるデー
タ破壊等の不具合が起きる可能性が小さいため、高速化
を追求する目的でこのような列アドレスの先読みは積極
的に実行されている。
コマンドは生成されない。次のクロックエッジＴ３を迎
える前に、列アドレスＣ１の取込が実行される。ＤＲＡ
Ｍ／ロジック混載メモリにおいては、クロックエッジに
先行した列アドレスの読込が一般的に実行される。特に
リードコマンド時においては、メモリセルにおけるデー
タ破壊等の不具合が起きる可能性が小さいため、高速化
を追求する目的でこのような列アドレスの先読みは積極
的に実行されている。
【００８０】時刻Ｔ３のクロックエッジにおいて、リー
ドコマンドが生成されるとともに、バンクアドレス信号
が入力され、バンクＢ１において行アドレスＲ１および
列アドレスＣ１に対応するリード動作が開始される。同
時に、時刻Ｔ３においては、アドレスビットＡ１０はデ
ィスエーブル（Disable）状態とされ、グローバルデー
タＩ／Ｏ線を含むデータ線に対してオートプリチャージ
が指示される。半導体記憶装置１におけるＣＡＳレイテ
ンシは２クロックサイクルであり、時刻Ｔ３において生
成されたリードコマンドに対応する読出データＱ１は、
時刻Ｔ５のクロックエッジに出力される。
ドコマンドが生成されるとともに、バンクアドレス信号
が入力され、バンクＢ１において行アドレスＲ１および
列アドレスＣ１に対応するリード動作が開始される。同
時に、時刻Ｔ３においては、アドレスビットＡ１０はデ
ィスエーブル（Disable）状態とされ、グローバルデー
タＩ／Ｏ線を含むデータ線に対してオートプリチャージ
が指示される。半導体記憶装置１におけるＣＡＳレイテ
ンシは２クロックサイクルであり、時刻Ｔ３において生
成されたリードコマンドに対応する読出データＱ１は、
時刻Ｔ５のクロックエッジに出力される。
【００８１】時刻Ｔ５において、次のリードコマンドを
実行するために、バンクアドレス信号（Ｂ２を選択）お
よび行アドレスＲ２が取込まれ、アクティベートコマン
ドが生成される。さらに、時刻Ｔ７のクロックエッジ以
前に、列アドレスＣ２が取込まれ、時刻Ｔ７においてバ
ンクＢ２中の行アドレスＲ２および列アドレスＣ２に対
応したリードコマンドが生成される。これに対応して、
２クロックサイクル経過後の時刻Ｔ９において読出デー
タＱ２に出力される。
実行するために、バンクアドレス信号（Ｂ２を選択）お
よび行アドレスＲ２が取込まれ、アクティベートコマン
ドが生成される。さらに、時刻Ｔ７のクロックエッジ以
前に、列アドレスＣ２が取込まれ、時刻Ｔ７においてバ
ンクＢ２中の行アドレスＲ２および列アドレスＣ２に対
応したリードコマンドが生成される。これに対応して、
２クロックサイクル経過後の時刻Ｔ９において読出デー
タＱ２に出力される。
【００８２】次に、時刻Ｔ９のクロックエッジにおい
て、バンクＢ１に対してリードコマンドが生成され、時
刻Ｔ９のクロックエッジに先立って列アドレスＣ３が入
力される。これに応じて、時刻Ｔ９からＣＡＳレイテン
シに相当する２クロックサイクル経過後の時刻Ｔ１１の
クロックエッジにおいて、バンクＢ１中の行アドレスＲ
１および列アドレスＣ３に対応する読出データＱ３が出
力される。
て、バンクＢ１に対してリードコマンドが生成され、時
刻Ｔ９のクロックエッジに先立って列アドレスＣ３が入
力される。これに応じて、時刻Ｔ９からＣＡＳレイテン
シに相当する２クロックサイクル経過後の時刻Ｔ１１の
クロックエッジにおいて、バンクＢ１中の行アドレスＲ
１および列アドレスＣ３に対応する読出データＱ３が出
力される。
【００８３】さらに、時刻Ｔ１１のクロックエッジに先
立って列アドレスＣ４が入力され、時刻Ｔ１１におい
て、バンクアドレス信号（Ｂ２を選択）の取込およびリ
ードコマンドの生成が実行される。これに対応して、バ
ンクＢ２において行アドレスＲ２および列アドレスＣ４
に対応した読出動作が実行され、対応する読出データＱ
４が時刻Ｔ１１からＣＡＳレイテンシに相当する２クロ
ックサイクル経過後の時刻Ｔ１３において出力される。
立って列アドレスＣ４が入力され、時刻Ｔ１１におい
て、バンクアドレス信号（Ｂ２を選択）の取込およびリ
ードコマンドの生成が実行される。これに対応して、バ
ンクＢ２において行アドレスＲ２および列アドレスＣ４
に対応した読出動作が実行され、対応する読出データＱ
４が時刻Ｔ１１からＣＡＳレイテンシに相当する２クロ
ックサイクル経過後の時刻Ｔ１３において出力される。
【００８４】次に、本発明の実施の形態１に従うメモリ
セルアレイ４０におけるデータ読出動作の高速化につい
て説明する。
セルアレイ４０におけるデータ読出動作の高速化につい
て説明する。
【００８５】図７は、実施の形態１に従うメモリセルア
レイ４０におけるリードコマンド時の動作を説明する第
１のタイミングチャートである。図７においては、図５
で示したメモリブロック４０−Ｆおよび４０−Ｎがそれ
ぞれバンクＢ１およびバンクＢ２として独立に動作する
場合について説明している。
レイ４０におけるリードコマンド時の動作を説明する第
１のタイミングチャートである。図７においては、図５
で示したメモリブロック４０−Ｆおよび４０−Ｎがそれ
ぞれバンクＢ１およびバンクＢ２として独立に動作する
場合について説明している。
【００８６】なお、図７においては、グローバルデータ
Ｉ／Ｏ線に分割点を設けることなく、選択バンクが確定
した後に列選択を開始する場合の動作（以下、通常動作
時とも称する）が点線で示される。
Ｉ／Ｏ線に分割点を設けることなく、選択バンクが確定
した後に列選択を開始する場合の動作（以下、通常動作
時とも称する）が点線で示される。
【００８７】図７を参照して、まず通常動作時において
は、バンクアドレス信号が入力されてデータ入出力回路
５０から遠い側のメモリブロック４０−Ｆ（バンクＢ１
に対応）が選択されることが確定したことを受けて、時
刻Ｔ３において列選択動作が開始される。したがって、
点線で示すタイミングにおいて、列選択線ＣＳＬＦが活
性化されて、活性化された列選択信号が伝達される。列
選択線ＣＳＬＦの活性化に応じて、スイッチ群ＳＷＩに
よる分割点が設けられていないグローバルデータＩ／Ｏ
線対ＧＩＯにデータ読出が実行される。
は、バンクアドレス信号が入力されてデータ入出力回路
５０から遠い側のメモリブロック４０−Ｆ（バンクＢ１
に対応）が選択されることが確定したことを受けて、時
刻Ｔ３において列選択動作が開始される。したがって、
点線で示すタイミングにおいて、列選択線ＣＳＬＦが活
性化されて、活性化された列選択信号が伝達される。列
選択線ＣＳＬＦの活性化に応じて、スイッチ群ＳＷＩに
よる分割点が設けられていないグローバルデータＩ／Ｏ
線対ＧＩＯにデータ読出が実行される。
【００８８】一方、実施の形態１に従う場合において
は、時刻Ｔ３のクロックエッジに先立って入力される列
アドレスＣ１に応じて、メモリブロック４０−Ｆ（バン
クＢ１）における列選択動作が開始される。また、時刻
Ｔ３のクロックエッジにおけるバンクアドレス信号の入
力によってメモリブロックの選択が確定し、メモリブロ
ック４０−Ｆ（バンクＢ１）の選択に応答して、スイッ
チ群ＳＷＩをオンするための制御信号ＣＳＩの活性化が
行なわれる。
は、時刻Ｔ３のクロックエッジに先立って入力される列
アドレスＣ１に応じて、メモリブロック４０−Ｆ（バン
クＢ１）における列選択動作が開始される。また、時刻
Ｔ３のクロックエッジにおけるバンクアドレス信号の入
力によってメモリブロックの選択が確定し、メモリブロ
ック４０−Ｆ（バンクＢ１）の選択に応答して、スイッ
チ群ＳＷＩをオンするための制御信号ＣＳＩの活性化が
行なわれる。
【００８９】制御信号ＣＳＩの活性化は、通常動作時に
おける列選択動作の開始タイミングと同一であるが、本
発明の実施の形態１においては、実際のコラムデコード
の動作をスイッチ群のオン／オフ制御とは切り離してい
るので、制御信号ＣＳＩの生成は、通常動作時における
列選択線ＣＳＬＦの活性化タイミングよりも早く実行す
ることができる。
おける列選択動作の開始タイミングと同一であるが、本
発明の実施の形態１においては、実際のコラムデコード
の動作をスイッチ群のオン／オフ制御とは切り離してい
るので、制御信号ＣＳＩの生成は、通常動作時における
列選択線ＣＳＬＦの活性化タイミングよりも早く実行す
ることができる。
【００９０】スイッチ群ＳＷＩのオンに応じて、列選択
線ＣＳＬＦによって伝達された列選択信号に対応する活
性ビット線対のデータが、スイッチ群ＳＷＩによって接
続されたグローバルデータＩ／Ｏ線対ＧＩＯＦおよびＧ
ＩＯＮに伝達される。この結果、データ入出力回路５０
から遠い側のメモリブロック４０−Ｆにおけるデータ読
出速度を、列選択動作の開始タイミングを早めることに
よって高速化できる。
線ＣＳＬＦによって伝達された列選択信号に対応する活
性ビット線対のデータが、スイッチ群ＳＷＩによって接
続されたグローバルデータＩ／Ｏ線対ＧＩＯＦおよびＧ
ＩＯＮに伝達される。この結果、データ入出力回路５０
から遠い側のメモリブロック４０−Ｆにおけるデータ読
出速度を、列選択動作の開始タイミングを早めることに
よって高速化できる。
【００９１】次に、データ入出力回路５０に近い側のメ
モリブロック４０−Ｎ（バンクＢ２）が選択された場合
における読出動作について説明する。
モリブロック４０−Ｎ（バンクＢ２）が選択された場合
における読出動作について説明する。
【００９２】時刻Ｔ７のクロックエッジにおいて、バン
クアドレス信号（Ｂ２を選択）が入力され、メモリブロ
ックの選択が確定するが、本発明の実施の形態１におい
ては、すでに述べたように、メモリブロック選択の確定
を待たずに、列アドレスＣ２の入力に応じて、メモリブ
ロック４０−Ｆ側における列選択動作が開始され、列選
択線ＣＳＬＦが活性化される。これに応じて、メモリブ
ロック４０−Ｆに対応するグローバルデータＩ／Ｏ線対
ＧＩＯＦにデータが読出される。しかし、スイッチ群Ｓ
ＷＩが制御信号ＣＳＩによってオフ状態とされているの
で、読出データは、メモリブロック４０−Ｎ側に影響を
及ぼすことはない。
クアドレス信号（Ｂ２を選択）が入力され、メモリブロ
ックの選択が確定するが、本発明の実施の形態１におい
ては、すでに述べたように、メモリブロック選択の確定
を待たずに、列アドレスＣ２の入力に応じて、メモリブ
ロック４０−Ｆ側における列選択動作が開始され、列選
択線ＣＳＬＦが活性化される。これに応じて、メモリブ
ロック４０−Ｆに対応するグローバルデータＩ／Ｏ線対
ＧＩＯＦにデータが読出される。しかし、スイッチ群Ｓ
ＷＩが制御信号ＣＳＩによってオフ状態とされているの
で、読出データは、メモリブロック４０−Ｎ側に影響を
及ぼすことはない。
【００９３】時刻Ｔ７のクロックエッジにおいて、バン
クアドレス信号（Ｂ２を選択）が入力され、メモリブロ
ック選択の確定を受けて、メモリブロック４０−Ｎ（バ
ンクＢ２）における列選択動作が開始される。したがっ
て、メモリブロック４０−Ｎにおける列選択動作の開始
タイミング、すなわち列選択線ＣＳＬＮの活性化タイミ
ングは、通常動作時と同様である。
クアドレス信号（Ｂ２を選択）が入力され、メモリブロ
ック選択の確定を受けて、メモリブロック４０−Ｎ（バ
ンクＢ２）における列選択動作が開始される。したがっ
て、メモリブロック４０−Ｎにおける列選択動作の開始
タイミング、すなわち列選択線ＣＳＬＮの活性化タイミ
ングは、通常動作時と同様である。
【００９４】列選択線ＣＳＬＮの活性化に応じてグロー
バルデータＩ／Ｏ線対ＧＩＯＮに読出データが伝搬され
るが、本発明の実施の形態１に従えば、スイッチ群ＳＷ
Ｉがオフ状態とされたままで、グローバルデータＩ／Ｏ
線対ＧＩＯＮにおけるデータ伝達が実行されるので、こ
の状態におけるグローバルデータＩ／Ｏ線対ＧＩＯＮの
寄生容量は、従来の場合のＧＩＯの半分である。
バルデータＩ／Ｏ線対ＧＩＯＮに読出データが伝搬され
るが、本発明の実施の形態１に従えば、スイッチ群ＳＷ
Ｉがオフ状態とされたままで、グローバルデータＩ／Ｏ
線対ＧＩＯＮにおけるデータ伝達が実行されるので、こ
の状態におけるグローバルデータＩ／Ｏ線対ＧＩＯＮの
寄生容量は、従来の場合のＧＩＯの半分である。
【００９５】したがって、同一のタイミングでメモリブ
ロック４０−Ｎにおける列選択動作を開始しても、デー
タ入出力回路５０に対して、読出データをより高速に伝
達することができる。
ロック４０−Ｎにおける列選択動作を開始しても、デー
タ入出力回路５０に対して、読出データをより高速に伝
達することができる。
【００９６】以上述べたように、メモリブロック４０−
Ｆおよび４０−Ｎのいずれが選択された場合であって
も、通常動作時と比較してデータ読出の所要時間を短縮
することができ、アクセスの高速化に寄与できる。
Ｆおよび４０−Ｎのいずれが選択された場合であって
も、通常動作時と比較してデータ読出の所要時間を短縮
することができ、アクセスの高速化に寄与できる。
【００９７】図８は、実施の形態１に従うメモリセルア
レイ４０におけるリードコマンド時の動作を説明する第
２のタイミングチャートである。図８においては、スイ
ッチ群ＳＷＩによって分割されたメモリブロック４０−
Ｆおよび４０−Ｎが同一バンクとして動作する場合につ
いて説明する。
レイ４０におけるリードコマンド時の動作を説明する第
２のタイミングチャートである。図８においては、スイ
ッチ群ＳＷＩによって分割されたメモリブロック４０−
Ｆおよび４０−Ｎが同一バンクとして動作する場合につ
いて説明する。
【００９８】図８を参照して、メモリブロック４０−Ｆ
および４０−Ｎを同一バンクとして動作させる場合にお
いては、バンクアドレスによる選択が必要ないので、バ
ンクアドレスは入力されない。なお、図８においても通
常動作時における列選択動作のタイミングが点線で示さ
れる。
および４０−Ｎを同一バンクとして動作させる場合にお
いては、バンクアドレスによる選択が必要ないので、バ
ンクアドレスは入力されない。なお、図８においても通
常動作時における列選択動作のタイミングが点線で示さ
れる。
【００９９】図８の場合においても同様に、時刻Ｔ１お
よびＴ５のクロックエッジにおいて、アクティベートコ
マンドが生成され、時刻Ｔ１においては、メモリブロッ
ク４０−Ｆ中の行アドレスＲ１に対応する行が活性化さ
れ、時刻Ｔ５においては、行アドレスＲ１に代わって、
メモリブロック４０−Ｎ中の行アドレスＲ２に対応する
行が活性化される。その他、列アドレスＣ１，Ｃ２，Ｃ
３およびＣ４の入力タイミングと、各クロックエッジに
おけるコマンドの生成とについては、図７の場合と同様
であるので説明は繰り返さない。
よびＴ５のクロックエッジにおいて、アクティベートコ
マンドが生成され、時刻Ｔ１においては、メモリブロッ
ク４０−Ｆ中の行アドレスＲ１に対応する行が活性化さ
れ、時刻Ｔ５においては、行アドレスＲ１に代わって、
メモリブロック４０−Ｎ中の行アドレスＲ２に対応する
行が活性化される。その他、列アドレスＣ１，Ｃ２，Ｃ
３およびＣ４の入力タイミングと、各クロックエッジに
おけるコマンドの生成とについては、図７の場合と同様
であるので説明は繰り返さない。
【０１００】図８を参照して、両メモリブロックが同一
バンクとして動作する場合には、図７の場合と比較し
て、スイッチ群ＳＷＩのオンタイミングをより早めるこ
とができる。
バンクとして動作する場合には、図７の場合と比較し
て、スイッチ群ＳＷＩのオンタイミングをより早めるこ
とができる。
【０１０１】具体的には、スイッチ群ＳＷＩを制御する
制御信号ＣＳＩは、図７の場合における時刻Ｔ３のクロ
ックエッジにおけるバンクアドレス信号の入力を待た
ず、アドレス信号の入力が完了するタイミング、すなわ
ち時刻Ｔ３に先立つ列アドレスＣ１の入力タイミングで
生成が可能である。
制御信号ＣＳＩは、図７の場合における時刻Ｔ３のクロ
ックエッジにおけるバンクアドレス信号の入力を待た
ず、アドレス信号の入力が完了するタイミング、すなわ
ち時刻Ｔ３に先立つ列アドレスＣ１の入力タイミングで
生成が可能である。
【０１０２】このため、点線で示す通常動作時と比較し
て、グローバルデータＩ／Ｏ線対を構成するＧＩＯＦお
よびＧＩＯＮへのデータ読出をより高速化することが可
能である。
て、グローバルデータＩ／Ｏ線対を構成するＧＩＯＦお
よびＧＩＯＮへのデータ読出をより高速化することが可
能である。
【０１０３】データ入出力回路５０に近い側のメモリブ
ロック４０−Ｎを選択する場合においても、同様に、時
刻Ｔ７に先立って列アドレスＣ２が入力された時点で、
スイッチ群ＳＷＩのオン／オフを指定することができる
ので、メモリブロック４０−Ｎが選択された場合におい
ても、メモリブロック４０−Ｆが選択された場合と同様
のタイミングで列選択動作を開始することができる。
ロック４０−Ｎを選択する場合においても、同様に、時
刻Ｔ７に先立って列アドレスＣ２が入力された時点で、
スイッチ群ＳＷＩのオン／オフを指定することができる
ので、メモリブロック４０−Ｎが選択された場合におい
ても、メモリブロック４０−Ｆが選択された場合と同様
のタイミングで列選択動作を開始することができる。
【０１０４】さらに、スイッチ群ＳＷＩをオフ状態とし
たままでデータ読出を実行する点は同様であるので、特
にメモリブロック４０−Ｎ側を選択する場合において
は、列選択タイミングを早期化できる効果およびグロー
バルデータＩ／Ｏ線対の寄生容量を低減する効果の両方
を享受することができ、図７で説明した場合と比較し
て、より早期にデータ読出を実行して、アクセスのさら
なる高速化を図ることが可能である。
たままでデータ読出を実行する点は同様であるので、特
にメモリブロック４０−Ｎ側を選択する場合において
は、列選択タイミングを早期化できる効果およびグロー
バルデータＩ／Ｏ線対の寄生容量を低減する効果の両方
を享受することができ、図７で説明した場合と比較し
て、より早期にデータ読出を実行して、アクセスのさら
なる高速化を図ることが可能である。
【０１０５】なお、実施の形態１においては、メモリセ
ルアレイを２分割する場合について説明したが、メモリ
セルアレイを３以上の複数個に分割する場合において
も、データ入出力回路を適宜（場合によっては複数個）
配置して、メモリブロック間に配置される全てのスイッ
チ群をオフ状態とした上で、データ入出力回路から最遠
のメモリブロックに対する列選択動作を先行実施するこ
とにより、同様のアクセス高速化を図ることができる。
ルアレイを２分割する場合について説明したが、メモリ
セルアレイを３以上の複数個に分割する場合において
も、データ入出力回路を適宜（場合によっては複数個）
配置して、メモリブロック間に配置される全てのスイッ
チ群をオフ状態とした上で、データ入出力回路から最遠
のメモリブロックに対する列選択動作を先行実施するこ
とにより、同様のアクセス高速化を図ることができる。
【０１０６】［実施の形態２］実施の形態２において
は、グローバルデータＩ／Ｏ線対の分割による消費電力
の低減について説明する。
は、グローバルデータＩ／Ｏ線対の分割による消費電力
の低減について説明する。
【０１０７】実施の形態２においては、まず、図５で説
明したメモリセルアレイの構成に基づく消費電力の低減
について考える。
明したメモリセルアレイの構成に基づく消費電力の低減
について考える。
【０１０８】図９は、実施の形態２に従うメモリセルア
レイ４０におけるリードコマンド時の動作を説明する第
１のタイミングチャートである。
レイ４０におけるリードコマンド時の動作を説明する第
１のタイミングチャートである。
【０１０９】図９は、メモリブロック４０−Ｆおよび４
０−Ｎが独立のバンクとして動作する場合を示し、図７
で説明したタイミングチャートと対応づけられる。
０−Ｎが独立のバンクとして動作する場合を示し、図７
で説明したタイミングチャートと対応づけられる。
【０１１０】再び図７を参照して、実施の形態１に従う
列選択動作は、データ入出力回路５０から遠い側のメモ
リブロック４０−Ｆからのデータ読出を高速化するため
に、メモリブロック選択、すなわちバンク選択が確定す
る前にメモリブロック４０−Ｆにおける列選択動作を開
始していた。したがって、メモリブロック４０−Ｆおよ
び４０−Ｎのいずれが選択される場合においても、メモ
リブロック４０−Ｆにおいて列選択が実行され、メモリ
ブロック４０−Ｆに配置されるグローバルデータＩ／Ｏ
線対ＧＩＯＦをドライブするための電力が消費される。
列選択動作は、データ入出力回路５０から遠い側のメモ
リブロック４０−Ｆからのデータ読出を高速化するため
に、メモリブロック選択、すなわちバンク選択が確定す
る前にメモリブロック４０−Ｆにおける列選択動作を開
始していた。したがって、メモリブロック４０−Ｆおよ
び４０−Ｎのいずれが選択される場合においても、メモ
リブロック４０−Ｆにおいて列選択が実行され、メモリ
ブロック４０−Ｆに配置されるグローバルデータＩ／Ｏ
線対ＧＩＯＦをドライブするための電力が消費される。
【０１１１】図９を参照して、実施の形態２に従う列選
択動作においては、無用な電力消費を回避することを優
先させて、各メモリブロックにおける列選択動作を、バ
ンク選択が完了したタイミングを待って実行する。メモ
リブロック４０−Ｆ（バンクＢ１）が選択される場合に
おいても、点線で示される通常動作時と同様に、時刻Ｔ
３のクロックエッジにおけるバンクアドレスの入力を待
って列選択動作を開始する。したがって、グローバルデ
ータＩ／Ｏ線対ＧＩＯＦおよびＧＩＯＮに対するデータ
伝達は、通常動作時と変わらない。
択動作においては、無用な電力消費を回避することを優
先させて、各メモリブロックにおける列選択動作を、バ
ンク選択が完了したタイミングを待って実行する。メモ
リブロック４０−Ｆ（バンクＢ１）が選択される場合に
おいても、点線で示される通常動作時と同様に、時刻Ｔ
３のクロックエッジにおけるバンクアドレスの入力を待
って列選択動作を開始する。したがって、グローバルデ
ータＩ／Ｏ線対ＧＩＯＦおよびＧＩＯＮに対するデータ
伝達は、通常動作時と変わらない。
【０１１２】一方、メモリブロック４０−Ｎに対応する
バンクＢ２が選択される場合においては、図７の場合と
同様に、メモリブロック４０−Ｎにおける列選択が開始
されるタイミングは変らないが、スイッチ群ＳＷＩがオ
フ状態とされたままで、グローバルデータＩ／Ｏ線対Ｇ
ＩＯＮに対する読出データの伝達が実行されるので、グ
ローバルデータＩ／Ｏ線対の寄生容量を通常動作時の半
分とすることができ、消費電力低減が図れる。これに付
随してデータ読出も高速化される。
バンクＢ２が選択される場合においては、図７の場合と
同様に、メモリブロック４０−Ｎにおける列選択が開始
されるタイミングは変らないが、スイッチ群ＳＷＩがオ
フ状態とされたままで、グローバルデータＩ／Ｏ線対Ｇ
ＩＯＮに対する読出データの伝達が実行されるので、グ
ローバルデータＩ／Ｏ線対の寄生容量を通常動作時の半
分とすることができ、消費電力低減が図れる。これに付
随してデータ読出も高速化される。
【０１１３】さらにこの場合においては、メモリブロッ
ク４０−Ｆにおける列選択動作は実行されず、列選択線
ＣＳＬＦは活性化されないので、グローバルデータＩ／
Ｏ線対ＧＩＯＦがデータ伝達のために駆動されることも
ない。したがって、図７の場合と比較して、メモリブロ
ック４０−Ｎを選択する場合における消費電力の低減を
図ることが可能となる。
ク４０−Ｆにおける列選択動作は実行されず、列選択線
ＣＳＬＦは活性化されないので、グローバルデータＩ／
Ｏ線対ＧＩＯＦがデータ伝達のために駆動されることも
ない。したがって、図７の場合と比較して、メモリブロ
ック４０−Ｎを選択する場合における消費電力の低減を
図ることが可能となる。
【０１１４】図１０は、実施の形態２に従うメモリセル
アレイ４０におけるリードコマンド時の動作を説明する
第２のタイミングチャートである。図１０は、図５に示
されるメモリブロック４０−Ｆおよび４０−Ｎが同一バ
ンクとして動作する場合を示し、図８で説明したタイミ
ングチャートと対応づけられる。
アレイ４０におけるリードコマンド時の動作を説明する
第２のタイミングチャートである。図１０は、図５に示
されるメモリブロック４０−Ｆおよび４０−Ｎが同一バ
ンクとして動作する場合を示し、図８で説明したタイミ
ングチャートと対応づけられる。
【０１１５】図１０のタイミングチャートと、図８のタ
イミングチャートと比較すると、データ入出力回路５０
に近い側のメモリブロック４０−Ｎを選択する場合にお
いて、もう一方のメモリブロック４０−Ｆにおける列選
択動作を実行しない点、すなわち列選択線ＣＳＬＦの活
性化を実行しない点が異なる。
イミングチャートと比較すると、データ入出力回路５０
に近い側のメモリブロック４０−Ｎを選択する場合にお
いて、もう一方のメモリブロック４０−Ｆにおける列選
択動作を実行しない点、すなわち列選択線ＣＳＬＦの活
性化を実行しない点が異なる。
【０１１６】図１０を参照して、時刻Ｔ３のクロックエ
ッジにおいて生成されるメモリブロック４０−Ｆに対す
るリードコマンドに対応する列選択動作は、図８の場合
と同様であるので説明は繰返さない。
ッジにおいて生成されるメモリブロック４０−Ｆに対す
るリードコマンドに対応する列選択動作は、図８の場合
と同様であるので説明は繰返さない。
【０１１７】次に、時刻Ｔ７のクロックエッジにおいて
生成されるメモリブロック４０−Ｎに対するリードコマ
ンドについて考える。図８の場合においては、行アドレ
スＲ２および列アドレスＣ２の入力が完了した時点で、
列選択動作を開始し、メモリブロック４０−Ｆおよび４
０−Ｎの両方において列選択を開始することとしたが、
メモリブロック４０−Ｆおよび４０−Ｎの選択が、バン
クアドレス信号によらずアドレス信号のみで可能である
とすれば、このタイミングでいずれか一方のメモリブロ
ックを選択して、列選択動作を実行することが可能であ
る。
生成されるメモリブロック４０−Ｎに対するリードコマ
ンドについて考える。図８の場合においては、行アドレ
スＲ２および列アドレスＣ２の入力が完了した時点で、
列選択動作を開始し、メモリブロック４０−Ｆおよび４
０−Ｎの両方において列選択を開始することとしたが、
メモリブロック４０−Ｆおよび４０−Ｎの選択が、バン
クアドレス信号によらずアドレス信号のみで可能である
とすれば、このタイミングでいずれか一方のメモリブロ
ックを選択して、列選択動作を実行することが可能であ
る。
【０１１８】したがって、図１０においては、メモリブ
ロック４０−Ｎが選択される場合において、図８で実行
されていたメモリブロック４０−Ｆに対応する列選択線
ＣＳＬＦの活性化が実行されていない。これにより、メ
モリブロック４０−Ｆに対応するのグローバルデータＩ
／Ｏ線対ＧＩＯＦは、プリチャージ電位のまま維持さ
れ、データ伝達のために駆動されることはない。したが
って、メモリブロック４０−Ｎが選択されている場合に
おいて、非選択のメモリブロック４０−Ｆに対応するグ
ローバルデータＩ／Ｏ線対ＧＩＯＦにおいて無用の電力
が消費されることがなく、低消費電力化を図ることが可
能となる。
ロック４０−Ｎが選択される場合において、図８で実行
されていたメモリブロック４０−Ｆに対応する列選択線
ＣＳＬＦの活性化が実行されていない。これにより、メ
モリブロック４０−Ｆに対応するのグローバルデータＩ
／Ｏ線対ＧＩＯＦは、プリチャージ電位のまま維持さ
れ、データ伝達のために駆動されることはない。したが
って、メモリブロック４０−Ｎが選択されている場合に
おいて、非選択のメモリブロック４０−Ｆに対応するグ
ローバルデータＩ／Ｏ線対ＧＩＯＦにおいて無用の電力
が消費されることがなく、低消費電力化を図ることが可
能となる。
【０１１９】このように、図１０で説明したように、バ
ンクアドレス信号の入力に先立って入力されるアドレス
信号のみによってメモリブロック選択が可能である場合
には、データ読出の高速化と低消費電力化を両立するこ
とが可能な多データＩ／Ｏ線構成を採用することが可能
となる。
ンクアドレス信号の入力に先立って入力されるアドレス
信号のみによってメモリブロック選択が可能である場合
には、データ読出の高速化と低消費電力化を両立するこ
とが可能な多データＩ／Ｏ線構成を採用することが可能
となる。
【０１２０】［実施の形態２の変形例１］以下において
は、実施の形態２に従う変形例として、メモリセルアレ
イ４０におけるメモリブロックおよびグローバルデータ
Ｉ／Ｏ線対の分割形態が異なる種々の例について説明す
る。
は、実施の形態２に従う変形例として、メモリセルアレ
イ４０におけるメモリブロックおよびグローバルデータ
Ｉ／Ｏ線対の分割形態が異なる種々の例について説明す
る。
【０１２１】図１１は、実施の形態２の変形例１に従う
メモリセルアレイ４０の構成およびグローバルデータＩ
／Ｏ線対の配置を説明する概念図である。
メモリセルアレイ４０の構成およびグローバルデータＩ
／Ｏ線対の配置を説明する概念図である。
【０１２２】図１１を参照して、メモリセルアレイ４０
は、データ入出力回路５１を挟んで左右の領域に分割さ
れる。データ入出力回路５１の左右の領域のそれぞれに
おいて、メモリセルアレイは、スイッチ群ＳＷＩによっ
てメモリマット４１Ｌおよび４２Ｌにさらに分割され、
スイッチ群ＳＷＪによってメモリマット４１Ｒおよび４
２Ｒにさらに分割される。メモリマット４１Ｌおよび４
１Ｒは、同一のメモリブロック４１を構成し、メモリマ
ット４２Ｌおよび４２Ｒは同一メモリブロック４２を構
成する。実施の形態１の場合と同様に、これらのメモリ
ブロックごとに独立したバンク動作を実行させて、バン
クアドレス信号の入力によってメモリブロックを選択す
る構成とすることも可能である。
は、データ入出力回路５１を挟んで左右の領域に分割さ
れる。データ入出力回路５１の左右の領域のそれぞれに
おいて、メモリセルアレイは、スイッチ群ＳＷＩによっ
てメモリマット４１Ｌおよび４２Ｌにさらに分割され、
スイッチ群ＳＷＪによってメモリマット４１Ｒおよび４
２Ｒにさらに分割される。メモリマット４１Ｌおよび４
１Ｒは、同一のメモリブロック４１を構成し、メモリマ
ット４２Ｌおよび４２Ｒは同一メモリブロック４２を構
成する。実施の形態１の場合と同様に、これらのメモリ
ブロックごとに独立したバンク動作を実行させて、バン
クアドレス信号の入力によってメモリブロックを選択す
る構成とすることも可能である。
【０１２３】メモリマット４１Ｌおよび４２Ｌの間に配
置されるスイッチ群ＳＷＩは、制御信号ＣＳＩに応じて
オン／オフされ、メモリマット４１Ｒおよび４２Ｒの間
に配置されるスイッチ群ＳＷＪは、制御信号ＣＳＩの相
補信号／ＣＳＩによって制御され、スイッチ群ＳＷＩお
よびＳＷＪは相補的にオン／オフする。
置されるスイッチ群ＳＷＩは、制御信号ＣＳＩに応じて
オン／オフされ、メモリマット４１Ｒおよび４２Ｒの間
に配置されるスイッチ群ＳＷＪは、制御信号ＣＳＩの相
補信号／ＣＳＩによって制御され、スイッチ群ＳＷＩお
よびＳＷＪは相補的にオン／オフする。
【０１２４】したがって、入力されたアドレス信号もし
くは、アドレス信号とバンクアドレス信号との両方に応
じてメモリブロック４１を選択する場合には、スイッチ
群ＳＷＩをオンするとともにスイッチ群ＳＷＪをオフ
し、メモリブロック４２を選択する場合には、反対にス
イッチ群ＳＷＪをオンしＳＷＩをオフすればよい。
くは、アドレス信号とバンクアドレス信号との両方に応
じてメモリブロック４１を選択する場合には、スイッチ
群ＳＷＩをオンするとともにスイッチ群ＳＷＪをオフ
し、メモリブロック４２を選択する場合には、反対にス
イッチ群ＳＷＪをオンしＳＷＩをオフすればよい。
【０１２５】同一のメモリブロックに対応して配置され
る、デコード回路３０−Ｌ１および３０−Ｒ１は、同一
のタイミングで列選択動作を実行する。同様に、デコー
ド回路３０−Ｌ２および３０−Ｒ２も、同一のタイミン
グで列選択動作を実行する。メモリブロック４１および
４２における列選択動作およびスイッチ群制御のタイミ
ングは、図９および図１０で説明したタイミングチャー
ト中において、メモリブロック４０−Ｆをメモリブロッ
ク４２に対応させ、メモリブロック４０−Ｎをメモリブ
ロック４１に対応させて実行すればよい。
る、デコード回路３０−Ｌ１および３０−Ｒ１は、同一
のタイミングで列選択動作を実行する。同様に、デコー
ド回路３０−Ｌ２および３０−Ｒ２も、同一のタイミン
グで列選択動作を実行する。メモリブロック４１および
４２における列選択動作およびスイッチ群制御のタイミ
ングは、図９および図１０で説明したタイミングチャー
ト中において、メモリブロック４０−Ｆをメモリブロッ
ク４２に対応させ、メモリブロック４０−Ｎをメモリブ
ロック４１に対応させて実行すればよい。
【０１２６】また、データ入出力回路は、左右に分割さ
れて配置されるグローバルデータＩ／Ｏ線対ＧＩＯＬお
よびＧＩＯＲに対して独立にそれぞれデータ読出および
データ書込が可能なように、データ入出力回路５０−Ｌ
および５０−Ｒが配置される。
れて配置されるグローバルデータＩ／Ｏ線対ＧＩＯＬお
よびＧＩＯＲに対して独立にそれぞれデータ読出および
データ書込が可能なように、データ入出力回路５０−Ｌ
および５０−Ｒが配置される。
【０１２７】このような構成とすることにより、メモリ
ブロック４１を選択する場合においては、スイッチ群Ｓ
ＷＪをオフすることにより、メモリマット４２Ｒに対応
する領域でグローバルデータＩ／Ｏ線対をドライブする
必要がなくなり、反対にメモリブロック４２を選択する
場合には、スイッチ群ＳＷＩのオフによりメモリマット
４１Ｌに対応する領域でグローバルデータＩ／Ｏ線対を
ドライブする必要がなくなる。すなわち、いずれのメモ
リブロックが選択される場合においても、４つのメモリ
マットに分割されたメモリセルアレイ全体のうちの３／
４の領域に対応するグローバルデータＩ／Ｏ線対をドラ
イブすればデータ入出力を実行することが可能である。
ブロック４１を選択する場合においては、スイッチ群Ｓ
ＷＪをオフすることにより、メモリマット４２Ｒに対応
する領域でグローバルデータＩ／Ｏ線対をドライブする
必要がなくなり、反対にメモリブロック４２を選択する
場合には、スイッチ群ＳＷＩのオフによりメモリマット
４１Ｌに対応する領域でグローバルデータＩ／Ｏ線対を
ドライブする必要がなくなる。すなわち、いずれのメモ
リブロックが選択される場合においても、４つのメモリ
マットに分割されたメモリセルアレイ全体のうちの３／
４の領域に対応するグローバルデータＩ／Ｏ線対をドラ
イブすればデータ入出力を実行することが可能である。
【０１２８】この結果、グローバルデータＩ／Ｏ線対を
ドライブする電力を低減することができ、低消費電力化
を図ることができる。
ドライブする電力を低減することができ、低消費電力化
を図ることができる。
【０１２９】［実施の形態２の変形例２］図１２は、実
施の形態２の変形例２に従うメモリセルアレイ４０の構
成およびグローバルデータＩ／Ｏ線対の配置を説明する
概念図である。
施の形態２の変形例２に従うメモリセルアレイ４０の構
成およびグローバルデータＩ／Ｏ線対の配置を説明する
概念図である。
【０１３０】図１２を参照して、メモリセルアレイ４０
は、デコーダ回路３０−１および３０−２とスイッチ群
ＳＷＩ，ＳＷＪによって、４つのメモリマット４１Ｎ，
４２Ｎ，４１Ｆ，４２Ｆに分割される。デコーダ回路３
０−１および３０−２は、メモリセルアレイを列方向に
２分割するように設けられる。メモリマット４１Ｎおよ
び４１Ｆは、同一のメモリブロック４１を形成し、メモ
リマット４２Ｎおよび４２Ｆは、同一のメモリブロック
４２を形成する。
は、デコーダ回路３０−１および３０−２とスイッチ群
ＳＷＩ，ＳＷＪによって、４つのメモリマット４１Ｎ，
４２Ｎ，４１Ｆ，４２Ｆに分割される。デコーダ回路３
０−１および３０−２は、メモリセルアレイを列方向に
２分割するように設けられる。メモリマット４１Ｎおよ
び４１Ｆは、同一のメモリブロック４１を形成し、メモ
リマット４２Ｎおよび４２Ｆは、同一のメモリブロック
４２を形成する。
【０１３１】デコーダ回路によって列方向に分割された
領域の一方を構成するメモリマット４２Ｆおよび４１Ｎ
に対してグローバルデータＩ／Ｏ線対ＧＩＯ１，／ＧＩ
Ｏ１〜ＧＩＯｍ，／ＧＩＯｍ（ｍ：ｎ／２の自然数）が
設けられる。メモリマット４２Ｆと４１Ｎとの間にはス
イッチ群ＳＷＪが設けられ、このスイッチ群ＳＷＪによ
ってこれらのグローバルデータＩ／Ｏ線対ＧＩＯ，／Ｇ
ＩＯ１〜ＧＩＯｍ，／ＧＩＯｍも２分割される。
領域の一方を構成するメモリマット４２Ｆおよび４１Ｎ
に対してグローバルデータＩ／Ｏ線対ＧＩＯ１，／ＧＩ
Ｏ１〜ＧＩＯｍ，／ＧＩＯｍ（ｍ：ｎ／２の自然数）が
設けられる。メモリマット４２Ｆと４１Ｎとの間にはス
イッチ群ＳＷＪが設けられ、このスイッチ群ＳＷＪによ
ってこれらのグローバルデータＩ／Ｏ線対ＧＩＯ，／Ｇ
ＩＯ１〜ＧＩＯｍ，／ＧＩＯｍも２分割される。
【０１３２】メモリマット４１Ｆおよび４２Ｎに対して
も同様の構成が適用される。すなわち、メモリマット４
１Ｆおよび４２Ｎに対してグローバルデータＩ／Ｏ線対
ＧＩＯｍ＋１〜／ＧＩＯｍ＋１〜ＧＩＯｎ，／ＧＩＯｎ
が設けられ、これらのグローバルデータＩ／Ｏ線対は、
スイッチ群ＳＷＩによって２分割される。
も同様の構成が適用される。すなわち、メモリマット４
１Ｆおよび４２Ｎに対してグローバルデータＩ／Ｏ線対
ＧＩＯｍ＋１〜／ＧＩＯｍ＋１〜ＧＩＯｎ，／ＧＩＯｎ
が設けられ、これらのグローバルデータＩ／Ｏ線対は、
スイッチ群ＳＷＩによって２分割される。
【０１３３】スイッチ群ＳＷＩおよびＳＷＪは、図１１
の場合と同様に、相補的に制御信号ＣＳＩおよび／ＣＳ
Ｉによってオン／オフ制御される。すなわち、メモリブ
ロック４１を選択する場合には、スイッチ群ＳＷＩをオ
ンし、スイッチ群ＳＷＪをオフする。反対にメモリブロ
ック４２を選択する場合においては、スイッチ群ＳＷＩ
をオフしスイッチ群ＳＷＪをオンする。
の場合と同様に、相補的に制御信号ＣＳＩおよび／ＣＳ
Ｉによってオン／オフ制御される。すなわち、メモリブ
ロック４１を選択する場合には、スイッチ群ＳＷＩをオ
ンし、スイッチ群ＳＷＪをオフする。反対にメモリブロ
ック４２を選択する場合においては、スイッチ群ＳＷＩ
をオフしスイッチ群ＳＷＪをオンする。
【０１３４】メモリブロック４１および４２間の選択お
よび、それぞれのメモリブロックにおける列選択動作
は、実施の形態２の変形例１の場合と同様に、図９およ
び図１０に示すタイミングチャートと同一のタイミング
において、メモリブロック４２をメモリブロック４０−
Ｆ、メモリブロック４１をメモリブロック４０−Ｎに対
応させて列選択動作およびスイッチ群制御を実行すれば
よい。
よび、それぞれのメモリブロックにおける列選択動作
は、実施の形態２の変形例１の場合と同様に、図９およ
び図１０に示すタイミングチャートと同一のタイミング
において、メモリブロック４２をメモリブロック４０−
Ｆ、メモリブロック４１をメモリブロック４０−Ｎに対
応させて列選択動作およびスイッチ群制御を実行すれば
よい。
【０１３５】このような構成とすることによっても、い
ずれのメモリブロックを選択する場合においても、４つ
のメモリマットに分割されたメモリセルアレイ４０のう
ち、全体の３／４の領域においてグローバルデータＩ／
Ｏ線対を駆動すればデータ入出力回路５０との間でデー
タ伝達を行なうことができるため、一様な低消費電力化
を図ることができる。
ずれのメモリブロックを選択する場合においても、４つ
のメモリマットに分割されたメモリセルアレイ４０のう
ち、全体の３／４の領域においてグローバルデータＩ／
Ｏ線対を駆動すればデータ入出力回路５０との間でデー
タ伝達を行なうことができるため、一様な低消費電力化
を図ることができる。
【０１３６】［実施の形態２の変形例３］図１３は、実
施の形態２の変形例３に従うメモリセルアレイ４０の構
成およびグローバルデータＩ／Ｏ線対の配置を説明する
概念図である。
施の形態２の変形例３に従うメモリセルアレイ４０の構
成およびグローバルデータＩ／Ｏ線対の配置を説明する
概念図である。
【０１３７】図１３を参照して、実施の形態２の変形例
３においては、メモリセルアレイ４０を、２つの独立動
作可能なバンクに分割し、それぞれに独立にグローバル
データＩ／Ｏ線対を設ける構成としている。具体的に
は、メモリセルアレイ４０はスイッチ群ＳＷＩおよびＳ
ＷＪが配置される領域によって、データ入出力回路５０
に近い側と遠い側とに分割され、さらにそれぞれの領域
において、異なるバンクを構成する２つのメモリマット
に分割される。
３においては、メモリセルアレイ４０を、２つの独立動
作可能なバンクに分割し、それぞれに独立にグローバル
データＩ／Ｏ線対を設ける構成としている。具体的に
は、メモリセルアレイ４０はスイッチ群ＳＷＩおよびＳ
ＷＪが配置される領域によって、データ入出力回路５０
に近い側と遠い側とに分割され、さらにそれぞれの領域
において、異なるバンクを構成する２つのメモリマット
に分割される。
【０１３８】したがって、データ入出力回路５０から遠
い側の領域には、メモリマット４０−Ｆ１および４０−
Ｆ２が配置され、データ入出力回路５０に近い側の領域
には、メモリマット４０−Ｎ１および４０−Ｎ２が配置
される。メモリマット４０−Ｆ１および４０−Ｎ１は同
一のバンクＢ１を構成し、メモリマット４０−Ｆ２およ
び４０−Ｎ２は、同一のバンクＢ２を構成する。
い側の領域には、メモリマット４０−Ｆ１および４０−
Ｆ２が配置され、データ入出力回路５０に近い側の領域
には、メモリマット４０−Ｎ１および４０−Ｎ２が配置
される。メモリマット４０−Ｆ１および４０−Ｎ１は同
一のバンクＢ１を構成し、メモリマット４０−Ｆ２およ
び４０−Ｎ２は、同一のバンクＢ２を構成する。
【０１３９】グローバルデータＩ／Ｏ線対もバンクごと
に配置され、バンクＢ１に対しては、グローバルデータ
Ｉ／Ｏ線対ＧＩＯ１（１），／ＧＩＯ１（１）〜ＧＩＯ
ｎ（１），／ＧＩＯｎ（１）が配置される。同様に、バ
ンクＢ２に対しては、グローバルデータＩ／Ｏ線対ＧＩ
Ｏ１（２），／ＧＩＯ１（２）〜ＧＩＯｎ（２），／Ｇ
ＩＯｎ（２）が配置される。
に配置され、バンクＢ１に対しては、グローバルデータ
Ｉ／Ｏ線対ＧＩＯ１（１），／ＧＩＯ１（１）〜ＧＩＯ
ｎ（１），／ＧＩＯｎ（１）が配置される。同様に、バ
ンクＢ２に対しては、グローバルデータＩ／Ｏ線対ＧＩ
Ｏ１（２），／ＧＩＯ１（２）〜ＧＩＯｎ（２），／Ｇ
ＩＯｎ（２）が配置される。
【０１４０】デコーダ回路も、スイッチ群ＳＷＩおよび
ＳＷＪによって分割される２つの領域に対応してそれぞ
れ設けられ、デコーダ回路３０−Ｆがメモリマット４０
−Ｆ１および４０−Ｆ２に対応して設けられ、デコーダ
回路３０−Ｒがメモリマット４０−Ｎ１および４０−Ｎ
２に対応して設けられる。
ＳＷＪによって分割される２つの領域に対応してそれぞ
れ設けられ、デコーダ回路３０−Ｆがメモリマット４０
−Ｆ１および４０−Ｆ２に対応して設けられ、デコーダ
回路３０−Ｒがメモリマット４０−Ｎ１および４０−Ｎ
２に対応して設けられる。
【０１４１】バンクＢ１に対応して設けられるグローバ
ルデータＩ／Ｏ線対は、メモリマット４０−Ｆ１および
４０−Ｎ１において列選択ゲートを介してメモリマット
内のビット線対と接続される。同様に、バンクＢ２に対
応して設けられるグローバルデータＩ／Ｏ線対は、メモ
リマット４０−Ｆ２および４０−Ｎ２において列選択ゲ
ートを介してビット線対と接続される。このように、図
１３においては、グローバルデータＩ／Ｏ線対が各バン
クごとに設けられ、異なるバンクに属するメモリマット
上においては、当該メモリマット中のビット線対と接続
されないため、グローバルデータＩ／Ｏ線対１本あたり
の寄生容量は、これまでの他の実施の形態に示されるよ
うにメモリセルアレイ全体に対して配置される場合と比
較して、小さく抑えることができる。
ルデータＩ／Ｏ線対は、メモリマット４０−Ｆ１および
４０−Ｎ１において列選択ゲートを介してメモリマット
内のビット線対と接続される。同様に、バンクＢ２に対
応して設けられるグローバルデータＩ／Ｏ線対は、メモ
リマット４０−Ｆ２および４０−Ｎ２において列選択ゲ
ートを介してビット線対と接続される。このように、図
１３においては、グローバルデータＩ／Ｏ線対が各バン
クごとに設けられ、異なるバンクに属するメモリマット
上においては、当該メモリマット中のビット線対と接続
されないため、グローバルデータＩ／Ｏ線対１本あたり
の寄生容量は、これまでの他の実施の形態に示されるよ
うにメモリセルアレイ全体に対して配置される場合と比
較して、小さく抑えることができる。
【０１４２】また、スイッチ群ＳＷＩおよびＳＷＪを、
バンクアドレス信号に応答してオンオフすることによ
り、必要最小限のグローバルデータＩ／Ｏ線対のドライ
ブによってデータ入出力を実行できる。具体的には、バ
ンクＢ１が選択されている場合には、スイッチ群ＳＷＩ
をオンしてスイッチ群ＳＷＪをオフする。反対に、バン
クＢ２を選択する場合には、スイッチ群ＳＷＪをオン
し、スイッチ群ＳＷＩをオフする。このような構成とす
ることにより、バンクごとに配置することにより寄生容
量の低減されたグローバルデータＩ／Ｏ線対を用いて、
選択されたバンクに応じて必要最小限のデータ線をドラ
イブする構成とすることによって、低消費電力化を図る
ことが可能となる。
バンクアドレス信号に応答してオンオフすることによ
り、必要最小限のグローバルデータＩ／Ｏ線対のドライ
ブによってデータ入出力を実行できる。具体的には、バ
ンクＢ１が選択されている場合には、スイッチ群ＳＷＩ
をオンしてスイッチ群ＳＷＪをオフする。反対に、バン
クＢ２を選択する場合には、スイッチ群ＳＷＪをオン
し、スイッチ群ＳＷＩをオフする。このような構成とす
ることにより、バンクごとに配置することにより寄生容
量の低減されたグローバルデータＩ／Ｏ線対を用いて、
選択されたバンクに応じて必要最小限のデータ線をドラ
イブする構成とすることによって、低消費電力化を図る
ことが可能となる。
【０１４３】また、この場合においては、バンクアドレ
ス信号の入力を待たずに、各バンクにおける行選択およ
び列選択を先行して実行することが可能である。図７の
タイミングチャートと対応させると、遠い側のメモリブ
ロックに対応する列選択線ＣＳＬＦによる列選択動作
を、バンクアドレス信号の入力を待たずに開始したのと
同様のタイミングにおいて、デコーダ回路３０−Ｆおよ
び３０−Ｒによる列選択動作を開始できる。さらに、バ
ンクアドレス信号の入力によってバンク選択が確定した
後に、スイッチ群ＳＷＩおよびＳＷＪのオン／オフを制
御する構成としても、グローバルデータＩ／Ｏ線対上に
おいて異なるバンクのデータ同士が競合する現象も生じ
ないために、データ読出の高速化と低消費電力化を合わ
せて実行することができる。
ス信号の入力を待たずに、各バンクにおける行選択およ
び列選択を先行して実行することが可能である。図７の
タイミングチャートと対応させると、遠い側のメモリブ
ロックに対応する列選択線ＣＳＬＦによる列選択動作
を、バンクアドレス信号の入力を待たずに開始したのと
同様のタイミングにおいて、デコーダ回路３０−Ｆおよ
び３０−Ｒによる列選択動作を開始できる。さらに、バ
ンクアドレス信号の入力によってバンク選択が確定した
後に、スイッチ群ＳＷＩおよびＳＷＪのオン／オフを制
御する構成としても、グローバルデータＩ／Ｏ線対上に
おいて異なるバンクのデータ同士が競合する現象も生じ
ないために、データ読出の高速化と低消費電力化を合わ
せて実行することができる。
【０１４４】［実施の形態３］実施の形態３において
は、実施の形態１および２で説明したグローバルデータ
Ｉ／Ｏ線対を分割する構成において、読出／書込データ
間で共用していたグローバルデータＩ／Ｏ線対を、書込
データ伝達専用のグローバル書込データバスＧＷＤＢＰ
（ＧＷＤＢ，／ＧＷＤＢ）と読出データ伝達専用のグロ
ーバル読出データバスＧＲＤＢＰ（ＧＲＤＢ，／ＧＲＤ
Ｂ）とに分割する構成について説明する。
は、実施の形態１および２で説明したグローバルデータ
Ｉ／Ｏ線対を分割する構成において、読出／書込データ
間で共用していたグローバルデータＩ／Ｏ線対を、書込
データ伝達専用のグローバル書込データバスＧＷＤＢＰ
（ＧＷＤＢ，／ＧＷＤＢ）と読出データ伝達専用のグロ
ーバル読出データバスＧＲＤＢＰ（ＧＲＤＢ，／ＧＲＤ
Ｂ）とに分割する構成について説明する。
【０１４５】実施の形態３に従うメモリセルアレイ４０
の構成は、図２に示す実施の形態１の場合とほぼ同様で
あるが、グローバルデータＩ／Ｏ線対ＧＩＯＰ１〜ＧＩ
ＯＰｎの各々は、それぞれグローバル読出データバスＧ
ＲＤＢＰおよびグローバル書込データバスＧＷＤＢＰに
分割される点が異なる。
の構成は、図２に示す実施の形態１の場合とほぼ同様で
あるが、グローバルデータＩ／Ｏ線対ＧＩＯＰ１〜ＧＩ
ＯＰｎの各々は、それぞれグローバル読出データバスＧ
ＲＤＢＰおよびグローバル書込データバスＧＷＤＢＰに
分割される点が異なる。
【０１４６】また、このような読出／書込データ線の分
割に対応して、列選択ゲート７０に代えて列選択ゲート
７１を備える必要が生じる。
割に対応して、列選択ゲート７０に代えて列選択ゲート
７１を備える必要が生じる。
【０１４７】図１４は、実施の形態３に従う列選択ゲー
ト７１の構成を示す回路図である。図１４を参照して、
列選択ゲート７１は、ビット線対ＢＬ１，／ＢＬ１〜Ｂ
Ｌ４，／ＢＬ４に対応してそれぞれ設けられるリードゲ
ートトランジスタＲＧＴ１１，１２〜ＲＧＴ４１，４２
と書込列選択トランジスタＷＧＴ１１，１２〜ＷＧＴ４
１，４２とを含む。列選択ゲート７１は、さらに、リー
ドゲートトランジスタＲＧＴ１１，１２〜ＲＧＴ４１，
４２と接地ノードとの間にそれぞれ結合され、ビット線
対のいずれか一方と結合されるゲートを有する読出トラ
ンジスタＲＱＴ１１，１２〜ＲＱＴ４１，４２をさらに
含む。
ト７１の構成を示す回路図である。図１４を参照して、
列選択ゲート７１は、ビット線対ＢＬ１，／ＢＬ１〜Ｂ
Ｌ４，／ＢＬ４に対応してそれぞれ設けられるリードゲ
ートトランジスタＲＧＴ１１，１２〜ＲＧＴ４１，４２
と書込列選択トランジスタＷＧＴ１１，１２〜ＷＧＴ４
１，４２とを含む。列選択ゲート７１は、さらに、リー
ドゲートトランジスタＲＧＴ１１，１２〜ＲＧＴ４１，
４２と接地ノードとの間にそれぞれ結合され、ビット線
対のいずれか一方と結合されるゲートを有する読出トラ
ンジスタＲＱＴ１１，１２〜ＲＱＴ４１，４２をさらに
含む。
【０１４８】ここでは、代表的にビット線対ＢＬ１，／
ＢＬ１に対応する構成を説明する。ビット線対ＢＬ１，
／ＢＬ１に生じた電位差を増幅するためのセンスアンプ
ＳＡ１が設けられる。読出トランジスタＲＱＴ１１は、
ビット線対の一方／ＢＬ１と結合されたゲートを有し、
リードゲートトランジスタＲＧＴ１１と接地ノードとの
間に結合される。読出トランジスタＲＱＴ１２は、ビッ
ト線対の他方ＢＬ１と結合されたゲートを有し、接地ノ
ードとリードゲートトランジスタＲＧＴ１２との間に結
合される。
ＢＬ１に対応する構成を説明する。ビット線対ＢＬ１，
／ＢＬ１に生じた電位差を増幅するためのセンスアンプ
ＳＡ１が設けられる。読出トランジスタＲＱＴ１１は、
ビット線対の一方／ＢＬ１と結合されたゲートを有し、
リードゲートトランジスタＲＧＴ１１と接地ノードとの
間に結合される。読出トランジスタＲＱＴ１２は、ビッ
ト線対の他方ＢＬ１と結合されたゲートを有し、接地ノ
ードとリードゲートトランジスタＲＧＴ１２との間に結
合される。
【０１４９】リードゲートトランジスタＲＧＴ１１およ
びＲＧＴ１２は、読出トランジスタＲＱＴ１１およびＲ
ＱＴ１２とローカル読出データ線対ＬＲＤＬＰを構成す
るデータ線との間をそれぞれ結合する。リードゲートト
ランジスタＲＧＴ１１およびＲＧＴ１２のゲートには、
列選択線によって伝達される列選択信号ＹＲｉ１が与え
られる。
びＲＧＴ１２は、読出トランジスタＲＱＴ１１およびＲ
ＱＴ１２とローカル読出データ線対ＬＲＤＬＰを構成す
るデータ線との間をそれぞれ結合する。リードゲートト
ランジスタＲＧＴ１１およびＲＧＴ１２のゲートには、
列選択線によって伝達される列選択信号ＹＲｉ１が与え
られる。
【０１５０】このような構成とすることにより、列選択
信号ＹＲｉ１が活性化された場合には、リードゲートト
ランジスタＲＧＴ１１およびＲＧＴ１２がオンする。ま
た、読出トランジスタＲＱＴ１１およびＲＱＴ１２のい
ずれか一方が、ビット線ＢＬ１および／ＢＬ１によって
伝達される信号のレベルに応じてオンする。
信号ＹＲｉ１が活性化された場合には、リードゲートト
ランジスタＲＧＴ１１およびＲＧＴ１２がオンする。ま
た、読出トランジスタＲＱＴ１１およびＲＱＴ１２のい
ずれか一方が、ビット線ＢＬ１および／ＢＬ１によって
伝達される信号のレベルに応じてオンする。
【０１５１】したがって、ビット線ＢＬ１のデータがＨ
レベルである場合には、読出トランジスタＲＱＴ１２が
オンすることによりローカル読出データ線対の一方／Ｌ
ＲＢＬを介してグローバル読出データバス対の一方／Ｇ
ＲＤＢが接地ノードと接続される。これにより、／ＧＲ
ＤＢに電圧降下が生じ、この電圧降下によって生じるグ
ローバル読出データバス対間の電圧差を増幅することに
よって、ＧＲＤＢＰにＨレベルデータが伝達されること
となる。ビット線ＢＬ１のデータがＬレベルである場合
には、ＧＲＤＢに電圧降下が生じてＧＲＤＢＰにＬレベ
ルデータが伝達されることとなる。
レベルである場合には、読出トランジスタＲＱＴ１２が
オンすることによりローカル読出データ線対の一方／Ｌ
ＲＢＬを介してグローバル読出データバス対の一方／Ｇ
ＲＤＢが接地ノードと接続される。これにより、／ＧＲ
ＤＢに電圧降下が生じ、この電圧降下によって生じるグ
ローバル読出データバス対間の電圧差を増幅することに
よって、ＧＲＤＢＰにＨレベルデータが伝達されること
となる。ビット線ＢＬ１のデータがＬレベルである場合
には、ＧＲＤＢに電圧降下が生じてＧＲＤＢＰにＬレベ
ルデータが伝達されることとなる。
【０１５２】データ読出に関連して、ビット線対ＢＬ
２，／ＢＬ２〜ＢＬ４，／ＢＬ４に対しても、同様に読
出トランジスタおよびリードゲートトランジスタが設け
られ、列選択信号に対応したビット線対のデータが、グ
ローバル読出データバス対ＧＲＤＢＰに伝達される。
２，／ＢＬ２〜ＢＬ４，／ＢＬ４に対しても、同様に読
出トランジスタおよびリードゲートトランジスタが設け
られ、列選択信号に対応したビット線対のデータが、グ
ローバル読出データバス対ＧＲＤＢＰに伝達される。
【０１５３】次に、データ書込時における列選択につい
て説明する。データ書込時における列選択は書込列選択
トランジスタＷＧＴ１１，１２〜ＷＧＴ４１，４２によ
って実行される。代表的に、ビット線対ＢＬ１，／ＢＬ
１に対する構成について説明する。書込列選択トランジ
スタＷＧＴ１１は、ビット線対の一方ＢＬ１とローカル
書込データ線対の一方ＬＷＤＬとの間に結合される。同
様に、書込列選択トランジスタＷＧＴ１２はビット線対
の他方／ＢＬ１とローカルデータ線対の他方／ＬＷＤＬ
との間に結合される。
て説明する。データ書込時における列選択は書込列選択
トランジスタＷＧＴ１１，１２〜ＷＧＴ４１，４２によ
って実行される。代表的に、ビット線対ＢＬ１，／ＢＬ
１に対する構成について説明する。書込列選択トランジ
スタＷＧＴ１１は、ビット線対の一方ＢＬ１とローカル
書込データ線対の一方ＬＷＤＬとの間に結合される。同
様に、書込列選択トランジスタＷＧＴ１２はビット線対
の他方／ＢＬ１とローカルデータ線対の他方／ＬＷＤＬ
との間に結合される。
【０１５４】ローカル書込データ線対を構成するＬＷＤ
Ｌおよび／ＬＷＤＬは、グローバル書込データバス対を
構成するＧＷＤＢおよび／ＧＷＤＢとそれぞれ接続され
る。書込列選択トランジスタＷＧＴ１１およびＷＧＴ１
２のゲートには、列選択信号ＹＷｉ１の活性化に応じ
て、書込ゲートトランジスタＷＧＴ１１およびＷＧＴ１
２はともにオンし、グローバル書込データバス対ＧＷＤ
ＢＰによって伝達される書込データをビット線対ＢＬ１
および／ＢＬ１に伝達する。
Ｌおよび／ＬＷＤＬは、グローバル書込データバス対を
構成するＧＷＤＢおよび／ＧＷＤＢとそれぞれ接続され
る。書込列選択トランジスタＷＧＴ１１およびＷＧＴ１
２のゲートには、列選択信号ＹＷｉ１の活性化に応じ
て、書込ゲートトランジスタＷＧＴ１１およびＷＧＴ１
２はともにオンし、グローバル書込データバス対ＧＷＤ
ＢＰによって伝達される書込データをビット線対ＢＬ１
および／ＢＬ１に伝達する。
【０１５５】ビット線対ＢＬ２，／ＢＬ２〜ＢＬ４，／
ＢＬ４に対しても、同様に書込列選択トランジスタが設
けられ、列選択信号に応答するビット線対がグローバル
書込データバス対ＧＷＤＢＰと接続される。
ＢＬ４に対しても、同様に書込列選択トランジスタが設
けられ、列選択信号に応答するビット線対がグローバル
書込データバス対ＧＷＤＢＰと接続される。
【０１５６】図１５は、列選択信号ＹＲｉ１〜ＹＲｉ４
およびＹＷｉ１〜ＹＷｉ４を生成するコラムデコーダ３
３の構成を示す回路図である。コラムデコーダ３３は、
デコード回路３０に内包される。
およびＹＷｉ１〜ＹＷｉ４を生成するコラムデコーダ３
３の構成を示す回路図である。コラムデコーダ３３は、
デコード回路３０に内包される。
【０１５７】図１３を説明して、コラムデコーダ３３
は、データ読出時に使用される列選択信号ＹＲｉ１〜Ｙ
Ｒｉ４とデータ書込時に使用される列選択信号ＹＲｉ１
〜ＹＷｉ４とを独立に生成する。
は、データ読出時に使用される列選択信号ＹＲｉ１〜Ｙ
Ｒｉ４とデータ書込時に使用される列選択信号ＹＲｉ１
〜ＹＷｉ４とを独立に生成する。
【０１５８】コラムデコーダ３３は、図４に示したコラ
ムデコーダ３２と比較して、列アドレスビットＣＡ０，
ＣＡ１およびその相補信号／ＣＡ０，／ＣＡ１とセンス
アンプブロック選択信号Ｂｌｏｃｋ（ｉ）とに加えて、
ライトイネーブル信号／ＷＥをもとに列選択信号を生成
する点で異なる。
ムデコーダ３２と比較して、列アドレスビットＣＡ０，
ＣＡ１およびその相補信号／ＣＡ０，／ＣＡ１とセンス
アンプブロック選択信号Ｂｌｏｃｋ（ｉ）とに加えて、
ライトイネーブル信号／ＷＥをもとに列選択信号を生成
する点で異なる。
【０１５９】コラムデコーダ３３は、コラムデコーダ３
２と同様に、列アドレスビットおよびセンスアンプブロ
ック選択信号のＮＡＮＤ演算結果を出力する論理ゲート
ＬＧ１２〜ＬＧ１８を有する。論理ゲートＬＧ１２〜Ｌ
Ｇ１８は、データ読出時およびデータ書込時の列選択信
号をそれぞれ生成する系統ごとに、並列に配置される。
２と同様に、列アドレスビットおよびセンスアンプブロ
ック選択信号のＮＡＮＤ演算結果を出力する論理ゲート
ＬＧ１２〜ＬＧ１８を有する。論理ゲートＬＧ１２〜Ｌ
Ｇ１８は、データ読出時およびデータ書込時の列選択信
号をそれぞれ生成する系統ごとに、並列に配置される。
【０１６０】コラムデコーダ３３は、さらに、論理ゲー
トＬＧ１２の出力とライトイネーブル信号の反転信号Ｗ
ＥとのＮＯＲ演算結果を出力する論理ゲートＬＧ２２
と、論理ゲートＬＧ１４の出力と信号ＷＥのＮＯＲ演算
結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ
１６の出力と信号ＷＥのＮＯＲ演算結果を出力する論理
ゲートＬＧ２６と、論理ゲートＬＧ１８の出力と信号Ｗ
ＥのＮＯＲ演算結果を出力する論理ゲートＬＧ２８とを
有する。論理ゲートＬＧ２２〜ＬＧ２８は、データ読出
時の列選択信号ＹＲｉ１〜ＹＲｉ４をそれぞれ生成す
る。
トＬＧ１２の出力とライトイネーブル信号の反転信号Ｗ
ＥとのＮＯＲ演算結果を出力する論理ゲートＬＧ２２
と、論理ゲートＬＧ１４の出力と信号ＷＥのＮＯＲ演算
結果を出力する論理ゲートＬＧ２４と、論理ゲートＬＧ
１６の出力と信号ＷＥのＮＯＲ演算結果を出力する論理
ゲートＬＧ２６と、論理ゲートＬＧ１８の出力と信号Ｗ
ＥのＮＯＲ演算結果を出力する論理ゲートＬＧ２８とを
有する。論理ゲートＬＧ２２〜ＬＧ２８は、データ読出
時の列選択信号ＹＲｉ１〜ＹＲｉ４をそれぞれ生成す
る。
【０１６１】コラムデコーダ３３は、さらに、論理ゲー
トＬＧ１２の出力とライトイネーブル信号／ＷＥとのＮ
ＯＲ演算結果を出力する論理ゲートＬＧ３２と、論理ゲ
ートＬＧ１４の出力とライトイネーブル信号／ＷＥとの
ＮＯＲ演算結果を出力する論理ゲートＬＧ３４と、論理
ゲートＬＧ１６の出力とライトイネーブル信号／ＷＥと
のＮＯＲ演算結果を出力する論理ゲートＬＧ３６と、論
理ゲートＬＧ１８の出力とライトイネーブル信号／ＷＥ
とのＮＯＲ演算結果を出力する論理ゲートＬＧ３８とを
有する。論理ゲートＬＧ３２〜ＬＧ３８は、データ書込
時に使用される列選択信号ＹＷｉ１〜ＹＷｉ４をそれぞ
れ生成する。
トＬＧ１２の出力とライトイネーブル信号／ＷＥとのＮ
ＯＲ演算結果を出力する論理ゲートＬＧ３２と、論理ゲ
ートＬＧ１４の出力とライトイネーブル信号／ＷＥとの
ＮＯＲ演算結果を出力する論理ゲートＬＧ３４と、論理
ゲートＬＧ１６の出力とライトイネーブル信号／ＷＥと
のＮＯＲ演算結果を出力する論理ゲートＬＧ３６と、論
理ゲートＬＧ１８の出力とライトイネーブル信号／ＷＥ
とのＮＯＲ演算結果を出力する論理ゲートＬＧ３８とを
有する。論理ゲートＬＧ３２〜ＬＧ３８は、データ書込
時に使用される列選択信号ＹＷｉ１〜ＹＷｉ４をそれぞ
れ生成する。
【０１６２】このような構成とすることにより、データ
読出動作およびデータ書込動作のそれぞれの場合におい
て、活性化が指示されたセンスアンプブロックにおいて
列アドレスに対応して選択的に列選択信号を活性化する
ことができる。
読出動作およびデータ書込動作のそれぞれの場合におい
て、活性化が指示されたセンスアンプブロックにおいて
列アドレスに対応して選択的に列選択信号を活性化する
ことができる。
【０１６３】図１６は、実施の形態３に従うメモリセル
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
【０１６４】図１６に示される構成は、図５に示した実
施の形態１の構成と対応し、メモリセルアレイ４０は、
スイッチ群ＳＷＩによって２つのメモリブロック４０−
Ｆおよび４０−Ｎとに分割される。このような構成の下
で、図８および図９で説明したタイミングにおいて、列
選択動作を実行することにより、実施の形態１の場合と
同様の効果を、グローバルデータ線を読出用と書込用と
に分割して設けた場合においても享受することができ
る。
施の形態１の構成と対応し、メモリセルアレイ４０は、
スイッチ群ＳＷＩによって２つのメモリブロック４０−
Ｆおよび４０−Ｎとに分割される。このような構成の下
で、図８および図９で説明したタイミングにおいて、列
選択動作を実行することにより、実施の形態１の場合と
同様の効果を、グローバルデータ線を読出用と書込用と
に分割して設けた場合においても享受することができ
る。
【０１６５】図１６の構成においては、図５において示
される各グローバルデータＩ／Ｏ線対がグローバル読出
データバスとグローバル書込データバスとに分割されて
いる点が異なる。たとえば、グローバルデータＩ／Ｏ線
対ＧＩＯ１，／ＧＩＯ１は、グローバル読出データバス
ＧＲＤＢ１，／ＧＲＤＢ１とグローバル書込データバス
ＧＷＤＢ１，／ＧＷＤＢ１とに分割される。その他の構
成および列選択動作のタイミングについては、図５、図
７および図８で説明した場合と同様であるので説明は繰
返さない。
される各グローバルデータＩ／Ｏ線対がグローバル読出
データバスとグローバル書込データバスとに分割されて
いる点が異なる。たとえば、グローバルデータＩ／Ｏ線
対ＧＩＯ１，／ＧＩＯ１は、グローバル読出データバス
ＧＲＤＢ１，／ＧＲＤＢ１とグローバル書込データバス
ＧＷＤＢ１，／ＧＷＤＢ１とに分割される。その他の構
成および列選択動作のタイミングについては、図５、図
７および図８で説明した場合と同様であるので説明は繰
返さない。
【０１６６】また、実施の形態２およびその変形例１〜
３で説明したメモリセルアレイ４０の構成およびグロー
バルデータＩ／Ｏ線対の配置に対して、各グローバルデ
ータＩ／Ｏ線対をグローバル読出データバス対とグロー
バル書込データバスとに分割する構成を採用することも
可能である。
３で説明したメモリセルアレイ４０の構成およびグロー
バルデータＩ／Ｏ線対の配置に対して、各グローバルデ
ータＩ／Ｏ線対をグローバル読出データバス対とグロー
バル書込データバスとに分割する構成を採用することも
可能である。
【０１６７】［実施の形態３の変形例］図１７は、実施
の形態３の変形例に従うメモリセルアレイ４０の構成お
よびグローバルデータＩ／Ｏ線対の配置を説明する概念
図である。
の形態３の変形例に従うメモリセルアレイ４０の構成お
よびグローバルデータＩ／Ｏ線対の配置を説明する概念
図である。
【０１６８】図１７を参照して、実施の形態３に従うメ
モリセルアレイの構成は、図１６の構成と比較して、ス
イッチ群ＳＷＩがグローバル書込データバス対に対して
のみ設けられ、グローバル読出データバス対については
データバスの分割が行なわれていない点が異なる。
モリセルアレイの構成は、図１６の構成と比較して、ス
イッチ群ＳＷＩがグローバル書込データバス対に対して
のみ設けられ、グローバル読出データバス対については
データバスの分割が行なわれていない点が異なる。
【０１６９】その他の点については、図１６の場合と同
様であるので説明は繰返さない。すでに説明したよう
に、データ線をスイッチ群によって分割し、スイッチ群
をオフした状態でデータ入出力回路５０から遠いメモリ
ブロックにおける列選択動作を先行して開始することに
より、分割を施したデータ線に対応するデータ入出力を
高速化することができる。
様であるので説明は繰返さない。すでに説明したよう
に、データ線をスイッチ群によって分割し、スイッチ群
をオフした状態でデータ入出力回路５０から遠いメモリ
ブロックにおける列選択動作を先行して開始することに
より、分割を施したデータ線に対応するデータ入出力を
高速化することができる。
【０１７０】図１７の構成においては、メモリセルアレ
イ４０に対してライトマスク動作が実行される場合を想
定し、データ書込の所要時間をデータ読出の所要時間に
対して相対的に短縮することにより、データライト時の
アクセス時間とデータリード時のアクセス時間とをバラ
ンスさせることを目的とするものである。すなわち、ラ
イトマスク動作時には、ライトマスク動作が実行される
か否かの判定を待ってから実際のデータ書込が実行され
るため、その開始タイミングは制限され、相対的にデー
タライトサイクルは長くなる傾向にある。
イ４０に対してライトマスク動作が実行される場合を想
定し、データ書込の所要時間をデータ読出の所要時間に
対して相対的に短縮することにより、データライト時の
アクセス時間とデータリード時のアクセス時間とをバラ
ンスさせることを目的とするものである。すなわち、ラ
イトマスク動作時には、ライトマスク動作が実行される
か否かの判定を待ってから実際のデータ書込が実行され
るため、その開始タイミングは制限され、相対的にデー
タライトサイクルは長くなる傾向にある。
【０１７１】したがって、このように、グローバル書込
データバスに対してのみ、分割のためのスイッチ群を設
けることによって列選択動作を先行的に実行し、ライト
データのグローバル書込データバスにおける伝搬時間を
短縮することによって、データ読出時およびデータ書込
時のアクセスタイムをなるべく均一化することができ
る。
データバスに対してのみ、分割のためのスイッチ群を設
けることによって列選択動作を先行的に実行し、ライト
データのグローバル書込データバスにおける伝搬時間を
短縮することによって、データ読出時およびデータ書込
時のアクセスタイムをなるべく均一化することができ
る。
【０１７２】また、図１７の構成とは反対に、グローバ
ル読出データバス対に対してのみ分割のためのスイッチ
群を設け、グローバル書込データバスに対してはデータ
分割を実行しない構成を採用することもできる。この場
合には、データ書込サイクルとデータ読出サイクルとの
間におけるアクセスタイムの均一化といった観点ではな
く、データ書込動作に比較してデータ読出動作の頻度が
非常に高い場合において、高頻度で発生するデータ読出
動作の高速化をより重点的に図ることが可能となる。
ル読出データバス対に対してのみ分割のためのスイッチ
群を設け、グローバル書込データバスに対してはデータ
分割を実行しない構成を採用することもできる。この場
合には、データ書込サイクルとデータ読出サイクルとの
間におけるアクセスタイムの均一化といった観点ではな
く、データ書込動作に比較してデータ読出動作の頻度が
非常に高い場合において、高頻度で発生するデータ読出
動作の高速化をより重点的に図ることが可能となる。
【０１７３】［実施の形態４］本発明の対象となる半導
体記憶装置１のように、データＩ／Ｏ線が数多く設けら
れ、かつ長配線化する場合においては、隣接するデータ
Ｉ／Ｏ線間の結合容量を介したカップリングノイズが問
題となる。このようなカップリングノイズによって、デ
ータＩ／Ｏ線を伝達される信号の振幅が小さくなると、
アクセスが遅延したり、甚だしい場合には誤動作に至る
といった問題が生ずるおそれがある。
体記憶装置１のように、データＩ／Ｏ線が数多く設けら
れ、かつ長配線化する場合においては、隣接するデータ
Ｉ／Ｏ線間の結合容量を介したカップリングノイズが問
題となる。このようなカップリングノイズによって、デ
ータＩ／Ｏ線を伝達される信号の振幅が小さくなると、
アクセスが遅延したり、甚だしい場合には誤動作に至る
といった問題が生ずるおそれがある。
【０１７４】実施の形態４においては、実施の形態１お
よび２に示したように、スイッチ群によってグローバル
データＩ／Ｏ線対を分割するような構成において、カッ
プリングノイズを低減するための構成について説明す
る。
よび２に示したように、スイッチ群によってグローバル
データＩ／Ｏ線対を分割するような構成において、カッ
プリングノイズを低減するための構成について説明す
る。
【０１７５】図１８は、本発明の実施の形態４に従うグ
ローバルデータＩ／Ｏ線対の配置例を説明する図であ
る。
ローバルデータＩ／Ｏ線対の配置例を説明する図であ
る。
【０１７６】図１８を参照して、メモリセルアレイ４０
を、２つのメモリブロック４０−Ｆおよび４０−Ｎに分
割する点と、メモリブロック間にスイッチ群ＳＷＩを設
けてグローバルデータＩ／Ｏ線対を分割する点において
は、図５に示した構成と同様である。
を、２つのメモリブロック４０−Ｆおよび４０−Ｎに分
割する点と、メモリブロック間にスイッチ群ＳＷＩを設
けてグローバルデータＩ／Ｏ線対を分割する点において
は、図５に示した構成と同様である。
【０１７７】図１８の例においては、グローバルデータ
Ｉ／Ｏ線対が分割されるスイッチ群ＳＷＩの位置におい
て、グローバルデータＩ／Ｏ線対を構成するデータ線同
士を交差させることによってカップリングノイズの低減
を図るものである。すなわち、グローバルデータＩ／Ｏ
線対は、２組のグローバルデータＩ／Ｏ線対ごとのグル
ープに分割され、各グループにおいて、グローバルデー
タＩ／Ｏ線対を構成するデータ線同士を交差させること
によってカップリングノイズの低減を図る。
Ｉ／Ｏ線対が分割されるスイッチ群ＳＷＩの位置におい
て、グローバルデータＩ／Ｏ線対を構成するデータ線同
士を交差させることによってカップリングノイズの低減
を図るものである。すなわち、グローバルデータＩ／Ｏ
線対は、２組のグローバルデータＩ／Ｏ線対ごとのグル
ープに分割され、各グループにおいて、グローバルデー
タＩ／Ｏ線対を構成するデータ線同士を交差させること
によってカップリングノイズの低減を図る。
【０１７８】具体的には、グローバルデータＩ／Ｏ線対
の一方を構成するデータ線の一本に対して、他方のグロ
ーバルデータＩ／Ｏ線対を構成する相補データ線の一方
ずつがそれぞれのメモリブロックにおいて隣接するよう
に配置する。この結果、それぞれのメモリブロックにお
いて、互いに相補な信号からのノイズ影響を受ける構成
としてノイズ同士をキャンセルする。
の一方を構成するデータ線の一本に対して、他方のグロ
ーバルデータＩ／Ｏ線対を構成する相補データ線の一方
ずつがそれぞれのメモリブロックにおいて隣接するよう
に配置する。この結果、それぞれのメモリブロックにお
いて、互いに相補な信号からのノイズ影響を受ける構成
としてノイズ同士をキャンセルする。
【０１７９】たとえば、図１８において、データ線の１
つＧＩＯ２についてみると、ＧＩＯ２は、メモリブロッ
ク４０−Ｆにおいては、他のグローバルデータＩ／Ｏ線
対の一方をなすＧＩＯ１と隣接するように構成され、メ
モリブロック４０−Ｎにおいては、先のＧＩＯ１と相補
データを伝達する／ＧＩＯ１と隣接するように配置され
る。したがって、データ線の１つＧＩＯ２は、メモリブ
ロック４０−Ｆおよび４０−Ｎのそれぞれにおいて、互
いに逆の信号レベルを伝達するデータ線からカップリン
グノイズの影響を受ける。これにより、グローバルデー
タＩ／Ｏ線対ＧＩＯ１，／ＧＩＯ１からデータ線ＧＩＯ
２に影響を及ぼすノイズは互いにキャンセルされる。
つＧＩＯ２についてみると、ＧＩＯ２は、メモリブロッ
ク４０−Ｆにおいては、他のグローバルデータＩ／Ｏ線
対の一方をなすＧＩＯ１と隣接するように構成され、メ
モリブロック４０−Ｎにおいては、先のＧＩＯ１と相補
データを伝達する／ＧＩＯ１と隣接するように配置され
る。したがって、データ線の１つＧＩＯ２は、メモリブ
ロック４０−Ｆおよび４０−Ｎのそれぞれにおいて、互
いに逆の信号レベルを伝達するデータ線からカップリン
グノイズの影響を受ける。これにより、グローバルデー
タＩ／Ｏ線対ＧＩＯ１，／ＧＩＯ１からデータ線ＧＩＯ
２に影響を及ぼすノイズは互いにキャンセルされる。
【０１８０】同様に、他のデータ線ＧＩＯ１、／ＧＩ
Ｏ，／ＧＩＯ２においても、メモリブロック４０−Ｆと
４０−Ｎにおいて、同一グループ内のもう一方のグロー
バルデータＩ／Ｏ線対を構成する２本の相補データ線の
それぞれと、それぞれの領域において隣接するように配
置されている。
Ｏ，／ＧＩＯ２においても、メモリブロック４０−Ｆと
４０−Ｎにおいて、同一グループ内のもう一方のグロー
バルデータＩ／Ｏ線対を構成する２本の相補データ線の
それぞれと、それぞれの領域において隣接するように配
置されている。
【０１８１】このような構成とすることにより、中間点
にスイッチ群を配置して、グローバルデータＩ／Ｏ線対
を分割することを前提とした構成の下において、データ
Ｉ／Ｏ線間のカップリングノイズを効率的に低減するこ
とができる。
にスイッチ群を配置して、グローバルデータＩ／Ｏ線対
を分割することを前提とした構成の下において、データ
Ｉ／Ｏ線間のカップリングノイズを効率的に低減するこ
とができる。
【０１８２】他のグローバルデータＩ／Ｏ線対に対して
も、同様に２組のグローバルデータＩ／Ｏ線対ごとにグ
ループが形成され、各グループごとにスイッチ群が配置
される中間点において、同様のデータ線の交差が実行さ
れる。
も、同様に２組のグローバルデータＩ／Ｏ線対ごとにグ
ループが形成され、各グループごとにスイッチ群が配置
される中間点において、同様のデータ線の交差が実行さ
れる。
【０１８３】［実施の形態４の変形例］図１９は、実施
の形態４の変形例に従うデータ線および信号配線の配置
の一例を説明する図である。
の形態４の変形例に従うデータ線および信号配線の配置
の一例を説明する図である。
【０１８４】実施の形態４の変形例においては、入出力
されるデータ信号を伝達するグローバルデータＩ／Ｏ線
対に代表されるデータ線以外の信号配線、たとえば列選
択線ＣＳＬがグローバルデータＩ／Ｏ線対と平行な方向
に設けられる場合における、データ線と信号配線との間
におけるカップリングノイズの低減方法について説明す
る。
されるデータ信号を伝達するグローバルデータＩ／Ｏ線
対に代表されるデータ線以外の信号配線、たとえば列選
択線ＣＳＬがグローバルデータＩ／Ｏ線対と平行な方向
に設けられる場合における、データ線と信号配線との間
におけるカップリングノイズの低減方法について説明す
る。
【０１８５】図１９を参照して、信号配線の代表例とし
て示される列選択線ＣＳＬは、１つのグループを形成す
る２組のグローバルデータＩ／Ｏ線対に対応する列選択
信号ごとに、まとめて配置される構成とする。したがっ
て、本実施例においては、４個のメモリセル列ごとに１
個のグローバルデータＩ／Ｏ線対が配置される構成であ
るため、図中における１本のＣＳＬの表記は、８個の列
選択信号線に対応して設けられている。また、列選択線
ＣＳＬは、グローバルデータＩ／Ｏ線対と平行に、すな
わちビット線方向に配置されているため、コラムデコー
ダ３４は、デコード回路３０から独立して設けられてい
る。
て示される列選択線ＣＳＬは、１つのグループを形成す
る２組のグローバルデータＩ／Ｏ線対に対応する列選択
信号ごとに、まとめて配置される構成とする。したがっ
て、本実施例においては、４個のメモリセル列ごとに１
個のグローバルデータＩ／Ｏ線対が配置される構成であ
るため、図中における１本のＣＳＬの表記は、８個の列
選択信号線に対応して設けられている。また、列選択線
ＣＳＬは、グローバルデータＩ／Ｏ線対と平行に、すな
わちビット線方向に配置されているため、コラムデコー
ダ３４は、デコード回路３０から独立して設けられてい
る。
【０１８６】メモリセルアレイが２つのメモリブロック
４０−Ｆおよび４０−Ｎに分割される点と、および各グ
ローバルデータＩ／Ｏ線対がスイッチ群ＳＷＩによって
中点で分割される点については、これまで説明したとお
りであるので説明を繰返さない。
４０−Ｆおよび４０−Ｎに分割される点と、および各グ
ローバルデータＩ／Ｏ線対がスイッチ群ＳＷＩによって
中点で分割される点については、これまで説明したとお
りであるので説明を繰返さない。
【０１８７】図１９を参照して、列選択線ＣＳＬを挟ん
だ両側に、２組のグローバルデータＩ／Ｏ線対の一方を
構成するデータ線ＧＩＯ１およびＧＩＯ２と、これらの
データ線と相補のデータを伝達するデータ線／ＧＩＯ１
および／ＧＩＯ２がそれぞれ設けられる。
だ両側に、２組のグローバルデータＩ／Ｏ線対の一方を
構成するデータ線ＧＩＯ１およびＧＩＯ２と、これらの
データ線と相補のデータを伝達するデータ線／ＧＩＯ１
および／ＧＩＯ２がそれぞれ設けられる。
【０１８８】スイッチ群ＳＷＩが設けられる領域におい
て、データ線ＧＩＯ１とＧＩＯ２とは互いに交差するよ
うに配置され、同様にデータ線／ＧＩＯ１と／ＧＩＯ２
とについても交差するように配置される。このような構
成とすることにより、列選択線ＣＳＬは、メモリブロッ
ク４０−Ｆにおいては、互いに相補なデータを伝達する
グローバルデータＩ／Ｏ線対を構成するデータ線ＧＩＯ
２および／ＧＩＯ２に隣接する。したがって、互いに相
補なデータからノイズの影響を受けるため、メモリブロ
ック４０−Ｆにおける列選択線ＣＳＬに対するカップリ
ングノイズはキャンセルされている。
て、データ線ＧＩＯ１とＧＩＯ２とは互いに交差するよ
うに配置され、同様にデータ線／ＧＩＯ１と／ＧＩＯ２
とについても交差するように配置される。このような構
成とすることにより、列選択線ＣＳＬは、メモリブロッ
ク４０−Ｆにおいては、互いに相補なデータを伝達する
グローバルデータＩ／Ｏ線対を構成するデータ線ＧＩＯ
２および／ＧＩＯ２に隣接する。したがって、互いに相
補なデータからノイズの影響を受けるため、メモリブロ
ック４０−Ｆにおける列選択線ＣＳＬに対するカップリ
ングノイズはキャンセルされている。
【０１８９】同様に、メモリブロック４０−Ｎにおいて
も、１組のグローバルデータＩ／Ｏ線対を構成するデー
タ線ＧＩＯ１および／ＧＩＯ１と隣接するように列選択
線ＣＳＬは配置されているので、グローバルデータＩ／
Ｏ線対からのカップリングノイズはキャンセルされる。
反対に、列選択線ＣＳＬからグローバルデータＩ／Ｏ線
対に対するカップリングノイズは、メモリブロック４０
−Ｆおよび４０−Ｎのそれぞれにおいて、それぞれのグ
ローバルデータＩ／Ｏ線対を構成する２本の相補データ
線に対して、同相のノイズを与える構成となるので、各
グローバルデータＩ／Ｏ線対間の電位差から見ると、列
選択線ＣＳＬからのノイズ影響をなくすることができ
る。
も、１組のグローバルデータＩ／Ｏ線対を構成するデー
タ線ＧＩＯ１および／ＧＩＯ１と隣接するように列選択
線ＣＳＬは配置されているので、グローバルデータＩ／
Ｏ線対からのカップリングノイズはキャンセルされる。
反対に、列選択線ＣＳＬからグローバルデータＩ／Ｏ線
対に対するカップリングノイズは、メモリブロック４０
−Ｆおよび４０−Ｎのそれぞれにおいて、それぞれのグ
ローバルデータＩ／Ｏ線対を構成する２本の相補データ
線に対して、同相のノイズを与える構成となるので、各
グローバルデータＩ／Ｏ線対間の電位差から見ると、列
選択線ＣＳＬからのノイズ影響をなくすることができ
る。
【０１９０】同様の構成が、他の２組ずつのグローバル
データＩ／Ｏ線対のグループごとに適用される。
データＩ／Ｏ線対のグループごとに適用される。
【０１９１】図２０は、実施の形態４の変形例に従うデ
ータ線および信号配線の配置の他の例を示す図である。
ータ線および信号配線の配置の他の例を示す図である。
【０１９２】図２０を参照して、列選択線は、各グロー
バルデータＩ／Ｏ線対に対応する列選択信号を伝達する
列選択線ごとに配置される。
バルデータＩ／Ｏ線対に対応する列選択信号を伝達する
列選択線ごとに配置される。
【０１９３】図２０においては、グローバルデータＩ／
Ｏ線対ＧＩＯ１，／ＧＩＯ１に対応する列選択信号を選
択する列選択線はＣＳＬ１で示され、グローバルデータ
Ｉ／Ｏ線対ＧＩＯ２，／ＧＩＯ２に対応する列選択信号
を伝達する列選択線はＣＳＬ２で表わされている。一
方、スイッチ群ＳＷＩが設けられた中間点においても、
グローバルデータＩ／Ｏ線対を構成するデータ線同士を
交差する形とはなっていない。一方、列選択線ＣＳＬ
は、中間点で階段状に折り曲げられて配設され、メモリ
ブロック４０−Ｆにおいては、グローバルデータＩ／Ｏ
線対の一方のデータ線と隣接するように配設され、他方
のメモリブロック４０−Ｆにおいては、グローバルデー
タＩ／Ｏ線対の他方のデータ線と隣接するように配置さ
れる。
Ｏ線対ＧＩＯ１，／ＧＩＯ１に対応する列選択信号を選
択する列選択線はＣＳＬ１で示され、グローバルデータ
Ｉ／Ｏ線対ＧＩＯ２，／ＧＩＯ２に対応する列選択信号
を伝達する列選択線はＣＳＬ２で表わされている。一
方、スイッチ群ＳＷＩが設けられた中間点においても、
グローバルデータＩ／Ｏ線対を構成するデータ線同士を
交差する形とはなっていない。一方、列選択線ＣＳＬ
は、中間点で階段状に折り曲げられて配設され、メモリ
ブロック４０−Ｆにおいては、グローバルデータＩ／Ｏ
線対の一方のデータ線と隣接するように配設され、他方
のメモリブロック４０−Ｆにおいては、グローバルデー
タＩ／Ｏ線対の他方のデータ線と隣接するように配置さ
れる。
【０１９４】同様の構成は、各グローバルデータＩ／Ｏ
線対に対して適用される。このような構成とすることに
より、グローバルデータＩ／Ｏ線対から列選択線ＣＳＬ
に対するカップリングノイズの影響は、メモリブロック
４０−Ｆおよび４０−Ｎにおいて、それぞれ逆相のもの
となる。この結果、データ線の代表例であるグローバル
データＩ／Ｏ線対から列選択線ＣＳＬすなわち信号配線
に対するカップリングノイズをキャンセルすることによ
って、ノイズの低減を図ることが可能である。
線対に対して適用される。このような構成とすることに
より、グローバルデータＩ／Ｏ線対から列選択線ＣＳＬ
に対するカップリングノイズの影響は、メモリブロック
４０−Ｆおよび４０−Ｎにおいて、それぞれ逆相のもの
となる。この結果、データ線の代表例であるグローバル
データＩ／Ｏ線対から列選択線ＣＳＬすなわち信号配線
に対するカップリングノイズをキャンセルすることによ
って、ノイズの低減を図ることが可能である。
【０１９５】［実施の形態５］実施の形態５において
は、実施の形態３で説明したような、グローバルデータ
Ｉ／Ｏ線対を、グローバル読出データバス対とグローバ
ル書込データバス対に分割する構成の下において、デー
タ線間のカップリングノイズを低減する構成について説
明する。
は、実施の形態３で説明したような、グローバルデータ
Ｉ／Ｏ線対を、グローバル読出データバス対とグローバ
ル書込データバス対に分割する構成の下において、デー
タ線間のカップリングノイズを低減する構成について説
明する。
【０１９６】図２１は、実施の形態５に従うデータ線の
交差配置を説明する図である。図２１を参照して、グロ
ーバル読出データバス対およびグローバル書込データバ
ス対は、同一のメモリセル列に対応して設けられるデー
タバスごとのグループに分割され、各グループにおい
て、これらを構成するデータ線同士が交差されるように
配置される。
交差配置を説明する図である。図２１を参照して、グロ
ーバル読出データバス対およびグローバル書込データバ
ス対は、同一のメモリセル列に対応して設けられるデー
タバスごとのグループに分割され、各グループにおい
て、これらを構成するデータ線同士が交差されるように
配置される。
【０１９７】図２１において、同一のメモリセル列に対
応して配置されるグローバル読出データバス対およびグ
ローバル書込データバスごとに１つのグループが構成さ
れる。たとえば、グローバル読出データバス対ＧＲＤ
１，／ＧＲＤ１およびグローバル書込データバス対ＧＷ
Ｄ１，／ＧＷＤ１は、１つのグループを構成する。
応して配置されるグローバル読出データバス対およびグ
ローバル書込データバスごとに１つのグループが構成さ
れる。たとえば、グローバル読出データバス対ＧＲＤ
１，／ＧＲＤ１およびグローバル書込データバス対ＧＷ
Ｄ１，／ＧＷＤ１は、１つのグループを構成する。
【０１９８】各グループにおいて、グローバル読出デー
タバス対およびグローバル書込データバス対を構成する
単独のデータ線同士は、図１８の場合と同様に交差する
ように配置される。
タバス対およびグローバル書込データバス対を構成する
単独のデータ線同士は、図１８の場合と同様に交差する
ように配置される。
【０１９９】具体的には、図１８において、グローバル
データＩ／Ｏ線対を構成するＧＩＯ１および／ＧＩＯ１
は、グローバル読出データバス対を構成するＧＲＤ１お
よび／ＧＲＤ１にそれぞれ対応し、グローバルデータＩ
／Ｏ線対ＧＩＯ２および／ＧＩＯ２は、それぞれグロー
バル書込データバス対を構成するＧＷＤ１および／ＧＷ
Ｄ１に対応するように交差配置されている。
データＩ／Ｏ線対を構成するＧＩＯ１および／ＧＩＯ１
は、グローバル読出データバス対を構成するＧＲＤ１お
よび／ＧＲＤ１にそれぞれ対応し、グローバルデータＩ
／Ｏ線対ＧＩＯ２および／ＧＩＯ２は、それぞれグロー
バル書込データバス対を構成するＧＷＤ１および／ＧＷ
Ｄ１に対応するように交差配置されている。
【０２００】それぞれのデータバス対を構成する相補線
同士には、互いに反転した信号レベルのデータが伝達さ
れるため、図１８で説明したのと同様に、単独のデータ
線の各々に対するカップリングノイズを低減することが
できる。
同士には、互いに反転した信号レベルのデータが伝達さ
れるため、図１８で説明したのと同様に、単独のデータ
線の各々に対するカップリングノイズを低減することが
できる。
【０２０１】図２２は、実施の形態５の変形例に従うデ
ータ線の交差配置について説明する図である。
ータ線の交差配置について説明する図である。
【０２０２】図２２を参照して、実施の形態５の変形例
においては、隣接するグローバル読出データバス対同士
およびグローバル書込データバス対同士で１つのグルー
プが形成され、各グループにおいて、図１８および図２
１で説明したのと同様の方法によって単独のデータ線同
士を交差させる構成とする。
においては、隣接するグローバル読出データバス対同士
およびグローバル書込データバス対同士で１つのグルー
プが形成され、各グループにおいて、図１８および図２
１で説明したのと同様の方法によって単独のデータ線同
士を交差させる構成とする。
【０２０３】たとえば、隣接するメモリセル列に対応し
て設けられるグローバル読出データバス対ＧＲＤ１，／
ＧＲＤ１およびＧＲＤ２，／ＧＲＤ２によって１つのグ
ループが形成される。このグループ内において、すでに
図１８で説明したのと同様に、データ線を交差させて配
置する。このような構成とすることにより、グループリ
ードデータバス対同士間でのカップリングノイズを低減
することができる。
て設けられるグローバル読出データバス対ＧＲＤ１，／
ＧＲＤ１およびＧＲＤ２，／ＧＲＤ２によって１つのグ
ループが形成される。このグループ内において、すでに
図１８で説明したのと同様に、データ線を交差させて配
置する。このような構成とすることにより、グループリ
ードデータバス対同士間でのカップリングノイズを低減
することができる。
【０２０４】同様に、隣接するメモリセル列に対応して
設けられるグローバル書込データバス対ＧＷＤ１，／Ｇ
ＷＤ１およびＧＷＤ２，／ＧＷＤ２についても、１つの
グループが形成され、当該グループ内で、同様のデータ
線交差が実行される。これにより、グローバル読出デー
タバス対同士間においてもカップリングノイズを低減す
ることができる。
設けられるグローバル書込データバス対ＧＷＤ１，／Ｇ
ＷＤ１およびＧＷＤ２，／ＧＷＤ２についても、１つの
グループが形成され、当該グループ内で、同様のデータ
線交差が実行される。これにより、グローバル読出デー
タバス対同士間においてもカップリングノイズを低減す
ることができる。
【０２０５】なお、図２２においては、グローバル読出
データバス対同士およびグローバル書込データバス対同
士の双方においてカップリングノイズを低減する構成に
ついて説明した。しかし、一般に、データ読出は、デー
タ線に読出された微小電圧信号を増幅して実行されるの
に対し、データ書込は、大振幅にドライブされた信号を
データ線に伝播させて行なわれるので、データ読出の方
がカップリングノイズの影響を受けやすいといえる。
データバス対同士およびグローバル書込データバス対同
士の双方においてカップリングノイズを低減する構成に
ついて説明した。しかし、一般に、データ読出は、デー
タ線に読出された微小電圧信号を増幅して実行されるの
に対し、データ書込は、大振幅にドライブされた信号を
データ線に伝播させて行なわれるので、データ読出の方
がカップリングノイズの影響を受けやすいといえる。
【０２０６】したがって、図２２の構成において、デー
タ線同士の交差配置を、グローバル読出データバス対に
対してのみ設け、ライトデータバス対に対してはおいて
は特に交差配置を行なわない構成としてもよい。
タ線同士の交差配置を、グローバル読出データバス対に
対してのみ設け、ライトデータバス対に対してはおいて
は特に交差配置を行なわない構成としてもよい。
【０２０７】［実施の形態６］実施の形態６において
は、各バンクにおけるデータ入出力時において、同時に
駆動されるグローバルデータＩ／Ｏ線対にｎ：１セレク
トを実施し、そのうちの一部に関してデータ入出力を行
なう構成について説明する。
は、各バンクにおけるデータ入出力時において、同時に
駆動されるグローバルデータＩ／Ｏ線対にｎ：１セレク
トを実施し、そのうちの一部に関してデータ入出力を行
なう構成について説明する。
【０２０８】図２３は、実施の形態６に従うメモリセル
アレイ４０の構成を示す図である。図２３においては、
一例としてｎ＝２の場合、すなわち各バンクにおいて
２：１セレクタによってデータ入出力の選択が実行され
る構成が示される。
アレイ４０の構成を示す図である。図２３においては、
一例としてｎ＝２の場合、すなわち各バンクにおいて
２：１セレクタによってデータ入出力の選択が実行され
る構成が示される。
【０２０９】図２３を参照して、メモリセルアレイ４０
は、これまでと同様に、スイッチ群によって分割される
２つのメモリブロック４０−Ｆおよび４０−Ｎに分割さ
れている。図２３においては、これらのメモリブロック
はそれぞれ独立したバンクＢ１およびＢ２を形成するも
のとする。バンクＢ１およびＢ２においては、データ入
出力時にグローバルデータＩ／Ｏ線対の２：１セレクト
が実行され、隣接する２組のグローバルデータＩ／Ｏ線
対（すなわち８個のメモリセル列）によって形成される
各グループごとに１組のグローバルデータＩ／Ｏ線対が
選択されてデータ入出力が実行される。
は、これまでと同様に、スイッチ群によって分割される
２つのメモリブロック４０−Ｆおよび４０−Ｎに分割さ
れている。図２３においては、これらのメモリブロック
はそれぞれ独立したバンクＢ１およびＢ２を形成するも
のとする。バンクＢ１およびＢ２においては、データ入
出力時にグローバルデータＩ／Ｏ線対の２：１セレクト
が実行され、隣接する２組のグローバルデータＩ／Ｏ線
対（すなわち８個のメモリセル列）によって形成される
各グループごとに１組のグローバルデータＩ／Ｏ線対が
選択されてデータ入出力が実行される。
【０２１０】たとえば、バンクＢ１におけるグローバル
データＩ／Ｏ線対ＧＩＯＦ１，／ＧＩＯＦ１およびＧＩ
ＯＦ２，／ＧＩＯＦ２で形成されるグループ内の構成を
代表的に説明すると、ＧＩＯＦ１およびＧＩＯＦ２と中
間ノードＮＣ１との間にスイッチＳＷＦ１およびＳＷＦ
２がそれぞれ設けられる。また、／ＧＩＯＦ１および／
ＧＩＯＦ２と中間ノード／ＮＣ１との間にスイッチ／Ｓ
ＷＦ１および／ＳＷＦ２がそれぞれ設けられる。スイッ
チＳＷＦ１および／ＳＷＦ１は、共通の制御信号ＣＳＩ
によってオン／オフ制御され、スイッチＳＷＦ２および
／ＳＷＦ２は、制御信号ＣＳＪに応答して共通にオン／
オフされる。
データＩ／Ｏ線対ＧＩＯＦ１，／ＧＩＯＦ１およびＧＩ
ＯＦ２，／ＧＩＯＦ２で形成されるグループ内の構成を
代表的に説明すると、ＧＩＯＦ１およびＧＩＯＦ２と中
間ノードＮＣ１との間にスイッチＳＷＦ１およびＳＷＦ
２がそれぞれ設けられる。また、／ＧＩＯＦ１および／
ＧＩＯＦ２と中間ノード／ＮＣ１との間にスイッチ／Ｓ
ＷＦ１および／ＳＷＦ２がそれぞれ設けられる。スイッ
チＳＷＦ１および／ＳＷＦ１は、共通の制御信号ＣＳＩ
によってオン／オフ制御され、スイッチＳＷＦ２および
／ＳＷＦ２は、制御信号ＣＳＪに応答して共通にオン／
オフされる。
【０２１１】ＧＩＯＦ１およびＧＩＯＦ２は、スイッチ
ＳＷＦ１およびＳＷＦ２によって選択的に中間ノードＮ
Ｃ１と接続され、同様に、／ＧＩＯＦ１および／ＧＩＯ
Ｆ２は、スイッチ／ＳＷＦ１および／ＳＷＦ２によって
選択的に中間ノードＮＣ１と接続される。このように、
スイッチＳＷＦ１，ＳＷＦ２，／ＳＷＦ１，／ＳＷＦ２
によって、２：１セレクタの基本ユニットが構成され、
同様の構成が、他の２組のグローバルデータＩ／Ｏ線対
によって形成される各グループにおいて適用される。
ＳＷＦ１およびＳＷＦ２によって選択的に中間ノードＮ
Ｃ１と接続され、同様に、／ＧＩＯＦ１および／ＧＩＯ
Ｆ２は、スイッチ／ＳＷＦ１および／ＳＷＦ２によって
選択的に中間ノードＮＣ１と接続される。このように、
スイッチＳＷＦ１，ＳＷＦ２，／ＳＷＦ１，／ＳＷＦ２
によって、２：１セレクタの基本ユニットが構成され、
同様の構成が、他の２組のグローバルデータＩ／Ｏ線対
によって形成される各グループにおいて適用される。
【０２１２】メモリブロック４０−Ｎ（バンクＢ２）に
おいても同様に、２組のグローバルデータＩ／Ｏ線対に
よって形成される各グループごとに、２：１セレクタの
基本ユニットが配置されて、各グループに選択されたグ
ローバルデータＩ／Ｏ線対がデータ入出力回路５０と接
続される。
おいても同様に、２組のグローバルデータＩ／Ｏ線対に
よって形成される各グループごとに、２：１セレクタの
基本ユニットが配置されて、各グループに選択されたグ
ローバルデータＩ／Ｏ線対がデータ入出力回路５０と接
続される。
【０２１３】たとえば、バンクＢ２におけるグローバル
データＩ／Ｏ線対ＧＩＯＮ１，／ＧＩＯＮ１およびＧＩ
ＯＮ２，／ＧＩＯＮ２で形成されるグループ内の構成を
代表的に説明すると、ＧＩＯＮ１およびＧＩＯＮ２とデ
ータ入出力回路５０との間にスイッチＳＷＮ１およびＳ
ＷＮ２がそれぞれ設けられる。また、／ＧＩＯＮ１およ
び／ＧＩＯＮ２とデータ入出力回路５０との間に、スイ
ッチ／ＳＷＮ１および／ＳＷＮ２がそれぞれ設けられ
る。スイッチＳＷＮ１および／ＳＷＮ１は、共通の制御
信号ＣＳＫによってオン／オフ制御され、スイッチＳＷ
Ｎ２および／ＳＷＮ２は、制御信号ＣＳＬに応答して共
通にオン／オフされる。
データＩ／Ｏ線対ＧＩＯＮ１，／ＧＩＯＮ１およびＧＩ
ＯＮ２，／ＧＩＯＮ２で形成されるグループ内の構成を
代表的に説明すると、ＧＩＯＮ１およびＧＩＯＮ２とデ
ータ入出力回路５０との間にスイッチＳＷＮ１およびＳ
ＷＮ２がそれぞれ設けられる。また、／ＧＩＯＮ１およ
び／ＧＩＯＮ２とデータ入出力回路５０との間に、スイ
ッチ／ＳＷＮ１および／ＳＷＮ２がそれぞれ設けられ
る。スイッチＳＷＮ１および／ＳＷＮ１は、共通の制御
信号ＣＳＫによってオン／オフ制御され、スイッチＳＷ
Ｎ２および／ＳＷＮ２は、制御信号ＣＳＬに応答して共
通にオン／オフされる。
【０２１４】メモリブロック４０−Ｎにおいては、２組
のグローバルデータＩ／Ｏ線対のうちの１組は、対応す
る中間ノードと接続される。たとえば、ＧＩＯＮ２およ
び／ＧＩＯＮ２は、中間ノードＮＣ１および／ＮＣ１と
それぞれ接続される。これにより、スイッチＳＷＮ２お
よび／ＳＷＮ２をオンすることにより、中間ノードＮＣ
１および／ＮＣ１を介してメモリブロック４０−Ｆ（バ
ンクＢ１）とデータ入出力回路５０との間におけるデー
タ伝達が可能となる。
のグローバルデータＩ／Ｏ線対のうちの１組は、対応す
る中間ノードと接続される。たとえば、ＧＩＯＮ２およ
び／ＧＩＯＮ２は、中間ノードＮＣ１および／ＮＣ１と
それぞれ接続される。これにより、スイッチＳＷＮ２お
よび／ＳＷＮ２をオンすることにより、中間ノードＮＣ
１および／ＮＣ１を介してメモリブロック４０−Ｆ（バ
ンクＢ１）とデータ入出力回路５０との間におけるデー
タ伝達が可能となる。
【０２１５】なお、以下においては、バンクＢ１に対し
て設けられるスイッチ群ＳＷＦ１，／ＳＷＦ１〜ＳＷＦ
ｎ，／ＳＷＦｎのうち、奇数番目のグローバルデータＩ
／Ｏ線対を構成するデータ線に対応して設けられる、制
御信号ＣＳＩに応答して共通に制御されるものを総称的
にスイッチ群ＳＷＩと称し、偶数番目のグローバルデー
タＩ／Ｏ線対を構成するデータ線に対して設けられる、
制御信号ＣＳＪに応答して共通に制御されるものを総称
的にスイッチ群ＳＷＪと称する。
て設けられるスイッチ群ＳＷＦ１，／ＳＷＦ１〜ＳＷＦ
ｎ，／ＳＷＦｎのうち、奇数番目のグローバルデータＩ
／Ｏ線対を構成するデータ線に対応して設けられる、制
御信号ＣＳＩに応答して共通に制御されるものを総称的
にスイッチ群ＳＷＩと称し、偶数番目のグローバルデー
タＩ／Ｏ線対を構成するデータ線に対して設けられる、
制御信号ＣＳＪに応答して共通に制御されるものを総称
的にスイッチ群ＳＷＪと称する。
【０２１６】同様に、バンクＢ２側においても、スイッ
チ群ＳＷＮ１，／ＳＷＮ１〜ＳＷＮｎ，／ＳＷＮｎのう
ち、奇数番目のグローバルデータＩ／Ｏ線対に対応して
設けられる、制御信号ＣＳＫに応答して共通に制御され
るものをスイッチ群をＳＷＫと総称し、偶数番目のグロ
ーバルデータＩ／Ｏ線対に対応して設けられる、制御信
号ＣＳＬに応答して共通に制御されるものをスイッチ群
をＳＷＬと総称する。
チ群ＳＷＮ１，／ＳＷＮ１〜ＳＷＮｎ，／ＳＷＮｎのう
ち、奇数番目のグローバルデータＩ／Ｏ線対に対応して
設けられる、制御信号ＣＳＫに応答して共通に制御され
るものをスイッチ群をＳＷＫと総称し、偶数番目のグロ
ーバルデータＩ／Ｏ線対に対応して設けられる、制御信
号ＣＳＬに応答して共通に制御されるものをスイッチ群
をＳＷＬと総称する。
【０２１７】このような構成とすることにより、スイッ
チ群ＳＷＩおよびＳＷＪによって、バンクＢ１における
グローバルデータＩ／Ｏ線対の２：１セレクトが実行さ
れ、スイッチ群ＳＷＫおよびＳＷＬによって、バンクＢ
２側におけるグローバルデータＩ／Ｏ線対の２：１セレ
クトが実行される。
チ群ＳＷＩおよびＳＷＪによって、バンクＢ１における
グローバルデータＩ／Ｏ線対の２：１セレクトが実行さ
れ、スイッチ群ＳＷＫおよびＳＷＬによって、バンクＢ
２側におけるグローバルデータＩ／Ｏ線対の２：１セレ
クトが実行される。
【０２１８】デコード回路もバンクごとに分割して設け
られ、バンクＢ１に対しては、デコード回路３０−Ｆが
設けられ、バンクＢ２に対してはデコード回路３０−Ｎ
が設けられる。
られ、バンクＢ１に対しては、デコード回路３０−Ｆが
設けられ、バンクＢ２に対してはデコード回路３０−Ｎ
が設けられる。
【０２１９】２：１セレクトの結果、ｍ個のデータ（ｍ
＝ｎ／２）がデータ入出力回路５０との間で伝達され
る。
＝ｎ／２）がデータ入出力回路５０との間で伝達され
る。
【０２２０】次に列選択およびスイッチ群制御のタイミ
ングについて説明する。図２３の構成においても、実施
の形態１で述べたように、データ読出時においてバンク
アドレス信号の入力に先立って列アドレスが入力される
場合を想定する。この場合における各制御タイミングを
図７のタイミングチャートとの比較により説明する。
ングについて説明する。図２３の構成においても、実施
の形態１で述べたように、データ読出時においてバンク
アドレス信号の入力に先立って列アドレスが入力される
場合を想定する。この場合における各制御タイミングを
図７のタイミングチャートとの比較により説明する。
【０２２１】再び図７を参照して、実施の形態６に従う
場合においても、リードコマンドに対するバンクアドレ
ス信号が入力される時刻Ｔ３に先立って列アドレスＣ１
が入力される。したがって、入力された列アドレスに対
応してバンク選択の確定を待つことなく、バンクＢ１
（メモリブロック４０−Ｆ）における列選択を実行す
る。すなわち、デコード回路３０−Ｆによる列選択動作
を実行する。このタイミングは、図７中において列選択
線ＣＳＬＮの活性化が実行されるタイミングと同一であ
る。
場合においても、リードコマンドに対するバンクアドレ
ス信号が入力される時刻Ｔ３に先立って列アドレスＣ１
が入力される。したがって、入力された列アドレスに対
応してバンク選択の確定を待つことなく、バンクＢ１
（メモリブロック４０−Ｆ）における列選択を実行す
る。すなわち、デコード回路３０−Ｆによる列選択動作
を実行する。このタイミングは、図７中において列選択
線ＣＳＬＮの活性化が実行されるタイミングと同一であ
る。
【０２２２】また、列アドレスの確定によって、バンク
Ｂ１（メモリブロック４０−Ｆ）においてグローバルデ
ータＩ／Ｏ線対のセレクト動作についても実行できる。
すなわち、スイッチ群ＳＷＩとＳＷＪとのオン／オフ選
択が、図７中における列選択線ＣＳＬＦの活性化と同一
タイミングで実行される。
Ｂ１（メモリブロック４０−Ｆ）においてグローバルデ
ータＩ／Ｏ線対のセレクト動作についても実行できる。
すなわち、スイッチ群ＳＷＩとＳＷＪとのオン／オフ選
択が、図７中における列選択線ＣＳＬＦの活性化と同一
タイミングで実行される。
【０２２３】このタイミングにおいて、バンクＢ２（メ
モリブロック４０−Ｎ）における列選択動作は実行され
ないが、アドレス信号のデコード動作を先行実施してお
くことにより、バンク選択確定後の動作を速やかに行な
うことができる。
モリブロック４０−Ｎ）における列選択動作は実行され
ないが、アドレス信号のデコード動作を先行実施してお
くことにより、バンク選択確定後の動作を速やかに行な
うことができる。
【０２２４】その後、時刻Ｔ３においてバンクアドレス
信号が入力されて選択されるバンクが確定すると、さら
に、スイッチ群ＳＷＫおよびＳＷＬの制御が実行され
る。
信号が入力されて選択されるバンクが確定すると、さら
に、スイッチ群ＳＷＫおよびＳＷＬの制御が実行され
る。
【０２２５】バンクアドレス信号によってバンクＢ１が
選択された場合には、スイッチ群ＳＷＫおよびＳＷＬの
うちスイッチ群ＳＷＬがオンされ、スイッチ群ＳＷＫは
オフ状態を維持する。さらに、バンクＢ２（メモリブロ
ック４０−Ｎ）における列選択動作は実行されない。こ
れにより、バンクＢ１において、列アドレスに応じて入
出力されるデータが、データ入出力回路５０との間で伝
達される。
選択された場合には、スイッチ群ＳＷＫおよびＳＷＬの
うちスイッチ群ＳＷＬがオンされ、スイッチ群ＳＷＫは
オフ状態を維持する。さらに、バンクＢ２（メモリブロ
ック４０−Ｎ）における列選択動作は実行されない。こ
れにより、バンクＢ１において、列アドレスに応じて入
出力されるデータが、データ入出力回路５０との間で伝
達される。
【０２２６】一方、バンクＢ２が選択された場合におい
ては、スイッチ群ＳＷＩおよびＳＷＪの両方がオフされ
て、予め実施される列アドレスのデコード結果に応じ
て、デコード回路３０−Ｎによって列選択動作を実行す
るとともに、スイッチ群ＳＷＫおよびＳＷＬのいずれか
一方をオン状態とする。これにより、バンクＢ２におい
て、列アドレスに応じて入出力されるデータがデータ入
出力回路５０との間で伝達される。スイッチ群ＳＷＫ，
ＳＷＬのオン／オフ制御およびバンクＢ２（メモリブロ
ック４０−Ｎ）における列選択動作が実行されるのは、
図７中における列選択線ＣＳＬＮの活性化タイミングと
同一である。
ては、スイッチ群ＳＷＩおよびＳＷＪの両方がオフされ
て、予め実施される列アドレスのデコード結果に応じ
て、デコード回路３０−Ｎによって列選択動作を実行す
るとともに、スイッチ群ＳＷＫおよびＳＷＬのいずれか
一方をオン状態とする。これにより、バンクＢ２におい
て、列アドレスに応じて入出力されるデータがデータ入
出力回路５０との間で伝達される。スイッチ群ＳＷＫ，
ＳＷＬのオン／オフ制御およびバンクＢ２（メモリブロ
ック４０−Ｎ）における列選択動作が実行されるのは、
図７中における列選択線ＣＳＬＮの活性化タイミングと
同一である。
【０２２７】このような構成にすることにより、もとも
とｎ：１セレクトが必要とされるメモリセルアレイ構成
において、データ入出力回路５０に遠い側のバンクにお
ける列選択の先行動作に伴って、セレクト動作を実行す
るスイッチ群をも動作させることができるので、データ
アクセスの高速化を図ることが可能である。
とｎ：１セレクトが必要とされるメモリセルアレイ構成
において、データ入出力回路５０に遠い側のバンクにお
ける列選択の先行動作に伴って、セレクト動作を実行す
るスイッチ群をも動作させることができるので、データ
アクセスの高速化を図ることが可能である。
【０２２８】［実施の形態６の変形例］実施の形態６の
変形例においては、データＩ／Ｏのウェイ数が異なるバ
ンク間において効率的なデータ線接続を実行する方法に
ついて説明する。
変形例においては、データＩ／Ｏのウェイ数が異なるバ
ンク間において効率的なデータ線接続を実行する方法に
ついて説明する。
【０２２９】図２４は、本発明の実施の形態６の変形例
に従うメモリセルアレイの構成例を説明する図である。
に従うメモリセルアレイの構成例を説明する図である。
【０２３０】図２４を参照して、メモリセルアレイは、
図２３の場合と同様にバンクＢ１を構成するメモリブロ
ック４０−ＦとバンクＢ２を形成するメモリブロック４
０−Ｎとに分割され、メモリブロック４０−Ｎと４０−
Ｆとの間および、メモリブロック４０−Ｎとデータ入出
力回路５０との間には、スイッチ群ＳＷＩ，ＳＷＪおよ
びスイッチ群ＳＷＫ，ＳＷＬがそれぞれ配置される。
図２３の場合と同様にバンクＢ１を構成するメモリブロ
ック４０−ＦとバンクＢ２を形成するメモリブロック４
０−Ｎとに分割され、メモリブロック４０−Ｎと４０−
Ｆとの間および、メモリブロック４０−Ｎとデータ入出
力回路５０との間には、スイッチ群ＳＷＩ，ＳＷＪおよ
びスイッチ群ＳＷＫ，ＳＷＬがそれぞれ配置される。
【０２３１】実施の形態６の変形例においては、このよ
うに同一のデータ入出力回路５０に対応づけて設けられ
るバンク間でデータウェイ数が異なる場合について説明
する。すなわち、図２４の例においては、バンクＢ１に
おいては、４個のビット線対対に対してグローバルデー
タＩ／Ｏ線対が１個対応する４ウェイ構成であるが、バ
ンクＢ２側では、８個のビット線対に対して１個のグロ
ーバルデータＩ／Ｏ線対が１対応する８ウェイ構成であ
る。
うに同一のデータ入出力回路５０に対応づけて設けられ
るバンク間でデータウェイ数が異なる場合について説明
する。すなわち、図２４の例においては、バンクＢ１に
おいては、４個のビット線対対に対してグローバルデー
タＩ／Ｏ線対が１個対応する４ウェイ構成であるが、バ
ンクＢ２側では、８個のビット線対に対して１個のグロ
ーバルデータＩ／Ｏ線対が１対応する８ウェイ構成であ
る。
【０２３２】また、図中に丸で囲んだ領域において、各
グローバルデータＩ／Ｏ線対とバンク中のビット線対と
は接続される。すなわち、バンクＢ２においては、偶数
番目のグローバルデータＩ／Ｏ線対とビット線対とは接
続されないので、これらのグローバルデータＩ／Ｏ線対
は、バンクＢ１とデータ入出力回路５０との間で授受さ
れるデータを伝達する役割のみを果たしている。
グローバルデータＩ／Ｏ線対とバンク中のビット線対と
は接続される。すなわち、バンクＢ２においては、偶数
番目のグローバルデータＩ／Ｏ線対とビット線対とは接
続されないので、これらのグローバルデータＩ／Ｏ線対
は、バンクＢ１とデータ入出力回路５０との間で授受さ
れるデータを伝達する役割のみを果たしている。
【０２３３】スイッチ群ＳＷＩ，ＳＷＪ，ＳＷＫ，ＳＷ
Ｌの配置については図２３の場合と同様であるので説明
は繰返さない。
Ｌの配置については図２３の場合と同様であるので説明
は繰返さない。
【０２３４】このような構成とすることにより、スイッ
チ群ＳＷＩおよびＳＷＪは、バンクＢ１に対する２：１
セレクタの役割を果たし、スイッチ群ＳＷＫおよびＳＷ
Ｌは、バンクＢ１およびＢ２のセレクタに相当する。
チ群ＳＷＩおよびＳＷＪは、バンクＢ１に対する２：１
セレクタの役割を果たし、スイッチ群ＳＷＫおよびＳＷ
Ｌは、バンクＢ１およびＢ２のセレクタに相当する。
【０２３５】したがって、バンクＢ１側とバンクＢ２側
のグローバルデータＩ／Ｏ線対を完全に分離できてお
り、バンクＢ１およびバンクＢ２における列選択動作を
同時実行することができる。
のグローバルデータＩ／Ｏ線対を完全に分離できてお
り、バンクＢ１およびバンクＢ２における列選択動作を
同時実行することができる。
【０２３６】すなわち、再び図７のタイミングチャート
と比較して説明すると、初期状態として、スイッチ群Ｓ
ＷＩ〜ＳＷＬを全てオフした状態として、バンクアドレ
ス信号の入力前における列アドレスの確定（たとえば時
刻Ｔ３の前における列アドレスＣ１の入力タイミング）
に対応して、列選択線ＣＳＬＦの選択が実行されるタイ
ミングにおいて、バンクＢ１およびバンクＢ２におい
て、同時に列選択を実行することができる。さらに、こ
のタイミングにおいて、スイッチ群ＳＷＫおよびＳＷＬ
のオフ状態を維持すれば、スイッチ群ＳＷＩおよびＳＷ
Ｊのいずれか一方を列アドレスのデコード結果に応じて
オンしても、バンクＢ１およびＢ２の間でデータがグロ
ーバルデータデータＩ／Ｏ線対上で競合することはな
い。
と比較して説明すると、初期状態として、スイッチ群Ｓ
ＷＩ〜ＳＷＬを全てオフした状態として、バンクアドレ
ス信号の入力前における列アドレスの確定（たとえば時
刻Ｔ３の前における列アドレスＣ１の入力タイミング）
に対応して、列選択線ＣＳＬＦの選択が実行されるタイ
ミングにおいて、バンクＢ１およびバンクＢ２におい
て、同時に列選択を実行することができる。さらに、こ
のタイミングにおいて、スイッチ群ＳＷＫおよびＳＷＬ
のオフ状態を維持すれば、スイッチ群ＳＷＩおよびＳＷ
Ｊのいずれか一方を列アドレスのデコード結果に応じて
オンしても、バンクＢ１およびＢ２の間でデータがグロ
ーバルデータデータＩ／Ｏ線対上で競合することはな
い。
【０２３７】この後、バンクアドレス信号の確定（たと
えば時刻Ｔ３におけバンクアドレスの入力タイミング）
に応じて、図７のタイミングチャート中において、スイ
ッチ群ＳＷＩが制御されるタイミングにおいて、スイッ
チ群ＳＷＫ，ＳＷＬのいずれか一方がオンされる。
えば時刻Ｔ３におけバンクアドレスの入力タイミング）
に応じて、図７のタイミングチャート中において、スイ
ッチ群ＳＷＩが制御されるタイミングにおいて、スイッ
チ群ＳＷＫ，ＳＷＬのいずれか一方がオンされる。
【０２３８】具体的には、バンクＢ１からデータが読出
される場合においては、スイッチ群ＳＷＬをオンし、バ
ンクＢ２が選択される場合においては、スイッチ群ＳＷ
Ｋをオンさせればよい。
される場合においては、スイッチ群ＳＷＬをオンし、バ
ンクＢ２が選択される場合においては、スイッチ群ＳＷ
Ｋをオンさせればよい。
【０２３９】このような構成とすることにより、データ
ウェイ数の異なるバンク同士をセレクタ回路によって結
合させる構成のもとで、バンク選択が確定される前にお
いて、各バンクにおける列選択動作および、データ入出
力回路５０に遠い側のバンクにおけるセレクト動作を実
行することができるので、データアクセスの高速化を図
ることが可能である。
ウェイ数の異なるバンク同士をセレクタ回路によって結
合させる構成のもとで、バンク選択が確定される前にお
いて、各バンクにおける列選択動作および、データ入出
力回路５０に遠い側のバンクにおけるセレクト動作を実
行することができるので、データアクセスの高速化を図
ることが可能である。
【０２４０】また、このような構成とすることによっ
て、特にバンクＢ２側が選択された場合において、ドラ
イブすべきグローバルデータＩ／Ｏ線対の配線長が分割
しない場合の半分となるので、低消費電力化を図ること
も可能である。
て、特にバンクＢ２側が選択された場合において、ドラ
イブすべきグローバルデータＩ／Ｏ線対の配線長が分割
しない場合の半分となるので、低消費電力化を図ること
も可能である。
【０２４１】［実施の形態７］実施の形態７において
は、これまで実施の形態１から６においてデータ線の中
間点に設けられる接続スイッチ群に、信号のリピート機
能を併有させる構成について説明する。
は、これまで実施の形態１から６においてデータ線の中
間点に設けられる接続スイッチ群に、信号のリピート機
能を併有させる構成について説明する。
【０２４２】図２５は、実施の形態６に従うメモリセル
アレイ４０の構成を示す図である。図２５は、図５で説
明したメモリセルアレイ４０の構成に対応するものであ
り、図５で説明したスイッチ群ＳＷＩに代えて、各グロ
ーバルデータＩ／Ｏ線対ごとにリピータ回路１１０を備
える点で異なる。その他の構成および動作については、
図５で説明したとおりなので説明は繰返さない。
アレイ４０の構成を示す図である。図２５は、図５で説
明したメモリセルアレイ４０の構成に対応するものであ
り、図５で説明したスイッチ群ＳＷＩに代えて、各グロ
ーバルデータＩ／Ｏ線対ごとにリピータ回路１１０を備
える点で異なる。その他の構成および動作については、
図５で説明したとおりなので説明は繰返さない。
【０２４３】各リピータ回路１１０は、図５で説明した
スイッチ群ＳＷＩを共通に制御するための制御信号ＣＳ
Ｉによって制御される。
スイッチ群ＳＷＩを共通に制御するための制御信号ＣＳ
Ｉによって制御される。
【０２４４】リピータ回路１１０は、対応するグローバ
ルデータＩ／Ｏ線対において、読出データのリピート機
能を有するリードデータリピート回路１１２と、書込デ
ータのリピート機能を有するライトデータリピート回路
１１４とを有する。
ルデータＩ／Ｏ線対において、読出データのリピート機
能を有するリードデータリピート回路１１２と、書込デ
ータのリピート機能を有するライトデータリピート回路
１１４とを有する。
【０２４５】図２６は、リードデータリピート回路１１
２の構成を示す回路図である。図２６の説明において
は、リピータ回路１１０によって分割されるグローバル
データＩ／Ｏ線対のうち、メモリブロック４０−Ｆに対
応するものをＧＩＯＦおよび／ＧＩＯＦで表わし、メモ
リブロック４０−Ｎに対応するものをＧＩＯＮおよび／
ＧＩＯＮでそれぞれ示す。
２の構成を示す回路図である。図２６の説明において
は、リピータ回路１１０によって分割されるグローバル
データＩ／Ｏ線対のうち、メモリブロック４０−Ｆに対
応するものをＧＩＯＦおよび／ＧＩＯＦで表わし、メモ
リブロック４０−Ｎに対応するものをＧＩＯＮおよび／
ＧＩＯＮでそれぞれ示す。
【０２４６】リードデータリピート回路１１２は、グロ
ーバルデータＩ／Ｏ線対の一方であるデータ線ＧＩＯＮ
と接地ノードとの間に直列に接続されるトランジスタＱ
ＤＲ２およびＱＤＲ４と、グローバルデータＩ／Ｏ線対
の他方であるデータ線／ＧＩＯＮと接地ノードの間に直
列に接続されるトランジスタＱＤＲ１およびＱＤＲ３と
を含む。
ーバルデータＩ／Ｏ線対の一方であるデータ線ＧＩＯＮ
と接地ノードとの間に直列に接続されるトランジスタＱ
ＤＲ２およびＱＤＲ４と、グローバルデータＩ／Ｏ線対
の他方であるデータ線／ＧＩＯＮと接地ノードの間に直
列に接続されるトランジスタＱＤＲ１およびＱＤＲ３と
を含む。
【０２４７】トランジスタＱＤＲ１およびＱＤＲ２のゲ
ートには、制御信号ＣＳＩが与えられる。また、トラン
ジスタＱＤＲ３およびＱＤＲ４のゲートには、データ線
ＧＩＯＦおよびその相補線／ＧＩＯＦがそれぞれ結合さ
れる。
ートには、制御信号ＣＳＩが与えられる。また、トラン
ジスタＱＤＲ３およびＱＤＲ４のゲートには、データ線
ＧＩＯＦおよびその相補線／ＧＩＯＦがそれぞれ結合さ
れる。
【０２４８】このような構成とすることにより、制御信
号ＣＳＩが活性化され、メモリブロック４０−Ｆから読
出されたデータを、メモリブロック４０−Ｎのグローバ
ルデータＩ／Ｏ線対に伝達する必要がある場合には、Ｇ
ＩＯＦおよび／ＧＩＯＦによって伝達されるデータの信
号レベルに応じて、グローバルデータＩ／Ｏ線対を構成
するＧＩＯＮおよび／ＧＩＯＮのいずれか一方は、接地
ノードと接続されて電圧降下を生じる。この電圧降下に
よって生じた電圧差をデータ入出力回路５０によって増
幅することにより、メモリブロック４０−Ｆから読出し
たデータをデータ入出力回路５０に伝達することができ
る。
号ＣＳＩが活性化され、メモリブロック４０−Ｆから読
出されたデータを、メモリブロック４０−Ｎのグローバ
ルデータＩ／Ｏ線対に伝達する必要がある場合には、Ｇ
ＩＯＦおよび／ＧＩＯＦによって伝達されるデータの信
号レベルに応じて、グローバルデータＩ／Ｏ線対を構成
するＧＩＯＮおよび／ＧＩＯＮのいずれか一方は、接地
ノードと接続されて電圧降下を生じる。この電圧降下に
よって生じた電圧差をデータ入出力回路５０によって増
幅することにより、メモリブロック４０−Ｆから読出し
たデータをデータ入出力回路５０に伝達することができ
る。
【０２４９】図２７は、ライトデータリピート回路１１
４の構成を示す回路図である。ライトデータリピート回
路１１４は、メモリブロック４０−Ｎ側からメモリブロ
ック４０−Ｆ側にライトデータを伝達するためのインバ
ータＩＶ２０およびＩＶ２２を含む。インバータＩＶ２
０は、データ線ＧＩＯＮのデータを反転して／ＧＩＯＦ
に出力する。同様に、インバータＩＶ２２は、／ＧＩＯ
Ｎに伝達されるデータを反転してＧＩＯＦに伝達する。
４の構成を示す回路図である。ライトデータリピート回
路１１４は、メモリブロック４０−Ｎ側からメモリブロ
ック４０−Ｆ側にライトデータを伝達するためのインバ
ータＩＶ２０およびＩＶ２２を含む。インバータＩＶ２
０は、データ線ＧＩＯＮのデータを反転して／ＧＩＯＦ
に出力する。同様に、インバータＩＶ２２は、／ＧＩＯ
Ｎに伝達されるデータを反転してＧＩＯＦに伝達する。
【０２５０】このような構成とすることにより、インバ
ータを用いて、データ入出力回路５０から出力された書
込データを、インバータによって増幅した後にメモリブ
ロック４０−Ｆに伝達することができる。このように、
中間にリピータ回路を設けることによって、長距離化し
たデータ線において生じる信号伝搬遅延の影響を小さく
することができる。このようなリピータ回路を、これま
での実施の形態１から６で述べたように、グローバルデ
ータＩ／Ｏ線対あるいはグローバル読出／書込データバ
ス対を分割するために設けられるスイッチ群に代えて配
置することにより、回路面積の増加を抑制しつつ、デー
タ入出力動作のさらなる高速化を実現することが可能で
ある。
ータを用いて、データ入出力回路５０から出力された書
込データを、インバータによって増幅した後にメモリブ
ロック４０−Ｆに伝達することができる。このように、
中間にリピータ回路を設けることによって、長距離化し
たデータ線において生じる信号伝搬遅延の影響を小さく
することができる。このようなリピータ回路を、これま
での実施の形態１から６で述べたように、グローバルデ
ータＩ／Ｏ線対あるいはグローバル読出／書込データバ
ス対を分割するために設けられるスイッチ群に代えて配
置することにより、回路面積の増加を抑制しつつ、デー
タ入出力動作のさらなる高速化を実現することが可能で
ある。
【０２５１】［実施の形態８］実施の形態８において
は、これまで述べてきたグローバルデータＩ／Ｏ線対や
グローバルデータバスの分割を、各センスアンプブロッ
ク内におけるビット線についても適用する構成について
説明する。
は、これまで述べてきたグローバルデータＩ／Ｏ線対や
グローバルデータバスの分割を、各センスアンプブロッ
ク内におけるビット線についても適用する構成について
説明する。
【０２５２】図２８は、実施の形態８に従うセンスアン
プブロック４４の構成を説明する図である。
プブロック４４の構成を説明する図である。
【０２５３】図２８を参照して、各センスアンプブロッ
クにおいて、各メモリセル列ごとに設けられるビット線
対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、センスアン
プＳＡ１〜ＳＡｎと接続される。図示しないが、ビット
線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに対するデー
タ入出力は、図３で説明した列選択ゲートを介して実行
される。
クにおいて、各メモリセル列ごとに設けられるビット線
対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、センスアン
プＳＡ１〜ＳＡｎと接続される。図示しないが、ビット
線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに対するデー
タ入出力は、図３で説明した列選択ゲートを介して実行
される。
【０２５４】センスアンプブロック４４は、スイッチ群
ＳＷＢＩによって、ブロック４６−Ｆおよび４６−Ｎに
分割される。細分化されたサブデコーダ回路３６−Ｆお
よび３６−Ｎがブロック４６−Ｆおよび４６−Ｎに対応
してそれぞれ設けられる。
ＳＷＢＩによって、ブロック４６−Ｆおよび４６−Ｎに
分割される。細分化されたサブデコーダ回路３６−Ｆお
よび３６−Ｎがブロック４６−Ｆおよび４６−Ｎに対応
してそれぞれ設けられる。
【０２５５】図２８の構成は、図５の構成に対応し、メ
モリブロック４０−Ｆ，４０−Ｎとブロック４６−Ｆ，
４６−Ｎ、デコード回路３０−Ｆ，３０−Ｎとサブデコ
ーダ回路３６−Ｆ，３６−Ｎ、スイッチ群ＳＷＩとＳＷ
ＢＩ、およびデータ入出力回路５０とセンスアンプＳＡ
１〜ＳＡｎがそれぞれ対応付けられる。
モリブロック４０−Ｆ，４０−Ｎとブロック４６−Ｆ，
４６−Ｎ、デコード回路３０−Ｆ，３０−Ｎとサブデコ
ーダ回路３６−Ｆ，３６−Ｎ、スイッチ群ＳＷＩとＳＷ
ＢＩ、およびデータ入出力回路５０とセンスアンプＳＡ
１〜ＳＡｎがそれぞれ対応付けられる。
【０２５６】センスアンプブロック４４を上記のような
構成とし、さらに、図１０で説明したタイミングで、サ
ブデコーダ回路３６−Ｆ，３６−Ｎによる列選択動作お
よびスイッチ群ＳＷＢＩの制御を実行することによっ
て、実施の形態３と同様ので説明したような消費電力低
減効果を、各センスアンプブロック４４におけるビット
線の活性化時に享受することが可能となる。
構成とし、さらに、図１０で説明したタイミングで、サ
ブデコーダ回路３６−Ｆ，３６−Ｎによる列選択動作お
よびスイッチ群ＳＷＢＩの制御を実行することによっ
て、実施の形態３と同様ので説明したような消費電力低
減効果を、各センスアンプブロック４４におけるビット
線の活性化時に享受することが可能となる。
【０２５７】［実施の形態９］実施の形態９において
は、各メモリセルが複数ポートを持つ場合において、実
施の形態４および５で説明したようなデータ線の交差配
置を要して、ビット線対同士間におけるカップリングノ
イズの低減する構成について説明する。
は、各メモリセルが複数ポートを持つ場合において、実
施の形態４および５で説明したようなデータ線の交差配
置を要して、ビット線対同士間におけるカップリングノ
イズの低減する構成について説明する。
【０２５８】図２９は、２ポートメモリセルの構成を示
す回路図である。２ポートメモリセルは、複数ポートを
有するメモリセルの代表例として示されるものである。
す回路図である。２ポートメモリセルは、複数ポートを
有するメモリセルの代表例として示されるものである。
【０２５９】２ポートメモリセルＤＭＣは、１つのデー
タ蓄積キャパシタＣＳ１に対して、２つのアクセストラ
ンジスタＴＤ１およびＴＤ２を有する。２ポートメモリ
セル／ＤＭＣは、２ポートメモリセルＤＭＣと相補のデ
ータを保持し、データ蓄積キャパシタＣＳ２と、２つの
アクセストランジスタ／ＴＤ１および／ＴＤ２とを有す
る。
タ蓄積キャパシタＣＳ１に対して、２つのアクセストラ
ンジスタＴＤ１およびＴＤ２を有する。２ポートメモリ
セル／ＤＭＣは、２ポートメモリセルＤＭＣと相補のデ
ータを保持し、データ蓄積キャパシタＣＳ２と、２つの
アクセストランジスタ／ＴＤ１および／ＴＤ２とを有す
る。
【０２６０】２ポートメモリセルＤＭＣおよび／ＤＭＣ
が属するメモリセル列に対応して、２組のビット線対Ｂ
Ｌ１，／ＢＬ１およびＢＬ１′，／ＢＬ１′が設けられ
る。また、２ポートメモリセルＤＭＣを構成する２つの
アクセストランジスタのそれぞれに対応して、別々のワ
ード線ＷＬ１およびＷＬ１′がそれぞれ設けられる。
が属するメモリセル列に対応して、２組のビット線対Ｂ
Ｌ１，／ＢＬ１およびＢＬ１′，／ＢＬ１′が設けられ
る。また、２ポートメモリセルＤＭＣを構成する２つの
アクセストランジスタのそれぞれに対応して、別々のワ
ード線ＷＬ１およびＷＬ１′がそれぞれ設けられる。
【０２６１】ワード線ＷＬ１の選択に応じて、キャパシ
タＣＳ１に貯えられたデータは、ビット線対ＢＬ１に読
出され、ワード線ＷＬ１′の選択に応じて、キャパシタ
ＣＳ１に蓄積されたデータはビット線ＢＬ１′に読出さ
れる。
タＣＳ１に貯えられたデータは、ビット線対ＢＬ１に読
出され、ワード線ＷＬ１′の選択に応じて、キャパシタ
ＣＳ１に蓄積されたデータはビット線ＢＬ１′に読出さ
れる。
【０２６２】同様に、２ポートメモリセル／ＤＭＣを構
成する２つのアクセストランジスタ／ＴＤ１，／ＴＤ２
のそれぞれに対応して、別々のワード線ＷＬ２およびＷ
Ｌ２′がそれぞれ設けられる。
成する２つのアクセストランジスタ／ＴＤ１，／ＴＤ２
のそれぞれに対応して、別々のワード線ＷＬ２およびＷ
Ｌ２′がそれぞれ設けられる。
【０２６３】ワード線ＷＬ２の選択に応じて、キャパシ
タＣＳ２に貯えられたデータはビット線ＢＬ１と相補の
データを伝達するための／ＢＬ１に読出され、ワード線
ＷＬ２′の選択に応じて、キャパシタＣＳ２に蓄積され
たデータは、ビット線ＢＬ１′と相補のデータを伝達す
るためのビット線／ＢＬ１′に読出される。
タＣＳ２に貯えられたデータはビット線ＢＬ１と相補の
データを伝達するための／ＢＬ１に読出され、ワード線
ＷＬ２′の選択に応じて、キャパシタＣＳ２に蓄積され
たデータは、ビット線ＢＬ１′と相補のデータを伝達す
るためのビット線／ＢＬ１′に読出される。
【０２６４】図３０は、実施の形態９に従うビット線対
の交差配置を説明する図である。図３０を参照して、同
一のメモリセル列に対応して設けられる２組のビット線
対ごとにグループが形成され、各グループ内においてビ
ット線対同士の交差が実行される。各グループ内におけ
るビット線対同士の交差配置は、図１８で説明したもの
と同様であるので詳細は繰返さない。
の交差配置を説明する図である。図３０を参照して、同
一のメモリセル列に対応して設けられる２組のビット線
対ごとにグループが形成され、各グループ内においてビ
ット線対同士の交差が実行される。各グループ内におけ
るビット線対同士の交差配置は、図１８で説明したもの
と同様であるので詳細は繰返さない。
【０２６５】このような構成とすることにより、同一の
メモリセル列に対応して設けられ、同時に活性化される
２系統のビット線対間同士におけるカップリングノイズ
を低減することができ、２ポートメモリセルアレイに対
するデータ読出および書込の低ノイズ化を図ることが可
能となる。
メモリセル列に対応して設けられ、同時に活性化される
２系統のビット線対間同士におけるカップリングノイズ
を低減することができ、２ポートメモリセルアレイに対
するデータ読出および書込の低ノイズ化を図ることが可
能となる。
【０２６６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２６７】
【発明の効果】請求項１および２に記載の半導体記憶装
置は、全てのデータ線接続回路をオフした状態でデータ
入出力回路から最遠のメモリブロックにおける列選択を
実施するので、他のメモリブロックからの出力データと
競合することなく当該最遠メモリブロックにおける列選
択を先行実施することができる。また、最遠メモリブロ
ック以外のメモリブロックが選択された場合において、
選択メモリブロックとデータ入出力回路との間の領域で
データ入出力線をドライブすればデータ伝達を実行でき
る。この結果、データ入出力動作の高速化を図ることが
できる。
置は、全てのデータ線接続回路をオフした状態でデータ
入出力回路から最遠のメモリブロックにおける列選択を
実施するので、他のメモリブロックからの出力データと
競合することなく当該最遠メモリブロックにおける列選
択を先行実施することができる。また、最遠メモリブロ
ック以外のメモリブロックが選択された場合において、
選択メモリブロックとデータ入出力回路との間の領域で
データ入出力線をドライブすればデータ伝達を実行でき
る。この結果、データ入出力動作の高速化を図ることが
できる。
【０２６８】請求項３記載の半導体記憶装置は、ブロッ
ク選択信号に先立って前記列アドレス信号の入力を受け
るので、最遠メモリブロックにおける列選択の先行実施
をさらに早期に実行できる。この結果、請求項１記載の
半導体記憶装置よりもデータ入出力動作をさらに高速化
することができる。
ク選択信号に先立って前記列アドレス信号の入力を受け
るので、最遠メモリブロックにおける列選択の先行実施
をさらに早期に実行できる。この結果、請求項１記載の
半導体記憶装置よりもデータ入出力動作をさらに高速化
することができる。
【０２６９】請求項４記載の半導体記憶装置は、データ
線接続回路が配置される領域において、相補線で構成さ
れるデータ入出力線を他のデータ入出力線と交差させる
ので、請求項２記載の半導体記憶装置が奏する効果に加
えて、データ入出力線同士間のカップリングノイズを低
減することができる。
線接続回路が配置される領域において、相補線で構成さ
れるデータ入出力線を他のデータ入出力線と交差させる
ので、請求項２記載の半導体記憶装置が奏する効果に加
えて、データ入出力線同士間のカップリングノイズを低
減することができる。
【０２７０】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、データ
入出力線とは別に設けられた信号伝達線とデータ入出力
線との間のカップリングノイズを低減することができ
る。
２記載の半導体記憶装置が奏する効果に加えて、データ
入出力線とは別に設けられた信号伝達線とデータ入出力
線との間のカップリングノイズを低減することができ
る。
【０２７１】請求項６記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、データ
入出力線がデータ入出力線とは別に設けられた信号伝達
線に及ぼすカップリングノイズの影響を低減することが
できる。
２記載の半導体記憶装置が奏する効果に加えて、データ
入出力線がデータ入出力線とは別に設けられた信号伝達
線に及ぼすカップリングノイズの影響を低減することが
できる。
【０２７２】請求項７記載の半導体記憶装置は、データ
入出力線を書込データ線と読出データ線とに分割するの
で、請求項２記載の半導体記憶装置が奏する効果に加え
てメモリセルアレイを対象とするデータ入力およびデー
タ出力を独立に実行できる。
入出力線を書込データ線と読出データ線とに分割するの
で、請求項２記載の半導体記憶装置が奏する効果に加え
てメモリセルアレイを対象とするデータ入力およびデー
タ出力を独立に実行できる。
【０２７３】請求項８および９に記載の半導体記憶装置
は、請求項７記載の半導体記憶装置が奏する効果に加え
て、読出データ線および書込データ線間におけるカップ
リングノイズを低減することができる。
は、請求項７記載の半導体記憶装置が奏する効果に加え
て、読出データ線および書込データ線間におけるカップ
リングノイズを低減することができる。
【０２７４】請求項１０記載の半導体記憶装置は、書込
データ線と読出データ線とのいずれか一方にのみ、デー
タ線接続回路を設けるので、請求項２記載の半導体記憶
装置が奏する効果に加えて、データ入力動作とデータ出
力動作の間のアクセス時間差を調整することができる。
データ線と読出データ線とのいずれか一方にのみ、デー
タ線接続回路を設けるので、請求項２記載の半導体記憶
装置が奏する効果に加えて、データ入力動作とデータ出
力動作の間のアクセス時間差を調整することができる。
【０２７５】請求項１１記載の半導体記憶装置は、デー
タ線接続回路にデータ信号のリピート機能を具備させる
ので、リピータ回路専用の領域を設けて回路面積を増加
させることなくデータ入出力動作をさらに高速化でき
る。
タ線接続回路にデータ信号のリピート機能を具備させる
ので、リピータ回路専用の領域を設けて回路面積を増加
させることなくデータ入出力動作をさらに高速化でき
る。
【０２７６】請求項１２記載の半導体記憶装置は、デー
タ入出力線を各メモリブロックに対応する領域ごとに分
割した上で、選択されたメモリブロックとデータ入出力
回路との間でデータ伝達を実行するのに必要な領域にお
いてのみデータ入出力線をドライブするので、低消費電
力化を図ることができる。
タ入出力線を各メモリブロックに対応する領域ごとに分
割した上で、選択されたメモリブロックとデータ入出力
回路との間でデータ伝達を実行するのに必要な領域にお
いてのみデータ入出力線をドライブするので、低消費電
力化を図ることができる。
【０２７７】請求項１３および１４に記載の半導体記憶
装置は、請求項１２記載の半導体記憶装置が奏する効果
に加えて、いずれのメモリブロックが選択された場合に
おいても、一様な低消費電力化を図ることができる。
装置は、請求項１２記載の半導体記憶装置が奏する効果
に加えて、いずれのメモリブロックが選択された場合に
おいても、一様な低消費電力化を図ることができる。
【０２７８】請求項１５記載の半導体記憶装置は、バン
クごとにデータ入出力線を配置するので、データ入出力
線の寄生容量を低減するとこができる。この結果、請求
項１２記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力動作を高速化することができる。
クごとにデータ入出力線を配置するので、データ入出力
線の寄生容量を低減するとこができる。この結果、請求
項１２記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力動作を高速化することができる。
【０２７９】請求項１６記載の半導体記憶装置は、各メ
モリブロックにおいてデータ入出力線のＮ：１選択が必
要な場合において、メモリブロックの選択に先立って、
データ入出力回路から遠い側のメモリブロックにおい
て、列選択動作およびＮ：１選択動作を実行できるの
で、データ入出力動作を高速化することができる。
モリブロックにおいてデータ入出力線のＮ：１選択が必
要な場合において、メモリブロックの選択に先立って、
データ入出力回路から遠い側のメモリブロックにおい
て、列選択動作およびＮ：１選択動作を実行できるの
で、データ入出力動作を高速化することができる。
【０２８０】請求項１７記載の半導体記憶装置は、デー
タウェイ数の異なるメモリブロック間の選択が必要な場
合において、メモリブロックの選択に先立って各メモリ
ブロックにおいて列選択を実行できるので、データ入出
力動作を高速化することができる。
タウェイ数の異なるメモリブロック間の選択が必要な場
合において、メモリブロックの選択に先立って各メモリ
ブロックにおいて列選択を実行できるので、データ入出
力動作を高速化することができる。
【０２８１】請求項１８記載の半導体記憶装置は、各セ
ンスアンプブロックにおいてビット線を各行ブロックに
対応する領域ごとに分割した上で、選択された行ブロッ
クとセンスアンプ回路との間でデータ伝達を実行するの
に必要な領域においてのみビット線を駆動するので、低
消費電力化を図ることができる。
ンスアンプブロックにおいてビット線を各行ブロックに
対応する領域ごとに分割した上で、選択された行ブロッ
クとセンスアンプ回路との間でデータ伝達を実行するの
に必要な領域においてのみビット線を駆動するので、低
消費電力化を図ることができる。
【０２８２】請求項１９および２０記載の半導体記憶装
置は、請求項１８記載の半導体記憶装置が奏する効果に
加えて、各メモリセルが複数ポートを有する場合におい
て、ビット線に生じるノイズの低減を図ることができ
る。
置は、請求項１８記載の半導体記憶装置が奏する効果に
加えて、各メモリセルが複数ポートを有する場合におい
て、ビット線に生じるノイズの低減を図ることができ
る。
【図１】 本発明の実施の形態に従う半導体記憶装置１
の全体構成を説明するための概略メモリブロック図であ
る。
の全体構成を説明するための概略メモリブロック図であ
る。
【図２】 メモリセルアレイ４０の構成を詳細に説明す
るための図である。
るための図である。
【図３】 列選択ゲート７０の構成を説明するための回
路図である。
路図である。
【図４】 列選択信号を生成するコラムデコーダの構成
を説明する回路図である。
を説明する回路図である。
【図５】 メモリセルアレイ４０における実施の形態１
に従うグローバルデータＩ／Ｏ線対の配置を説明する概
念図である。
に従うグローバルデータＩ／Ｏ線対の配置を説明する概
念図である。
【図６】 実施の形態１に従う半導体記憶装置１の全体
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図７】 実施の形態１に従うメモリセルアレイ４０に
おけるリードコマンド時の動作を説明する第１のタイミ
ングチャートである。
おけるリードコマンド時の動作を説明する第１のタイミ
ングチャートである。
【図８】 実施の形態１に従うメモリセルアレイ４０に
おけるリードコマンド時の動作を説明する第２のタイミ
ングチャートである。
おけるリードコマンド時の動作を説明する第２のタイミ
ングチャートである。
【図９】 実施の形態２に従うメモリセルアレイ４０に
おけるリードコマンド時の動作を説明する第１のタイミ
ングチャートである。
おけるリードコマンド時の動作を説明する第１のタイミ
ングチャートである。
【図１０】 実施の形態２に従うメモリセルアレイ４０
におけるリードコマンド時の動作を説明する第２のタイ
ミングチャートである。
におけるリードコマンド時の動作を説明する第２のタイ
ミングチャートである。
【図１１】 実施の形態２の変形例１に従うメモリセル
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
【図１２】 実施の形態２の変形例２に従うメモリセル
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
【図１３】 実施の形態２の変形例３に従うメモリセル
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
アレイ４０の構成およびグローバルデータＩ／Ｏ線対の
配置を説明する概念図である。
【図１４】 実施の形態３に従う列選択ゲート７１の構
成を示す回路図である。
成を示す回路図である。
【図１５】 データ読出時およびデータ書込時における
列選択信号を独立に生成するコラムデコーダの構成を示
す回路図である。
列選択信号を独立に生成するコラムデコーダの構成を示
す回路図である。
【図１６】 実施の形態３に従うメモリセルアレイ４０
の構成およびグローバルデータＩ／Ｏ線対の配置を説明
する概念図である。
の構成およびグローバルデータＩ／Ｏ線対の配置を説明
する概念図である。
【図１７】 実施の形態３の変形例に従うメモリセルア
レイ４０の構成およびグローバルデータＩ／Ｏ線対の配
置を説明する概念図である。
レイ４０の構成およびグローバルデータＩ／Ｏ線対の配
置を説明する概念図である。
【図１８】 本発明の実施の形態４に従うグローバルデ
ータＩ／Ｏ線対の配置例を説明する図である。
ータＩ／Ｏ線対の配置例を説明する図である。
【図１９】 実施の形態４の変形例に従うデータ線およ
び信号配線の配置の一例を説明する図である。
び信号配線の配置の一例を説明する図である。
【図２０】 実施の形態４の変形例に従うデータ線およ
び信号配線の配置の他の例を示す図である。
び信号配線の配置の他の例を示す図である。
【図２１】 実施の形態５に従うデータ線の交差配置を
説明する図である。
説明する図である。
【図２２】 実施の形態５の変形例に従うデータ線の交
差配置について説明する図である。
差配置について説明する図である。
【図２３】 実施の形態６に従うメモリセルアレイ４０
の構成およびグローバルデータＩ／Ｏ線対の配置を示す
図である。
の構成およびグローバルデータＩ／Ｏ線対の配置を示す
図である。
【図２４】 本発明の実施の形態６の変形例に従うメモ
リセルアレイ４０の構成およびグローバルデータＩ／Ｏ
線対の配置を説明する図である。
リセルアレイ４０の構成およびグローバルデータＩ／Ｏ
線対の配置を説明する図である。
【図２５】 実施の形態７に従うメモリセルアレイ４０
の構成およびグローバルデータＩ／Ｏ線対の配置を示す
図である。
の構成およびグローバルデータＩ／Ｏ線対の配置を示す
図である。
【図２６】 リードデータリピート回路１１２の構成を
示す回路図である。
示す回路図である。
【図２７】 ライトデータリピート回路１１４の構成を
示す回路図である。
示す回路図である。
【図２８】 実施の形態８に従うセンスアンプブロック
４４の構成を説明する概念図である。
４４の構成を説明する概念図である。
【図２９】 ２ポートメモリセルの構成を示す回路図で
ある。
ある。
【図３０】 実施の形態９に従うビット線対の交差配置
を説明する図である。
を説明する図である。
３０ デコード回路、４０ メモリセルアレイ、４１，
４２ メモリブロック、４４ センスアンプブロック、
５０ データ入出力回路、７０，７１ 列選択ゲート、
１１０ リピータ回路、ＳＷＩ，ＳＷＪ，ＳＷＫ，ＳＷ
Ｌ スイッチ群、ＣＳＩ，ＣＳＪ，ＣＳＫ，ＣＳＬ ス
イッチ群制御信号。
４２ メモリブロック、４４ センスアンプブロック、
５０ データ入出力回路、７０，７１ 列選択ゲート、
１１０ リピータ回路、ＳＷＩ，ＳＷＪ，ＳＷＫ，ＳＷ
Ｌ スイッチ群、ＣＳＩ，ＣＳＪ，ＣＳＫ，ＣＳＬ ス
イッチ群制御信号。
Claims (20)
- 【請求項１】 アドレス信号に応じてデータ入出力を行
なう半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは行方向に沿って複数のメモリブ
ロックに分割され、 前記複数のメモリブロックのうちのいずれか１個は、前
記アドレス信号に応じて選択されて前記データ入出力の
対象となり、 前記複数のメモリブロックのうちの１個と列方向に隣接
して配置され、前記メモリセルアレイとの間で前記デー
タの読出および書込を実行するデータ入出力回路と、 前記列方向に沿って前記複数のメモリブロックに共通に
設けられ、前記メモリセルアレイとの間で入出力される
データを伝達するための複数のデータ入出力線と、 各前記データ入出力線ごとに隣接する前記メモリブロッ
ク間に配置され、前記アドレス信号に応じて対応する前
記データ入出力線を分割／接続する複数のデータ線接続
回路と、 前記複数のメモリブロックに対応してそれぞれ設けら
れ、前記複数のデータ入出力線のそれぞれとの間でデー
タ授受を行なう前記メモリセルを前記アドレス信号に応
じて選択するための行選択および列選択を実行する複数
のデコード回路と、 各前記デコード回路に対して前記行選択および列選択の
実行タイミングを指示するとともに、前記アドレス信号
に応じて各前記データ線接続回路のオン／オフを制御し
て前記分割／接続を指示する制御回路とをさらに備え、 前記制御回路は、前記複数のメモリブロックの選択が確
定する前においては、各データ線接続回路をオフ状態と
した上で、前記複数のメモリブロックのうちの少なくと
も１個において前記列選択を実行し、前記複数のメモリ
ブロックの選択が確定した後においては、選択された前
記メモリブロックにおいて前記列選択が未実行であると
きに前記列選択を実行するとともに、前記選択された前
記メモリブロックと前記データ入出力回路との間でデー
タ伝達が実行できるように各前記データ線接続回路のう
ちの少なくとも１個をオンする半導体記憶装置。 - 【請求項２】 前記制御回路は、前記複数のメモリブロ
ックの選択が確定する前においては、前記複数のメモリ
ブロックのうち前記データ入出力線上における前記デー
タ入出力回路からの距離が最遠の前記メモリブロックに
おいて前記列選択を実行する、請求項１記載の半導体記
憶装置。 - 【請求項３】 前記半導体記憶装置は、第１の状態と第
２の状態との間の遷移を一定周期で繰り返すクロック信
号に応答して同期動作し、 前記アドレス信号は、前記複数のメモリブロックの選択
するためのブロック選択信号と、 前記行選択を実行するための行アドレス信号と、 前記列選択を実行するための列アドレス信号とを含み、 前記行アドレス信号は前記クロック信号の第１の遷移エ
ッジで入力され、 前記ブロック選択信号は、前記第１の遷移エッジより後
の前記クロック信号の第２の遷移エッジで入力され、 前記列アドレス信号は、前記第２の遷移エッジよりも早
いタイミングで入力される請求項２記載の半導体記憶装
置。 - 【請求項４】 各前記複数のデータ入出力線は、互いに
相補のデータを伝達する２本のデータ線を含み、各前記
複数のデータ入出力線は、前記データ線接続回路が配置
される領域のうちの少なくとも１つにおいて、前記複数
のデータ入出力線のうちの他の少なくとも１つと交差す
るように配置される、請求項２記載の半導体記憶装置。 - 【請求項５】 各前記複数のデータ入出力線に対応して
前記列方向に沿って配置される複数の信号伝達線をさら
に備え、 各前記複数のデータ入出力線は、互いに相補のデータを
伝達する２本のデータ線を含み、 前記２本のデータ線は、前記データ線接続回路が配置さ
れる領域のうちの少なくとも１つにおいて、互いに交差
するように配置される、請求項２記載の半導体記憶装
置。 - 【請求項６】 各前記複数のデータ入出力線に対応して
前記列方向に沿って配置される複数の信号伝達線をさら
に備え、 前記複数の信号伝達線は、前記データ線接続回路が配置
される領域のうちの少なくとも１つにおいて、前記複数
のデータ入出力線のうちの対応する１つを横断するよう
に配置される、請求項２記載の半導体記憶装置。 - 【請求項７】 各前記複数のデータ入出力線は、 前記メモリセルアレイへの入力データを伝達する書込デ
ータ線と、前記メモリセルアレイからの出力データを伝
達する読出データ線とを含む、請求項２記載の半導体記
憶装置。 - 【請求項８】 各前記複数のデータ線接続回路は、対応
する前記書込データ線および読出データ線のいずれか一
方のみに対応して設けられる、請求項７記載の半導体記
憶装置。 - 【請求項９】 前記書込データ線および前記読出データ
線は、互いに相補のデータを伝達する２本のデータ線を
含み、各前記書込データ線および前記読出データ線は、
前記データ線接続回路が配置される領域のうちの少なく
とも１つにおいて、お互いに交差するように配置され
る、請求項７記載の半導体記憶装置。 - 【請求項１０】 前記書込データ線および前記読出デー
タ線は、互いに相補のデータを伝達する２本のデータ線
を含み、 各前記書込データ線および前記読出データ線は、前記デ
ータ線接続回路が配置される領域のうちの少なくとも１
つにおいて、隣接する前記書込データ線同士および前記
読出データ線同士の少なくとも一方がお互いに交差する
ように配置される、請求項７記載の半導体記憶装置。 - 【請求項１１】 各前記複数のデータ線接続回路は、 前記データ入出力回路に近い側から遠い側に向かう方向
に、選択された前記メモリブロックへの入力データを増
幅して伝達する第１のリピータ回路と、 前記データ入出力回路に遠い側から近い側に向かう方向
に、選択された前記メモリブロックからの出力データを
増幅して伝達する第２のリピータ回路とを含む、請求項
２記載の半導体記憶装置。 - 【請求項１２】 アドレス信号に応じてデータ入出力を
行なう半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは行方向に沿って複数のメモリブ
ロックに分割され、 前記複数のメモリブロックのうちのいずれか１個は、前
記アドレス信号に応じて選択されて前記データ入出力の
対象となり、 前記複数のメモリブロックのうちの１個と列方向に隣接
して配置され、前記メモリセルアレイとの間で前記デー
タの読出および書込を実行するデータ入出力回路と、 前記列方向に沿って前記複数のメモリブロックに共通に
設けられ、前記メモリセルアレイとの間で入出力される
データを伝達するための複数のデータ入出力線と、 各前記データ入出力線ごとに隣接する前記メモリブロッ
ク間に配置され、前記アドレス信号に応じて対応する前
記データ入出力線を分割／接続する複数のデータ線接続
回路と、 前記複数のメモリブロックに対応してそれぞれ設けら
れ、前記複数のデータ入出力線のそれぞれとの間でデー
タ授受を行なう前記メモリセルを前記アドレス信号に応
じて選択するための行選択および列選択を実行する複数
のデコード回路と、 各前記デコード回路に対して前記行選択および列選択の
実行タイミングを指示するとともに、前記アドレス信号
に応じて各前記データ線接続回路のオン／オフを制御し
て前記分割／接続を指示する制御回路とをさらに備え、 前記制御回路は、選択されたメモリブロックにおける前
記列選択の実行を指示するとともに、前記選択されたメ
モリブロックと前記データ入出力回路との間でデータ伝
達が実行できるように各前記データ線接続回路のうちの
少なくとも１個をオンする半導体記憶装置。 - 【請求項１３】 前記メモリセルアレイは複数のバンク
から構成され、 各前記バンクは、同数の前記メモリブロックを有し、 いずれの前記バンクが選択された場合においても、前記
複数のデータ線接続回路によって複数のメモリブロック
にそれぞれ対応して分割される各前記データ入出力線の
複数のブロックのうち、実際に入出力データを伝達する
前記ブロックの個数は等しくなるように、各前記バンク
と各前記メモリブロックとは対応付けられる、請求項１
２記載の半導体記憶装置。 - 【請求項１４】 前記メモリブロックは、さらに前記列
方向に沿っても分割される、請求項１３記載の半導体記
憶装置。 - 【請求項１５】 前記データ入出力線は、前記バンクご
とに配置され、 前記複数のバンクのうちの一つに対応するデータ入出力
線は、前記複数のバンクのうちの一つに対応する前記メ
モリセルブロックとの間においてのみデータ授受を行な
う、請求項１２記載の半導体記憶装置。 - 【請求項１６】 アドレス信号に応じてデータ入出力を
行なう半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは行方向に沿って第１および第２
のメモリブロックに分割され、 前記第１および第２のメモリブロックのうちのいずれか
１個は、前記アドレス信号に応じて選択されて前記デー
タ入出力の対象となり、 前記第２のメモリブロックと列方向に隣接して配置さ
れ、前記メモリセルアレイとの間で前記データの読出お
よび書込を実行するデータ入出力回路と、 前記第１のメモリブロックに対応して前記列方向に沿っ
てＭ本設けられ、Ｎ本（Ｎ：Ｍより小さい自然数）ごと
の複数のグループに分割される第１のデータ入出力線
と、前記複数のグループに対応してそれぞれ設けられる
複数の中間ノードと、前記第２のメモリブロックに対応
して前記列方向に沿ってＭ本設けられ、Ｎ本（Ｎ：Ｍよ
り小さい自然数）ごとの複数のグループに分割される第
２のデータ入出力線とを備え、前記第２のデータ入出力
線のうちの各前記グループごとの１本は、前記複数の中
間ノードのうちの対応する１つと接続され、 各前記グループごとに、前記第１のメモリブロックのＮ
本の前記データ入出力線と対応する前記中間ノードとの
間に各々設けられる第１のデータ線接続回路と、各前記
グループごとに、前記第２のメモリブロックのＮ本の前
記データ入出力線と前記データ入出力回路との間に各々
設けられる第２のデータ線接続回路と、 前記第１および第２のメモリブロックに対応してそれぞ
れ設けられ、前記複数のデータ入出力線のそれぞれとの
間でデータ授受を行なう前記メモリセルを前記アドレス
信号に応じて選択するための行選択および列選択を実行
する第１および第２のデコード回路と、 各前記デコード回路に対して前記行選択および列選択の
実行タイミングを指示するとともに、前記第１および第
２のデータ線選択回路のオン／オフを制御する制御回路
とをさらに備え、 前記制御回路は、前記メモリブロックの選択が確定する
前においては、各前記第２のデータ線接続回路をオフ状
態とした上で、前記第１のメモリブロックにおいて前記
列選択を実行するとともに各前記グループごとに前記第
１のデータ線接続回路を選択的にオンし、前記複数のメ
モリブロックの選択が確定した後においては、前記第１
のメモリブロックが選択された場合においては、前記中
間ノードと接続される前記第２のデータ入出力線のうち
の１本に対応する前記第２のデータ線接続回路をオン
し、前記第２のメモリブロックが選択された場合におい
ては、各前記第１のデータ線接続回路をオフするととも
に、前記第２のメモリブロックにおいて前記列選択を実
行するとともに、各前記グループごとに前記第２のデー
タ線接続回路を選択的にオンする、半導体記憶装置。 - 【請求項１７】 アドレス信号に応じてデータ入出力を
行なう半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは行方向に沿って第１および第２
のメモリブロックに分割され、 前記第１および第２のメモリブロックのうちのいずれか
１個は、前記アドレス信号に応じて選択されて前記デー
タ入出力の対象となり、 前記第２のメモリブロックと列方向に隣接して配置さ
れ、前記メモリセルアレイとの間で前記データの読出お
よび書込を実行するデータ入出力回路と、 前記第１のメモリブロックに対応して前記列方向に沿っ
てＭ本設けられ、Ｎ本（Ｎ：Ｍより小さい自然数）ごと
の複数のグループに分割される第１のデータ入出力線
と、前記複数のグループに対応してそれぞれ設けられる
複数の中間ノードと、前記第２のメモリブロックに対応
して前記列方向に沿ってＭ本設けられ、Ｎ本（Ｎ：Ｍよ
り小さい自然数）ごとの複数のグループに分割される第
２のデータ入出力線とを備え、前記第２のデータ入出力
線のうちの各前記グループごとの１本は、前記複数の中
間ノードのうちの対応する１つと接続されるとともに、
前記第２のメモリブロックとは非接続であり、 各前記グループごとに、前記第１のメモリブロックのＮ
本の前記データ入出力線と対応する前記中間ノードとの
間に各々設けられる第１のデータ線接続回路と、各前記
グループごとに、前記第２のメモリブロックのＮ本の前
記データ入出力線と前記データ入出力回路との間に各々
設けられる第２のデータ線接続回路と、 前記第１および第２のメモリブロックに対応してそれぞ
れ設けられ、前記複数のデータ入出力線のそれぞれとの
間でデータ授受を行なう前記メモリセルを前記アドレス
信号に応じて選択するための行選択および列選択を実行
する第１および第２のデコード回路と、 各前記デコード回路に対して前記行選択および列選択の
実行タイミングを指示するとともに、前記第１および第
２のデータ線選択回路のオン／オフを制御する制御回路
とをさらに備え、 前記制御回路は、前記メモリブロックの選択が確定する
前において、前記第１および第２のメモリブロックの両
方において前記列選択を実行するとともに、各前記グル
ープごとに前記第１のデータ線接続回路を選択的にオン
し、前記メモリブロックの選択が確定した後において
は、各前記グループごとに前記第２のデータ線接続回路
を選択的にオンする、半導体記憶装置。 - 【請求項１８】 アドレス信号に応じてデータ入出力を
行なう半導体記憶装置であって、 行列状に配置された複数のメモリセルを有するメモリセ
ルアレイを備え、 前記メモリセルアレイは行方向に沿って複数のセンスア
ンプブロックに分割され、 各センスアンプブロックは、行方向に沿って複数の行ブ
ロックに分割され、 前記複数の行ブロックのうちのいずれか１個は、前記ア
ドレス信号に応じて選択されて前記データ入出力の対象
となり、 前記列方向に沿って前記複数の行ブロックに共通に設け
られ、前記メモリセルとの間で入出力されるデータを伝
達するための複数のビット線と、 前記行ブロックのうちの１個と列方向に隣接して配置さ
れ、前記ビット線上のデータを増幅するためのセンスア
ンプ回路と、 各前記ビット線ごとに隣接する前記行ブロック間に配置
され、前記アドレス信号に応じて対応する前記ビット線
を分割／接続する複数のビット線接続回路と、 前記複数の行ブロックに対応してそれぞれ設けられ、前
記複数のビット線のそれぞれとの間でデータ授受を行な
う前記メモリセルを前記アドレス信号に応じて選択する
ための行選択および列選択を実行する複数のデコード回
路と、 選択された行ブロックにおける前記列選択の実行を指示
するとともに、前記選択された行ブロックから前記セン
スアンプ回路に対してデータ伝達が実行できるように各
前記ビット線接続回路のうちの少なくとも１個をオンす
る半導体記憶装置。 - 【請求項１９】 各前記メモリセルは、Ｋ個（Ｋ：２以
上の自然数）のポートを有し、 前記複数のビット線は、前記メモリセルの各列ごとにＫ
本設けられ、 各前記複数のビット線は、前記ビット線接続回路が配置
される領域のうちの少なくとも１つにおいて、同一の前
記メモリセル列に対応して設けられるビット線のうちの
他の少なくとも１本と交差するように配置される、請求
項１８記載の半導体記憶装置。 - 【請求項２０】 各前記メモリセルは、Ｋ個（Ｋ：２以
上の自然数）のポートを有し、 前記複数のビット線は、前記メモリセルの各列ごとにＫ
組設けられ、 各前記複数のビット線は、前記ビット線接続回路が配置
される領域のうちの少なくとも１つにおいて、隣接する
前記メモリセル列に対応して設けられるビット線のうち
の他の少なくとも１本と交差するように配置される、請
求項１８記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058851A JP2001250385A (ja) | 2000-03-03 | 2000-03-03 | 半導体記憶装置 |
| US09/779,842 US6421294B2 (en) | 2000-03-03 | 2001-02-09 | Semiconductor memory device having large data I/O width and capable of speeding up data input/output and reducing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058851A JP2001250385A (ja) | 2000-03-03 | 2000-03-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250385A true JP2001250385A (ja) | 2001-09-14 |
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ID=18579385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000058851A Withdrawn JP2001250385A (ja) | 2000-03-03 | 2000-03-03 | 半導体記憶装置 |
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| JP (1) | JP2001250385A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |