JP4456995B2

JP4456995B2 - 半導体記憶装置

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Publication number: JP4456995B2
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Inventors: 秀雄穐吉
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Description

この発明は、半導体記憶装置に関し、特にリピータ回路を備えたスタティックランダムアクセスメモリ（以下、ＳＲＡＭとする）等の半導体記憶装置に関する。

近年、半導体チップに搭載されるＳＲＡＭマクロの容量が増大し、それに伴ってデコーダ線、ビット線および書き込みや読み出しの信号線が長くなっている。信号線が長くなると、信号の伝播速度が遅くなり、また消費電力が増えてしまう。そこで、セルアレイを複数のブロックに分割し、種々の前記信号線を分割して、その間にリピータ回路を挿入することによって、信号の伝播速度の低下を防いでいる。

たとえば、従来の半導体記憶装置としては、セルアレイを複数のブロックに分割した構成の半導体記憶装置が開示されている。この半導体記憶装置は、複数のメモリブロックと、複数のメモリブロックに夫々対応して設けられる複数のデータバスと、複数のメモリブロックに夫々対応して設けられデータバスのデータを中継することで複数のデータバスを直列に接続する複数のバッファ回路と、複数のメモリブロックに夫々対応する複数のブロック選択信号を出力し１つのブロック選択信号をアサートすることで１つのメモリブロックを選択活性化するブロック活性化回路と、複数のメモリブロックに夫々対応して設けられ、対応するブロック選択信号がアサートされる場合或いはデータバス上流方向にある隣のメモリブロックにおいてバッファ回路が活性化される場合に、対応するバッファ回路を活性化させるバッファ制御回路を含む構成とされている（たとえば、特許文献１参照。）。

また、内部データバスを複数個に分割し、分割されたバス間を、互いに容量的に分離しかつこれらのバス間の相互の信号伝達を可能とする多方向情報伝達手段で結合する構成の半導体記憶装置も開示されている（たとえば、特許文献２参照。）。

さらに、各々が行列状に配列される複数のメモリセルを有する複数のメモリマット、アドレス信号を含む外部信号にしたがって、複数のメモリマットに共通に、内部アドレス信号および内部制御信号を発生するためのマスタ制御回路、各メモリマットに対して設けられ、マスタ制御回路からの内部アドレス信号および内部制御信号にしたがって、対応のメモリマットのメモリセルへのアクセス動作を制御するための複数のローカル制御回路、およびマスタ制御回路と各ローカル制御回路との間に設けられ、マスタ制御回路からの信号をバッファ処理して各ローカル制御回路へ伝達するバッファ手段を備える構成の半導体記憶装置も開示されている（たとえば、特許文献３参照。）。

上述した従来例のようにセルアレイが複数のブロックに分割されており、かつリピータ回路を有する従来の半導体記憶装置において説明する。図１２は、そのような従来の半導体記憶装置において、セルアレイが２個のブロックに分割された構成の要部を示すブロック図である。図１２に示すように、セルアレイは、第１のブロック１と第２のブロック２に分割されている。また、ｎ本（図１２では、代表して２本だけ示されている）の制御信号線３ａ，４ａ、第１のブロック１を選択するための第１のブロック選択信号線５ａ、および第２のブロック２を選択するための第２のブロック選択信号線６ａの合計［ｎ＋２］本の信号線が設けられている。

ｎ本の制御信号線３ａ，４ａは、ワード選択信号、コラム選択信号、読み出し制御信号および書き込み制御信号などの伝播に供される。第１のブロック選択信号線５ａおよび第２のブロック選択信号線６ａは、それぞれ第１のブロック１を選択するための信号（以下、第１のブロック選択信号とする）および第２のブロック２を選択するための信号（以下、第２のブロック選択信号とする）の伝播に供される。

ｎ本の制御信号線３ａ，４ａ、第１のブロック選択信号線５ａおよび第２のブロック選択信号線６ａは、それぞれ直列に接続された一対のインバータ７，８を介して、第１のブロック１に接続される部分（以下、第１の配線部とする）３ａ，４ａ，５ａ，６ａと、第２のブロック２に接続される部分（以下、第２の配線部とする）３ｂ，４ｂ，５ｂ，６ｂに分割されている。そして、これら［ｎ＋２］対のインバータ７，８は、リピータ回路９を構成している。

図１２に示した構成では、第１のブロック選択信号５ａがアサートされた状態のときに第１のブロック１が選択される。通常は、このときには第２のブロック選択信号６ａ，６ｂがネゲートされた状態、すなわち第２のブロック２は選択されていない状態である。この状態で、制御信号線３ａ，３ｂ，４ａ，４ｂの第１の配線部３ａ，４ａを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化すると、その電位変化はインバータ７，８を介して第２の配線部３ｂ，４ｂにも出力されるので、第２の配線部３ｂ，４ｂを伝播する各制御信号の電位も変化してしまう。ただし、第２のブロック選択信号６ｂがネゲートされた状態であるので、第２のブロック２は動作しない。

表１に、第１のブロック選択信号線５ａ，５ｂの第１の配線部５ａおよび第２の配線部５ｂにおけるブロック選択信号（表１に、Ｓ１と記す）、第２のブロック選択信号線６ａ，６ｂの第１の配線部６ａおよび第２の配線部６ｂにおけるブロック選択信号（表１に、Ｓ２と記す）、制御信号線３ａ，３ｂ，４ａ，４ｂの第１の配線部３ａ，４ａにおける制御信号（表１に、Ｃ１と記す）、並びに制御信号線３ａ，３ｂ，４ａ，４ｂの第２の配線部３ｂ，４ｂにおける制御信号（表１に、Ｃ２と記す）の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。ただし、各ブロック選択信号および各制御信号は、論理的に「Ｈ」（Ｈｉｇｈレベル）であるときにアクティブであるとする。表１において、「Ｘ」は不定であることを表す（他の表においても同じ）。

特開２００４−７９０７７号公報特開昭５８−１９９４９０号公報特開平１０−２６９７６５号公報

しかしながら、上述したリピータ回路９を有する従来の半導体記憶装置では、第１のブロック１が選択され、第２のブロック２は選択されていないにもかかわらず、各制御信号線３ａ，３ｂ，４ａ，４ｂを伝播する制御信号が第２のブロック２に伝達されてしまう。このため、各制御信号線３ａ，３ｂ，４ａ，４ｂは、第１の配線部３ａ，４ａと第２の配線部３ｂ，４ｂに分割されていても、その全長にわたって駆動されることになる。

したがって、各制御信号線３ａ，３ｂ，４ａ，４ｂの容量が、リピータ回路９を設けない場合と同じになってしまい、消費電力を減らすことができない。つまり、従来のリピータ回路９では、制御信号線３ａ，３ｂ，４ａ，４ｂを分割してリピータ回路９を挿入しても、消費電力の低減効果をほとんど得られないという問題があった。

この発明は、上述した従来技術による問題点を解消するため、簡単な回路構成により消費電力の低減化を図ることができる半導体記憶装置を提供することを目的とする。

上述した課題を解決するため、本発明にかかる半導体記憶装置は、セルアレイを複数のブロックに分割し、制御信号の伝播に供される信号線をブロックに対応させて複数の配線部に分割し、その配線部間に、制御信号を中継するリピータ回路を挿入した構成である。そして、リピータ回路は、そのリピータ回路よりも制御信号の出力元に近い配線部を介して制御信号を受け取るブロックが選択された状態のとき、またはそのリピータ回路よりも制御信号の出力元から遠い配線部を介して制御信号を受け取るブロックが選択されていない状態のときに、制御信号の中継を行わない。つまり、リピータ回路は、入力された制御信号を出力しない。

この発明によれば、選択されたブロックへ制御信号が伝播する際、制御信号は、選択されたブロックに対応するリピータ回路よりも制御信号の出力元に近い配線部のみを伝播し、そのリピータ回路よりも制御信号の出力元から遠い配線部には出力されない。したがって、制御信号の出力元から最も遠いブロック以外のブロックが選択されたときには、駆動される制御信号線の容量が減るので、消費電力が低減する。

たとえば、セルアレイを２個のブロックに分割した場合、制御信号の出力元に近いブロックが選択されているときには、制御信号の伝播に消費される電力は、最大で従来の消費電力の１／２に削減される。制御信号の出力元から遠いブロックが選択されているときの消費電力は、従来と同じである。

したがって、制御信号の出力元に近いブロックが選択される確率と、制御信号の出力元から遠いブロックが選択される確率をそれぞれ１／２とすると、最大で従来の消費電力の１／４を削減することができる。ブロック数が増えると、理論的には、最大で従来の消費電力の１／２近くまで削減することができる。

この発明にかかる半導体記憶装置によれば、選択されたブロックよりも遠いブロックにはリピータ回路により制御信号線が伝達されない構成とされているため、簡単な回路構成により消費電力の低減化を図ることができるという効果を奏する。

以下に図面を参照して、この発明にかかる半導体記憶装置の好適な実施の形態を詳細に説明する。なお、以下の説明および図面においては、同一の構成には同一の符号を付して説明を省略する。

（実施の形態１）
まず、この発明の実施の形態１にかかる半導体記憶装置の全体構成について説明する。図１は、この発明の実施の形態１にかかる半導体記憶装置の全体構成を示すブロック図である。

図１に示すように、半導体記憶装置は、第１のブロック１１、第２のブロック１２、制御回路１５、Ｉ／Ｏ回路（データの入出力回路）１６、第１のブロック１１に対応する第１のデコーダ１７、第２のブロック２に対応する第２のデコーダ１８、第１のデコーダ１７と第２のデコーダ１８の間に挿入されたリピータ回路２１、および第１のブロック１と第２のブロック２の間に挿入されたリピータ回路２２を備えている。

第１のブロック１１および第２のブロック１２は、分割されたセルアレイ、センスアンプおよびライトアンプを有する。制御回路１５は、外部から供給されたアドレス信号に含まれるブロック選択信号Ｓ_Bを出力する。制御回路１５から出力されたブロック選択信号Ｓ_Bは、第１のデコーダ１７およびリピータ回路２１を介して第２のデコーダ１８まで送られる。また、制御回路１５は、ワード選択信号、コラム選択信号、読み出し制御信号および書き込み制御信号等の制御信号Ｃ_Aを出力する。

また、制御回路１５から出力された制御信号Ｃ_Aは、ブロック選択信号Ｓ_Bによるブロックの選択状況に応じて、第１のデコーダ１７から第１のブロック１１へ、または第１のデコーダ１７およびリピータ回路２１を介して第２のデコーダ１８へ送られ、第２のデコーダ１８から第２のブロック１２へ、それぞれブロック用制御信号Ｃ_A、Ｃ_Bとして送られる。デコーダ間のリピータ回路２１は、リピータ制御信号Ｃ_Rを生成し、そのリピータ制御信号Ｃ_Rに基づいて、第１のデコーダ１７を経由して送られてきた制御信号Ｃ_Aを第２のデコーダ１８へ出力するのを許可したり、禁止したりする。

デコーダ間のリピータ回路２１で生成されたリピータ制御信号Ｃ_Rは、書き込みデータＤ_WRと読み出しデータＤ_RDの中継をおこなうブロック間のリピータ回路２２に送られる。ブロック間のリピータ回路２２では、リピータ制御信号Ｃ_Rに基づいて、第１のブロック１１を経由して送られてきた書き込みデータＤ_WRを第２のデコーダ１８へ出力するのを許可したり、禁止したりする。また、制御回路１５は、Ｉ／Ｏ回路１６へＩ／Ｏ制御信号Ｃ_IOを出力する。

つぎに、第１のデコーダ１７および第２のデコーダ１８の構成について説明する。第１のデコーダ１７と第２のデコーダ１８は同じ構成であるので、ここでは、第１のデコーダ１７について説明する。図２は、第１のデコーダ１７の構成を示す回路図である。図２において、第１のデコーダ１７に入力された４本の制御信号のワード選択信号線４２、コラム選択信号４３、読み出し制御信号４４及び書き込み制御信号４５はそれぞれナンドゲート５１、５３、５５、５７の一方の入力に接続され、ナンドゲート５１、５３、５５、５７の他方の入力にはブロック選択信号が入力されている。ナンドゲート５１の出力にはインバータ５２を備えている。

したがって、ブロック選択信号がアサートされて第１のブロック１１が選択された状態で、ワード選択信号４２がアサートされると、インバータ５２から第１のブロック１１に供給されるワード選択信号４２ａがアサートされる。また、コラム選択信号、読み出し制御信号および書き込み制御信号についても同様であり、ブロック選択信号がアサートされた状態でそれらの信号がアサートされると、それぞれインバータ５４，５６，５８から第１のブロック１１に供給されるコラム選択信号４３ａ、読み出し制御信号４４ａおよび書き込み制御信号４５ａがアサートされる。

つぎに、第１のブロック１１および第２のブロック１２の構成について説明する。第１のブロック１１と第２のブロック１２は同じ構成であるので、ここでは、第１のブロック１１について説明する。図３は、第１のブロック１１の構成を示す回路図である。

図３において、第１のブロック１１は、マトリクス状に配置された複数（図では、２個示されている）のメモリセル６１，６２と、コラムごとに設けられたコラムスイッチ６３，６４と、複数のメモリセル６１，６２に対して共通のセンスアンプ６５およびライトアンプ６６を備えている。

図３には２列のコラムが示されているが、各コラムに配列されたメモリセル６１，６２（図では、１個ずつ示されている）は、一対のビット線４６，４７を介して、それぞれコラムスイッチ６３，６４に接続されている。一対のビット線４６，４７は、一対のデータバス線４８，４９に接続されている。データバス線４８，４９には、センスアンプ６５およびライトアンプ６６が接続されている。また、センスアンプ６５は、読み出しデータ線６７に接続されている。ライトアンプ６６は、書き込みデータ線６８に接続されている。

また、図３には１列のロウが示されているが、各ロウにはそれぞれワード選択信号線４２ａが接続されている。また、コラムスイッチ６３，６４にはコラム選択信号線４３ａが接続されている。センスアンプ６５およびライトアンプ６６には、それぞれ読み出し制御信号線４４ａおよび書き込み制御信号線４５ａが接続されている。したがって、複数存在するロウのうち、ワード選択信号がアサートされたロウが選択される。

また、コラム選択信号、読み出し制御信号および書き込み制御信号がアサートされると、それぞれコラムスイッチ６３，６４、センスアンプ６５およびライトアンプ６６が駆動される。換言すれば、ブロック選択信号４１がネゲートされている場合には、ワード選択信号４２ａ、コラム選択信号４３ａ、読み出し制御信号４４ａおよび書き込み制御信号４５ａのいずれもネゲートされた状態となるので、第１のブロック１１は動作しない。

つぎに、上述した実施の形態１にかかる半導体記憶装置の構成の要部について説明する。図４は、実施の形態１にかかる半導体記憶装置の構成の要部を示すブロック図である。ここでは、Ｈアクティブを例にして説明する。図４において、セルアレイは、第１のブロック１１と第２のブロック１２に分割されている。

また、ｎ本（図４では、代表して２本だけ示されている）の制御信号線７１ａ（７１ｂ），７２ａ（７２ｂ）、第１のブロック１１を選択するための第１のブロック選択信号線７３ａ（７３ｂ）、および第２のブロック１２を選択するための第２のブロック選択信号線７４ａ（７４ｂ）の合計［ｎ＋２］本の信号線が設けられている。

ｎ本の制御信号線７１ａ（７１ｂ），７２ａ（７２ｂ）は、ワード選択信号、コラム選択信号、読み出し制御信号および書き込み制御信号などの伝播に供される。第１のブロック選択信号線７３ａ，７３ｂおよび第２のブロック選択信号線７４ａ，７４ｂは、それぞれ第１のブロック選択信号および第２のブロック選択信号の伝播に供される。

ｎ本の制御信号線７１ａ（７１ｂ），７２ａ（７２ｂ）、第１のブロック選択信号線７３ａ（７３ｂ）および第２のブロック選択信号線７４ａ（７４ｂ）は、それぞれ第１のブロック１１に接続される第１の配線部７１ａ，７２ａ，７３ａ，７４ａと、第２のブロック１２に接続される第２の配線部７１ｂ，７２ｂ，７３ｂ，７４ｂに分割されている。

制御信号線７１ａ，７２ａは、それぞれナンドゲート８５，８７の一方の入力端子に接続されている。ナンドゲート８５，８７の他方の入力には、第１のブロック選択信号線７３ａの反転信号が入力されている。このため、第１のブロック選択信号７３ａがアサートされた状態のときに第２のブロック１２の制御信号７１ｂ，７２ｂの電位は変化しない。

ナンドゲート８５，８７およびインバータ８１，８２，８３，８４，８６，８８は、リピータ回路２１（図１を参照。）を構成している。なお、もう一つのリピータ回路２２については、図示は省略するが、図４に示したリピータ回路２１と同様の構成となっている。すなわち、制御信号線７１ａ，７１ｂと同様に、複数の書き込みデータ線６８（図３を参照。）のそれぞれが第１の配線部と第２の配線部に分割され、その間にナンドゲート８５およびインバータ８６の直列接続体が挿入されている。そして、そのナンドゲート８５に書き込みデータ信号と第１のブロック選択信号が入力される。

図４に示した構成では、第１のブロック選択信号がアサートされた状態のときに第１のブロック１１が選択される。この状態のときに、制御信号線の第１の配線部７１ａ，７２ａを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、第２の配線部７１ｂ，７２ｂの電位は変化しない。

したがって、制御信号線の容量が第２の配線部７１ｂ，７２ｂの容量分だけ減少するので、第２の配線部７１ｂ，７２ｂを駆動するための電力を消費しないで済む。また、第２のブロック選択信号がネゲートされた状態であるので、第２のブロック１２は動作しない。

表２に、図４に示した構成において、第１のブロック選択信号、第２のブロック選択信号線および各制御信号の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。ただし、第１のブロック選択信号線７３ａ，７３ｂの第１の配線部７３ａおよび第２の配線部７３ｂにおけるブロック選択信号をＳ１とし、第２のブロック選択信号線７４ａ，７４ｂの第１の配線部７４ａおよび第２の配線部７４ｂにおけるブロック選択信号をＳ２とする。

また、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂの第１の配線部７１ａ，７２ａにおける制御信号をＣ１とし、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂの第２の配線部７１ｂ，７２ｂにおける制御信号をＣ２とする。

（実施の形態２）
つぎに、この発明の実施の形態２にかかる半導体記憶装置について説明する。図５は、実施の形態２の半導体記憶装置の構成の要部を示すブロック図である。ここでは、Ｈアクティブを例にして説明する。実施の形態１は、第１のブロック１１が選択された状態のときに、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂの第１の配線部７１ａ，７２ａを伝播する各制御信号が第２の配線部７１ｂ，７２ｂに出力されるのを禁止している。

それに対して、実施の形態２は、第２のブロック１２が選択されていない状態のときに、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂの第１の配線部７１ａ，７２ａを伝播する各制御信号が第２の配線部７１ｂ，７２ｂに出力されるのを禁止する。

半導体記憶装置の全体構成、デコーダの構成および各ブロック１１，１２の構成は、実施の形態１と同様である。以下、実施の形態１と異なる点についてのみ説明する。図５において、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂにそれぞれ挿入されたナンドゲート８５，８７において、それらの一方の入力端子には、それぞれ第１の配線部７１ａ，７２ａが接続されている。各ナンドゲート８５，８７のもう一方の入力端子には、第２のブロック選択信号線７４ａ，７４ｂの第１の配線部７４ａが接続されている。

図５に示した構成では、第２のブロック選択信号がネゲートされた状態、すなわち第２のブロック１２が選択されていない状態のときに、制御信号線の第１の配線部７１ａ，７２ａを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、第２の配線部７１ｂ，７２ｂの電位は変化しない。したがって、実施の形態１と同様に、第２の配線部７１ｂ，７２ｂを駆動するための電力を消費しないで済む。また、第２のブロック選択信号がネゲートされた状態であるので、第２のブロック１２は動作しない。

表３に、図５に示した構成において、第１のブロック選択信号線７３ａ，７３ｂの第１の配線部７３ａおよび第２の配線部７３ｂにおけるブロック選択信号Ｓ１、第２のブロック選択信号線７４ａ，７４ｂの第１の配線部７４ａおよび第２の配線部７４ｂにおけるブロック選択信号Ｓ２、制御信号線の第１の配線部７１ａ，７２ａにおける制御信号Ｃ１、並びに制御信号線の第２の配線部７１ｂ，７２ｂにおける制御信号Ｃ２の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。

（実施の形態３）
つぎに、この発明の実施の形態３にかかる半導体記憶装置について説明する。図６は、実施の形態３の半導体記憶装置の全体構成を示すブロック図である。実施の形態１は、セルアレイを２個のブロック１１，１２に分割しているが、実施の形態３は、セルアレイを４個のブロック１１，１２，１３，１４に分割する。以下、実施の形態１と異なる点についてのみ説明する。

図６において、実施の形態１の構成に加えて、第３のブロック１３、第４のブロック１４、第３のブロック１３に対応する第３のデコーダ１９、および第４のブロック１４に対応する第４のデコーダ２０が設けられている。

また、第２のデコーダ１８と第３のデコーダ１９の間に挿入されたリピータ回路２３、第２のブロック１２と第３のブロック１３の間に挿入されたリピータ回路２４、第３のデコーダ１９と第４のデコーダ２０の間に挿入されたリピータ回路２５、および第３のブロック１３と第４のブロック１４の間に挿入されたリピータ回路２６が設けられている。第３のブロック１３および第４のブロック１４の構成は、図３に示した第１のブロック１１の構成と同じである。また、第３のデコーダ１９および第４のデコーダ２０の構成は、図２に示した第１のデコーダ１７の構成と同じである。

制御回路１５から出力されたブロック選択信号Ｓ_Bは、第４のデコーダ２０まで送られる。制御回路１５から出力された制御信号Ｃ_Aは、ブロック選択信号Ｓ_Bによるブロックの選択状況に応じて、第１のデコーダ１７、第２のデコーダ１８、第３のデコーダ１９および第４のデコーダ２０のいずれかまで送られる。デコーダ間のリピータ回路２３，２５は、実施の形態１のデコーダ間のリピータ回路２１と同様に、制御信号Ｃ_Aの出力を許可したり、禁止したりする。また、ブロック間のリピータ回路２４，２６は、実施の形態１のブロック間のリピータ回路２２と同様に、書き込みデータＤ_WRの出力を許可したり、禁止したりする。

つぎに、実施の形態３にかかる半導体記憶装置の構成の要部について説明する。図７は、実施の形態３の半導体記憶装置の構成の要部を示すブロック図である。ここでは、Ｈアクティブを例にして説明する。図７において、第３のブロック１３を選択するための第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄと、第４のブロック１４を選択するための第４のブロック選択信号線７６ａ，７６ｂ，７６ｃ，７６ｄが設けられているので、合計［ｎ＋４］本の信号線が設けられている。

ｎ本の制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄ、第１のブロック選択信号線７３ａ，７３ｂ，７３ｃ，７３ｄおよび第２のブロック選択信号線７４ａ，７４ｂ，７４ｃ，７４ｄは、それぞれ第３のブロック１３に接続される第３の配線部７１ｃ，７２ｃ，７３ｃ，７４ｃと第４のブロック１４に接続される第４の配線部７１ｄ，７２ｄ，７３ｄ，７４ｄにさらに分割されている。

また、第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄは、第１のブロック１１に接続される第１の配線部７５ａ、第２のブロック１２に接続される第２の配線部７５ｂ、第３のブロック１３に接続される第３の配線部７５ｃおよび第４のブロック１４に接続される第４の配線部７５ｄに分割されている。同様に、第４のブロック選択信号線７６ａ，７６ｂ，７６ｃ，７６ｄは、第１の配線部７６ａ、第２の配線部７６ｂ、第３の配線部７６ｃおよび第４の配線部７６ｄに分割されている。

第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄにおいて、第１の配線部７５ａは、制御回路１５（図１を参照。）と一段目のインバータ８９の入力端子に接続されている。一段目のインバータ８９の出力端子は、二段目のインバータ９０の入力端子に接続されている。二段目のインバータ９０の出力端子は、第２の配線部７５ｂに接続されている。同様に、第４のブロック選択信号線７６ａ，７６ｂ，７６ｃ，７６ｄにおいて、第１の配線部７６ａは、制御回路１５（図１を参照。）と一段目のインバータ９１の入力端子に接続されている。

一段目のインバータ９１の出力端子は、二段目のインバータ９２の入力端子に接続されている。二段目のインバータ９２の出力端子は、第２の配線部７６ｂに接続されている。これらインバータ８９，９０，９１，９２は、ナンドゲート８５，８７およびインバータ８１，８２，８３，８４，８６，８８とともに、第１のデコーダ１７と第２のデコーダ１８との間のリピータ回路２１を構成している。

第２のデコーダ１８と第３のデコーダ１９との間のリピータ回路２３、および第３のデコーダ１９と第４のデコーダ２０との間のリピータ回路２５の構成は、第１のデコーダ１７と第２のデコーダ１８との間のリピータ回路２１と同様である。

ただし、以下の点が異なる。第１のデコーダ１７と第２のデコーダ１８との間のリピータ回路２１では、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄに挿入されたナンドゲート８５，８７の片方の入力端子は、第１のブロック選択信号線７３ａ，７３ｂ，７３ｃ，７３ｄに挿入されたインバータ８１，８２の間に接続されている。

それに対して、第２のデコーダ１８と第３のデコーダ１９との間のリピータ回路２３では、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄに挿入されたナンドゲート９３，９４の片方の入力端子は、第２のブロック選択信号線７４ａ，７４ｂ，７４ｃ，７４ｄに挿入されたインバータ９５，９６の間に接続されている。

また、第３のデコーダ１９と第４のデコーダ２０との間のリピータ回路２５では、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄに挿入されたナンドゲート９７，９８の片方の入力端子は、第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄに挿入されたインバータ９９，１００の間に接続されている。

図７に示した構成では、第１のブロック１１が選択された状態のときに、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄの第１の配線部７１ａ，７２ａを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、その電位変化は、第２の配線部７１ｂ，７２ｂ以降には伝わらない。

したがって、第２の配線部７１ｂ，７２ｂ以降を駆動する必要がないので、配線容量が減り、第２の配線部７１ｂ，７２ｂ以降を駆動するための電力を消費しないで済む。また、第２のブロック１２、第３のブロック１３および第４のブロック１４は動作しない。

また、第２のブロック１２が選択された状態のときには、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄの第１の配線部７１ａ，７２ａおよび第２の配線部７１ｂ，７２ｂを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、その電位変化は、第３の配線部７１ｃ，７２ｃ以降には伝わらない。

したがって、第３の配線部７１ｃ，７２ｃ以降を駆動する必要がないので、配線容量が減り、第３の配線部７１ｃ，７２ｃ以降を駆動するための電力を消費しないで済む。また、第１のブロック１１、第３のブロック１３および第４のブロック１４は動作しない。

また、第３のブロック１３が選択された状態のときには、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄの第１の配線部７１ａ，７２ａ、第２の配線部７１ｂ，７２ｂおよび第３の配線部７１ｃ，７２ｃを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、その電位変化は、第４の配線部７１ｄ，７２ｄには伝わらない。

したがって、第４の配線部７１ｄ，７２ｄを駆動する必要がないので、配線容量が減り、第４の配線部７１ｄ，７２ｄを駆動するための電力を消費しないで済む。また、第１のブロック１１、第２のブロック１２および第４のブロック１４は動作しない。

表４に、図７に示した構成において、第１のブロック選択信号線７３ａ，７３ｂ，７３ｃ，７３ｄにおけるブロック選択信号Ｓ１、第２のブロック選択信号線７４ａ，７４ｂ，７４ｃ，７４ｄにおけるブロック選択信号Ｓ２、第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄにおけるブロック選択信号Ｓ３、第４のブロック選択信号線７６ａ，７６ｂ，７６ｃ，７６ｄにおけるブロック選択信号Ｓ４、並びに制御信号線７１ａ，７１ｂ，７２ａ，７２ｂにおいて第１の配線部７１ａ，７２ａにおける制御信号Ｃ１、第２の配線部７１ｂ，７２ｂにおける制御信号Ｃ２、第３の配線部７１ｃ，７２ｃにおける制御信号Ｃ３、第４の配線部７１ｄ，７２ｄにおける制御信号Ｃ４の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。

（実施の形態４）
つぎに、この発明の実施の形態４にかかる半導体記憶装置について説明する。図８は、実施の形態４の半導体記憶装置の全体構成を示すブロック図である。実施の形態３は、すべてのリピータ回路で制御信号の出力を禁止したり、許可する構成となっているが、実施の形態４は、一部のリピータ回路で制御信号や書き込みデータの出力を禁止したり、許可する構成となっている。

以下、実施の形態３と異なる点についてのみ説明する。図８において、第１のデコーダ１７と第２のデコーダ１８の間のリピータ回路２７および第１のブロック１１と第２のブロック１２の間のリピータ回路２８は、制御信号Ｃ_Aおよび書き込みデータＤ_WRをそのまま出力する。

第２のデコーダ１８と第３のデコーダ１９の間のリピータ回路３３および第２のブロック１２と第３のブロック１３の間のリピータ回路３４は、制御信号Ｃ_Aおよび書き込みデータＤ_WRの出力の禁止または許可をおこなう。第３のデコーダ１９と第４のデコーダ２０の間のリピータ回路２９および第３のブロック１３と第４のブロック１４の間のリピータ回路３０は、制御信号Ｃ_Aおよび書き込みデータＤ_WRをそのまま出力する。

なお、３個のデコーダ間のリピータ回路３３，２７，２９と３個のブロック間のリピータ回路３４，２８，３０の組み合わせのうち、いずれの組が制御信号Ｃ_Aおよび書き込みデータＤ_WRの出力の禁止または許可を行ってもよい。

つぎに、実施の形態４にかかる半導体記憶装置の構成の要部について説明する。図９は、実施の形態４にかかる半導体記憶装置の構成の要部を示すブロック図である。ここでは、Ｈアクティブを例にして説明する。図９において、第１のデコーダ１７と第２のデコーダ１８の間のリピータ回路２７および第３のデコーダ１９と第４のデコーダ２０の間のリピータ回路２９では、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄに２個のインバータ１０１，１０２が直列に接続されて挿入されている。

第２のデコーダ１８と第３のデコーダ１９の間のリピータ回路３３では、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄに２個のナンドゲート１０３，１０４とノアゲート１０５が挿入されている。ナンドゲート１０３，１０４のそれぞれの一方の入力端子は、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄの第２の配線部７１ｂに接続されている。一方のナンドゲート１０３のもう一方の入力端子は、第１のブロック選択信号線７３ａ，７３ｂ，７３ｃ，７３ｄに挿入されたインバータ１０６，１０７の間に接続されている。

もう一方のナンドゲート１０４のもう一方の入力端子は、第２のブロック選択信号線７４ａ，７４ｂ，７４ｃ，７４ｄに挿入されたインバータ９５，９６の間に接続されている。ノアゲート１０５の２個の入力端子は、それぞれナンドゲート１０３，１０４の出力端子に接続されている。ノアゲート１０５の出力端子は、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄの第３の配線部７１ｃに接続されている。他の制御信号線７２ａ，７２ｂ，７２ｃ，７２ｄについても同様である。

図９に示した構成では、第１のブロック１１または第２のブロック１２が選択された状態のときに、制御信号線７１ａ，７１ｂ，７１ｃ，７１ｄ，７２ａ，７２ｂ，７２ｃ，７２ｄの第１の配線部７１ａ，７２ａおよび第２の配線部７１ｂ，７２ｂを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、その電位変化は、第３の配線部７１ｃ，７２ｃ以降には伝わらない。

したがって、第３の配線部７１ｃ，７２ｃ以降を駆動する必要がないので、配線容量が減り、第３の配線部７１ｃ，７２ｃ以降を駆動するための電力を消費しないで済む。また、第１のブロック１１が選択された状態のときには、第２のブロック１２、第３のブロック１３および第４のブロック１４は動作しない。

第２のブロック１２が選択された状態のときには、第１のブロック１１、第３のブロック１３および第４のブロック１４は動作しない。実施の形態４には、制御信号の伝播速度が実施の形態３よりも速いという利点がある。

表５に、図９に示した構成において、第１のブロック選択信号線７３ａ，７３ｂ，７３ｃ，７３ｄにおけるブロック選択信号Ｓ１、第２のブロック選択信号線７４ａ，７４ｂ，７４ｃ，７４ｄにおけるブロック選択信号Ｓ２、第３のブロック選択信号線７５ａ，７５ｂ，７５ｃ，７５ｄにおけるブロック選択信号Ｓ３、第４のブロック選択信号線７６ａ，７６ｂ，７６ｃ，７６ｄにおけるブロック選択信号Ｓ４、並びに制御信号線７１ａ，７１ｂ，７２ａ，７２ｂにおいて第１の配線部７１ａ，７２ａにおける制御信号Ｃ１、第２の配線部７１ｂ，７２ｂにおける制御信号Ｃ２、第３の配線部７１ｃ，７２ｃにおける制御信号Ｃ３、第４の配線部７１ｄ，７２ｄにおける制御信号Ｃ４の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。

なお、第２のデコーダ１８と第３のデコーダ１９の間のリピータ回路３３において、ナンドゲート１０３，１０４およびノアゲート１０５に代えて、図７に示したように、一段目にナンドゲートを接続し、二段目にインバータを接続する構成としてもよい。この場合には、オアゲートを設けて、一段目のナンドゲートにリピータ制御信号としてインバータ１０６，１０７の出力の論理和を入力させるようにすればよい。特に、第２のブロック１２と第３のブロック１３の間のリピータ回路３４に供給されるリピータ制御信号については、伝播距離が長くなるので、このようにオアゲートにより単一の信号にまとめるのが好ましい。

また、たとえば図９に示した構成において、第１のブロック１１、第２のブロック１２、第３のブロック１３および第４のブロック１４をさらに２個ずつのブロックに分割したように、ブロック間およびそれに対応するデコーダ間にリピータ回路が挿入されている箇所と挿入されていない箇所があり、さらに、挿入されたリピータ回路のうちの一部のリピータ回路でしか、制御信号や書き込みデータの出力の禁止や許可を行わない構成とすることもできる。この構成は、ブロック数が多い場合に有効である。

（実施の形態５）
つぎに、この発明の実施の形態５にかかる半導体記憶装置の全体構成について説明する。図１０は、実施の形態５の半導体記憶装置の全体構成を示すブロック図である。実施の形態３は、各ブロック間に対応してリピータ回路が設けられた構成となっているが、実施の形態５は、一部のブロック間に対応してリピータ回路が設けられた構成となっている。

図１０において、第１のブロック１１と第２のブロック１２が第１のデコーダ３１に接続されており、第３のブロック１３と第４のブロック１４が第２のデコーダ３２に接続されている。第１のデコーダ３１と第２のデコーダ３２の間に、制御信号Ｃ_Aの出力の禁止または許可をおこなう。リピータ回路３３が設けられている。また、第２のブロック１２と第３のブロック１３の間に、書き込みデータＤ_WRの出力の禁止または許可をおこなう。リピータ回路３４が設けられている。

つぎに、この発明の実施の形態５にかかる半導体記憶装置の構成の要部について説明する。図１１は、実施の形態５の半導体記憶装置の構成の要部を示すブロック図である。ここでは、Ｈアクティブを例にして説明する。図１１において、第１のデコーダ３１と第２のデコーダ３２の間のリピータ回路３３の構成は、実施の形態４において図９を参照しながら説明した通りである。

図１１に示した構成では、第１のブロック１１または第２のブロック１２が選択された状態のときに、制御信号線７１ａ，７１ｂ，７２ａ，７２ｂの第１の配線部７１ａ，７２ａを伝播する各制御信号がネゲートされた状態からアサートされた状態、またはアサートされた状態からネゲートされた状態に変化しても、その電位変化は、第２の配線部７１ｂ，７２ｂには伝わらない。

したがって、第２の配線部７１ｂ，７２ｂを駆動する必要がないので、配線容量が減り、第２の配線部７１ｂ，７２ｂを駆動するための電力を消費しないで済む。また、第１のブロック１１が選択された状態のときには、第２のブロック１２、第３のブロック１３および第４のブロック１４は動作しない。第２のブロック１２が選択された状態のときには、第１のブロック１１、第３のブロック１３および第４のブロック１４は動作しない。

表６に、図１１に示した構成において、第１のブロック選択信号線７３ａ，７３ｂにおけるブロック選択信号Ｓ１、第２のブロック選択信号線７４ａ，７４ｂにおけるブロック選択信号Ｓ２、第３のブロック選択信号線７５ａ，７５ｂにおけるブロック選択信号Ｓ３、第４のブロック選択信号線７６ａ，７６ｂにおけるブロック選択信号Ｓ４、並びに制御信号線７１ａ，７１ｂ，７２ａ，７２ｂにおいて第１の配線部７１ａ，７２ａにおける制御信号Ｃ１、第２の配線部７１ｂ，７２ｂにおける制御信号Ｃ２の電位状態と、そのときの半導体記憶装置の動作モードの一覧を示す。

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、制御信号やブロック選択信号が論理的に「Ｌ」（Ｌｏｗレベル）であるときにアクティブとなる構成としてもよい。また、ブロックの数は、２個や４個に限らない。

以上のように、本発明にかかる半導体記憶装置は、コンピュータ端末や各種電子機器に有用であり、特に、ＳＲＡＭに適している。

本発明の実施の形態１の半導体記憶装置の全体を示すブロック図である。デコーダを示す回路図である。ブロックを示す回路図である。本発明の実施の形態１にかかる半導体記憶装置の要部を示すブロック図である。本発明の実施の形態２にかかる半導体記憶装置の要部を示すブロック図である。本発明の実施の形態３にかかる半導体記憶装置の全体を示すブロック図である。本発明の実施の形態３にかかる半導体記憶装置の要部を示すブロック図である。本発明の実施の形態４にかかる半導体記憶装置の全体を示すブロック図である。本発明の実施の形態４にかかる半導体記憶装置の要部を示すブロック図である。本発明の実施の形態５にかかる半導体記憶装置の全体を示すブロック図である。本発明の実施の形態５にかかる半導体記憶装置の要部を示すブロック図である。従来の半導体記憶装置の要部を示すブロック図である。

符号の説明

１１，１２，１３，１４ブロック
２１〜３０，３３，３４リピータ回路
７１ａ，７２ａ，７３ａ，７４ａ第１の配線部
７１ｂ，７２ｂ，７３ｂ，７４ｂ第２の配線部

Claims

第１のブロック選択信号により選択される第１のブロックと、
第２のブロック選択信号により選択される第２のブロックと、
第３のブロック選択信号により選択される第３のブロックと、
前記第１のブロックおよび前記第２のブロックへの制御信号の伝播に供される第１の配線部と、
前記第３のブロックへの制御信号の伝播に供される第２の配線部と、
前記第１の配線部を伝播する制御信号を中継して前記第２の配線部へ出力するリピータ回路と、を備え、
前記リピータ回路は、前記第１のブロックまたは前記第２のブロックが選択された状態のときに、前記第１の配線部を伝播する制御信号が前記第２の配線部へ出力されるのを禁止し、一方、前記第３のブロックが選択された状態のときに、前記第１の配線部を伝播する制御信号が前記第２の配線部へ出力されるのを許可するゲート回路を有することを特徴とする半導体記憶装置。
第１のブロック選択信号により選択される第１のブロックと、
第２のブロック選択信号により選択される第２のブロックと、
第３のブロック選択信号により選択される第３のブロックと、
前記第１のブロックへの制御信号の伝播に供される第１の配線部と、
前記第２のブロックおよび前記第３のブロックへの制御信号の伝播に供される第２の配線部と、
前記第１の配線部を伝播する制御信号を中継して前記第２の配線部へ出力するリピータ回路と、を備え、
前記リピータ回路は、前記第１のブロックが選択された状態のときに、前記第１の配線部を伝播する制御信号が前記第２の配線部へ出力されるのを禁止し、一方、前記第２のブロックまたは前記第３のブロックが選択された状態のときに、前記第１の配線部を伝播する制御信号が前記第２の配線部へ出力されるのを許可するゲート回路を有することを特徴とする半導体記憶装置。