KR20040022378A - 리프레시 동작이 필요한 반도체 기억 장치 - Google Patents

Abstract

두 개의 메모리셀 어레이 MA#00, MA#01 사이에 배치되는 센스 앰프대 SAB#0은 센스 앰프(62, 63)와, 메모리셀 어레이 MA#00, MA#01에 포함되는 메모리셀의 예비 메모리셀로서 이용할 수 있는 스페어 메모리셀 SCell00∼SCell51을 포함한다. 이 스페어 메모리셀을 이용하여, 리프레시 동작이 2단계로 나뉘어 실행된다. 즉, 센스 앰프(62, 63)에 판독된 리프레시 대상의 데이터는 어느 하나의 스페어 메모리셀에 일단 기억되고, 그 후 다시 판독되어 본래의 메모리셀에 기록된다. 그 결과, 본 발명의 반도체 기억 장치는 저렴한 비용으로 고속 동작이 실현되고, 또한, 영역 패널티가 작게 된다.

Description

리프레시 동작이 필요한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE REQUIRING REFRESH OPERATION}

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 리프레시 동작이 필요한 반도체 기억 장치에 관한 것이다.

반도체 기억 장치의 대표격의 하나인 DRAM(Dynamic Random Access Memory)는 메모리셀이 하나의 트랜지스터 및 하나의 캐패시터로 구성되고, 메모리셀 자체의 구조가 단순하기 때문에, 반도체 장치의 고집적화 및 대용량화에 알맞은 것으로서, 여러 가지 시스템에서 사용되고 있다. 그리고, DRAM이 이용되는 시스템의 성능, 용도, 규모 등에 의해, 여러 가지 형태의 DRAM이 지금까지 개발되고 있다.

최근, 컴퓨터에 있어서의 반도체 기억 장치로는, 동기형 다이내믹 랜덤 액세스 메모리(SDRAM)가 주로 이용되고 있다. SDRAM은 워드선을 활성화하는 활성 커맨드(ACT 커맨드)와 센스 앰프에 축적된 값을 판독하는 판독 커맨드(RD 커맨드)와의 조합에 의해서 데이터 판독을 행한다. SDRAM은 복수의 컬럼 어드레스의 데이터를 연속하여 출력하는 버스트 동작을 실행하기 때문에, 동일한 워드선에 대하여 RD 커맨드가 연속하여 입력되는 경우에는, 고속으로 동작할 수 있다.

또한, 소규모 시스템에 있어서는, 의사 SRAM(Static Random Access Memory)이 이용되는 경우가 있다. 의사 SRAM은 기본적으로는 DRAM이지만, 어드레스의 멀티플렉스 입력이 불필요하며, 또한, 리프레시 동작도 불필요하기 때문에, 이용하는 시스템 측에서는 SRAM으로서 제어할 수 있다.

한편, DRAM과 함께 대표적인 반도체 기억 장치의 하나인 SRAM은 DRAM에서 필수인 리프레시 동작이 필요 없는 RAM이다. SRAM은 리프레시 동작이 필요 없기 때문에 소비 전력이 적고, 또한, 리프레시 동작이 필요없다는 점에서 보면 고속화도 기대할 수 있지만, 일반적인 SRAM에서는, 어드레스를 지정하고 나서 데이터가 외부로 출력되기까지의 데이터 판독에 걸리는 시간은 그만큼 길다.

그래서, 고속 동작을 가능하게 한 SRAM으로서, 파이프라인 버스트 SRAM(PBSRAM)이 알려져 있다. PBSRAM은 종래의 일반적인 SRAM에서는 불가능하던 파이프라인 동작을 가능하게 한 것이고, 이에 따라, 종래의 SRAM에 비하여 고속으로 동작할 수 있다.

상술한 SDRAM을 포함하는 DRAM은 메모리셀이 하나의 트랜지스터 및 하나의 캐패시터로 구성되고, 그 구조가 단순하기 때문에, 반도체 장치의 고집적화 및 대용량화에 대해서는 알맞은 것이라 할 수 있다. 그러나, 그와 같은 이점을 갖는 한편, DRAM은 고속화에는 적합하지 않다고 일반적으로 일컬어지고 있다.

즉, DRAM의 메모리셀에 있어서는, 기억 데이터에 상당하는 캐패시터의 전하가 여러 가지 요인에 의해서 누설되고, 서서히 소실된다. 즉, 시간이 흐름에 따라 기억 데이터가 소실된다. 이 때문에, DRAM에서는, 기억 데이터가 소실되기 전에기억 데이터를 일단 판독하여 기록하는 리프레시 동작이 필수적으로 된다.

이 리프레시 동작 중, DRAM은 외부로부터의 제어 커맨드를 접수할 수 없어, 제어 커맨드의 접수에 대한 대기 시간이 발생한다. 모든 메모리셀에 대하여 동시에 일괄해서 리프레시 동작을 실행하면, 외부로부터의 제어 커맨드를 접수할 수 없게되는 기간이 장기로 되기 때문에, 리프레시 동작은, 일반적으로, 워드선 단위로 실행된다.

그러나, 리프레시 동작은 비트선쌍의 프리차지, 비트선쌍으로의 데이터의 판독, 센스 앰프에 의한 증폭 및 데이터의 기록이라는 일련의 동작으로 이루어지고, 종래의 리프레시 동작은 이들 일련의 동작이 연속하여 실행되기 때문에, 리프레시 동작이 워드선 단위로 실행되어도, 그동안, 외부로부터의 제어 커맨드는 접수되지 않아, 이러한 고속화를 실현하기 위해서는 무시할 수 없는 대기 시간이 발생하고 있었다.

또한, 상술한 바와 같이, 종래의 SDRAM은 전술한 리프레시 동작의 문제는 있지만, 버스트 동작에 의해서 동작 속도의 고속화가 도모되고 있지만, 이 버스트 동작을 가능하게 하기 위해서는, 해당하는 워드선이 이미 활성화되어 있는 것, 또는 다른 워드선이 활성화되어 있지 않은가 등에 대하여, SDRAM을 이용하는 시스템 측에서 인식하고 있을 필요가 있다. 즉, 종래의 SDRAM에 있어서는, 외부의 시스템 측에서 SDRAM의 로우 어드레스를 관리하는 것이 필요해진다. 이 로우 어드레스의 관리는 일반적으로 어렵고, 종래의 SDRAM에서는, 시스템 측의 제어 부하가 커진다는 문제가 있었다.

한편, 상술한 의사 SRAM은 리프레시 동작이 불필요하지만, 버스트 동작을 실행할 수 없고, 따라서, 고속으로 동작할 수가 없다.

한편, PBSRAM은 리프레시 동작이 불필요하다는 SRAM의 이점을 살리면서, 고속 동작을 실현한 것이지만, SRAM의 메모리셀은 복수개의 벌크 트랜지스터를 포함하기 때문에, 메모리셀이 대형화된다. 일반적으로, SRAM의 메모리셀은 네 개 또는 여섯 개의 대량 트랜지스터를 포함하고, 하나의 트랜지스터 및 하나의 캐패시터로 메모리셀이 구성되는 DRAM에 비해, 메모리셀의 면적은 상당히 대형화된다. 따라서, PBSRAM도, 종래의 SRAM과 마찬가지로, 충분한 기억 용량이 얻어지지 않는다는 문제가 남는다. 또한, 비용면에서도, SRAM은 DRAM에 비해 1비트당 비용이 높고 거기에, PBSRAM은 일반적인 SRAM에서는 불가능한 파이프라인 기능을 더 구비하기 때문에 비용이 높다.

그래서, 본 발명은 이러한 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 저렴한 비용으로 고속 동작을 할 수 있고, 또한, 영역 패널티를 작게 억제하는 반도체 기억 장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은 로우 어드레스의 관리를 불필요하게 하여, 시스템으로부터의 이용을 간편하게 하는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도,

도 2는 도 1에 나타내는 메모리셀 어레이의 어레이 배치를 모식적으로 도시하는 도면,

도 3은 도 1에 따른 반도체 기억 장치의 센스 앰프대 주변의 구성을 나타내는 회로도,

도 4는 도 1에 나타내는 제어 회로의 구성을 나타내는 제 1 회로도,

도 5는 도 1에 나타내는 제어 회로의 구성을 나타내는 제 2 회로도,

도 6은 도 1에 나타내는 제어 회로의 구성을 나타내는 제 3 회로도,

도 7은 도 1에 나타내는 제어 회로의 구성을 나타내는 제 4 회로도,

도 8은 도 1에 나타내는 제어 회로의 구성을 나타내는 제 5 회로도,

도 9는 도 1에 나타내는 로우 어드레스 레지스터의 기능 블럭도,

도 10은 도 9에 나타내는 레지스터 어레이의 구성을 나타내는 회로도,

도 11은 도 9에 나타내는 스페어 디코더의 구성을 나타내는 회로도,

도 12는 실시예 1에 따른 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,

도 13은 본 발명의 실시예 2에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도,

도 14는 도 13에 나타내는 메모리셀 어레이에 포함되는 센스 앰프대 주변의 구성을 나타내는 회로도,

도 15는 도 13에 나타내는 제어 회로의 구성을 나타내는 제 1 회로도,

도 16은 도 13에 나타내는 제어 회로의 구성을 나타내는 제 2 회로도,

도 17은 도 13에 나타내는 제어 회로의 구성을 나타내는 제 3 회로도,

도 18은 도 13에 나타내는 제어 회로의 구성을 나타내는 제 4 회로도,

도 19는 도 13에 나타내는 로우 어드레스 레지스터의 기능 블럭도,

도 20은 도 19에 나타내는 스페어 디코더의 구성을 나타내는 회로도,

도 21은 실시예 2에 따른 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.

도면의 주요 부분에 대한 부호의 설명

1, 1A : 반도체 기억 장치2, 2A : 제어 회로

3 : 로우 디코더4 : 컬럼 디코더

5 : 입출력 회로6, 6A : 메모리셀 어레이

7, 7A : 로우 어드레스 레지스터8 : 메모리 제어 장치

9 : 메모리 제어부10 : 유닛

11, 12 : N채널 MOS 트랜지스터14 : 입출력 회로

20∼25 : 이퀄라이즈 회로60, 61, 66, 67 : 분리 게이트 회로

62, 63 : 센스 앰프64, 65 : 접속 회로

516, 516A : 모드 설정 회로518 : 제어 신호 입력 버퍼

530, 536, 548, 550, 560, 566, 572, 578, 584, 806, 810, 814, 818, 822, 824, 834, 838, 842 지연 회로

586, 590, 592, 596, 670∼680, 830, 832, 836, 840, 844 : SR 플립플롭 회로

610 : 리프레시 타이머612 : 리프레시 어드레스 카운터

622, 622A : 레지스터 어레이

624∼634, 624A∼634A : 스페어 디코더

BL00∼BL31, /BL00∼/BL31, BL0∼BL3, /BL0∼/BL3 : 비트선

BLOCK0∼BLOCK3 : 메모리 블럭Cell00∼Cell11 : 메모리셀

CSL0, CSL1 : 컬럼 선택선F1∼F8 : 퓨즈

GIO, /GIO : 글로벌 IO선G#0∼G#3 : 게이트 회로

LIO0, /LIO0, LIO1, /LIO1 로컬 IO선

MA#00∼MA#3l : 메모리셀 어레이RD#00∼RD#31 : 로우 디코더

SAB#0∼SAB#3 : 센스 앰프대SCell00∼SCell51 : 스페어 메모리셀

SW : 스위치 어레이SWL00∼SWL15 : 스페어 워드선

WL00∼WL7F : 워드선

본 발명에 따르면, 반도체 기억 장치는 리프레시 동작이 필요한 반도체 기억 장치로서, 메모리 블럭과, 당해 반도체 기억 장치의 동작을 제어하는 제어 회로를구비하되, 메모리 블럭은 복수의 메모리셀을 포함하는 메모리셀 어레이와, 복수의 워드선 및 복수의 비트선쌍과, 복수의 비트선쌍을 거쳐서 메모리셀 어레이에 접속되는 센스 앰프대를 포함하고, 센스 앰프대는 복수의 비트선쌍에 대응해서 마련되는 복수의 센스 앰프와, 센스 앰프에 의해서 판독된 데이터를 유지하는 데이터 유지 회로로 이루어지고, 제어 회로는, 리프레시 동작에 있어서, 리프레시 대상의 메모리셀로부터 복수의 센스 앰프에 판독된 데이터를 데이터 유지 회로에 유지하는 제 1 동작과, 데이터 유지 회로에 유지된 데이터를 복수의 센스 앰프로 판독하고, 그 판독된 데이터를 리프레시 대상의 메모리셀에 기록하는 제 2 동작으로 나뉘어, 리프레시 동작을 실행한다.

따라서, 본 발명에 의하면, 리프레시 동작 시에 외부로부터 커맨드를 접수하지 않게 되는 기간이 단축되어, 리프레시 동작에 의한 동작 지연이 작게 되고, 그 결과, 반도체 기억 장치의 고속 동작화가 달성된다. 또한, 메모리셀의 구성은 종래의 DRAM과 같기 때문에, 저렴하고, 또한 대용량화도 실현할 수 있다. 또한, 데이터 유지 회로로서 스페어 메모리셀을 이용할 수 있기 때문에, 새로운 회로를 마련할 필요 없이, 영역 패널티를 억제할 수 있다.

이하, 본 발명의 실시예에 대하여, 도면을 참조하면서 상세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하여 그 설명은 반복하지 않는다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다.

도 1을 참조하면, 반도체 기억 장치(1)는, 제어 회로(2)와, 로우 디코더(3)와, 컬럼 디코더(4), 입출력 회로(5)와, 메모리셀 어레이(6)와, 로우 어드레스 레지스터(7)를 구비한다.

제어 회로(2)는 외부의 메모리 제어 장치(8)로부터 커맨드 CMD 및 어드레스 신호 ADDRESS를 받는다. 제어 회로(2)는 어드레스 신호 ADDRESS에 근거해서, 로우 어드레스 신호 RA 및 컬럼 어드레스 신호 CA를 각각 로우 어드레스 레지스터(7) 및 컬럼 디코더(4)로 출력하고, 뱅크 어드레스 신호 BA를 로우 어드레스 레지스터(7) 및 컬럼 디코더(4)로 출력한다.

또한, 제어 회로(2)는 메모리 제어 장치(8)로부터 커맨드 CMD 및 어드레스 신호 ADDRESS를 받으면, 그에 따라 데이터 DATA의 수수(授受)를 메모리 제어 장치(8)와의 사이에서 실행한다. 또한, 제어 회로(2)는 데이터 DATA에 대응하는 내부 데이터 IDATA를 입출력 회로(5)와 수수하여, 메모리셀 어레이(6)에 대하여 데이터의 읽고 쓰기가 실행된다.

또한, 제어 회로(2)는 로우 어드레스 레지스터(7)로부터 로우 어드레스에 관한 제어 신호를 받아, 그 제어 신호에 근거해서 각 회로의 동작을 제어한다. 이 제어 신호 및 제어 회로(2)의 상세한 동작에 대해서는, 나중에 상세히 설명한다. 그리고, 제어 회로(2)는 메모리 제어 장치(8)로부터 지정된 로우 어드레스의 상태에 따라 다른, 데이터 DATA의 입출력 타이밍을 나타내는 신호 /Ready를 메모리 제어 장치(8)로 출력한다.

로우 디코더(3) 및 컬럼 디코더(4)는 제어 회로(2)로부터 로우 어드레스 신호 RA 및 컬럼 어드레스 신호 CA를 각각 받아 디코딩하여, 로우 어드레스 신호 RA 및 컬럼 어드레스 신호 CA에 대응하는 워드선 WL 및 컬럼 선택선 CSL을 각각 선택한다.

입출력 회로(5)는 제어 회로(2)와 내부 데이터 IDATA의 수수를 행하는, 메모리셀 어레이(6)에 대하여 데이터의 입출력을 실행한다.

메모리셀 어레이(6)는 메모리셀이 행렬 형상으로 배치된 기억 소자 그룹이다. 메모리셀 어레이(6)는 독립적으로 동작 가능한 복수의 뱅크로 분할되어, 어드레스 신호 ADDRESS에 포함되는 뱅크 어드레스 신호 BA에 의해서 뱅크가 선택된다. 또, 설명의 편의상 이후의 설명에 있어서는 뱅크 어드레스는 적절히 생략되고, 특별한 설명이 없는 한, 뱅크 0에 대해서만 커맨드가 인가되는 경우에 대해서 설명한다.

로우 어드레스 레지스터(7)는 메모리 제어 장치(8)로부터 지정된 로우 어드레스 신호 RA를 일시적으로 기억한 후, 로우 어드레스 신호 RA를 받으면, 기억하고 있던 로우 어드레스 신호 RA와 비교하여, 그 비교 결과를 제어 회로(2)로 출력한다. 또한, 로우 어드레스 레지스터(7)는 메모리셀 어레이(6)에 있어서 데이터가 일시적인 기억 회로로서 이용되는 스페어 메모리셀이 접속되는 스페어 워드선 SWL의 동작 관리를 실행한다. 로우 어드레스 레지스터(7)의 구성 및 동작에 대해서는, 이후에 상세히 설명한다.

도 2는 도 1에 나타내는 메모리셀 어레이(6)의 어레이 배치를 모식적으로 도시하는 도면이다. 또, 상술한 바와 같이, 메모리셀 어레이(6)는 복수의 뱅크로 분할되어 있지만, 도 2에 있어서는, 하나의 뱅크 0에 대해서만 어레이 구성이 나타내어져 있다.

도 2를 참조하면, 메모리셀 어레이(6)는 메모리 블럭 BLOCK0∼BLOCK3을 포함한다. 메모리 블럭 BLOCK0은 센스 앰프대 SAB#0과, 센스 앰프대 SAB#0의 양측에 배치되고, 이 센스 앰프대 SAB#0을 공유하는 메모리셀 어레이 MA#00, MA#01을 포함한다. 메모리 블럭 BLOCK1은 센스 앰프대 SAB#1과, 센스 앰프대 SAB#1의 양측에 배치되고, 이 센스 앰프대 SAB#1을 공유하는 메모리셀 어레이 MA#10, MA#11을 포함한다.

메모리 블럭 BLOCK2는 센스 앰프대 SAB#2와, 센스 앰프대 SAB#2의 양측에 배치되고, 이 센스 앰프대 SAB#2를 공유하는 메모리셀 어레이 MA#20, MA#21을 포함한다. 메모리 블럭 BLOCK3은 센스 앰프대 SAB#3과, 센스 앰프대 SAB#3의 양측에 배치되고, 이 센스 앰프대 SAB#3을 공유하는 메모리셀 어레이 MA#30, MA#31을 포함한다.

로우 디코더(3)는 메모리셀 어레이 MA#00∼MA#31에 대응해서 각각 마련되는 로우 디코더 RD#00∼RD#31을 포함한다. 로우 디코더 RD#00은 워드선 WL00∼WL0F의 제어를 행하고, 로우 디코더 RD#01은 워드선 WL10∼WL1F의 제어를 실행한다. 로우 디코더 RD#10은 워드선 WL20∼WL2F의 제어를 행하고, 로우 디코더 RD#11은 워드선WL30∼WL3F의 제어를 실행한다. 로우 디코더 RD#20은 워드선 WL40∼WL4F의 제어를 행하고, 로우 디코더 RD#21은 워드선 WL50∼WL5F의 제어를 행한다. 로우 디코더 RD#30은 워드선 WL60∼WL6F의 제어를 행하고, 로우 디코더 RD#31은 워드선 WL70∼WL7F의 제어를 행한다.

즉, 각 메모리셀 어레이에는, 로우 어드레스 신호 RA0∼RA3에 의해서 구별되는 워드선이 16개씩이다. 하나의 메모리 블럭에 있어서는, 메모리셀 어레이는 센스 앰프대를 중앙으로 해서 좌우로 분할되어 있고, 로우 어드레스 신호 RA4에 의해 그 어느 하나가 지정된다. 그리고, 로우 어드레스 신호 RA5, 6에 의해서 네 개의 메모리 블럭 BLOCK0∼BLOCK3 중 어느 하나가 지정된다. 또한, 각 메모리 블럭마다 로컬 IO선 LIO, /LIO를 글로벌 IO선 GIO, /GIO에 각각 접속하는 접속 게이트 회로 G#0∼G#3이 마련되어 있다.

또, 도 2에는 도시되어 있지 않지만, 컬럼 어드레스는 컬럼 어드레스 신호 CA0∼CA3에 의해서 지정되는 16 어드레스로 한다. 그리고, 워드선과 직행하는 컬럼 선택선 CSL0∼CSLF(도시하지 않음)가 도시된 메모리셀 어레이에 공통하여 마련되어 있다.

도 3은 실시예 1에 따른 반도체 기억 장치(1)의 센스 앰프대 주변의 구성을 나타내는 회로도이다.

도 3을 참조하면, 메모리셀 어레이 MA#00은 워드선 WL00과 비트선 BL00과의 교점에 대응해서 마련되는 메모리셀 Cell00과, 워드선 WL01과 비트선 /BL00과의 교점에 대응해서 마련되는 메모리셀 Cell10과, 워드선 WL00과 비트선 BL01과의 교점에 대응해서 마련되는 메모리셀 Cell01과, 워드선 WL01과 비트선 /BL01과의 교점에 대응해서 마련되는 메모리셀 Cell11을 포함한다.

또, 도 3에 있어서는, 도시의 관계 상, 메모리셀 어레이 MA#00에 포함되는 네 개의 메모리셀만 나타내어져 있지만, 실제로는, 워드선 WL00∼WL0F 및 비트선쌍 BL00, /BL00 내지 BL0F, /BL0F에 대응해서 256개의 메모리셀이 메모리셀 어레이 MA#00에 포함된다. 이하에서는, 도 3에 나타내어진 범위로 설명을 실행한다.

메모리셀 Cell00은 셀 플레이트 전위 Vcp에 일단이 접속되는 캐패시터(16)와, 캐패시터(16)의 다른 일단과 비트선 BL00 사이에 접속되고, 워드선 WL00에 게이트가 접속되는 N채널 MOS 트랜지스터(18)를 포함한다. 메모리셀 Cell01, Cell10, Cell11도, 메모리셀 Cell00과 마찬가지의 구성을 갖고 있고, 각 메모리셀의 구성 설명은 반복하지 않는다.

또한, 메모리셀 어레이 MA#01에 대해서도, 메모리셀 어레이 MA#00과 마찬가지의 구성을 갖고 있어, 그 설명은 반복하지 않는다.

센스 앰프대 SAB#0은 센스 앰프(62)와, 센스 앰프(62)에 대응해서 마련되는, 이퀄라이즈 회로(20, 22, 24), 분리 게이트 회로(60, 66), 접속 회로(64) 및 스페어 메모리셀 SCell00, SCell10, SCell20, SCell30, SCell40, SCell50을 포함한다.

센스 앰프(62)는 비트선쌍 BL0, /BL0에 대응해서 마련되어, 메모리셀 어레이 MA#00에 접속되는 비트선쌍 BL00, /BL00 및 메모리셀 어레이 MA#01에 접속되는 비트선쌍 BL10, /BL10에 공유된다. 이와 같이, 센스 앰프대 SAB#0에 있어서는, 센스 앰프의 레이아웃 면적을 삭감하기 위해서, 센스 앰프의 양측에 비트선쌍을 2조 마련한 분할 센스 앰프 구성으로 되어있다.

센스 앰프(62)는 구동 신호 S0, /S0에 의해서 제어된다. 또, 센스 앰프는 메모리 블럭마다 독립적으로 제어되기 때문에, 메모리 블럭 BLOCK0의 센스 앰프대 SAB#0에 포함되는 센스 앰프의 구동 신호는 S0으로 나타내어지고, 예컨대, 메모리 블럭 BLOCK1의 센스 앰프대 SAB#1에 포함되는 센스 앰프의 구동 신호는 S1로 나타내어진다.

이퀄라이즈 회로(22)는 N채널 MOS 트랜지스터(34∼36)를 포함한다. N채널 MOS 트랜지스터(34)는 비트선 BL0과 비트선 /BL0 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다. N채널 MOS 트랜지스터(35)는 전위 VBL이 인가되는 노드와 비트선 BL0 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다. N채널 MOS 트랜지스터(36)는 전위 VBL이 인가되는 노드와 비트선 /BL0 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다.

이퀄라이즈 회로(22)는 신호 SAEQ0이 활성화되면, 센스 앰프(62)와 직접 접속되는 비트선쌍 BL0, /BL0을 전위 VBL로 이퀄라이징하여 센스 앰프(62)를 초기화한다.

분리 게이트 회로(60)는 N채널 MOS 트랜지스터(30, 31)를 포함한다. N채널 MOS 트랜지스터(30)는 비트선 BL0과 비트선 BL00 사이에 접속되어, 신호 BLTG0을 게이트로 받는다. N채널 MOS 트랜지스터(31)는 비트선 /BL0과 비트선 /BL00 사이에 접속되어, 신호 BLTG0을 게이트로 받는다.

분리 게이트 회로(60)는 신호 BLTG0이 비활성화되면, 비트선 BL0을 비트선BL00과 전기적으로 분리하고, 비트선 BL/0을 비트선 /BL00과 전기적으로 분리한다.

분리 게이트 회로(66)는 N채널 MOS 트랜지스터(40, 41)를 포함한다. N채널 MOS 트랜지스터(40)는 비트선 BL0과 비트선 BL10 사이에 접속되어, 신호 BLTG1을 게이트로 받는다. N채널 MOS 트랜지스터(41)는 비트선 /BL0과 비트선 /BL10 사이에 접속되어, 신호 BLTG1을 게이트로 받는다.

분리 게이트 회로(66)는 신호 BLTG1이 비활성화되면, 비트선 BL0을 비트선 BL10과 전기적으로 분리하여, 비트선 BL/0을 비트선 /BL10과 전기적으로 분리한다.

접속 회로(64)는 N채널 MOS 트랜지스터(50, 51)를 포함한다. N채널 MOS 트랜지스터(50)는 로컬 IO선 LIO0과 비트선 BL0 사이에 접속되고, 컬럼 선택선 CSL0에 게이트가 접속된다. N채널 MOS 트랜지스터(51)는 로컬 IO선 /LIO0과 비트선 /BL0 사이에 접속되고, 컬럼 선택선 CSL0에 게이트가 접속된다.

접속 회로(64)는 컬럼 선택선 CSL0이 활성화되면, 비트선 BL0을 로컬 IO선 LIO0과 전기적으로 접속하고, 비트선 /BL0을 로컬 IO선 /LIO0과 전기적으로 접속한다.

이퀄라이즈 회로(20, 24)는 신호 SAEQ0 대신 각각 신호 BLEQ0, BLEQ1을 받는 점에서 이퀄라이즈 회로(22)와 다르지만, 그 회로 구성은 이퀄라이즈 회로(22)와 같으므로, 설명은 반복하지 않는다. 단지, 이퀄라이즈 회로(22)가 이퀄라이징하는 비트선쌍 BL0, /BL0은 메모리셀 어레이가 접속되는 비트선 BL00, /BL00, BL10, /BL10에 비하여 용량이 작으므로, 이퀄라이즈 회로(22)에 포함되는 세 개의 트랜지스터의 크기는 이퀄라이즈 회로(20, 24)에 포함되는 트랜지스터의 크기에 비하여작다.

스페어 메모리셀 SCell00은 스페어 워드선 SWL00과 비트선 BL0의 교점에 대응해서 마련되고, 스페어 메모리셀 SCell10은 스페어 워드선 SWL01과 비트선 /BL0의 교점에 대응해서 마련된다. 스페어 메모리셀 SCell20은 스페어 워드선 SWL02와 비트선 BL0의 교점에 대응해서 마련되고, 스페어 메모리셀 SCell30은 스페어 워드선 SWL03과 비트선 /BL0의 교점에 대응해서 마련된다. 스페어 메모리셀 SCell40은 스페어 워드선 SWL04와 비트선 BL0의 교점에 대응해서 마련되고, 스페어 메모리셀 SCell50은 스페어 워드선 SWL05와 비트선 /BL0 교점에 대응해서 마련된다.

또, 각 스페어 메모리셀 SCell00∼SCell50의 구성은 메모리셀 Cell00의 구성과 같으므로, 그 설명은 반복하지 않는다.

스페어 메모리셀 SCell00∼SCell50은 메모리셀 어레이 MA#00, MA#01에 포함되는 메모리셀의 예비용 셀로서 이용되는 외에 센스 앰프(62)로 판독된 데이터를 일시적으로 유지하는 데이터 유지 회로로서 이용된다. 스페어 메모리셀 SCell00∼SCell50은 메모리셀 Cell00, Cell10에 비해 센스 앰프(62)에 근접하여 배치되어 있으므로, 센스 앰프(62)로부터의 데이터의 기록 및 센스 앰프(62)로의 데이터의 판독이 고속으로 실행된다.

센스 앰프대 SAB#0은 센스 앰프(63)와, 센스 앰프(63)에 대응해서 마련되는, 이퀄라이즈 회로(21, 23, 25), 분리 게이트 회로(61, 67), 접속 회로(65) 및 스페어 메모리셀 SCell01, SCell11, SCell21, SCell31, SCell41, SCell51을 더 포함한다.

센스 앰프(63)는 비트선쌍 BL1, /BL1에 대응해서 마련되어, 메모리셀 어레이 MA#00에 접속되는 비트선쌍 BL01, /BL01 및 메모리셀 어레이 MA#01에 접속되는 비트선쌍 BL11, /BL11에 공유된다. 센스 앰프(63)도 센스 앰프(62)와 마찬가지로 구동 신호 S0, /S0에 의해서 제어된다.

이퀄라이즈 회로(23)는 N채널 MOS 트랜지스터(37∼39)를 포함한다. N채널 MOS 트랜지스터(37)는 비트선 BL1과 비트선 /BL1 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다. N채널 MOS 트랜지스터(38)는 전위 VBL이 인가되는 노드와 비트선 BL1 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다. N채널 MOS 트랜지스터(39)는 전위 VBL이 인가되는 노드와 비트선 /BL1 사이에 접속되어, 신호 SAEQ0을 게이트로 받는다.

이퀄라이즈 회로(23)는 신호 SAEQ0이 활성화되면, 센스 앰프(63)와 직접 접속되는 비트선쌍 BL1, /BL1을 전위 VBL에 이퀄라이징하여 센스 앰프(63)를 초기화한다.

분리 게이트 회로(61)는 N채널 MOS 트랜지스터(32, 33)를 포함한다. N채널 MOS 트랜지스터(32)는 비트선 BL1과 비트선 BL01 사이에 접속되어, 신호 BLTG0을 게이트로 받는다. N채널 MOS 트랜지스터(33)는 비트선 /BL1과 비트선 /BL01 사이에 접속되어, 신호 BLTG0을 게이트로 받는다.

분리 게이트 회로(61)는, 신호 BLTG0이 비활성화되면, 비트선 BL1을 비트선 BL01과 전기적으로 분리하고, 비트선 BL/1을 비트선 /BL01과 전기적으로 분리한다.

분리 게이트 회로(67)는 N채널 MOS 트랜지스터(42, 43)를 포함한다. N채널MOS 트랜지스터(42)는 비트선 BL1과 비트선 BL11 사이에 접속되어, 신호 BLTG1을 게이트로 받는다. N채널 MOS 트랜지스터(43)는 비트선 /BL1과 비트선 /BL11 사이에 접속되어, 신호 BLTG1을 게이트로 받는다.

분리 게이트 회로(67)는, 신호 BLTG1이 비활성화되면, 비트선 BL1을 비트선 BL11과 전기적으로 분리하고, 비트선 BL/1을 비트선 /BL11과 전기적으로 분리한다.

접속 회로(65)는 N채널 MOS 트랜지스터(52, 53)를 포함한다. N채널 MOS 트랜지스터(52)는 로컬 IO선 LIO0과 비트선 BL1 사이에 접속되어, 컬럼 선택선 CSL1에 게이트가 접속된다. N채널 MOS 트랜지스터(53)는 로컬 IO선 /LIO0과 비트선 /BL1 사이에 접속되어, 컬럼 선택선 CSL1에 게이트가 접속된다.

접속 회로(65)는 컬럼 선택선 CSL1이 활성화되면, 비트선 BL1을 로컬 IO선 LIO0과 전기적으로 접속하고, 비트선 /BL1을 로컬 IO선 /LIO0과 전기적으로 접속한다.

이퀄라이즈 회로(21, 25)는 신호 SAEQ0 대신 각각 신호 BLEQ0, BLEQ1을 받는 점에서 이퀄라이즈 회로(23)와 다르지만, 그 회로 구성은 이퀄라이즈 회로(23)와 같으므로, 설명은 반복하지 않는다. 단, 이퀄라이즈 회로(23)가 이퀄라이징하는 비트선쌍 BL1, /BL1은 메모리셀 어레이가 접속되는 비트선 BL01, /BL01, BL11, /BL11에 비하여 용량이 작으므로, 이퀄라이즈 회로(23)에 포함되는 세 개의 트랜지스터의 크기는 이퀄라이즈 회로(21, 25)에 포함되는 트랜지스터의 크기에 비하여 작다.

스페어 메모리셀 SCell01은 스페어 워드선 SWL00과 비트선 BL1과의 교점에대응해서 마련되고, 스페어 메모리셀 SCell11은 스페어 워드선 SWL01과 비트선 /BL1과의 교점에 대응해서 마련된다. 스페어 메모리셀 SCell21은 스페어 워드선 SWL02와 비트선 BL1과의 교점에 대응해서 마련되고, 스페어 메모리셀 SCell31은 스페어 워드선 SWL03과 비트선 /BL1과의 교점에 대응해서 마련된다. 스페어 메모리셀 SCell41은 스페어 워드선 SWL04와 비트선 BL1과의 교점에 대응해서 마련되고, 스페어 메모리셀 SCell51은 스페어 워드선 SWL05와 비트선 /BL1과의 교점에 대응해서 마련된다.

또, 각 스페어 메모리셀 SCell01∼SCell51의 구성은 메모리셀 Cell00의 구성과 같으므로, 그 설명은 반복하지 않는다.

스페어 메모리셀 SCell01∼SCell51은 메모리셀 어레이 MA#00, MA#01에 포함되는 메모리셀의 예비용 셀로서 이용되는 외에, 센스 앰프(63)에 판독된 데이터를 일시적으로 유지하는 데이터 유지 회로로서 이용된다. 스페어 메모리셀 SCell01∼SCell51은, 메모리셀 Cell01, Cell11에 비해 센스 앰프(63)에 근접하여 배치되어 있으므로, 센스 앰프(63)로부터의 데이터의 기록 및 센스 앰프(63)로의 데이터의 판독이 고속으로 실행된다.

센스 앰프에 의해서 로컬 IO선 LIO0, /LIO0으로 판독된 데이터는 게이트 회로 G#0을 거쳐서 글로벌 IO선 GIO, /GIO으로 판독되어, 입출력 회로(14)로 전달된다. 게이트 회로 G#0은 N채널 MOS 트랜지스터(11, 12)를 포함한다. N채널 MOS 트랜지스터(11)는 로컬 IO선 LIO0과 글로벌 IO선 GIO 사이에 접속되어, 신호 IOSW0을 게이트로 받는다. N채널 MOS 트랜지스터(12)는 로컬 IO선 /LIO0과 글로벌 IO선/GIO 사이에 접속되어, 신호 IOSW0을 게이트로 받는다.

도 4 내지 도 8은 도 1에 나타내는 제어 회로(2)의 구성을 나타내는 회로도이다. 설명의 편의상, 도 4 내지 도 8에 있어서는, 뱅크 0의 메모리 블럭 BLOCK0에 대응하는 부분만을 나타내고, 이하에서는, 특별히 필요가 없는 한, 뱅크 및 메모리 블럭에 대응하는 부호는 부여하지 않고 설명을 실행한다.

도 4를 참조하면, 제어 회로(2)는 AND 게이트(502∼512)와, OR 게이트(514)와, 모드 설정 회로(516)와, 제어 신호 입력 버퍼(518)와, NAND 게이트(520)를 포함한다.

AND 게이트(502)는 클럭 신호 CLK에 동기해서 동작하고, 내부 플래그 CMDflag 및 메모리 제어 장치(8)로부터 커맨드 CMD로서 받는 칩 셀렉트 신호 /CS의 논리곱을 연산하고, 그 연산 결과를 신호 NOP로서 출력한다. 여기서, 내부 플래그 CMDflag는 메모리 제어 장치(8)로부터 커맨드 CMD를 접수하는 상태에 있을 때에 H(논리 하이)레벨로 되는 신호이다. AND 게이트(504)는 클럭 신호 CLK에 동기해서 동작하여, 칩 셀렉트 신호 /CS의 반전 신호, 내부 플래그 CMDflag, 및 메모리 제어 장치(8)로부터 커맨드 CMD로서 받는 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE의 논리곱을 연산하고, 그 연산 결과를 AND 게이트(510)로 출력한다.

AND 게이트(506)는 클럭 신호 CLK에 동기해서 동작하고, 칩 셀렉트 신호 /CS의 반전 신호, 내부 플래그 CMDflag, 컬럼 어드레스 스트로브 신호 /CAS 및 라이트 인에이블 신호 /WE의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 AND게이트(512)로 출력한다. AND 게이트(508)는 클럭 신호 CLK에 동기해서 동작하고, 칩 셀렉트 신호 /CS의 반전 신호, 내부 플래그 CMDflag, 컬럼 어드레스 스트로브 신호 /CAS의 반전 신호 및 라이트 인에이블 신호 /WE의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 모드 셀렉트 커맨드 MRSCMD로서 모드 설정 회로(516)로 출력한다.

AND 게이트(510)는 모드 설정 회로(516)로부터 출력되는 신호 ALLDISABLE의 반전 신호 및 AND 게이트(504)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 리드 커맨드 RDCMD로서 출력한다. AND 게이트(512)는 신호 ALLDISABLE의 반전 신호 및 AND 게이트(506)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 라이트 커맨드 WRTCMD로서 출력한다. OR 게이트(514)는 AND 게이트(510, 512)의 출력 신호의 논리합을 연산하고, 그 연산 결과를 내부 신호 RAS로서 출력한다.

제어 신호 입력 버퍼(518)는 신호 ALLDISABLE가 H레벨일 때 활성화하고, 칩 셀렉트 신호 /CS, 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE 및 로우 어드레스 스트로브 신호 /RAS를 받아, 반도체 기억 장치(1)를 종래의 SDRAM으로서 기능시키기 위한 각종 내부 신호를 출력한다. 즉, 신호 ALLDISABLE이 H레벨일 때에는, 리드 커맨드 RDCMD, 라이트 커맨드 WRTCMD 및 내부 신호 RAS는 발생하지 않고, 한편, 제어 신호 입력 버퍼(518)가 활성화되어, 반도체 기억 장치(1)는 종래의 SDRAM으로서 동작한다.

모드 설정 회로(516)는, 모드 셀렉트 커맨드 MRSCMD가 H레벨일 때, 메모리제어 장치(8)로부터 모드 설정 신호로서 받는 어드레스 신호 ADDRESS에 따라 반도체 기억 장치(1)의 모드를 설정한다. 그리고, 모드 설정 회로(516)는 그 설정한 모드에 따라서, 신호 SWL_test, /Spare_test, /REF_test, /RCL_test, 신호 No_Delay 및 신호 ALLDISABLE를 출력한다.

신호 SWL_test, /Spare_test, /REF_test, /RCL_test는 테스트용 신호로서, 이후에 설명한다. 신호 No_Delay는 후술하는 리드 신호 RD의 발생을 1클럭 빠르게 하기 위한 신호이다. 신호 ALLDISABLE는 이 반도체 기억 장치(1)를 종래의 반도체 기억 장치로서 동작시키기 위한 신호이다.

NAND 게이트(520)는 신호 ALLDISABLE의 반전 신호 및 내부 신호 Ready의 논리곱을 연산하고, 그 연산 결과를 반전해서 신호 /Ready를 출력한다. 그리고, 신호 ALLDISABLE이 L레벨일 때, NAND 게이트(520)의 출력 신호는 반도체 기억 장치(1)가 종래 기능으로서 동작할 때에 로우 어드레스 스트로브 신호 /RAS가 입력되는 단자를 거쳐서, 외부의 메모리 제어 장치(8)로 출력된다. 즉, 반도체 기억 장치(1)에 있어서는, 신호 /Ready용 출력 단자와, 반도체 기억 장치(1)가 종래 기능으로서 동작할 때의 로우 어드레스 스트로브 신호 /RAS의 입력 단자가 공용된다.

도 5를 참조하면, 제어 회로(2)는 리드 커맨드 RDCMD 및 내부 신호 HIT의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(522)와, NAND 게이트(522)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(524)를 더 포함한다.

또한, 제어 회로(2)는 인버터(524)로부터의 출력 신호 및 내부 플래그RCLflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(526)와, NAND 게이트(526)로부터의 출력 신호를 반전해서 리콜 신호 RCL을 출력하는 인버터(528)와, 인버터(528)로부터의 출력 신호를 1클럭 지연하여 리드 신호 RD를 출력하는 지연 회로(530)를 포함한다.

또한, 제어 회로(2)는 인버터(524)로부터의 출력 신호 및 내부 플래그 RCLflag의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(532)와, NAND 게이트(532)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(534)와, 인버터(534)로부터의 출력 신호를 1클럭 지연하여 리드 신호 RD를 출력하는 지연 회로(536)와, 인버터(534)로부터의 출력 신호 및 신호 No_Delay의 논리곱을 연산하고, 그 연산 결과를 리드 신호 RD로서 출력하는 AND 게이트(538)를 더 포함한다.

또한, 제어 회로(2)는 내부 신호 HIT의 반전 신호 및 리드 커맨드 RDCMD의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(540)와, NAND 게이트(540)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(542)를 더 포함한다.

또한, 제어 회로(2)는 신호 BLEQ의 반전 신호 및 인버터(542)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(544)와, NAND 게이트(544)로부터의 출력 신호를 반전해서 프리차지 신호 PRE를 출력하는 인버터(546)와, 인버터(546)로부터의 출력 신호를 2클럭 지연하여 액트 신호 ACT를 출력하는 지연 회로(548)와, 인버터(542)로부터의 출력 신호 및신호 BLEQ의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(552)와, NAND 게이트(552)로부터의 출력 신호를 반전해서 액트 신호 ACT를 출력하는 인버터(554)와, 액트 신호 ACT를 2클럭 지연하여 리드 신호 RD를 출력하는 지연 회로(550)를 더 포함한다.

또한, 제어 회로(2)는 클럭 신호 CLK에 상보인 클럭 신호 /CLK에 동기해서 동작하고, 리드 신호 RD를 반전해서 신호 Ready를 출력하는 인버터(556)와, 클럭 신호 CLK에 동기해서 동작하고, 인버터(556)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(558)와, 인버터(558)로부터의 출력 신호를 1클럭 지연한 신호를 출력하는 지연 회로(560)를 더 포함한다.

또한, 제어 회로(2)는 지연 회로(560)로부터의 출력 신호 및 내부 플래그 REFflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(562)와, NAND 게이트(562)로부터의 출력 신호를 반전해서 리프레시 신호 REF를 출력하는 인버터(564)와, 인버터(564)로부터의 출력 신호를 3클럭 지연하여 내부 신호 CMDEN을 출력하는 지연 회로(566)를 더 포함한다.

또한, 제어 회로(2)는 지연 회로(560)로부터의 출력 신호 및 내부 플래그 REFflag의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(568)와, NAND 게이트(568)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(570)와, 인버터(570)로부터의 출력 신호를 1클럭 지연한 신호를 출력하는 지연 회로(572)를 더 포함한다.

또한, 제어 회로(2)는 지연 회로(572)로부터의 출력 신호 및 내부 플래그RSTflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(574)와, NAND 게이트(574)로부터의 출력 신호를 반전해서 리스토어 신호 RST를 출력하는 인버터(576)와, 인버터(576)로부터의 출력 신호를 2클럭 지연하여 내부 신호 CMDEN을 출력하는 지연 회로(578)를 더 포함한다.

또한, 제어 회로(2)는 지연 회로(572)로부터의 출력 신호 및 내부 플래그 RSTflag의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(580)와, NAND 게이트(580)로부터의 출력 신호를 반전한 신호를 출력하는 인버터(582)와, 인버터(582)로부터의 출력 신호를 2클럭 지연하여 내부 신호 CMDEN을 출력하는 지연 회로(584)를 포함한다.

내부 신호 HIT는 도 1에 나타낸 로우 어드레스 레지스터(7)로부터 출력되는 신호로서, 메모리 제어 장치(8)로부터 어드레스 신호 ADDRESS에 의해서 지정된 로우 어드레스에 대응하는 워드선이 이미 선택되어 있을 때에 H레벨로 되는 신호이다. 또, 로우 어드레스 레지스터(7)의 구성에 대해서는, 이후에 자세히 설명한다.

리콜 신호 RCL은 리콜 동작을 지시하는 신호이다. 리콜 동작이란, 데이터 유지 회로로 이용되는 스페어 메모리셀에 일시적으로 유지되어 있는 데이터를 센스 앰프로 재차 판독하는 동작을 말한다.

리드 신호 RD는 센스 앰프로 판독된 데이터의 외부로의 출력을 지시하는 신호이다. 리드 신호 RD가 H레벨이 되면, 그 반 클럭 후에 신호 Ready가 L(논리 로우)레벨로 되어, H레벨의 신호 /Ready가 메모리 제어 장치(8)로 출력된다. 이에 따라, 메모리 제어 장치(8)는 데이터 출력 타이밍을 인식할 수 있어, 신호 /Ready가 H레벨로 된 후, 데이터 DATA가 메모리 제어 장치(8)로 출력된다.

프리차지 신호 PRE는 비트선쌍의 프리차지 동작을 지시하는 신호이다. 액트 신호 ACT는 지정된 로우 어드레스에 대응하는 워드선을 활성화하는 신호이다.

리프레시 신호 REF는 리프레시 동작을 지시하는 신호이다. 실시예 1에 따른 반도체 기억 장치(1)에 있어서는, 리프레시 동작은 2단계에서 실행된다. 즉, 리프레시 동작의 실행이 지시되면, 리프레시 대상의 메모리셀로부터 센스 앰프로 데이터가 판독되어 증폭된 후, 미리 지정되는 스페어 워드선에 접속되는 스페어 메모리셀에 일시적으로 그 데이터가 저장되어, 일단 리프레시 동작은 종료한다. 그리고, 제 2 단계로서, 후술하는 리스토어 동작이 실행되어, 스페어 메모리셀에 일시적으로 저장되어 있던 데이터가 센스 앰프로 판독되어 본래의 메모리셀에 기록된다.

이와 같이 리프레시 동작을 2단계로 나누는 것은 이하의 이유에 의한다. 반도체 기억 장치(1)는 비트선의 프리차지, 데이터의 판독, 센스 앰프에 의한 증폭 및 본래의 메모리셀로의 기록으로 이루어지는 일련의 리프레시 동작 중 커맨드 CMD를 접수할 수는 없다. 이것은 반도체 기억 장치(1)의 외부로부터 보면, 커맨드가 접수되지 않는 대기 시간이 된다. 그래서, 리프레시 동작을 2단계로 나누어, 리프레시 동작에 의해 발생하는 대기 시간이 단축되고 있다.

또한, 일시적인 데이터 유지 회로로서, 센스 앰프에 근접하여 배치되는 스페어 메모리셀이 이용되기 때문에, 스페어 메모리셀에 대한 데이터의 읽고 쓰기는 고속이다. 또한, 새로운 데이터 유지 회로를 센스 앰프 근방에 구비할 필요가 없으므로, 영역 패널티가 억제된다.

리스토어 신호 RST는 리스토어 동작을 지시하는 신호이다. 리스토어 동작이란, 리프레시 신호 REF에 의해서 스페어 메모리셀에 일시적으로 유지된 데이터를 본래의 메모리셀에 다시 기록하는 동작을 말한다.

또, NAND 게이트(544, 552)에 입력되는 신호 BLEQ는 메모리셀 어레이에 접속되는 비트선쌍을 이퀄라이징하는 신호로서, 해당하는 메모리 블럭의 프리차지 신호 PRE에 의해서 H레벨로 되고, 액트 신호 ACT에 의해서 L레벨로 된다.

도 6을 참조하면, 제어 회로(2)는 내부 플래그 세트 회로(102)를 더 포함한다. 내부 플래그 세트 회로(102)는 SR 플립플롭 회로(586, 590, 592, 596)와, OR 게이트(588, 594)로 이루어진다.

SR 플립플롭 회로(586)는 후술하는 리프레시 요구 신호 REFREQ 및 리프레시 신호 REF를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 REFflag를 출력한다.

OR 게이트(588)는 리프레시 신호 REF 및 리스토어 신호 RST의 논리합을 연산하고, 그 연산 결과를 SR 플립플롭 회로(590)로 출력한다. SR 플립플롭 회로(590)는 OR 게이트(588)로부터의 출력 신호 및 리콜 신호 RCL을 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 RCLflag를 출력한다.

SR 플립플롭 회로(592)는 리프레시 신호 REF 및 리스토어 신호 RST를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 RSTflag를 출력한다.

OR 게이트(594)는 리드 커맨드 RDCMD, 라이트 커맨드 WRTCMD 및 모드 셀렉트 커맨드 MRSCMD의 논리합을 연산하고, 그 연산 결과를 SR 플립플롭 회로(596)로 출력한다. SR 플립플롭 회로(596)는 내부 신호 CMDEN 및 OR 게이트(588)로부터의 출력 신호를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 CMDflag를 출력한다.

도 7을 참조하면, 제어 회로(2)는 신호 NOP 및 내부 플래그 REFflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(598)와, NAND 게이트(598)로부터의 출력 신호를 반전해서 리프레시 신호 REF를 출력하는 인버터(600)를 더 포함한다.

또한, 제어 회로(2)는 신호 NOP 및 내부 플래그 RSTflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(602)와, NAND 게이트(602)로부터의 출력 신호를 반전해서 리스토어 신호 RST를 출력하는 인버터(604)를 포함한다.

또한, 제어 회로(2)는 신호 NOP, 내부 플래그 REFflag의 반전 신호, 내부 플래그 RSTflag의 반전 신호 및 내부 플래그 RCLflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(606)와, NAND 게이트(606)로부터의 출력 신호를 반전해서 리콜 신호 RCL을 출력하는 인버터(608)를 포함한다.

이 회로는 메모리 제어 장치(8)로부터 커맨드 CMD에 의한 동작 지령을 받지 않고, 또한, 내부 플래그 CMDflag가 H레벨에 있을 때, 즉 신호 NOP가 H레벨로 되는 비동작 상태일 때에 활성화된다.

도 8을 참조하면, 제어 회로(2)는 리프레시 타이머(610)와, 리프레시 어드레스 카운터(612)를 더 포함한다.

리프레시 타이머(610)는 소정의 리프레시 주기로 리프레시 동작을 요구하는 리프레시 요구 신호 REFREQ를 발생하여, 리프레시 어드레스 카운터(612)로 출력한다. 리프레시 어드레스 카운터(612)는 리프레시 요구 신호 REFREQ에 따라 리프레시 카운터를 카운트업하고, 리프레시 대상의 메모리셀 행을 선택하기 위한 로우 어드레스 신호 RA<0:6> 및 뱅크 어드레스 신호 BA0, BA1을 생성한다.

도 9는 도 1에 나타내는 로우 어드레스 레지스터(7)의 기능 블럭도이다. 여기서, 로우 어드레스 레지스터(7)는 메모리셀 어레이(6)의 각 뱅크의 메모리 블럭마다 마련되고, 도 9에 있어서는, 뱅크 0의 메모리 블럭 BLOCK0에 대응하는 로우 어드레스 레지스터에 대하여 나타내어져 있다.

도 9를 참조하면, 로우 어드레스 레지스터(7)는 레지스터 어레이(622)와, 스페어 워드선 SWL00∼SWL05에 각각 대응해서 마련되는 스페어 디코더(624∼634)와, AND 게이트(636, 638)를 포함한다.

레지스터 어레이(622)는 ACT 신호에 의해 활성화된 워드선에 대응하는 로우 어드레스를 내부에 유지한다. 레지스터 어레이(622)는, 액트 신호 ACT를 받으면, 그 액트 신호 ACT에 따라 활성화되는 워드선에 대응하는 로우 어드레스 신호 RA<0:4>를 제어 회로(2)로부터 받아, 다음에 프리차지 신호 PRE를 받을 때까지 내부에 유지한다. 그리고, 리드 커맨드 RDCMD 및 라이트 커맨드 WRTCMD의 논리합인 내부 신호 RAS를 받으면, 그 내부 신호 RAS와 동시에 받는 판독 또는 기록 대상의 로우 어드레스 신호 RA<0:4>를, 유지되어 있는 로우 어드레스와 비교하여, 일치하면, 내부 신호 HIT를 H레벨로 출력한다.

스페어 디코더(624∼634)는 각각 대응하는 스페어 워드선 SWL00∼SWL05의 동작 모드를 설정하고, 스페어 워드선 SWL00∼SWL05 각각에 대응하는 활성화 신호 SWL00EN∼SWL05EN을 출력한다. 각 스페어 워드선에 대하여, 스페어 워드선을 워드선의 예비선으로서 사용하는 제 1 동작 모드, 리프레시 동작에 따라 판독된 데이터의 일시 기억 메모리셀로서 사용하는 제 2 동작 모드 및 리콜 동작용 데이터의 일시 기억 메모리셀로서 사용하는 제 3 동작 모드 중 어느 하나의 모드가 설정된다.

스페어 디코더(624∼634)는 대응하는 스페어 워드선이 제 1 동작 모드로서 사용될 때, 대상의 워드선에 대응하는 로우 어드레스가 내부 설정되어, 내부 신호 RAS와 동시에 받는 판독 또는 기록 대상의 로우 어드레스 신호 RA<0:4>를, 내부 설정된 로우 어드레스와 비교하여, 일치하고 있으면, 대응하는 활성화 신호 SWL0EN∼SWL5EN을 H레벨로 출력한다.

또한, 스페어 디코더(624∼634)는 대응하는 스페어 워드선이 제 2 동작 모드로서 사용될 때, 신호 REFSWLEN이 활성화되면, 대응하는 활성화 신호 SWL0EN∼SWL5EN을 H레벨로 출력한다. 여기서, 신호 REFSWLEN은 리프레시 동작에 따라 센스 앰프에 판독된 데이터를 스페어 워드선에 접속되는 스페어 메모리셀에 기록할 때, 및 스페어 메모리셀에 기록된 데이터를 본래의 메모리셀로 복귀시키기 위해서 다시 센스 앰프로 판독할 때에 활성화되는 신호로서, 제어 회로(2)에 있어서 리프레시 신호 REF 또는 리스토어 신호 RST를 지연해서 생성시킨다.

또한, 스페어 디코더(624∼634)는 대응하는 스페어 워드선이 제 3 동작 모드로서 사용될 때, 신호 RCLSWLEN이 활성화되면, 대응하는 활성화 신호SWL0EN∼SWL5EN을 H레벨로 출력한다. 여기서, 신호 RCLSWLEN은 리콜 동작에 있어서, 센스 앰프에 판독된 데이터를 스페어 워드선에 접속되는 스페어 메모리셀에 기록할 때, 및 스페어 메모리셀에 기록된 데이터를 다시 센스 앰프로 판독할 때에 활성화되는 신호로서, 제어 회로(2)에 있어서 신호 SAEQ가 활성화되기 직전에 활성화된다.

각 스페어 디코더(624∼634)에 있어서는, 그 동작 모드를 설정하기 전에 각 동작 모드를 테스트할 수 있다. 신호 SWL_test, /Spare_test, /REF_test, /RCL_test는 각 동작 모드를 테스트하기 위한 신호로서, 신호 SWL_test가 활성화되어 있을 때, 신호 /Spare_test, /REF_test, /RCL_test가 활성화되면, 각각 제 1, 제 2 및 제 3 동작 모드의 동작 테스트를 실행할 수 있다.

AND 게이트(636)는 로우 어드레스 신호 RA5, RA6의 논리곱을 연산하고, 그 연산 결과를 블럭 선택 신호 BLK0SEL로서 출력한다. 또한, AND 게이트(638)는 뱅크 어드레스 신호 BA0, BA1의 논리곱을 연산하고, 그 연산 결과를 뱅크 선택 신호 BNK0SEL로서 출력한다.

또, 도 9에 있어서는, 뱅크 0의 메모리 블럭 BLOCK0에 대응하는 로우 어드레스 레지스터에 대하여 도시되어 있지만, 예컨대, 뱅크 1의 메모리 블럭 BLOCK1에 대응하는 로우 어드레스 레지스터에 있어서는, AND 게이트(636)는 로우 어드레스 신호 RA5의 반전 신호 및 로우 어드레스 신호 RA6의 논리곱을 연산하고, 그 연산 결과를 블럭 선택 신호 BLK1SEL로서 출력하며, AND 게이트(638)는 뱅크 어드레스 신호 BA0의 반전 신호 및 뱅크 어드레스 신호 BA1의 논리곱을 연산하여, 그 연산결과를 뱅크 선택 신호 BNK1SEL로서 출력한다.

도 10은 도 9에 나타내는 레지스터 어레이(622)의 구성을 나타내는 회로도이다.

도 10을 참조하면, 레지스터 어레이(622)는 NAND 게이트(652, 656)와, 인버터(654, 658)와, AND 게이트(660∼668)와, SR 플립플롭 회로(670∼680)와, 인버터(682∼690)를 포함한다.

NAND 게이트(652)는 액트 신호 ACT, 블럭 선택 신호 BLK0SEL 및 뱅크 선택 신호 BNK0SEL의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 인버터(654)는 NAND 게이트(652)로부터의 출력 신호를 반전한 신호를 출력한다. AND 게이트(660∼668)는 각각 로우 어드레스 신호 RA0∼RA4 및 인버터(654)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 각각 SR 플립플롭 회로(672∼680)로 출력한다.

NAND 게이트(656)는 프리차지 신호 PRE, 블럭 선택 신호 BLK0SEL 및 뱅크 선택 신호 BNK0SEL의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 인버터(658)는 NAND 게이트(656)로부터의 출력 신호를 반전한 신호를 출력한다.

SR 플립플롭 회로(670)는 인버터(654)로부터의 출력 신호를 세트 입력으로 받는다. SR 플립플롭 회로(672∼680)는 AND 게이트(660∼668)로부터의 출력 신호를 각각 세트 입력으로 받는다. SR 플립플롭 회로(670∼680)는 모두 인버터(658)로부터의 출력 신호를 리셋 입력으로 받아, 그 신호에 따라 내부 상태가 리셋된다. 인버터(682∼690)는 각각 SR 플립플롭 회로(672∼680)로부터의 출력 신호를 반전한신호를 출력한다.

또한, 레지스터 어레이(622)는 P채널 MOS 트랜지스터(708)와, 인버터(706)와, N채널 MOS 트랜지스터(710)와, 노드 N1, N0의 사이에 병렬에 접속되는 어드레스 비트 비교 회로(692∼700)를 더 포함한다.

P채널 MOS 트랜지스터(708)는 전원 노드 및 노드 N1에 접속되어, 내부 신호 RAS를 게이트로 받는다. 인버터(706)는 내부 신호 RAS를 반전한 신호를 출력한다. N채널 MOS 트랜지스터(710)는 노드 N0 및 접지 노드에 접속되어, 인버터(706)로부터의 출력 신호를 게이트로 받는다.

어드레스 비트 비교 회로(692)는 P채널 MOS 트랜지스터(716, 718)와, N채널 MOS 트랜지스터(720, 722)를 포함한다. P채널 MOS 트랜지스터(716, 718)는 전원 노드와 노드 N0 사이에 직렬로 접속되어, 인버터(682)로부터의 출력 신호 및 로우 어드레스 신호 RA0을 각각 게이트로 받는다. N채널 MOS 트랜지스터(720, 722)는 노드 N1과 접지 노드 사이에 직렬로 접속되어, 인버터(682)로부터의 출력 신호 및 로우 어드레스 신호 RA0을 각각 게이트로 받는다.

어드레스 비트 비교 회로(694∼700)는 입력되는 로우 어드레스 신호 RA0 대신 로우 어드레스 신호 RA1∼RA4가 각각 인가되고, 인버터(682)로부터의 출력 신호 대신 인버터(684∼690)로부터의 출력 신호가 각각 인가되는 점에서 어드레스 비트 비교 회로(692)와 다르지만, 내부 구성은 어드레스 비트 비교 회로(692)와 같으므로, 설명은 반복하지 않는다.

또한, 레지스터 어레이(622)는 NAND 게이트(702, 712)와, 인버터(704, 714)를 포함한다.

NAND 게이트(712)는 내부 신호 RAS, 블럭 선택 신호 BLK0SEL 및 뱅크 선택 신호 BNK0SEL의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 인버터(714)는 NAND 게이트(712)로부터의 출력 신호를 반전해서 NAND 게이트(702)로 출력한다.

NAND 게이트(702)는 SR 플립플롭 회로(670)로부터의 출력 신호, 노드 N1 상의 신호, 인버터(714)로부터의 출력 신호 및 노드 N0 상의 신호를 반전한 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 인버터(704)는 NAND 게이트(702)로부터의 출력 신호를 반전해서 내부 신호 HIT를 출력한다.

이하, 이 레지스터 어레이(622)의 동작에 대하여 간단히 설명한다. 메모리 제어 장치(8)로부터 입력된 어드레스 신호 ADDRESS 및 커맨드 CMD에 근거해서, 뱅크 0의 메모리 블럭 0이 선택되어, 액트 신호 ACT가 활성화되면, SR 플립플롭 회로(672∼680)는 그 어드레스 신호 ADDRESS에 의해서 지정된 로우 어드레스 신호 RA<0:4>를 유지한다. 이에 따라, 활성화된 워드선의 로우 어드레스가 레지스터 어레이(622)에 기억된다.

그리고, 그 후, 메모리 제어 장치(8)로부터 입력된 어드레스 신호 ADDRESS 및 커맨드 CMD에 근거해서, 리드 커맨드 RDCMD 또는 라이트 커맨드 WRTCMD가 활성화되면, 어드레스 비트 비교부(692∼700)는 어드레스 신호 ADDRESS에 의해서 지정된 로우 어드레스 신호 RA<0:4>를 SR 플립플롭 회로(672∼680)가 유지하는 로우 어드레스와 비교한다.

로우 어드레스가 일치할 때는, 대상의 워드선은 이미 선택되어 있으므로, 레지스터 어레이(622)는 내부 신호 HIT를 H레벨로 출력한다. 또, SR 플립플롭 회로(672∼680)는 선택되어 있는 워드선이 비활성화되고, 대응하는 비트선쌍이 프리차지되는 프리차지 신호 PRE가 활성화되면, 내부에 유지하고 있는 로우 어드레스를 리셋한다.

도 11은 도 9에 나타내는 스페어 디코더(624)의 구성을 나타내는 회로도이다.

도 11을 참조하면, 스페어 디코더(624)는 제 1 동작 모드 설정부(732)와, 제 2 동작 모드 설정부(756)와, 제 3 동작 모드 설정부(760)를 포함한다.

제 1 동작 모드 설정부(732)는 P채널 MOS 트랜지스터(774, 776)와, N채널 MOS 트랜지스터(778)와, 퓨즈 F3, F4를 포함한다. P채널 MOS 트랜지스터(774, 776)는 전원 노드 및 퓨즈 F3에 접속되어, 신호 SWL_test, /Spare_test를 각각 게이트로 받는다. N채널 MOS 트랜지스터(778)는 퓨즈 F4 및 접지 노드에 접속되어, 신호 /Spare_test를 게이트로 받는다. 퓨즈 F3은 P채널 MOS 트랜지스터(774, 776)와 노드 N5 사이에 접속되고, 퓨즈 F4는 N채널 MOS 트랜지스터(778)와 노드 N5 사이에 접속된다.

제 2 동작 모드 설정부(756)는 P채널 MOS 트랜지스터(780, 782)와, N채널 MOS 트랜지스터(784)와, 퓨즈 F5, F6을 포함한다. P채널 MOS 트랜지스터(780, 782)는 전원 노드 및 퓨즈 F5에 접속되어, 신호 SWL_test, /REF_test를 각각 게이트로 받는다. N채널 MOS 트랜지스터(784)는 퓨즈 F6 및 접지 노드에 접속되어, 신호 /REF_test를 게이트로 받는다. 퓨즈 F5는 P채널 MOS 트랜지스터(780, 782)와 노드 N6 사이에 접속되고, 퓨즈 F6은 N채널 MOS 트랜지스터(784)와 노드 N6 사이에 접속된다.

제 3 동작 모드 설정부(760)는 P채널 MOS 트랜지스터(786, 788)와, N채널 MOS 트랜지스터(790)와, 퓨즈 F7, F8을 포함한다. P채널 MOS 트랜지스터(786, 788)는 전원 노드 및 퓨즈 F7에 접속되어, 신호 SWL_test, /RCL_test를 각각 게이트로 받는다. N채널 MOS 트랜지스터(790)는 퓨즈 F8 및 접지 노드에 접속되어, 신호 /RCL_test를 게이트로 받는다. 퓨즈 F7은 P채널 MOS 트랜지스터(786, 788)와 노드 N7 사이에 접속되고, 퓨즈 F8은 N채널 MOS 트랜지스터(790)와 노드 N7 사이에 접속된다.

제 1 모드 설정부(732)는 스페어 워드선 SWL00을 일반 워드선의 예비선으로서 사용하는 제 1 동작 모드를 설정한다. 제 2 모드 설정부(756)는 스페어 워드선 SWL00을 리프레시 동작에 따라 판독된 데이터의 일시 기억 메모리셀로서 사용하는 제 2 동작 모드를 설정한다. 제 3 모드 설정부(760)는 스페어 워드선 SWL00을 리콜 동작용 데이터의 일시 기억 메모리셀로서 사용하는 제 3 동작 모드를 설정한다.

즉, 스페어 워드선 SWL00을 제 1 동작 모드로서 사용할 때에는, 퓨즈 F3을 제외한 퓨즈 F4∼F8이 절단되고, 스페어 워드선 SWL00은 일반 워드선의 예비선으로서 사용된다. 또한, 스페어 워드선 SWL00을 제 2 동작 모드로서 사용할 때에는, 퓨즈 F5를 제외한 각 퓨즈가 절단되고, 스페어 워드선 SWL00은 리프레시 동작 시의 일시 기억 메모리셀로서 사용된다. 또한, 스페어 워드선 SWL00을 제 3 동작 모드로서 사용할 때에는, 퓨즈 F7을 제외한 각 퓨즈가 절단되고, 스페어 워드선 SWL00은 리콜 동작 시의 일시 기억 메모리셀로서 사용된다.

또, 제 1 내지 제 3 모드 설정부(732, 756, 760) 각각에 있어서는, 상술한 바와 같이, 퓨즈를 절단하기 전에, 신호 SWL_test, /Spare_test, /REF_test, /RCL_test를 입력함으로써, 사전에 동작 테스트가 가능하게 되어 있다.

또한, 스페어 디코더(624)는 NAND 게이트(734, 754, 758, 762)와, P채널 MOS 트랜지스터(736)와, N채널 MOS 트랜지스터(740)와, 인버터(738, 742, 764)와, 치환 워드선 설정부(744∼752)를 포함한다.

NAND 게이트(734)는 블럭 선택 신호 BLK0SEL, 뱅크 선택 신호 BNK0SEL, 내부 신호 RAS 및 노드 N5 상의 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 인버터(742)는 NAND 게이트(734)로부터의 출력 신호를 반전한 신호를 출력한다. P채널 MOS 트랜지스터(736)는 전원 노드 및 노드 N3에 접속되어, 내부 신호 RAS를 게이트로 받는다. 인버터(738)는 내부 신호 RAS를 반전한 신호를 출력한다. N채널 MOS 트랜지스터(740)는 노드 N4 및 접지 노드에 접속되어, 인버터(738)로부터의 출력 신호를 게이트로 받는다.

NAND 게이트(754)는 노드 N3∼N5 상의 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력한다. 즉, NAND 게이트(754)는 스페어 워드선 SWL00이 제 1 동작 모드로서 사용될 때, 입력된 로우 어드레스가 치환 대상의 워드선에 대응하는 로우 어드레스와 일치하면, 내부 신호 RAS가 입력된 타이밍에서 L레벨의 신호를 출력한다.

NAND 게이트(758)는 노드 N6 상의 신호 및 신호 REFSWLEN의 논리곱을 연산하여, 그 연산 결과를 반전한 신호를 출력한다. 즉, NAND 게이트(758)는 스페어 워드선 SWL00이 제 2 동작 모드로서 사용될 때, 신호 REFSWLEN을 받은 타이밍에서 L레벨의 신호를 출력한다. NAND 게이트(762)는 노드 N7 상의 신호 및 신호 RCLSWLEN의 논리곱을 연산하여, 그 연산 결과를 반전한 신호를 출력한다. 즉, NAND 게이트(762)는 스페어 워드선 SWL0이 제 3 동작 모드로서 사용될 때, 신호 RCLSWLEN을 받은 타이밍에서 L레벨의 신호를 출력한다. 인버터(764)는 NAND 게이트(754, 758, 762) 출력 신호 중 어느 하나가 L레벨일 때, 활성화 신호 SWL0EN을 H레벨로 출력한다.

치환 워드선 설정부(744)는 P채널 MOS 트랜지스터(766, 770)와, N채널 MOS 트랜지스터(768, 772)와, 퓨즈 F1, F2를 포함한다.

P채널 MOS 트랜지스터(766) 및 N채널 MOS 트랜지스터(768)는 노드 N3과 퓨즈 F2 사이에 직렬로 접속되어, NAND 게이트(734)로부터의 출력 신호 및 로우 어드레스 신호 RA0을 각각 게이트로 받는다. P채널 MOS 트랜지스터(770) 및 N채널 MOS 트랜지스터(772)는 퓨즈 F1과 노드 N4 사이에 직렬로 접속되어, 로우 어드레스 신호 RA0 및 인버터(742)로부터의 출력 신호를 각각 게이트로 받는다. 퓨즈 F1은 전원 노드와 P채널 MOS 트랜지스터(770) 사이에 접속되고, 퓨즈 F2는 N채널 MOS 트랜지스터(768)와 접지 노드 사이에 접속된다.

치환 워드선 설정부(746∼752)는 입력되는 로우 어드레스 신호 RA0 대신 로우 어드레스 신호 RA1∼RA4가 각각 인가되는 점에서 치환 워드선 설정부(744)와 다르지만, 내부 구성은 치환 워드선 설정부(744)와 같으므로, 설명은 반복하지 않는다.

치환 워드선 설정부(744∼752)는 스페어 워드선 SWL00을 제 1 동작 모드로서 사용할 때, 외부로부터 입력된 로우 어드레스를, 사전에 설정된 치환되는 워드선에 대응하는 로우 어드레스와 비교하여, 그 비교 결과를 출력한다.

또, 도 9에 나타내는 그 밖의 스페어 디코더(626∼634)의 구성은 스페어 디코더(624)의 구성과 같으므로, 설명은 반복하지 않는다.

도 12는 실시예 1에 따른 반도체 기억 장치(1)의 동작을 설명하기 위한 동작 파형도이다. 또, 설명의 편의상, 도 12에 있어서는, 하나의 뱅크 어드레스에 대하여 동작이 행해지는 것으로 한다. 또한, 버스트 길이는 4로 하고있다.

도 12를 참조하면, 시각 T1 전에는, 워드선 WL01∼WL0F 중 어느 하나가 이미 활성화되어 있고, 신호 BLTG0은 H레벨이라 한다. 따라서, N채널 MOS 트랜지스터(30∼33)는 도통하고 있고, 비트선쌍 BL00, /BL00은 비트선쌍 BL0, /BL0과 각각 전기적으로 접속되고, 비트선쌍 BL01, /BL01은 비트선쌍 BL1, /BL1과 각각 전기적으로 접속되어 있다. 그리고, 구동 신호 S0, /S0은 각각 H레벨, L레벨로 활성화되어 있고, 센스 앰프(62, 63)는 비트선쌍 BL0, /BL0 및 비트선쌍 BL1, /BL1의 전위를 각각 증폭하고 있다.

시각 T1에 있어서, 커맨드 CMD로서 리드 커맨드 RD가 입력되고, 어드레스 신호 ADDRESS로서 로우 어드레스 00이 입력되면, 로우 어드레스 레지스터(7)는 입력된 로우 어드레스를 내부에 기억하고 있는 로우 어드레스와 비교한다. 그리고, 이들 어드레스는 다르기 때문에, 로우 어드레스 레지스터(7)는 내부 신호 HIT를 L레벨로 출력한다.

그렇게 하면, 제어 회로(2)는 프리차지 신호 PRE를 활성화하고, 이에 따라, 활성화되어 있는 워드선이 비활성화되어, 신호 BLEQ0 및 신호 SAEQ0이 활성화되고, 또한, 구동 신호 S0, /S0이 모두 전위 VBL로 설정된다. 그리고, 비트선쌍 BL00, /BL00 및 비트선쌍 BL0, /BL0 및 비트선쌍 BL01, /BL01 및 비트선쌍 BL1, /BL1은 소정의 전위로 프리차지된다.

그리고, 시각 T1로부터 2클럭 후의 시각 T2에 있어서, 제어 회로(2)는 액트 신호 ACT를 활성화하고, 이에 따라, 신호 BLEQ0, SAEQ0이 비활성화되고, 워드선 WL00이 활성화되어, 활성 동작이 실행된다. 또한, 신호 ACT의 활성화에 따라서, 로우 어드레스 레지스터(7)는 로우 어드레스 신호 RA<0:4>를 내부에 기억한다.

액트 신호 ACT에 따라 비트선쌍 BL0, /BL0 및 비트선쌍 BL1, /BL1에 데이터가 판독되면, 일단 신호 BLTG0이 비활성화되고, 비트선쌍 BL0, /BL0이 비트선쌍 BL00, /BL00과 전기적으로 분리되며, 비트선쌍 BL1, /BL1이 비트선쌍 BL01, /BL01과 전기적으로 분리된다. 그 후, 구동 신호 S0, /S0이 각각 H레벨, L레벨로 활성화되고, 센스 앰프(62, 63)는 각각 비트선쌍 BL0, /BL0 및 비트선쌍 BL1, /BL1의 전위를 증폭한다.

그리고, 액트 신호 ACT가 활성화된 시각 T2로부터 2클럭 후의 시각 T4에 있어서, 제어 회로(2)는 리드 신호 RD를 활성화하고, 이에 따라, 시각 T1의 1클럭 후에 로우 어드레스 00에 계속해서 입력된 컬럼 어드레스 00에 대응하는 컬럼 선택선CSL0이 선택되고, 센스 앰프(62)에 판독된 데이터가 로컬 IO선 LIO0, /LIO0, 접속 게이트 회로 G#0 및 글로벌 IO선 GIO, /GIO를 거쳐서 입출력 회로(14)로 전달된다.

리드 신호 RD가 활성화된 반(半) 클럭 후에는, 제어 회로(2)는 신호 Ready를 H레벨로 하고, L레벨의 신호 /Ready를 메모리 제어 장치(8)로 출력한다. 이에 따라, 다음 클럭 CLK에서 데이터 출력되는 것이 메모리 제어 회로(8)에 통지된다. 그리고, 신호 /Ready가 메모리 제어 회로(8)에 통지된 1클럭 후에, 컬럼 어드레스 00∼03에 대응하는 데이터 Q0∼Q3이 순차적으로 출력된다.

시각 T3에 있어서는, 시각 T1에 있어서 외부로부터 인가된 리드 커맨드 RD에 관련하는 동작과는 독립해서, 제어 회로(2)가 리프레시 요구 신호 REFREQ를 발생시킨다.

그렇게 하면, 리드 신호 RD를 활성화한 2클럭 후의 시각 T5에 있어서, 제어 회로(2)는 리프레시 신호 REF를 활성화하여, 리프레시 동작이 개시된다. 리프레시 신호 REF가 활성화되면, 리드 커맨드 RD에 따라 활성화되어 있던 워드선 WL00이 비활성화되고, 신호 BLTG0이 비활성화되어, 비트선쌍 BL00, /BL00이 각각 비트선쌍 BL0, /BL0과 분리되며, 비트선쌍 BL01, /BL01이 각각 비트선쌍 BL1, /BL1과 분리된다. 그리고, 신호 BLEQ0이 활성화되어, 센스 앰프(62, 63)에 워드선 WL00에 대응하는 데이터를 남긴 채로 비트선쌍 BL00, /BL00 및 비트선쌍 BL01, /BL01이 초기화된다.

센스 앰프(62, 63)에 판독되어 있는, 워드선 WL00에 대응하는 데이터는 외부로부터 언제 다시 판독될지 모르기 때문에, 고속으로 복귀할 수 있도록, 스페어 워드선에 접속되는 스페어 메모리셀에 일시적으로 유지된다. 즉, 제어 회로(2)는 신호 RCLSWLEN을 활성화하고, 센스 앰프(62, 63)의 데이터는 미리 모드 설정된 리콜 동작용 스페어 워드선에 접속되는 스페어 메모리셀에 기록된다.

한편, 신호 BLEQ0에 따라 비트선쌍 BL00, /BL00 및 비트선쌍 BL01, /BL01이 초기화되면, 리프레시 대상의 메모리셀 행에 대응하는 워드선 WL0F가 활성화되어, 비트선쌍 BL00, /BL00 및 비트선쌍 BL01, /BL01로 데이터가 판독된다. 그리고, 센스 앰프(62, 63)에 판독되어 있던, 워드선 WL00에 대응하는 데이터의 스페어 메모리셀에의 기록이 종료하면, 구동 신호 S0, /S0이 모두 전위 VBL로 설정되어, 신호 SAEQ0이 활성화되고, 비트선쌍 BL0, /BL0 및 비트선쌍 BL1, /BL1이 초기화된다.

그 후, 신호 BLTG0이 활성화하고, 비트선쌍 BL00, /BL00은 비트선쌍 BL0, /BL0과 전기적으로 접속되며, 비트선쌍 BL01, /BL01은 비트선쌍 BL1, /BL1과 각각 전기적으로 접속된다. 이에 따라, 비트선쌍 BL00, /BL00 및 비트선쌍 BL01, /BL01의 전위가 각각 센스 앰프(62, 63)에 의해서 증폭된다. 그리고, 센스 앰프(62, 63)에 의해서 전위 증폭된 데이터는 미리 설정된 스페어 워드선에 접속되는 스페어 메모리셀에 기록되고, 이 단계에서 일단 리프레시 동작은 종료한다.

시각 T6에 있어서, 리프레시 동작과는 독립해서, 커맨드 CMD로서 리드 커맨드 RD가 입력되고, 어드레스 신호 ADDRESS로서 로우 어드레스 00이 입력되면, 로우 어드레스 레지스터(7)는 입력된 로우 어드레스를 내부에 기억하는 로우 어드레스와 비교한다. 그리고, 이들 어드레스는 모두 00으로 일치하기 때문에, 로우 어드레스 레지스터(7)는 내부 신호 HIT를 H레벨로 출력한다.

그렇게 하면, 제어 회로(2)는 리콜 신호 RCL을 활성화하고, 그에 따라, 리프레시 동작으로 활성화되어 있던 워드선 WL0F가 비활성화되고, 신호 BLEQ0 및 신호 SAEQ0이 활성화되며, 또한, 구동 신호 S0, /S0이 모두 전위 VBL로 설정되고, 비트선쌍 BL00, /BL00, 비트선쌍 BL0, /BL0, 비트선쌍 BL01, /BL01 및 비트선쌍 BL1, /BL1은 소정의 전위로 프리차지된다.

그리고, 시각 T6으로부터 1클럭 후의 시각 T7에 있어서, 제어 회로(2)는 신호 RCLSWLEN을 다시 활성화하고, 스페어 메모리셀에 일시적으로 유지되어 있던 워드선 WL00에 대응하는 데이터가 센스 앰프(62, 63)로 판독된다.

한편, 시각 T7에 있어서는, 로우 어드레스 00에 계속해서 컬럼 어드레스 04가 입력되고, 또한, 제어 회로(2)는 리드 신호 RD를 활성화한다. 이에 따라, 컬럼 어드레스 04에 대응하는 컬럼 선택선 CSL4(도 3 등에서 도시하지 않음)가 선택되고, 대응하는 센스 앰프에 판독된 데이터가 로컬 IO선 LIO0, /LIO0, 접속 게이트 회로 G#0 및 글로벌 IO선 GIO, /GIO를 거쳐서 입출력 회로(14)로 전달된다.

그리고, 리드 신호 RD가 활성화된 반 클럭 후에는, 제어 회로(2)는 신호 Ready를 H레벨로 하고, L레벨의 신호 /Ready를 메모리 제어 장치(8)로 출력한다. 이에 따라, 다음 클럭 신호 CLK에서 데이터 출력되는 것이 메모리 제어 회로(8)로 통지된다. 그리고, 신호 /Ready가 메모리 제어 회로(8)에 통지된 1클럭 후부터, 컬럼 어드레스 04∼07에 대응하는 데이터 Q4∼Q7이 순차적으로 출력된다.

리드 신호 RD를 활성화한 3클럭 후의 시각 T8에 있어서, 제어 회로(2)는 리스토어 신호 RST를 활성화하여, 스페어 메모리셀에 일시적으로 기억되어 있는 워드선 WL0F에 대응하는 데이터의 리스토어 동작이 개시된다. 활성화되어 있는 워드선 WL00이 비활성화되고, 신호 BLTG0이 비활성화되어, 비트선쌍 BL00, /BL00이 비트선쌍 BL0, /BL0과 각각 전기적으로 분리되고, 비트선쌍 BL01, /BL01이 비트선쌍 BL1, /BL1로 각각 전기적으로 분리된다.

그 후, 신호 BLEQ0 및 신호 SAEQ0이 활성화되고, 또한, 구동 신호 S0, /S0이 모두 전위 VBL로 설정되어, 비트선쌍 BL00, /BL00, 비트선쌍 BL0, /BL0, 비트선쌍 BL01, /BL01 및 비트선쌍 BL1, /BL1은 소정의 전위로 프리차지된다. 그리고, 제어 회로(2)는 신호 REFSWLEN을 다시 활성화하여, 스페어 메모리셀에 일시적으로 유지되어 있던 워드선 WL0F에 대응하는 데이터가 센스 앰프(62, 63)로 판독된다.

또한, 제어 회로(2)는 센스 앰프(62, 63)에 판독된 데이터를 본래의 메모리셀에 기록하기 위해서, 워드선 WL0F를 활성화한다. 그 후, 신호 BLTG0이 다시 활성화되고, 센스 앰프(62, 63)에 판독되어 있던 데이터가 본래의 메모리셀에 기록되어, 리프레시 동작에 따른 데이터의 복귀가 완료한다.

시각 T9에 있어서는, 리프레시 동작과는 독립해서, 커맨드 CMD로서 리드 커맨드 RD가 입력되고, 어드레스 신호 ADDRESS로서 로우 어드레스 01이 입력된다. 그렇게 하면, 로우 어드레스 레지스터(7)는 입력된 로우 어드레스를 내부에 유지하고 있는 로우 어드레스와 비교한다. 로우 어드레스 레지스터(7)는 시각 T2에서의 신호 ACT에 따라 로우 어드레스 00을 유지하고 있기 때문에, 어드레스는 일치하지 않고, 로우 어드레스 레지스터(7)는 내부 신호 HIT를 L레벨로 출력한다.

따라서, 이 경우에는, 시각 T1 이후의 동작과 같은 동작이 행해진다. 즉,제어 회로(2)는 시각 T9로부터 2클럭 후의 시각 T10에 있어서, 액트 신호 ACT를 활성화하고, 이에 따라서, 로우 어드레스 레지스터(7)는 시각 T9에서 입력된 로우 어드레스 01을 내부에 유지한다. 그리고, 제어 회로(2)는 시각 T10으로부터 2클럭 후의 시각 T11에서, 리드 신호 RD를 활성화하고, 그 후, 신호 /Ready를 메모리 제어 장치(8)로 출력한 후, 신호 데이터 Q0∼Q3을 순차적으로 메모리 제어 장치(8)로 출력한다.

또, 리콜 동작 시 및 리프레시 동작 시에 스페어 메모리셀에 데이터를 일시적으로 기억할 때, 인접하는 스페어 워드선, 예컨대, 스페어 워드선 SWL00, SWL01을 동시에 활성화하여, 센스 앰프(62)의 데이터를 서로 상보인 데이터로서 두 개의 스페어 메모리셀 SCell00, SCell10에 기억하여도 좋다. 이와 같이, 스페어 메모리셀을 소위 트윈 메모리셀로서 사용함으로써, 리콜 동작 시 및 리프레시 동작 시의 센스 앰프에 의한 증폭 동작을 고속화할 수 있고, 또한 반도체 기억 장치(1)의 고속화를 도모할 수 있다.

이상과 같이, 본 실시예 1에 따른 반도체 기억 장치(1)에 의하면, 센스 앰프근방에 구비되는 스페어 워드선에 접속되는 스페어 메모리셀을 일시적인 데이터 유지 회로로서 이용하고, 이것을 이용하여 리프레시 동작을 2단계로 나누어 실행하도록 했으므로, 리프레시 동작 시에 외부로부터 커맨드를 접수하지 않게 되는 기간이 단축되어, 리프레시 동작에 의한 지연이 작게 되고, 그 결과, 반도체 기억 장치(1)의 고속 동작화가 달성된다.

또한, 리프레시 동작 시, 리프레시 동작 전에 센스 앰프에 판독되어 있던 데이터도, 스페어 메모리셀에 유지되므로, 그 후의 그 데이터에 대한 액세스가 고속화된다.

또한, 메모리셀 어레이 MA를 센스 앰프대 SAB와 분리하는 분리 회로(60, 61, 66, 67)가 마련되어, 스페어 메모리셀에 대한 데이터 입출력 시, 센스 앰프대 SAB로부터 메모리셀 어레이 MA를 분리하도록 했으므로, 스페어 메모리셀에 대한 데이터 입출력 시의 센스 앰프의 동작이 고속화된다.

또한, 스페어 메모리셀에 데이터를 일시적으로 기억할 때, 스페어 메모리셀을 트윈 메모리셀로서 동작시킬 수 있으므로, 그에 따라, 동작을 더욱 고속화할 수 있다.

또한, 이 반도체 기억 장치(1)에 따르면, 로우 어드레스를 관리하는 로우 어드레스 레지스터(7)를 구비하고, 또한, 로우 어드레스의 활성화/비활성화 상태에 따라, 다른 데이터 입출력 타이밍을 외부로 통지하도록 했으므로, 내부의 로우 어드레스의 상태를 고려하는 일 없이 외부로부터 로우 어드레스 및 컬럼 어드레스를 입력할 수 있다. 그리고, 당해 반도체 기억 장치(1)를 제어하는 메모리 제어 장치(8)는 로우 어드레스를 관리할 필요가 없으므로, 외부의 제어 장치에 따라 간편하게 이용할 수 있는 반도체 기억 장치가 실현된다.

또한, 이 반도체 기억 장치(1)에 따르면, 스페어 워드선을 사전에 테스트하는 기능을 스페어 디코더(624∼634)에 구비했으므로, 정상 동작이 확인된 스페어 워드선만을 사용할 수 있다.

또한, 이 반도체 기억 장치(1)에 따르면, 외부 커맨드에 따라 종래 기능의SDRAM으로서 기능할 수 있으므로, 종래의 SDRAM의 호환품으로서 사용할 수도 있다.

(실시예 2)

실시예 1에서는, 버스트 동작 중에 리프레시 동작이 실행되면, 버스트 동작을 중지하여 리프레시 동작을 실행할지, 또는, 버스트 동작이 종료할 때까지 리프레시 동작을 기다릴 필요가 있다. 실시예 2에 있어서는, 이 대책이 마련되고, 외부로부터 보면 반도체 기억 장치 내부의 리프레시 동작은 완전히 숨겨진다.

또한, 본 발명에 따른 반도체 기억 장치는 어드레스 관리 회로를 내장하기 때문에, 반도체 기억 장치를 제어하는 제어 장치의 부하가 가벼워진다. 본 실시예 2에서는, 반도체 기억 장치와 제어 장치가 소형 유닛 내에 내장된 SIP(System in Package)의 구성으로 되어 있다.

도 13은 본 발명의 실시예 2에 따른 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다.

도 13을 참조하면, 반도체 기억 장치(1A)는 반도체 기억 장치(1A)를 제어하는 메모리 제어부(9)와 함께 유닛(10)에 포함된다. 반도체 기억 장치(1A)는 실시예 1에 따른 반도체 기억 장치(1)의 구성에 있어서, 제어 회로(2), 메모리셀 어레이(6) 및 로우 어드레스 레지스터(7) 대신, 제어 회로(2A), 메모리셀 어레이(6A) 및 로우 어드레스 레지스터(7A)를 각각 구비한다. 그 밖의 회로 구성에 대해서는, 실시예 1에 따른 반도체 기억 장치(1)와 같으므로, 설명은 반복하지 않는다.

통상의 SDRAM에서는, 로우 어드레스와 컬럼 어드레스가 공통의 단자로부터시간차를 두고 입력되는 멀티 플렉스 방식이 일반적이지만, 본 실시예 2에 따른 반도체 기억 장치(1A)에서는, 로우 어드레스 RA, 컬럼 어드레스 CA 및 뱅크 어드레스 BA는 메모리 제어부(9)로부터 제어 회로(2A)에 동시에 입력된다. 또한, 메모리 제어부(9)로부터 인가되는 커맨드 CMD에 대해서도, 실시예 1에 따른 반도체 기억 장치(1)와 같이 복수 신호의 조합으로 인가되는 것이 아니라, 하나의 신호에서 하나의 커맨드가 인가된다.

또, 본 실시예 2에 따른 반도체 기억 장치(1A)에서도, SIP 구성이나 상술한 인터페이스 구성을 취하지 않고, 실시예 1과 마찬가지의 시스템 구성 및 인터페이스 구성으로 하는 것도 가능하다.

도 14는 도 13에 나타내는 메모리셀 어레이(6A)에 포함되는 센스 앰프대 주변의 구성을 나타내는 회로도이다.

도 14를 참조하면, 메모리 블럭 BLOCK0, BLOCK1의 사이에 스위치 어레이 SW가 마련된다. 메모리 블럭 BLOCK0, BLOCK1의 구성은 실시예 1에 따른 반도체 기억 장치(1)에 있어서의 메모리 블럭 BLOCK0, BLOCK1의 구성과 같으므로, 설명은 반복하지 않는다.

스위치 어레이 SW는 메모리 블럭 BLOCK0에 포함되는 메모리셀 어레이 MA#01과 메모리 블럭 BLOCK1에 포함되는 메모리셀 어레이 MA#10 사이에 배치된다. 스위치 어레이 SW는 비트선쌍 BL10, /BL10을 비트선쌍 BL20, /BL20과 접속하는 접속 회로(450)와, 비트선쌍 BL11, /BL11을 비트선쌍 BL21, /BL21과 접속하는 접속 회로(451)를 포함한다.

접속 회로(450)는 N채널 MOS 트랜지스터(460, 461)로 이루어진다. N채널 MOS 트랜지스터(460)는 비트선 BL10과 비트선 BL20 사이에 접속되어, 신호 ARTG01을 게이트로 받는다. N채널 MOS 트랜지스터(461)는 비트선 /BL10과 비트선 /BL20 사이에 접속되어, 신호 ARTG01을 게이트로 받는다. 접속 회로(451)는 N채널 MOS 트랜지스터(462, 463)로 이루어진다. N채널 MOS 트랜지스터(462)는 비트선 BL11과 비트선 BL21 사이에 접속되어, 신호 ARTG01을 게이트로 받는다. N채널 MOS 트랜지스터(463)는 비트선 /BL11과 비트선 /BL21 사이에 접속되어, 신호 ARTG01을 게이트로 받는다.

신호 ARTG01이 활성화되면, 접속 회로(450)는 비트선 BL10, /BL10을 비트선 BL20, /BL20과 각각 전기적으로 접속하고, 접속 회로(451)는 비트선 BL11, /BL11을 비트선 BL21, /BL21과 각각 전기적으로 접속한다.

반도체 기억 장치(1A)에서는, 메모리 블럭 BLOCK0에 있어서 메모리셀로부터 센스 앰프로 판독된 데이터는 메모리셀 어레이 MA#01, 스위치 어레이 SW 및 메모리 블럭 BLOCK1의 메모리셀 어레이 MA#10을 거쳐서 메모리 블럭 BLOCK1의 센스 앰프로 전송된다. 그리고, 메모리 블럭 BLOCK1의 센스 앰프로부터 로컬 IO선 LIO1, /LIO1로 데이터가 판독되어, 게이트 회로 G#1을 거쳐서 글로벌 IO선 GIO, /GIO에 판독되어, 입출력 회로(14)에 데이터가 전달된다.

이와 같이 하는 것에 의해, 메모리 블럭 BLOCK0으로부터 데이터를 버스트 동작으로 판독하고 있는 동안에 메모리 블럭 BLOCK0에 있어서 리프레시 동작이 발생하여도, 판독 데이터는 메모리 블럭 BLOCK1의 센스 앰프에 전송되어 외부와 인터페이싱되므로, 메모리 블럭 BLOCK0의 센스 앰프는 리프레시 동작에 이용할 수 있어, 버스트 동작이 중단되거나, 리프레시 동작을 기다리게 되는 경우가 없게 된다.

또, 메모리 블럭 BLOCK1에 있어서 메모리셀로부터 센스 앰프로 판독된 데이터가 메모리셀 어레이 MA#10, 스위치 어레이 SW 및 메모리 블럭 BLOCK0의 메모리셀 어레이 MA#01을 거쳐서 메모리 블럭 BLOCK0의 센스 앰프에 전송되는 경우도 있지만, 이들 두 경우의 동작은 본질적으로 같으므로, 이하의 설명에서는, 메모리 블럭 BLOCK0에 있어서 메모리셀로부터 센스 앰프에 데이터가 판독되는 경우에 대하여 설명한다.

도 15 내지 도 18은 도 13에 나타내는 제어 회로(2A)의 구성을 나타내는 회로도이다. 설명의 편의상, 도 15 내지 도 18에 있어서도, 실시예 1에 있어서 실행한 설명과 마찬가지로, 뱅크 0의 메모리 블럭 BLOCK0에 대응하는 부분만을 나타내고, 이하에서는, 특히, 뱅크 및 메모리 블럭에 대응하는 부호는 부여하지 않고서 설명한다.

도 15를 참조하면, 제어 회로(2A)는 신호 입출력 회로(104)를 포함한다. 신호 입출력 회로(104)는 OR 게이트(522)와, 모드 설정 회로(516A)와, 인버터(524)를 포함한다.

OR 게이트(522)는 메모리 제어부(9)로부터 커맨드 CMD로서 받는 리드 커맨드 RD 및 라이트 커맨드 WRT의 논리합을 연산하고, 그 연산 결과를 내부 신호 ADR로서 출력한다. 모드 설정 회로(516A)는 모드 셀렉트 커맨드 MRS가 H레벨일 때, 메모리 제어부(9)로부터 모드 설정 신호로서 받는 어드레스 신호 ADDRESS에 따라 반도체기억 장치(1A)의 모드를 설정한다. 그리고, 모드 설정 회로(516A)는, 설정한 모드에 따라서, 신호 SWL_test, /Spare_test, /REF_test를 출력한다. 인버터(524)는 내부 신호 Ready를 반전해서 신호 /Ready를 메모리 제어부(9)로 출력한다.

도 16을 참조하면, 제어 회로(2A)는 내부 신호 HIT의 반전 신호 및 내부 신호 ADR의 논리곱을 연산하고, 그 연산 결과를 출력하는 AND 게이트(802)와, AND 게이트(802)로부터의 출력 신호 및 내부 플래그 RCLflag의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 출력하는 AND 게이트(804)와, AND 게이트(804)로부터의 출력 신호를 2클럭 지연한 신호를 출력하는 지연 회로(806)를 더 포함한다.

또한, 제어 회로(2A)는 AND 게이트(802)로부터의 출력 신호 및 내부 플래그 RCLflag의 논리곱을 연산하고, 그 연산 결과를 리콜 신호 RCL로서 출력하는 AND 게이트(808)와, AND 게이트(808)로부터의 출력 신호를 2클럭 지연한 신호를 출력하는 지연 회로(810)를 더 포함한다.

또한, 제어 회로(2A)는 지연 회로(806) 또는 지연 회로(810)로부터의 출력 신호 및 신호 BLEQ의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 프리차지 신호 PRE로서 출력하는 AND 게이트(812)와, AND 게이트(812)로부터의 출력 신호를 2클럭 지연하여 액트 신호 ACT를 출력하는 지연 회로(814)와, 지연 회로(806) 또는 지연 회로(810)로부터의 출력 신호 및 신호 BLEQ의 논리곱을 연산하고, 그 연산 결과를 액트 신호 ACT로서 출력하는 AND 게이트(816)와, 액트 신호 ACT를 반 클럭 지연하여 내부 신호 Ready를 출력하는 지연 회로(818)를 포함한다.

또한, 제어 회로(2A)는, 내부 신호 ADR 및 내부 신호 HIT의 논리곱을 연산하고, 그 연산 결과를 출력하는 AND 게이트(820)와, AND 게이트(820)로부터의 출력 신호를 반 클럭 지연하여 내부 신호 Ready를 출력하는 지연 회로(822)를 포함한다.

또한, 제어 회로(2A)는 내부 신호 Ready를 반 클럭 지연한 신호를 출력하는 지연 회로(824)와, 리드 커맨드 RD 및 지연 회로(824)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 리드 신호 RD로서 출력하는 AND 게이트(826)와, 라이트 커맨드 WRT 및 지연 회로(824)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 라이트 신호 WRT로서 출력하는 AND 게이트(828)를 포함한다.

리콜 신호 RCL, 프리차지 신호 PRE, 액트 신호 ACT, 내부 신호 Ready, 리드 신호 RD 및 신호 BLEQ에 대해서는, 실시예 1에서 이미 설명하고 있으므로, 설명은 반복하지 않는다. 라이트 신호 WRT는 외부로부터의 신호의 기록을 지시하는 신호이다.

도 17을 참조하면, 제어 회로(2A)는 내부 플래그 세트 회로(106)를 더 포함한다. 내부 플래그 세트 회로(106)는 SR 플립플롭 회로(830, 832, 836, 840, 844)와, 지연 회로(834, 838, 842)로 이루어진다.

SR 플립플롭 회로(830)는 리프레시 요구 신호 REFREQ 및 리프레시 신호 REF를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 REFflag를 출력한다. SR 플립플롭 회로(832)는 후술하는 트랜스퍼 신호 TRS 및 리콜 신호 RCL을 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 RCLflag를 출력한다.

지연 회로(834)는 리프레시 신호 REF를 1클럭 지연한 신호를 출력한다. SR 플립플롭 회로(836)는 지연 회로(834)로부터의 출력 신호 및 리스토어 신호 RST를각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 RSTflag를 출력한다.

지연 회로(838)는 후술하는 이퀄라이즈 신호 EQ를 1클럭 지연한 신호를 출력한다. SR 플립플롭 회로(840)는 지연 회로(838)로부터의 출력 신호 및 액트 신호 ACT를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 EQflag를 출력한다.

지연 회로(842)는 리스토어 신호 RST를 1클럭 지연한 신호를 출력한다. SR 플립플롭 회로(844)는 지연 회로(842)로부터의 출력 신호 및 리프레시 요구 신호 REFREQ를 각각 세트 입력 및 리셋 입력으로 받아, 내부 플래그 NMLflag를 출력한다.

도 18을 참조하면, 제어 회로(2A)는 신호 NOP, 신호 BLEQ의 반전 신호, 내부 플래그 REFflag 및 내부 플래그 RCLflag의 반전 신호의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(846)와, NAND 게이트(846)로부터의 출력 신호를 반전해서 트랜스퍼 신호 TRS를 출력하는 인버터(848)를 포함한다. 트랜스퍼 신호 TRS는 활성화되어 있는 센스 앰프의 데이터를 인접하는 메모리 블럭의 센스 앰프로 전송하는 동작을 지시하는 신호이다.

또한, 제어 회로(2A)는 신호 NOP, 내부 플래그 EQflag의 반전 신호 및 내부 플래그 RCLflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(850)와, NAND 게이트(850)로부터의 출력 신호를 반전해서 이퀄라이즈 신호 EQ를 출력하는 인버터(852)를 포함한다. 이퀄라이즈 신호 EQ는 해당하는 메모리 블럭의 비트선쌍의 초기화를 지시하는 신호이다.

또한, 제어 회로(2A)는 신호 NOP, 내부 플래그 EQflag 및 내부 플래그REFflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(854)와, NAND 게이트(854)로부터의 출력 신호를 반전해서 리프레시 신호 REF를 출력하는 인버터(856)를 포함한다.

또한, 제어 회로(2A)는 신호 NOP 및 내부 플래그 RSTflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(858)와, NAND 게이트(858)로부터의 출력 신호를 반전해서 리스토어 신호 RST를 출력하는 인버터(860)를 포함한다.

또한, 제어 회로(2A)는 신호 NOP, 내부 플래그 RCLflag 및 내부 플래그 NMLflag의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 출력하는 NAND 게이트(862)와, NAND 게이트(862)로부터의 출력 신호를 반전해서 리콜 신호 RCL을 출력하는 인버터(864)를 포함한다.

이 회로는 메모리 제어부(9)로부터 커맨드 CMD에 의한 동작 지령을 받고 있지 않을 때, 즉 신호 NOP가 H레벨로 되는 비동작 상태 시에 활성화된다.

또한, 제어 회로(2A)는 도시되지 않는 리프레시 타이머(610)와, 리프레시 어드레스 카운터(612)를 포함한다. 리프레시 타이머(610) 및 리프레시 어드레스 카운터(612)의 구성에 대해서는, 실시예 1에서 이미 설명했으므로, 그 설명은 반복하지 않는다.

도 19는 도 13에 나타내는 로우 어드레스 레지스터(7A)의 기능 블럭도이다. 여기서, 실시예 1과 마찬가지로, 로우 어드레스 레지스터(7A)는 메모리셀 어레이(6A)의 각 뱅크의 메모리 블럭마다 마련되고, 도 19에 있어서는, 뱅크 0의메모리 블럭 BLOCK0에 대응하는 로우 어드레스 레지스터에 대하여 나타내고 있다.

도 19를 참조하면, 로우 어드레스 레지스터(7A)는 도 9에 나타낸 실시예 1에 따른 반도체 기억 장치(1)에 있어서의 로우 어드레스 레지스터(7)의 구성에 있어서, 레지스터 어레이(622) 대신 레지스터 어레이(622A)를 구비하고, 스페어 디코더(624∼634) 대신 스페어 디코더(624A∼634A)를 구비한다.

레지스터 어레이(622A)는 레지스터 어레이(622)와 마찬가지로, ACT 신호에 의해 활성화된 워드선에 대응하는 로우 어드레스를 내부에 유지하지만, 내부 신호 RAS 대신 내부 신호 ADR을 받고 있는 점이 레지스터 어레이(622)와 다르다.

레지스터 어레이(622A)는, 액트 신호 ACT를 받으면, 그 액트 신호 ACT에 따라 활성화되는 워드선에 대응하는 로우 어드레스 신호 RA<0:4>를 제어 회로(2A)로부터 받고, 다음에 프리차지 신호 PRE를 받을 때까지 내부에 유지한다. 그리고, 내부 신호 ADR을 받으면, 그 내부 신호 ADR과 함께 받는 판독 또는 기록 대상의 로우 어드레스 신호 RA<0:4>를, 유지하고 있는 로우 어드레스와 비교해서 일치하면, 내부 신호 HIT를 H레벨로 출력한다.

스페어 디코더(624A∼634A)는 스페어 디코더(624∼634)와 마찬가지로, 대응하는 스페어 워드선 SWL00∼SWL05의 동작 모드를 설정하고, 스페어 워드선 SWL00∼SWL05 각각에 대응하는 활성화 신호 SWL0EN∼SWL5EN을 출력하지만, 내부 신호 RAS 대신 내부 신호 ADR을 받아, 신호 /RCL_test를 받지 않는 점에서 스페어 디코더(624∼634)와 다르다.

스페어 디코더(624A∼634A)는 대응하는 스페어 워드선에 대하여, 스페어 워드선을 워드선의 예비선으로서 사용하는 제 1 동작 모드 및 리프레시 동작에 따라 판독된 데이터의 일시 기억 메모리셀로서 사용하는 제 2 동작 모드 중 어느 하나의 모드를 설정한다.

또, 실시예 2에 따른 반도체 기억 장치(1A)는 스페어 워드선을 리콜 동작용 데이터의 일시 기억 메모리셀로서 사용하는 동작 모드를 구비하지 않는다. 반도체 기억 장치(1A)에서는, 판독 데이터는 센스 앰프에 판독된 후, 인접하는 센스 앰프에 전송되므로, 판독 데이터를 스페어 워드선에 기억할 필요가 없기 때문이다. 그 때문에, 스페어 디코더(624A∼634A)는 스페어 워드선을 리콜 동작용 데이터의 일시 기억 메모리셀로서 사용하는 동작 모드의 설정 회로를 구비하고 있지 않다.

레지스터 어레이(622A)는 내부 신호 RAS 대신 내부 신호 ADR을 받는 점이 레지스터 어레이(622)와 다르고, 그 회로 구성은 같으므로, 구성에 대한 설명은 반복하지 않는다.

도 20은 도 19에 나타내는 스페어 디코더(624A)의 구성을 나타내는 회로도이다. 도 20을 참조하면, 스페어 디코더(624A)는 도 11에 나타낸 실시예 1에 따른 반도체 기억 장치(1)에서의 스페어 디코더(624)의 구성에 있어서, 내부 신호 RAS 대신 내부 신호 ADR을 받아, 제 3 모드 설정부(760) 및 NAND 게이트(762)를 구비하지 않는 구성으로 되어있다. 그 밖의 구성에 대해서는, 스페어 디코더(624)의 구성과 같으므로, 설명은 반복하지 않는다.

또, 도 19에 나타내는 그 밖의 스페어 디코더(626A∼634A)의 구성은 스페어 디코더(624A)의 구성과 같으므로, 설명은 반복하지 않는다.

도 21은 실시예 2에 따른 반도체 기억 장치(1A)의 동작을 설명하기 위한 동작 파형도이다. 또, 설명의 편의상, 도 21에 있어서는, 하나의 뱅크 어드레스에 대하여 동작이 행해지는 것으로 한다. 또한, 버스트 길이는 4로 하고있다.

도 21을 참조하면, 시각 T1 전에는, 워드선 WL00이 이미 활성화되어 있다. 구동 신호 S0, /S0은 각각 H레벨, L레벨로 활성화되어 있고, 메모리 블럭 BLOCK0의 센스 앰프(62, 63)는 비트선쌍 BL0, /BL0 및 비트선쌍 BL1, /BL1의 전위를 각각 증폭하고 있다. 또한, 구동 신호 S1, /S1은 모두 전위 VBL로 초기 설정되어 있고, 메모리 블럭 BLOCK1의 센스 앰프(62, 63)는 비활성 상태에 있다.

시각 T1에 있어서, 커맨드 CMD로서 리드 커맨드 RD가 입력되고, 어드레스 신호 ADDRESS로서 000(왼쪽 두 자리수가 로우 어드레스를 나타내고, 오른쪽 한 자리수가 컬럼 어드레스를 나타냄)이 입력되면, 로우 어드레스 레지스터(7A)는 입력된 로우 어드레스를 내부에 기억하고 있는 로우 어드레스와 비교한다. 그리고, 이들 로우 어드레스는 일치하기 때문에, 로우 어드레스 레지스터(7)는 내부 신호 HIT를 H레벨로 출력한다.

그렇게 하면, 제어 회로(2A)는 반 클럭 후에 내부 신호 Ready를 H레벨로 하고, L레벨의 신호 /Ready를 메모리 제어부(9)로 출력한다. 이에 따라, 다음 클럭 CLK로부터 데이터 출력되는 것이 메모리 제어부(9)에 통지된다. 그리고, 제어 회로(2A)는, 또한 반 클럭 후의 시각 T2에 있어서, 리드 신호 RD를 활성화하고, 그 1클럭 후부터 컬럼 어드레스 0∼3에 대응하는 데이터 Q0∼Q3이 순차적으로 출력된다.

시각 T3에 있어서는, 시각 T1에서 외부로부터 인가된 리드 커맨드 RD에 관련되는 동작과는 독립해서, 제어 회로(2A)가 리프레시 요구 신호 REFREQ를 발생한다.

그렇게 하면, 다음 클럭 신호 CLK의 상승 에지인 시각 T4에 있어서, 제어 회로(2A)는 트랜스퍼 신호 TRS를 활성화하고, 메모리 블럭 BLOCK0의 센스 앰프에 판독되어 있는 데이터의 전송 동작이 시작된다. 즉, 트랜스퍼 신호 TRS가 활성화되면, 신호 BLEQ2, SAEQ1이 비활성화되고, 신호 BLTG1, ARTG1이 활성화되어, 메모리 블럭 BLOCK1의 센스 앰프가 메모리 블럭 BLOCK0의 센스 앰프와 전기적으로 접속된다.

그리고, 메모리 블럭 BLOCK0의 센스 앰프에 판독되어 있는 데이터가, 메모리셀 어레이 MA#01, 스위치 어레이 SW 및 메모리셀 어레이 MA#10을 거쳐서 메모리 블럭 BLOCK1의 센스 앰프로 전달된다. 그리고, 구동 신호 S1, /S1이 각각 H레벨, L레벨로 활성화되고, 메모리 블럭 BLOCK1의 센스 앰프는 메모리 블럭 BLOCK0의 센스 앰프와 같은 데이터를 유지한다. 또, 데이터의 전송이 완료되면, 신호 BLTG1은 비활성화된다.

이 때, 네 번째의 출력 데이터 Q3에 대해서는, 데이터 출력 시, 이미 메모리 블럭 BLOCK1의 센스 앰프로의 전송 처리가 완료되어 있으므로, 신호 IOSW1이 활성화되고, 데이터 Q3은 메모리 블럭 BLOCK1의 센스 앰프로부터 외부로 출력된다.

계속해서, 시각 T5에 있어서, 리프레시 동작과는 독립해서, 커맨드 CMD로서 라이트 커맨드 WRT가 입력되고, 어드레스 신호 ADDRESS로서 004가 입력되면, 로우 어드레스 레지스터(7A)는 입력된 로우 어드레스를 내부에 유지하는 로우 어드레스와 비교한다. 이들 로우 어드레스는 일치하기 때문에, 로우 어드레스 레지스터(7)는 내부 신호 HIT를 H레벨로 출력한다.

그렇게 하면, 제어 회로(2A)는 반 클럭 후에 내부 신호 Ready를 H레벨로 하고, L레벨의 신호 /Ready를 메모리 제어부(9)로 출력한다. 그리고, 신호 /Ready를 출력한 1클럭 후부터 데이터 D4∼D7이 입력된다. 여기서, 로우 어드레스 00의 데이터에 대해서는, 메모리 블럭 BLOCK1의 센스 앰프에의 전송이 행해지고 있으므로, 데이터 D4∼D7의 기록은 메모리 블럭 BLOCK1의 센스 앰프에 대해 실행된다.

한편, 시각 T6에 있어서, 제어 회로(2A)는 트랜스퍼 신호 TRS의 활성화에 따라 내부 플래그 RCLflag를 활성화하고, 그에 따라 이퀄라이즈 신호 EQ를 활성화한다. 이에 따라, 워드선 WL00이 비활성화되어, 신호 BLEQ0, SAEQ0이 활성화되고, 구동 신호 S0, /S0이 모두 전위 VBL로 설정된다. 그리고, 이후에 실행되는 리프레시 동작에 따라 메모리 블럭 BLOCK0의 센스 앰프에 판독되는 데이터를 스페어 메모리셀에 기억하기 때문에, 제어 회로(2A)는 신호 REFSWLEN을 활성화한다. 또, 제어 회로(2A)는 비트선쌍의 초기화가 완료되면, 신호 BLEQ0, SAEQ0을 비활성화한다.

계속해서, 이퀄라이즈 신호 EQ를 활성화한 2클럭 후의 시각 T7에 있어서, 제어 회로(2A)는 리프레시 신호 REF를 활성화하여, 리프레시 동작이 개시된다. 리프레시 신호 REF가 활성화되면, 리프레시 대상인 워드선 WL0F가 활성화되어, 메모리 블럭 BL0CL0의 센스 앰프로 데이터가 판독된다.

여기서, 센스 앰프에 의한 증폭 동작을 고속화하기 위해서, 데이터가 비트선쌍에 판독된 후, 신호 BLTG0이 비활성화되어, 비트선쌍 BL00, /BL00이 각각 비트선쌍 BL0, /BL0으로 분리되고, 비트선쌍 BL01, /BL01이 각각 비트선쌍 BL1, /BL1로 분리된다. 그리고, 데이터가 센스 앰프에 판독되면, 워드선 WL0F가 비활성화되어, 신호 BLEQ0이 활성화된다.

실시예 2에 따른 반도체 기억 장치(1A)에서도, 실시예 1에 따른 반도체 기억 장치(1)와 마찬가지로, 리프레시 동작은 2단계로 실시되기 때문에, 리프레시 동작에 따라 센스 앰프에 판독된 데이터의 본래의 메모리셀로의 기록은 바로 실행되지 않고, 데이터는 스페어 메모리셀에 일단 기록된다. 제어 회로(2A)는 데이터가 스페어 메모리셀에 기록되면, 신호 REFSWLEN을 비활성화하여, 데이터가 스페어 메모리셀에 유지된다.

계속해서, 시각 T8에 있어서, 리프레시 동작과는 독립해서, 커맨드 CMD로서 라이트 커맨드 WRT가 입력되고, 어드레스 신호 ADDRESS로서 200이 입력되면, 로우 어드레스 레지스터(7A)는 입력된 로우 어드레스(20)를 내부에 유지하는 로우 어드레스 00과 비교한다. 이들 로우 어드레스는 다르기 때문에, 로우 어드레스 레지스터(7A)는 내부 신호 HIT를 L레벨로 출력한다.

한편, 입력된 로우 어드레스(20)는 메모리 블럭 BLOCK1에 포함되는 워드선에 대응하지만, 메모리 블럭 BLOCK1의 센스 앰프에는 메모리 블럭 BLOCK0의 워드선 WL00에 대응하는 데이터가 유지되어 있다. 그 때문에, 제어 회로(2A)는 리콜 신호 RCL을 활성화하고, 메모리 블럭 BLOCK1의 센스 앰프의 데이터는 메모리 블럭 BLOCK0의 센스 앰프로 재전송된다.

또, 시각 T5에 있어서의 라이트 커맨드 WRT에 따른 기록 동작 중에 있기 때문에, 재전송 완료 후에 입력되는 네 번째의 입력 데이터 D7은 메모리 블럭 BLOCK0의 센스 앰프에 대하여 기록된다. 그 후, 제어 회로(2A)는 워드선 WL00을 활성화하고, 이들 입력 데이터는 워드선 WL00에 접속되는 메모리셀에 기록된다.

또, 데이터의 재전송 완료 후, 제어 회로(2A)는 신호 ARTG01을 비활성화하고, 메모리 블럭 BLOCK0 및 메모리 블럭 BLOCK1은 스위치 어레이 SW에 의해서 전기적으로 분리된다.

그 후, 시각 T9에 있어서, 제어 회로(2A)는 프리차지 신호 PRE 및 이퀄라이즈 신호 EQ를 활성화하여, 메모리 블럭 BLOCK1에 있어서의 데이터 기록의 준비 동작과, 메모리 블럭 BLOCK0에 있어서의 리프레시 데이터에 대한 리스토어 동작을 위한 초기화 동작이 병행해서 실행된다.

계속해서, 시각 T10에 있어서, 제어 회로(2A)는 액트 신호 ACT 및 리스토어 신호 RST를 활성화하여, 메모리 블럭 BLOCK1에 있어서의 워드선 WL20의 활성화와, 메모리 블럭 BLOCK0에 있어서의 리프레시 데이터의 리스토어 동작이 병행해서 실시된다.

그리고, 시각 T11에 있어서, 제어 회로(2A)는 라이트 신호 WRT를 활성화하여, 메모리 블럭 BLOCK1에 있어서의 워드선 WL20에 접속되는 메모리셀에의 데이터 기록이 실행된다.

또, 이 반도체 기억 장치(1A)에 있어서도, 실시예 1에서 기술한 바와 같이, 리프레시 동작에서 스페어 메모리셀에 데이터를 일시적으로 기억할 때, 인접하는 스페어 워드선, 예컨대, 스페어 워드선 SWL00, SWL01을 동시에 활성화하여, 센스앰프(62)의 데이터를 서로 상보인 데이터로서 두 개의 스페어 메모리셀 SCell00, SCell1O에 기억하여도 좋다. 이에 따라, 리프레시 동작 시의 센스 앰프에 의한 증폭 동작을 고속화할 수 있어, 반도체 기억 장치(1A)의 동작의 고속화를 도모할 수 있다.

이상과 같이, 본 실시예 2에 따른 반도체 기억 장치(1A)에 의하면, 인접하는 메모리 블럭을 접속하는 스위치 어레이 SW를 마련하여, 한쪽의 메모리 블럭에 포함되는 센스 앰프로 판독된 데이터를, 다른쪽의 메모리 블럭에 포함되는 센스 앰프로 전송할 수 있도록 했으므로, 버스트 동작 중에 리프레시 동작이 실행되어도 판독 데이터는 도중에서 끊기는 일없이 출력되고, 그 결과, 반도체 기억 장치(1A)의 고속 동작화가 달성된다.

본 발명에 따른 반도체 기억 장치에 의하면, 센스 앰프 근방에 데이터 유지 회로를 구비하고, 이 데이터 유지 회로를 이용하여 리프레시 동작을 2단계로 나누어 실행하도록 했으므로, 리프레시 동작 시에 외부로부터 커맨드를 접수하지 않게 되는 기간이 단축되어, 리프레시 동작에 의한 지연이 작아지고, 그 결과, 반도체 기억 장치의 고속 동작화가 달성된다. 또한, 메모리셀의 구성은 종래의 DRAM과 같기 때문에, 저렴하고, 또한 대용량화도 실현할 수 있다. 또한, 데이터 유지 회로로서 스페어 메모리셀을 이용할 수 있기 때문에, 새로운 회로를 마련할 필요 없이, 영역 패널티를 억제할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 리프레시 동작이 필요한 반도체 기억 장치에 있어서,

   메모리 블럭과,

   당해 반도체 기억 장치의 동작을 제어하는 제어 회로를 구비하되,

   상기 메모리 블럭은,

   복수의 메모리셀을 포함하는 메모리셀 어레이와,

   복수의 워드선 및 복수의 비트선쌍과,

   상기 복수의 비트선쌍을 거쳐서 상기 메모리셀 어레이에 접속되는 센스 앰프대를 포함하고,

   상기 센스 앰프대는,

   상기 복수의 비트선쌍에 대응해서 마련되는 복수의 센스 앰프와, 상기 센스 앰프에 의해서 판독된 데이터를 유지하는 데이터 유지 회로로 이루어지고,

   상기 제어 회로는, 리프레시 동작에 있어서, 리프레시 대상의 메모리셀로부터 상기 복수의 센스 앰프로 판독된 데이터를 상기 데이터 유지 회로에 유지하는 제 1 동작과, 상기 데이터 유지 회로에 유지된 상기 데이터를 상기 복수의 센스 앰프로 판독하여, 그 판독된 데이터를 상기 리프레시 대상의 메모리셀에 기록하는 제 2 동작으로 나누어, 상기 리프레시 동작을 실행하는

   반도체 기억 장치.
2. 제 1 항에 있어서,

   외부로부터 입력된 행어드레스를 유지하여, 상기 복수의 메모리셀 및 상기 데이터 유지 회로에 대한 데이터의 입출력을 관리하는 행어드레스 관리 회로와,

   상기 외부로부터 입력된 행어드레스에 따라 다른 데이터 입출력 타이밍을 외부로 통지하는 제어 신호 출력 단자를 더 구비하고,

   상기 데이터 유지 회로는,

   상기 복수의 메모리셀의 예비 메모리셀로서 동작 가능한 복수의 스페어 메모리셀과,

   상기 복수의 스페어 메모리셀에 대응해서 마련되는 복수의 스페어 워드선을 포함하고,

   상기 행어드레스 관리 회로는, 상기 복수의 메모리셀 및 상기 복수의 스페어 메모리셀에 대한 데이터의 입출력을 각각 상기 워드선 단위 및 상기 스페어 워드선 단위로 관리하는

   반도체 기억 장치.
3. 제 1 항에 있어서,

   또 하나의 메모리 블럭과,

   상기 제어 회로로부터의 지령에 근거해서 상기 메모리 블럭을 상기 또 하나의 메모리 블럭과 접속하는 접속 회로를 더 구비하고,

   상기 제어 회로는, 상기 메모리 블럭에 포함되는 메모리셀 어레이로부터 데이터를 판독할 때, 상기 접속 회로를 활성화하는 동작을 실행하고, 상기 메모리 블럭에 포함되는 상기 센스 앰프대로부터 상기 또 하나의 메모리 블럭에 포함되는 센스 앰프대로 상기 데이터를 전송하는 동작을 실행하고, 상기 또 하나의 메모리 블럭에 포함되는 센스 앰프대로부터 상기 데이터를 외부로 출력하는 동작을 실행하는

   반도체 기억 장치.