Nothing Special   »   [go: up one dir, main page]

JPWO2004030102A1 - フォトダイオードアレイ及びその製造方法 - Google Patents

フォトダイオードアレイ及びその製造方法 Download PDF

Info

Publication number
JPWO2004030102A1
JPWO2004030102A1 JP2004539506A JP2004539506A JPWO2004030102A1 JP WO2004030102 A1 JPWO2004030102 A1 JP WO2004030102A1 JP 2004539506 A JP2004539506 A JP 2004539506A JP 2004539506 A JP2004539506 A JP 2004539506A JP WO2004030102 A1 JPWO2004030102 A1 JP WO2004030102A1
Authority
JP
Japan
Prior art keywords
hole
photodiode array
semiconductor substrate
surface side
opposite
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004539506A
Other languages
English (en)
Other versions
JP4554368B2 (ja
Inventor
柴山　勝己
勝己 柴山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Publication of JPWO2004030102A1 publication Critical patent/JPWO2004030102A1/ja
Application granted granted Critical
Publication of JP4554368B2 publication Critical patent/JP4554368B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)

Abstract

フォトダイオードアレイは、光の入射面側にｐｎ接合型の複数のフォトダイオードがアレイ状に形成され、入射面の反対面が（１００）面からなる半導体基板と、フォトダイオード同士に挟まれた領域に形成され、半導体基板の入射面側から反対面側までを貫通した貫通孔と、入射面から貫通孔の壁面を通じて反対面まで連なる導電体層とを備え、貫通孔は入射面側に入射面に対して略垂直に形成された垂直孔部と反対面側に形成された四角錐形状の孔部とが、半導体基板内部で連結されることによって形成されており、四角錐形状の孔部の壁面が（１１１）面となっていることを特徴とする。

Description

本発明は、フォトダイオードアレイ及びその製造方法に関する。
ＣＴ（ｃｏｍｐｕｔｅｄ ｔｏｍｏｇｒａｐｈｙ）用フォトダイオードアレイは、大面積化が要求されている。フォトダイオードアレイの不感領域をなくすためには、信号処理部を、光の入射面の反対側（裏面側）に配置する三次元実装が必要となる。このためには、貫通配線を用いて入射面側（表面側）に形成した電極を、入射面の反対側（裏面側）に引き廻す必要がある。
このような貫通配線を用いた半導体素子は、例えば、下記特許文献１、特許文献２等に開示されている。特許文献１に開示された半導体素子においては、貫通孔を形成するために、アルカリ溶液によるウェットエッチングを用いて基板をエッチングしているため、基板は基板表面に対して５４．７°の角度でエッチングされる。
特許文献１：特開平５−２９４８３号公報
特許文献２：特開平６−１７７２０１号公報
しかしながら、この技術を用いて、フォトダイオードアレイの各フォトダイオードの電極を貫通配線で接続しようとすると、貫通孔は表面側から裏面側に行くに従い、段々孔径が広がることとなる。このため、フォトダイオード同士をあまり近接して形成することはできず、開口率が制限されてしまう。
図１４は先行技術のフォトダイオードアレイの断面図である。
図１４に示すように、上述のエッチングのみを用いた場合、基板表面側の面と貫通孔内壁と表面とのなす角θが鋭角となる。したがって、この鋭角を規定する角２０を貫通配線１７で覆った場合、角２０の部分で配線のカバレッジ不良による導通不良が起こりやすくなる。
一方、ドライエッチングを用いて基板表面と垂直な貫通孔を形成する方法も考えられるが、厚さ２５０〜４００μｍの基板に均等な孔径で貫通孔を形成するのは現実的には不可能である。また、ドライエッチングは、加工のスピードが遅いため、厚さ２５０〜４００μｍの基板を貫通させるとすれば、長い処理時間が必要となってしまう。
そこで、本発明は上記課題を解決し、貫通配線の導通不良が起こりにくく、開口率が高いフォトダイオードアレイを提供することを目的とする。
上記課題を解決するため、本発明のフォトダイオードアレイは、第１導電型基板の被検出光の入射面側にｐｎ接合型の複数のフォトダイオードがアレイ状に形成され、入射面の反対面が（１００）面からなる半導体基板を備え、フォトダイオード同士に挟まれた領域に形成され、半導体基板の入射面側から反対面側までを貫通した貫通孔を有しているフォトダイオードアレイであって、入射面から貫通孔の壁面を通じて反対面まで連なる導電体層を備え、この貫通孔は、入射面側に入射面に対して略垂直に形成された垂直孔部と、反対面側に形成された四角錐形状の錐形孔部とを備え、垂直孔部と錐形孔部とは半導体基板内部で連結されており、錐形孔部の壁面が（１１１）面となっていることを特徴とする。
なお、略垂直とは、８５°〜９０°の角度範囲内の交差状態を意味することとする。
上記フォトダイオードアレイによれば、入射面から貫通孔の壁面を通じて反対面まで連なる導電体層が覆う角が、すべて９０°以上となるので、導電体層のカバレッジ不良による導通不良が起こりにくくなる。また、フォトダイオード同士を近接させることができるので、開口率を上げることができる。
本発明のフォトダイオードアレイは、半導体基板内に前記貫通孔を取り囲んで形成された第１導電型の高不純物濃度層を有することを特徴としてもよい。
上記フォトダイオードアレイは、貫通孔の周りに高不純物濃度層を備えているので、貫通孔の機械的ダメージによる不要キャリアが発生しても層内でトラップすることができ、リーク電流、暗電流を抑制することができる。
本発明のフォトダイオードアレイの製造方法は、以下の工程を有することを特徴とする。
・第１面が（１００）面である半導体基板を準備し、第１面の反対面である第２面の所定の領域にｐｎ接合型の複数のフォトダイオードをアレイ状に形成する第１工程。
・複数のフォトダイオードごとに異方性エッチングにより半導体基板の第１面側から半導体基板の厚さ未満の深さである四角錐形状の錐形凹部を形成する第２工程。
・錐形凹部に対応する位置の第２面側からドライエッチングにより第２面に略垂直の垂直孔を形成し、錐形凹部と垂直孔を連結することによって、半導体基板の第２面から第１面までを貫通する貫通孔を形成する第３工程。
・第２面から貫通孔を通じて第１面まで連なる導電体層を形成する第４工程。
上記製造方法によれば、四角錐形状の錐形凹部を形成した後に垂直孔を形成することとしている。形成する錐形凹部の深さは半導体基板の厚さ未満であるため、エッチング溶液が第２面側に漏れることがないため、第２面側のフォトダイオードへ悪影響を与えることがない。
図１は第１実施形態に係るフォトダイオードアレイの平面図である。
図２は第１実施形態に係るフォトダイオードアレイの断面図である。
図３Ａは貫通孔が形成された部分の平面図である。
図３Ｂは貫通孔が形成された部分のＩＩＩ−ＩＩＩ矢印縦断面図である。
図３Ｃは貫通孔が形成された部分の斜視図である。
図４はフォトダイオードアレイの断面図である。
図５はフォトダイオードアレイの断面図である。
図６はフォトダイオードアレイの断面図である。
図７はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
図８はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
図９はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
図１０はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
図１１はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
図１２はフォトダイオードアレイの断面図である。
図１３Ａはフォトダイオードアレイの貫通孔の部分の断面図である。
図１３Ｂはフォトダイオードアレイの貫通孔の部分の断面図である。
図１４は先行技術のフォトダイオードアレイの断面図である。
以下、本発明の実施の形態について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
図１は本発明の第１実施形態に係るフォトダイオードアレイの一部を拡大した平面図であり、図２はその断面図である。
以下の説明において、光が入射する面を表面とし、その対向する面を裏面とする。本実施形態のフォトダイオードアレイ１は表面側に複数のｐｎ接合（フォトダイオード）４が縦横に規則正しくアレイ状に配列されており、ｐｎ接合の一つ一つがフォトダイオードアレイの一受光画素としての機能を有している。
フォトダイオードアレイ１は２７０μｍの厚さ、不純物濃度１×１０１２〜１０１５／ｃｍ３のｎ型シリコン基板３を有し、５００μｍ×５００μｍの大きさ、深さ０．５〜１μｍ、１．５ｍｍ程度のピッチで不純物濃度１×１０１３〜１０２０／ｃｍ３の複数のｐ型不純物拡散層５が配置されている。
ｎ型シリコン基板３と複数のｐ型不純物拡散層５とで形成されるｐｎ接合４により、上記受光画素が構成されている。また、ｐ型不純物拡散層５同士の間には、フォトダイオード間を分離し、不要なキャリアをトラップすることによって暗電流を低減させるためのｎ＋型不純物領域（分離層）７が配置されている。また、裏面側にはｎ＋側の電極２１が配置されている。
隣接するｐｎ接合４同士の間には表面側に第１孔部１１（垂直孔部）と裏面側に第２孔部１３（錐形孔部）が形成されている。
図３Ａは貫通孔が形成された部分の平面図、図３Ｂは貫通孔が形成された部分のＩＩＩ−ＩＩＩ矢印縦断面図、図３Ｃは貫通孔が形成された部分の斜視図である。
貫通孔１２は、第１孔部１１、第２孔部１３を連結して成る。第１孔部１１は、基板の厚さ方向と略平行に直径１０μｍで基板の表面側に空けられている。第１孔部１１は基板の厚さ方向と略平行かつ円柱状に形成され、分離層７を貫く位置に形成されている。また、孔の深さは、ｐ型不純物拡散層５の形成された深さ以上に達するように形成されている。このことによって、ｐｎ接合４から延びる空乏層を第２孔部１３が制限することがなくなり、ｐ型不純物拡散層５を近接して設けることができるようになっている。
第２孔部１３は、基板裏面側から四角錐形状に形成され、孔径は裏面側ほど大きく、表面側ほど小さくなっている。第２孔部１３は裏面側から異方性エッチングにより形成されているため、孔部壁面には（１１１）面が露出しており、壁面はフォトダイオードアレイの表面に対して、およそ５４．７°の角を成している（図３Ｂの角度α≒５４．７°である）。第２孔部１３が四角錐状に形成されていることによって、孔部内壁に導電体層（貫通配線）を設けやすくなっている。
第１孔部１１と第２孔部１３とは基板内部で連結されて一つの貫通孔１２を成している。基板表面及び裏面は貫通孔１２の壁面、ｐ型不純物拡散層５の表面側を含めシリコンの熱酸化膜９で覆われている。なお、シリコン酸化膜に限らず必要なフォトダイオードの波長感度に応じてＡＲ（Ａｎｔｉｒｅｆｌｅｃｔｉｏｎ）コートを形成してもよい。ＡＲコートはＳｉＯ２、ＳｉＮｘ単層や、これらを含む絶縁体複合膜あるいは積層膜とすればよい。
貫通配線１７は、アルミニウムで前記熱酸化膜９の上層に形成され、熱酸化膜９に空けられたコンタクトホール１５を通じて、ｐ型不純物拡散層５と接触している。さらに貫通孔１２の壁面を通じて裏面側に連なって形成されており、ｐ型不純物拡散層５との電気的な接触を裏面側から取ることができるようになっている。このとき第１孔部１１が、貫通配線１７の金属で埋まり、基板表面側と裏面側が空間的に分断されるような構成にしても、ｐ型不純物拡散層５と裏面側との電気的な接触が失われることはないため、差し支えない（図４参照）。
図４はフォトダイオードアレイの断面図である。このフォトダイオードアレイでは、第１孔部１１の内部は、貫通配線１７で埋まっているが、フォトダイオードアレイの裏面は、ｐ型不純物拡散層５と電気的に接続されている。
ここで、貫通配線１７の材料はアルミニウムに限られるものではなく、銅、ニッケル、金、タングステン、チタン、ポリシリコンなど、又はそれらを含む合金あるいは積層金属を用いてもよい。尚、前記熱酸化膜９の代わりに、ＣＶＤによる酸化膜を用いてもよい。また、前記熱酸化膜９と貫通配線１７の間に、ＣＶＤによる酸化膜や窒化膜を介在させてもよい。これにより、シリコン基板と貫通配線１７の間で高い絶縁性を確保できる。
図５はフォトダイオードアレイの断面図である。このフォトダイオードアレイにおいては、貫通孔１２内部に、貫通配線１７の上層に樹脂等の充填材料１０を充填することによって、貫通孔１２を埋めている。こうすることにより、基板表面側と裏面側が空間的に分断されるが、ｐ型不純物拡散層５と裏面側との電気的な接触は失われることもなく、フォトダイオードアレイ１の機械的強度を向上することができる。
このとき、貫通孔１２に充填する材料としては、エポキシ、ポリイミド、アクリル、シリコーン、ウレタンなどを含む樹脂系絶縁材料、または、これらの絶縁材料に電気導電性フィラーを含む電気導電性樹脂を用いる。
図６はフォトダイオードアレイの断面図である。
貫通孔１２内部に導電性材料１０を充填することによって貫通孔１２を埋めてしまってもよい。充填した導電性材料は、フォトダイオードアレイ１の機械的強度を向上させるばかりでなく、図６に示すように、第２孔部１３の裏面の縁を越えて盛り上げ、裏面の縁を越えた部分を半球状に形成することによって、そのままパンプ電極として用いることができる。導電性材料１０は、半田や電気導電性フィラーを含む電気導電性樹脂などを用いればよい。
次に、上記フォトダイオードアレイの製造方法について説明する。
以下、貫通孔１２の内部にポリイミド樹脂が充填されたフォトダイオードアレイ（図５参照）の製造方法について説明する。
図７は、フォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
まず、結晶面（１００）のｎ型半導体基板３を用意する。基板表面に熱酸化膜９を形成し、次工程のｎ＋熱拡散のマスクとして利用する。分離層７となる位置の熱酸化膜をホトエッチングプロセスにより開口させリンを熱拡散し、熱酸化する。このとき、裏面全域にもリンが拡散され、ｎ＋型不純物濃度層１９が形成される。
図８は、フォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
次に、ｐｎ接合４を形成する領域の熱酸化膜を同様に開口させボロンを熱拡散し、熱酸化する。このｐｎ接合４の領域が受光画素に対応する部分となる。裏面にプラズマＣＶＤあるいはＬＰ−ＣＶＤによりシリコン窒化膜（ＳｉＮｘ）２３を形成し（図８参照）、第２孔部１３を形成する部分のシリコン窒化膜２３と熱酸化膜９をエッチングにより除去する。第２孔部１３を形成する部分は分離層７に対応する裏面側の位置となる。
このとき、シリコン窒化膜２３の除去部分の形状及びサイズは、第２孔部１３の四角錐頂点が後述するアルカリエッチングによって、基板表面側まで達しないようにし、かつ四角錐頂点が表面側の分離層７に対応する位置となるように予め設計する。
図９は、フォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
そして、アルカリ（例えば、水酸化カリウム溶液、ＴＭＡＨ、ヒドラジン、ＥＤＰなど）エッチングにより裏面側より半導体基板３に異方性エッチングを施し、第２孔部１３を形成する。すなわち、基板の結晶面（１００）からエッチングを行い、（１１１）面を露出させる。第２孔部１３はエッチングにより四角錐（ピラミッド）状に形成され、四角錐形状の頂点までエッチングされたところで自動的にストップする（図９参照）。
または、四角錐形状の頂点に達する前に、エッチングをストップさせてもよい。次に、形成された四角錐の頂点に対応した部分に、表面側からドライエッチングを施し、第１孔部１１を形成することによって、第２孔部１３の四角錐頂点と繋がるまでエッチングを行い、第１孔部１１と第２孔部１３とで形成される貫通孔１２を形成する。
図１０はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
そして、基板表面からイオン注入もしくは拡散を行い、貫通孔１２を取り囲んだｎ＋層２５を形成する。このｎ＋層２５は、分離層７及び裏面側のｎ＋型不純物濃度層１９と繋がることになる。その後、側壁の絶縁を確保するために、熱酸化によりＳｉＯ２膜２７を形成する（図１０参照）。側壁の絶縁膜はこのＳｉＯ２膜２７の他にＳｉＮｘとの積層膜、ＣＶＤによるＳｉＯ２膜などでも良い。
次に、ｐ＋層、ｎ＋層にコンタクトホール１５を設けた後、貫通配線１７を形成するために両面からアルミニウムをスパッタ装置によりデポジションし、レジスト形成してエッチングにより所望のパターンを形成する。貫通配線１７の材料は、アルミニウムに限ったものではなく、また、配線の形成方法はスパッタ法に限ったものではない。例えば、ＣＶＤによるポリシリコンに電気抵抗を下げる拡散を施しても良い。この場合は、コンタクトホール部のみアルミニウムにして前記ポリシリコンと電気的に接続すればよい。
図１１はフォトダイオードアレイの製造工程を説明するためのフォトダイオードアレイの断面図である。
裏面側に感光性ポリイミド層２９を形成し、バンプ電極３３を配置したい場所のみ開口する。同時に、ｎ＋側電極２１の部分も開口し、これにバンプ電極３３を設ける。そして、バンプ電極３３と電気的・物理的に接続が優れた金属で形成されたＵｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ（以下「ＵＢＭ」という）３７を介してバンプ電極３３を形成する。例えば、バンプ電極３３を半田バンプとする場合、半田はアルミと濡れないために、濡れ性金属を形成し仲介する必要がある。この場合のＵＢＭは無電解メッキでＮｉ−Ａｕを形成したり、リフトオフ法でＴｉ−Ｐｔ−ＡｕやＣｒ−Ａｕを形成することで実現できる。
ポリイミド層のかわりに、アクリル層やエポキシ層やそれらを含む複合素材の層とすることもできる。半田バンプは、半田ボール搭載法や印刷法で所定のＵＢＭ部分に半田を形成しリフロすることによって形成することができる。バンプ電極３３は半田バンプに限ったものではなく、金バンプ、ニッケルバンプ、銅バンプ、導電性樹脂バンプなど金属を含む導電性バンプとしても良い。
図１２はフォトダイオードアレイの断面図である。
前記製造方法では、まず、ｎ型半導体基板を準備し熱拡散により、ｎ＋型不純物濃度層を形成したが、図１２に示すように、予め熱拡散またはエピタキシャル成長によって、ｎ＋型不純物濃度層を設けたｎ型半導体基板を準備してもよい。こうすることにより、フォトダイオードアレイのｎ＋型不純物濃度層の厚さを厚くすることができ、実質ｐ型不純物拡散層５とｎ＋型不純物濃度層１９の間を狭くすることが可能となり、それにより、抵抗成分が低減でき高速応答性を向上させることができる。
また、実質ｐ型不純物拡散層５とｎ＋型不純物濃度層１９の間を調節することで、仕様に応じた分光感度カーブ特性を得ることが可能となる。
以下、前記フォトダイオードアレイ及びその製造方法の作用について説明する。
前記フォトダイオードアレイは、先にアルカリエッチングにより裏面側から第２孔部１３を形成し、その後、第１孔部１１を形成することにより貫通孔１２を形成している。よって、アルカリエッチング工程の時点では、まだ、貫通孔が完成していないため、アルカリエッチングによる表面側への侵食が起こらず、特に受光面への悪影響がないため、歩留まり低下を防止することができる。
また、アルカリエッチング工程において第２孔部１３が四角錐形状の頂点までエッチングされたところでストップするため、別途、エッチングストップ層等を設ける必要がなくなる。さらに、貫通孔１２の大部分（第２孔部１３）は異方性エッチングにより形成しているので、壁面には凹凸が少なく、滑らかな貫通孔壁面を得ることができる。よって、貫通孔壁面のダメージによる不要キャリアの発生も少なくなり、暗電流を低減することができる。
図１３Ａ及び図１３Ｂは、フォトダイオードアレイの貫通孔の部分の断面図である。
第２孔部１３の壁面はフォトダイオードアレイの表面に対して、５４．７°の角をなしており、第１孔部１１の壁面は上記アレイ方向に対して略垂直である。
アルカリエッチングのみを用い、貫通孔が第２孔部１３のみで形成されているとした場合には、第２孔部とフォトダイオードアレイ表面が直接繋がり、それらの面同士がなす角度θは鋭角となる。
一方、図１３Ａに示したフォトダイオードアレイでは、２つの孔部を連結して貫通孔１２が形成されているため、孔部の連結部分のなす角Ｂは９０°以上となる。さらに、第２孔部１３とフォトダイオードアレイ裏面とのなす角Ａも９０°以上であり、第１孔部１１とフォトダイオードアレイ表面のなす角Ｃは略９０°となる。
よって、表面から貫通孔１２壁面、裏面へと連なる貫通配線１７は鋭角に曲げられている部分がなく、形成時のカバレッジ不良による導通不良の発生を抑制することができる。さらに、第１孔部１１作成時のドライエッチングの条件によって図１３Ｂに示すように、第１孔部１１をテーパ状に形成し、角Ｃを９０°以上にすることもできる。こうすることにより、さらに導通不良を抑制することができる。
上記フォトダイオードアレイでは、第２孔部１３はアルカリエッチングにより形成しているので、貫通孔１２の壁面へのイオン注入が可能となり、イオン注入により、容易にｎ＋層２５を形成することができる。形成されたｎ＋層２５は、各フォトダイオードを分離する分離層としての役割を果たすと共に、不要キャリアをトラップし暗電流を低減させる役割を果たす。
前記フォトダイオードアレイでは、第１孔部１１は分離層７を貫くように形成される。よって第１孔部１１形成のドライエッチングの際に、孔部内壁のダメージ等があったとしても、生じる不要キャリアは分離層７にトラップされることとなる。よって、前記フォトダイオードアレイは、貫通配線を形成した場合のダメージに起因するリーク電流等を防止することができる。
上述した通り、本発明によれば、貫通配線の導通不良が起こりにくく、開口率が高いフォトダイオードアレイを提供することができる。
本発明は、フォトダイオードアレイ及びその製造方法に利用することができる。

Claims (3)

  1. 第１導電型基板の被検出光の入射面側にｐｎ接合型の複数のフォトダイオードがアレイ状に形成され、前記入射面の反対面が（１００）面からなる半導体基板を備え、前記半導体基板が、前記フォトダイオード同士に挟まれた領域に形成され、前記半導体基板の前記入射面側から前記反対面側までを貫通した貫通孔を有しているフォトダイオードアレイであって、
    前記入射面から前記貫通孔の壁面を通じて前記反対面まで連なる導電体層を備え、
    前記貫通孔は、
    前記入射面側に前記入射面に対して略垂直に形成された垂直孔部と、
    前記反対面側に形成された四角錐形状の錐形孔部と、
    を備え、
    前記垂直孔部と前記錐形孔部とは前記半導体基板内部で連結されており、
    前記錐形孔部の壁面が（１１１）面となっていることを特徴とするフォトダイオードアレイ。
  2. 前記半導体基板内には前記貫通孔を取り囲んで形成された第１導電型の高不純物濃度層を有することを特徴とする請求の範囲第１項記載のフォトダイオードアレイ。
  3. 第１面が（１００）面である半導体基板を準備し、前記第１面の反対面である第２面の所定の領域にｐｎ接合型の複数のフォトダイオードをアレイ状に形成する第１工程と、
    前記複数のフォトダイオードごとに異方性エッチングにより前記半導体基板の第１面側から前記半導体基板の厚さ未満の深さである四角錐形状の錐形凹部を形成する第２工程と、
    前記錐形凹部に対応する位置の第２面側からドライエッチングにより前記第１面に略垂直の垂直孔を形成し、前記錐形凹部と前記垂直孔を連結することによって、前記半導体基板の前記第２面から前記第１面までを貫通する貫通孔を形成する第３工程と、
    前記第２面から前記貫通孔を通じて前記第１面まで連なる導電体層を形成する第４工程とを有することを特徴とするフォトダイオードアレイの製造方法。
JP2004539506A 2002-09-24 2003-09-24 フォトダイオードアレイ及びその製造方法 Expired - Fee Related JP4554368B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002277948 2002-09-24
JP2002277948 2002-09-24
PCT/JP2003/012163 WO2004030102A1 (ja) 2002-09-24 2003-09-24 フォトダイオードアレイ及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2004030102A1 true JPWO2004030102A1 (ja) 2006-01-26
JP4554368B2 JP4554368B2 (ja) 2010-09-29

Family

ID=32040414

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004539506A Expired - Fee Related JP4554368B2 (ja) 2002-09-24 2003-09-24 フォトダイオードアレイ及びその製造方法
JP2009256141A Expired - Fee Related JP5198411B2 (ja) 2002-09-24 2009-11-09 半導体装置及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009256141A Expired - Fee Related JP5198411B2 (ja) 2002-09-24 2009-11-09 半導体装置及びその製造方法

Country Status (7)

Country Link
EP (4) EP2996148B1 (ja)
JP (2) JP4554368B2 (ja)
KR (1) KR101087866B1 (ja)
CN (1) CN100399570C (ja)
AU (1) AU2003268667A1 (ja)
IL (1) IL167626A (ja)
WO (1) WO2004030102A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
GB2449853B (en) 2007-06-04 2012-02-08 Detection Technology Oy Photodetector for imaging system
WO2009017835A2 (en) 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
CN101640228B (zh) * 2008-07-30 2011-05-04 太聚能源股份有限公司 光电二极管结构及其制造方法
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) * 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP5757835B2 (ja) * 2011-10-04 2015-08-05 浜松ホトニクス株式会社 分光センサの製造方法
JP5832852B2 (ja) 2011-10-21 2015-12-16 浜松ホトニクス株式会社 光検出装置
JP5791461B2 (ja) * 2011-10-21 2015-10-07 浜松ホトニクス株式会社 光検出装置
JP6068954B2 (ja) * 2012-11-28 2017-01-25 浜松ホトニクス株式会社 フォトダイオードアレイ
JP6068955B2 (ja) * 2012-11-28 2017-01-25 浜松ホトニクス株式会社 フォトダイオードアレイ
JP5925711B2 (ja) * 2013-02-20 2016-05-25 浜松ホトニクス株式会社 検出器、ｐｅｔ装置及びｘ線ｃｔ装置
JP6541313B2 (ja) * 2014-07-31 2019-07-10 キヤノン株式会社 光電変換装置、及び撮像システム
CN110379766B (zh) * 2019-06-26 2023-05-09 中国电子科技集团公司第三十八研究所 一种倒金字塔型硅通孔垂直互联结构及制备方法
CN112054073A (zh) * 2020-06-24 2020-12-08 厦门市三安集成电路有限公司 一种带导光结构的光电二极管及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58188968A (ja) * 1982-04-28 1983-11-04 Fujitsu Ltd 固体撮像装置
JPH0328759U (ja) * 1989-07-27 1991-03-22
JPH04102066A (ja) * 1990-08-20 1992-04-03 Mitsubishi Electric Corp 加速度センサ及びその製造方法
JPH0529483A (ja) * 1991-07-19 1993-02-05 Rohm Co Ltd 半導体集積装置
JPH06177201A (ja) * 1992-12-04 1994-06-24 Olympus Optical Co Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258457A (ja) * 1988-04-08 1989-10-16 Nec Corp 半導体集積回路の実装構造およびその製造方法
JP2517375B2 (ja) * 1988-12-19 1996-07-24 三菱電機株式会社 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JPH11251316A (ja) * 1998-03-02 1999-09-17 Toshiba Corp マルチチップ半導体装置の製造方法
JP4708522B2 (ja) * 1999-11-19 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2001318155A (ja) * 2000-02-28 2001-11-16 Toshiba Corp 放射線検出器、およびｘ線ｃｔ装置
FR2805709B1 (fr) * 2000-02-28 2002-05-17 Commissariat Energie Atomique Connexion electrique entre deux faces d'un substrat et procede de realisation
JP2002057318A (ja) * 2000-08-07 2002-02-22 Sony Corp 固体撮像素子及びその製造方法
JP3599325B2 (ja) * 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58188968A (ja) * 1982-04-28 1983-11-04 Fujitsu Ltd 固体撮像装置
JPH0328759U (ja) * 1989-07-27 1991-03-22
JPH04102066A (ja) * 1990-08-20 1992-04-03 Mitsubishi Electric Corp 加速度センサ及びその製造方法
JPH0529483A (ja) * 1991-07-19 1993-02-05 Rohm Co Ltd 半導体集積装置
JPH06177201A (ja) * 1992-12-04 1994-06-24 Olympus Optical Co Ltd 半導体装置

Also Published As

Publication number Publication date
EP1551060B1 (en) 2012-08-15
IL167626A (en) 2010-11-30
JP5198411B2 (ja) 2013-05-15
EP2768025A1 (en) 2014-08-20
AU2003268667A1 (en) 2004-04-19
EP1551060A4 (en) 2008-03-12
EP2506305B1 (en) 2014-11-05
EP2768025B1 (en) 2016-01-06
EP2996148B1 (en) 2018-11-07
KR101087866B1 (ko) 2011-11-30
EP1551060A1 (en) 2005-07-06
CN1685513A (zh) 2005-10-19
JP2010034591A (ja) 2010-02-12
KR20050057533A (ko) 2005-06-16
EP2996148A1 (en) 2016-03-16
EP2506305A1 (en) 2012-10-03
JP4554368B2 (ja) 2010-09-29
CN100399570C (zh) 2008-07-02
WO2004030102A1 (ja) 2004-04-08

Similar Documents

Publication Publication Date Title
JP4554368B2 (ja) フォトダイオードアレイ及びその製造方法
US6853046B2 (en) Photodiode array and method of making the same
JP4440554B2 (ja) 半導体装置
US7148464B2 (en) Photodiode array with a plurality of depressions
US6175141B1 (en) Opto-electronic sensor component
US7420257B2 (en) Backside-illuminated photodetector
KR101152568B1 (ko) 포토 다이오드 어레이 및 그 제조방법 및 방사선 검출기
US8258397B2 (en) Solar cell and method of manufacturing the same
US7810740B2 (en) Back illuminated photodiode array, manufacturing method and semiconductor device thereof
US20110057112A1 (en) Photodiode array adn production method thereof, and radiation detector
KR20130058728A (ko) 광전자 소자
JP4482455B2 (ja) 裏面入射型ホトダイオードアレイ、その製造方法及び半導体装置
JP2010205858A (ja) 光検出装置および光検出装置の製造方法
CN111863983A (zh) 生产带金属光学分离栅的光电发射和/或接收装置的方法
US20070029591A1 (en) Photodiode array and production method thereof, and radiation detector
JP2022179627A (ja) 半導体素子および半導体装置
JP2011129663A (ja) 半導体装置およびインターポーザ
KR20120065621A (ko) 아발란치 포토다이오드 및 이의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100713

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100714

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4554368

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees